JPWO2007023544A1 - 記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法 - Google Patents

Abstract

消去動作の単位であるメモリセル領域をセクタＳとして、読出し動作または／および書込み動作の単位をセクタ内のブロックＢ０〜Ｂ３とするに当たり、ブロックＢ０〜Ｂ３の一つを選択するブロックアドレスＢＡが、ブロックアドレスバッファ（ＢＡＢ）３に保持される。保持動作は読出しまたは書込み動作に先立って行なわれるため、その後の読出し動作や書込み動作において再入力する必要はない。保持されたブロックアドレスＢＡに応じて選択信号ＹＤｎ（ｎ＝０〜３）の何れかが選択され、選択信号ＹＤｎに応じて何れか一つのブロックが選択される。この状態はブロックアドレスバッファ（ＢＡＢ）３に保持されているブロックアドレスＢＡが書き換えられるまで維持されるため、読出し／書込み動作ごとにブロックアドレスＢＡの入力、デコードの処理を行なう必要がなくなり、アクセス動作を迅速かつ低消費電流で行なうことができる。

Description

本発明は、記憶装置において、メモリセルアレイ内のアクセス領域の制御に関するものである。

特許文献１に開示されている半導体装置では、メモリセルアレイは、データ消去の単位となるメモリセル範囲を１ブロックとし、１〜複数のブロックの集合を１コアとして複数コアが配列されている。コア選択手段により任意個数のコアを選択して、コア内の選択されたメモリセルにデータを書き込み、コア内の選択されたブロックのデータ消去を行なう。この間、選択されていないコア内のメモリセルに対してデータ読み出しを行なう。任意のコアを選択してデータ書き込み又は消去を実行し、同時に他の任意のコアでデータ読み出しが可能となる。同時動作の範囲が固定されず、自由度の高いフラッシュメモリを実現するものである。

この場合、アドレス信号はインターフェース回路内のアドレス入力回路により外部から入力され、アドレスバッファ回路に供給される。アドレスバッファ回路から、動作モードに応じて、読み出し用アドレスのアドレスバス線、書き込み又は消去用のアドレスバス線に、アドレスが供給され、各コアのデコード回路に選択的に転送される。

特開２００１−３２５７９５号公報

上記特許文献１は、データ書き込みまたは消去動作とデータ読み出し動作との同時実行を可能とするに当たり、任意に設定されたコアの範囲を一つのバンクとするバンクサイズの設定を可能とするものではある。アクセス動作ごとにシステムから要求されるデータ量が異なり、必要とされるデータ量に見合ったメモリセル領域をアクセス対象とすることができるものではある。

しかしながら、特許文献１では、データ書込み、消去、データ読み出しといったアクセス動作の違いに関わらず、アクセス動作ごとのアクセス対象は全てのメモリセルアレイにおよぶ。アクセス動作のたびに外部より全てのアドレス信号を入力しなければならない。一方、読出し動作や書込み動作などのデータの入出力を伴うアクセス動作においては、一連のアクセス動作において要求されるデータ量が所定量の範囲内に見積もられる場合があり、アクセス対象とすべきメモリセル領域を所定領域内に格納することができる。しかしながら特許文献１では、同一のメモリセル領域をアクセスする際、このメモリセル領域を指定する上位のアドレス信号は不変であるにも関わらず、アクセスのたびに外部より入力が行なわれ、デコード等の処理が行なわれることとなる。本来不要なアドレス信号の入力処理をアクセス動作ごとに行なわなければならず、アドレス信号の入力処理が煩雑である。

特に、記憶装置の大容量化が進展し、メモリセルアレイの一部を構成するメモリセル領域であってもシステムが要求するデータ量を充分に記憶することが可能なメモリ容量となる場合が考えられる。その場合に不変な上位のアドレス信号をアクセス動作のたびに入力することは無用な動作である。この回路動作に伴い、処理時間の短縮や消費電流の低減等が制約を受けてしまうおそれがあり問題である。

更に、記憶装置の大容量化の進展に伴いメモリセルアレイを構成するアドレス空間が広がり、アドレス信号は多ビット構成にならざるを得ず、記憶装置内のアドレスデコーダは多入力、多論理段数にならざるを得ない。アドレス信号はアドレスデコーダにおいてデコードされ、メモリセルアレイ中のアクセス対象となるメモリセルが確定される。アドレスデコーダにおける確定時間が多入力、多論理段数によって遅れることは、メモリセルの確定が遅れメモリセルアクセスが遅延するという問題を生ずる。よって、記憶装置におけるアドレス信号の入力端子数の増大やメモリコントローラによる制御量の増大に対応して、効率的なアドレス信号の入力インターフェース技術と多入力、多論理段数のアドレスデコーダの高速化を確立することが必要である。

本発明は前記背景技術に鑑みなされたものであり、読出し動作または／および書込み動作において、一連のアクセス動作に必要とされるデータ量に見合ったメモリセル領域を、消去動作により一括消去されるメモリセル領域の一部に割り当て、継続する読出し動作または／および書込み動作において同一のメモリセル領域をアクセスする間は、メモリセル領域を指定するアドレス信号の再入力を不要にすることで、効率的なアクセス領域の制御とアドレスデコーダの高速化を可能とする記憶装置、および記憶装置の制御方法を提供することを目的とする。

前記目的を達成するためになされた本発明の記憶装置は、消去動作の単位であるメモリセル領域をセクタとして、メモリセルアレイが複数の前記セクタに区画される記憶装置であって、読出し動作または／および書込み動作の開始に伴い、読出し動作または／および書込み動作の単位をセクタ内の一部領域とする第１アドレス信号を保持するアドレス保持部を備えることを特徴とする。

本発明の記憶装置では、消去動作の単位であるセクタ内の一部領域を、読出し動作または／および書込み動作の開始に伴い第１アドレス信号により指定して、読出し動作または／および書込み動作の単位とする。そして、第１アドレス信号は、アドレス保持部に保持される。

また、本発明の記憶装置の制御方法は、消去動作の単位であるメモリセル領域をセクタとして、メモリセルアレイが複数のセクタに区画される記憶装置の制御方法であって、セクタ内の一部領域をアクセス単位として読出し動作または／および書込み動作を開始するに当たり、一部領域を選択する第１アドレス信号を入力するステップと、入力された第１アドレス信号を、一部領域への読出し動作または／および書込み動作の期間中保持するステップとを有することを特徴とする。

本発明の記憶装置の制御方法では、消去動作の単位であるセクタ内の一部領域をアクセス単位として読出し動作または／および書込み動作が開始される際、第１アドレス信号が入力され一部領域が選択される。そして、入力された第１アドレス信号は、一部領域への読出し動作または／および書込み動作が継続する期間中、保持され、アドレスデコーダにおける処理の一部が、予め保持された第1アドレス信号により高速に行なわれる。

本発明のメモリシステムとその制御方法では、記憶装置に対してアクセス制御を行なう記憶制御装置が、読出し動作や書込み動作の開始の際に一回、前記第１アドレス信号を供給すれば、その後は記憶装置において前記第１アドレス信号を保持する。更にその後、前記一部領域内のメモリセル位置を示す第２アドレス信号を記憶制御装置が出力し、記憶装置が前記第２アドレス信号を入力し前記一部領域内のメモリセルのデータ情報を出力する。また、前記第２アドレス信号の入力は、連続されることが望ましい。

これにより、読出し動作または／および書込み動作の開始に伴い、第１アドレス信号が保持されるため、同一の一部領域に対して読出し動作または／および書込み動作が継続する場合に、第１アドレス信号を再度入力する必要はない。

このため、同一の一部領域に対して継続されるアクセス動作において、第１アドレス信号については、デコード状態を維持することができアクセス動作ごとのデコード動作は不要となる。アクセス動作ごとのデコード動作として、セクタ内の一部領域に配置されているメモリセルを指定するアドレス信号に対するもののみを行なえばよく、デコード状態を早期に確定することができる。読出し動作や書込み動作の際、早期にバイアス印加を行なうことができ、アクセス速度の向上に寄与することができる。

また、同一の一部領域に対してアクセス動作が継続する際、アクセス動作のたびに第１アドレス信号の入力、および第１アドレス信号に対するデコード動作を行なう必要がない。不要な回路動作を防止することができ、消費電流の低減に寄与することができる。

更に、記憶装置に対してアクセス制御を行なうコントローラにおいても、読出し動作や書込み動作の開始の際に一回、第１アドレス信号を供給すれば、その後は記憶装置において第１アドレス信号を保持するので、コントローラは、第１アドレス信号に対する制御から解放される。コントローラにおける制御負荷の低減を図ることができる。

記憶装置において、メモリセルアレイを区画するセクタ、およびセクタ内を区画するブロックを示す図である。 ブロック選択の回路ブロック図である。 ブロック内のビット線構造を示す図である。 ブロックアドレスのセットを行なう際のコマンドを示す図である。 ブロックアドレスバッファの回路例である。 ブロックアドレスのセットを行なう際のタイミングチャートである。

符号の説明

１ コマンドデコーダ
３ ブロックアドレスバッファ（ＢＡＢ）
５ ブロックアドレスデコーダ
Ｓ セクタ
Ｂ０〜Ｂ３ ブロック
ＭＷＤ メインワードデコーダ
Ｓ０〜Ｓ３ ブロック選択スイッチ
ＳＷＤ サブワードデコーダ
ＷＬＳ サブワード線
ＷＬＭ メインワード線
ＹＤ０〜ＹＤ３ 選択信号
ＹＳ Ｙセレクタ

以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。

図１は、記憶装置のメモリセルアレイの区画を示す模式図である。各々、独立にアクセス制御が行なえるバンクを複数備えている（Ｂａｎｋ０、Ｂａｎｋ１、・・・）。各バンクには、消去動作の単位であるセクタＳを複数備えて構成されている。各セクタは、ワード線方向であるＸ方向に４分割され、読出し動作または／および書込み動作の単位である４つのブロックＢ０〜Ｂ３に区画されている。

図１中、Ｘ方向がワード線方向であり、階層的なワード線構造を備える場合を例示している。各セクタＳは、サブワードデコーダＳＷＤを備え、４つのブロックＢ０〜Ｂ３に共通にサブワード線ＷＬＳが配線されている。更に、２つのセクタＳごとにメインワードデコーダＭＷＤが備えられ、２つのセクタに対してメインワード線が配線されている。４つのブロックＢ０〜Ｂ３はＹ方向に配線されているビット線（不図示）の所定本数ごとに区画され、同一セクタ内のブロックについては共通のサブワード線ＷＬＳが配線されている。このため、ブロックごとに固有のワード線を備える必要がなく、ブロックごとにワード線デコーダやワード線ドライバ等のワード線の制御回路を備える必要がない。ブロック間を最小の配置ピッチでメモリセルを配置することができる。

図２は、ブロックの選択制御を示している。セクタＳ内の４つのブロックＢ０〜Ｂ３の選択は、Ｙ方向に配線されているビット線（不図示）の選択により行われる。各ブロックＢ０〜Ｂ３のビット線は、ＹセレクタＹＳとブロック選択スイッチＳ０〜Ｓ３とを介してデータ線ＤＢに接続される。ここで、ＹセレクタＹＳはブロック内に配線されている複数のビット線をＹセレクタデコーダ（不図示）により選択するスイッチ群である。

ブロック選択スイッチＳ０〜Ｓ３の選択信号ＹＤ０〜ＹＤ３は、読出し動作または／および書込み動作において、何れか一つが選択される。尚、図示はしないが、消去動作においては、必要に応じて全選択することにより、セクタＳに対して一括消去を行なうことができる。

選択信号ＹＤ０〜ＹＤ３は、読出し動作または／および書込み動作に先立って、後述されるコマンドサイクルにより入力され、内部のブロックアドレスバッファ（ＢＡＢ）３に保持されているブロックアドレスＢＡに応じて選択される。

コマンドサイクルにおいては、データ入出力端子（ＩＯ）または／およびアドレス端子（ＡＤＤ）からコマンドが入力される。入力されるコマンドは、データ入出力端子（ＩＯ）およびアドレス端子（ＡＤＤ）に接続されているコマンドデコーダ１によりデコードされる。コマンドサイクルにおいて、例えば、データ入出力端子（ＩＯ）からブロックアドレスＢＡが入力されたことがデコードされると、コマンドデコーダ１はブロックアドレスセット信号ＢＡＳＥＴをブロックアドレスバッファ（ＢＡＢ）３に向けて出力する。データ入出力端子（ＩＯ）に接続されているブロックアドレスバッファ（ＢＡＢ）３は、ブロックアドレスセット信号ＢＡＳＥＴを受けると、データ入出力端子（ＩＯ）から入力されているブロックアドレスＢＡｉｎを内部に保持する。ブロックアドレスバッファ（ＢＡＢ）３に保持されたブロックアドレスＢＡは、コマンドサイクルにおいて書き換えられるまで保持される。保持されたブロックアドレスＢＡは、ブロックアドレスデコーダ５によりデコードされ、選択信号ＹＤｎ（ｎ＝０〜３）のうち何れか一つの選択信号をデコードして出力する。ブロックアドレスデコーダ５から出力される選択信号も、コマンドサイクルによりブロックアドレスバッファ（ＢＡＢ）３に保持されているブロックアドレスＢＡが書き換えられるまで、変化することはない。

これにより、保持されているブロックアドレスＢＡに応じて、ブロック選択スイッチＳ０〜Ｓ３のうち何れか一つが選択されることとなり、セクタＳ内の何れか一つのブロックが、読出し動作または／および書込み動作の対象として選択される。そして、この選択は、コマンドサイクルによりブロックアドレスバッファ（ＢＡＢ）３に保持されているブロックアドレスＢＡが書き換えられるまで維持される。

図３は、ブロック内のビット線からデータ線ＤＢに至るまでのデータ入出力経路の構成を示している。図３では、ビット線の構造として階層構造を有するものを例として説明している。ブロックＢｎは、複数のグローバルビット線ＧＢＬを備え、各々のグローバルビット線ＧＢＬは、複数のセレクトスイッチＳＳＥＬを介して複数のローカルビット線ＬＢＬに接続されている。各ローカルビット線ＬＢＬには複数のメモリセルが接続されている。ブロック内の複数のグローバルビット線ＧＢＬは、ＹセレクタＹＳを介してブロック選択スイッチＳｎに接続され、データ線ＤＢに接続される。

ここで、記憶装置として不揮発性記憶装置の場合を考える。データの書込み動作であるプログラム動作では、プログラム動作の対象として選択されたブロックでは、プログラム対象のメモリセルが接続されているローカルビット線ＬＢＬとグローバルビット線ＧＢＬのみに、予め設定された時間が、高電圧のバイアス電圧が印加される。一方、同じグローバルビット線ＧＢＬに接続されており、プログラム対象ではないメモリセルが接続されているその他のローカルビット線ＬＢＬは、フローティング状態または接地電位状態等に制御して、メモリセルへのバイアス電圧の印加が行なわれないことが必要である。更に、プログラム動作の対象として選択されたブロックでプログラム動作の対象として選択されないグローバルビット線ＧＢＬとそのグローバルビット線ＧＢＬに接続される複数のローカルビット線ＬＢＬも、フローティング状態または接地電位状態等に制御して、メモリセルへのバイアス電圧の印加が行なわれないことが必要である。プログラム動作の対象として選択されないブロックのビット線についても同様に、フローティング状態または接地電位状態等とすることが必要である。ブロックＢ０〜Ｂ３間は共通のサブワード線ＷＬＳが配線されており、プログラム動作の対象ではないブロックにあるメモリセルにも、サブワード線ＷＬＳを介して高電圧のバイアス電圧が印加されていることより、これらのメモリセルについてローカルビット線ＬＢＬとサブワード線ＷＬＳによるディスターブ現象を防止する必要があるからである。

プログラム動作では、ローカルビット線ＬＢＬへの経路を確定する、セレクトスイッチＳＳＥＬ、ＹセレクタＹＳ、およびブロック選択スイッチＳｎの選択が完了してから、データ線ＤＢにプログラム動作用のバイアス電圧の供給を開始する必要がある。データ線ＤＢに供給されたバイアス電圧は、電源電圧（例えば、１．８Ｖ）に対して高電圧（例えば、９Ｖ）である。この高電圧のバイアス電圧を、セレクトスイッチＳＳＥＬ、ＹセレクタＹＳ、およびブロック選択スイッチＳｎを介してローカルビット線ＬＢＬに供給するためには、例えばＮチャネルトランジスタで構成されたセレクトスイッチＳＳＥＬ、ＹセレクタＹＳ、およびブロック選択スイッチＳｎの各ゲート端子に与える電圧についても前記高電圧信号よりも更にトランジスタの閾値分高い高電圧を印加する必要がある。各ゲート端子に与える電圧振幅が大きくなるため、高電圧信号のライズおよびフォール時間である遷移時間が、プログラム動作におけるアクセス時間短縮の制約になるおそれがある。したがって、プログラム動作時、プログラム対象のメモリセル領域をブロックに固定し、予めブロックアドレスバッファ（ＢＡＢ）３にブロックアドレスＢＡを保持することにより、ブロックアドレスデコーダ５におけるデコード動作も予め行なっておくことができ、選択信号ＹＤｎを固定することができる。ゲート端子への高電圧信号の印加をするべきスイッチ群の一つであるブロック選択スイッチＳｎを予め選択してゲート端子への高電圧信号の印加を先行させることができる。ゲート端子への高電圧信号の遷移時間を短縮することができる。また、プログラム動作ごとに高電圧信号を遷移する必要がないため低消費電流に寄与することができる。

また、読出し動作においても、例えばバーストリード等の連続読出し動作においては、読出しサイクルは短く（例えば、１０ｎｓｅｃ）、データ線ＤＢに接続された読出し動作用のビット線へ与えるプリチャージ回路によって、読出し動作用のバイアス電圧の供給開始を早める必要がある。ブロックアドレスＢＡが保持されデコード動作も予め行なっておくことにより、選択信号ＹＤｎを固定することができる。ゲート端子への高電圧信号（５ｖ）の印加をするべきスイッチ群の一つであるブロック選択スイッチＳｎを予め選択してゲート端子への高電圧信号の印加を先行させることができる。よって、読出し動作用のバイアス電圧の供給開始を早めることができるので、バースト動作等の高速な連続読出し動作において、特にファーストアクセスを含むアクセススピードの確保を図ることができる。

図４は、ブロックアドレスＢＡのセットを行なうためのコマンド体系を示す図である。個々のメモリセルへの読出し動作または／および書込み動作に先立つコマンドサイクルにおいて、後続する一連のアクセス動作においてアクセス対象となるブロックをセットするコマンドである。アドレス端子（ＡＤＤ）、データ入出力端子（ＩＯ）から入力される信号の組み合わせに応じてコマンドおよびブロックアドレスＢＡｉｎが入力される。

先ず、エントリーコマンドとして、３サイクルの信号セットが入力される。第１のサイクルでは、アドレス端子（ＡＤＤ）から５５５ｈのコード、およびデータ入出力端子（ＩＯ）からＡＡｈのコードを入力する。第２のサイクルでは、アドレス端子（ＡＤＤ）から２ＡＡｈのコード、およびデータ入出力端子（ＩＯ）から５５ｈのコードを、第３のサイクルでは、アドレス端子（ＡＤＤ）から５５５ｈのコード、およびデータ入出力端子（ＩＯ）から９３ｈのコードを入力する。これらのコードの組み合わせが、コマンドデコーダ１においてデコードされ、ブロックアドレスＢＡｉｎのコマンドサイクルにエントリーしたことが認識される。

次に、ブロックアドレスＢＡｉｎをライトコマンドにより入力する。第１のサイクルでは、アドレス端子（ＡＤＤ）からＸＸｈのコード、およびデータ入出力端子（ＩＯ）からＡ０ｈのコードを、第２のサイクルでは、アドレス端子（ＡＤＤ）から００ｈのコード、およびデータ入出力端子（ＩＯ）からブロックアドレスＢＡｉｎを入力する。これにより、コマンドデコーダ１では、第２のサイクルにおいてデータ入出力端子（ＩＯ）から入力される信号をブロックアドレスＢＡｉｎとして認識すると共に、ブロックアドレスＢＡｉｎをブロックアドレスバッファ（ＢＡＢ）３に取り込むためのトリガ信号ＢＡＳＥＴを発する。

更に、イグジットコマンドである。第１のサイクルでは、アドレス端子（ＡＤＤ）からＸＸｈのコード、およびデータ入出力端子（ＩＯ）から９０ｈのコードを、第２のサイクルでは、アドレス端子（ＡＤＤ）からＸＸｈのコード、およびデータ入出力端子（ＩＯ）から００ｈのコードを入力する。これらのコードの組み合わせが、コマンドデコーダ１においてデコードされ、ブロックアドレスＢＡｉｎのコマンドサイクルからイグジットしたことが認識される。

図５は、ブロックアドレスバッファ（ＢＡＢ）３の１ビットを格納する回路例である。トリガ信号ＢＡＳＥＴ、およびインバータゲートＩ１による反転信号によりトランスファゲートＴ１が導通制御される。トランスファゲートＴ１は、データ入出力端子（ＩＯ）とラッチ回路Ｌ１との間に接続されている。ラッチ回路Ｌ１の出力はインバータゲートＩ２を介してブロックアドレスＢＡとして出力される。

ハイレベルのトリガ信号ＢＡＳＥＴに応じて、トランスファゲートＴ１が導通し、データ入出力端子（ＩＯ）に入力されたブロックアドレスＢＡｉｎがラッチ回路Ｌ１に取り込まれる。その後のアクセス動作では、トリガ信号ＢＡＳＥＴはローレベルに維持されるので、ラッチ回路Ｌ１の内容は保持され、インバータゲートＩ２を介してブロックアドレスＢＡが出力される状態が維持される。ラッチ回路Ｌ１のブロックアドレスＢＡ情報は、次のエントリーコマンド／ライトコマンドが入力されるまで維持される。

図６は、ブロックアドレスＢＡをセットするコマンドサイクルのタイミングチャートである。図４において説明したコマンドコードが、ライトネーブル信号／ＷＥのローレベル信号に同期して発せられる。エントリーコマンドがコマンドデコーダ１によりデコードされて、ブロックアドレスセットモード信号ＢＡＢ＿ｍｏｄｅがハイレベルに遷移する。ブロックアドレスのセットコマンド状態にあることが報知される。次に、２サイクルのブロックアドレスＢＡｉｎのライトコマンドが、ライトネーブル信号／ＷＥのローレベル信号に同期して発せられる。ライトコマンドがコマンドデコーダ１によりデコードされて、ハイレベルのパルス信号としてトリガ信号ＢＡＳＥＴが発せられる。ブロックアドレスバッファ（ＢＡＢ）３にデータ入力端子（ＩＯ）に入力されているブロックアドレスＢＡｉｎが取り込まれ、ブロックアドレスＢＡが保持される。ブロックアドレスＢＡが保持された後に、２サイクルのイグジットコマンドが、ライトネーブル信号／ＷＥのローレベル信号に同期して発せられる。イグジットコマンドがコマンドデコーダ１によりデコードされて、ブロックアドレスセットモード信号ＢＡＢ＿ｍｏｄｅがローレベルに遷移する。ブロックアドレスのセットコマンド状態が終了する。

以上の説明から明らかなように本実施形態によれば、読出し動作または／および書込み動作の開始に伴い、第１アドレス信号の一例であるブロックアドレスＢＡが、アドレス保持部の一例であるブロックアドレスバッファ（ＢＡＢ）３に保持されるため、同一の一部領域の一例であるブロック（Ｂ０〜Ｂ３の何れか一つのブロック）に対して、読出し動作または／および書込み動作が継続する場合に、ブロックアドレスＢＡを再度入力する必要はない。

このため、同一のブロックに対して継続されるアクセス動作において、同一の選択信号（ＹＤ０〜ＹＤ３の何れか一つの信号）の選択状態が維持される。ブロックアドレスＢＡのデコード状態を維持することができ、アクセス動作ごとのデコード動作は不要となる。アクセス動作ごとのデコード動作として、ブロック内の個々のメモリセルを選択するアドレス信号に応じて、セレクトスイッチＳＳＥＬやＹセレクタＹＳのデコードを行なえばよい。デコード状態を早期に確定することができる。読出し動作や書込み動作の際、早期にバイアス印加を行なうことができ、アクセス速度の向上に寄与することができる。

また、同一のブロックに対してアクセス動作が継続する際、アクセス動作のたびにブロックアドレスＢＡの入力、およびそのデコード動作を行なう必要がない。不要な回路動作を防止することができ、消費電流の低減に寄与することができる。

更に、記憶装置に対してアクセス制御を行なうコントローラにおいても、読出し動作や書込み動作の開始の際に一回、ブロックアドレスＢＡを供給すれば、その後は記憶装置においてブロックアドレスＢＡが保持されるので、コントローラは、ブロックアドレスＢＡに対する制御から解放される。コントローラにおける制御負荷の低減を図ることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、実施形態では、セクタＳを４つのブロックに区画して読出し動作または／および書込み動作を行なう場合を例示して説明したが、本発明はこれに限定されるものではない。記憶装置が使用されるアプリケーションに応じて、一連の読出し動作や書込み動作でアクセスされるべきメモリセル領域は異なる場合がある。セクタ内のブロック区画については、アプリケーションに応じて的確なメモリ容量に区画することが好ましい。
更に、ブロック選択スイッチＳ０〜Ｓ３はセクタ内のブロック区画数によって多様な接続構成とすることができる。例えば、複数のＹセレクタをグループ化して１つのブロック選択スイッチを割り当て、更にグループ内の複数のＹセレクタの中の１つを選択するＹセレクタを備えるＹセレクタ階層構造でも良いし、複数のブロックをグループ化して１つのデータ線ＤＢを割り当て、更にグループ毎のデータ線ＤＢから１つを選択するＹセレクタを備えるデータ線階層構造でも良い。
また、本発明のビット線構造は図３に限られない。更に、ローカルビット線ＬＢＬに接続されるメモリセルの接続方式についても、所謂ＮＯＲ型接続やＮＡＮＤ型接続などを適用することができる。更に、プログラム方式／消去方式も様々な物理的作用を利用した不揮発性のプログラム／消去方法を適用できる。

Claims (12)

1. 消去動作の単位であるメモリセル領域をセクタとして、メモリセルアレイが複数の前記セクタに区画される記憶装置であって、
   読出し動作または／および書込み動作の開始に伴い、前記読出し動作または／および前記書込み動作の単位を前記セクタ内の一部領域とする第１アドレス信号を保持するアドレス保持部を備えることを特徴とする記憶装置。
2. 前記一部領域は、前記セクタに配置されている複数のデータ読出し線を前記第１アドレス信号に応じて区画して構成される領域であることを特徴とする請求項１に記載の記憶装置。
3. 前記データ読出し線を前記一部領域ごとにデータ入出力回路に接続するコラムスイッチ部を備え、
   前記第１アドレス信号は、前記コラムスイッチ部を選択的に導通することを特徴とする請求項２に記載の記憶装置。
4. 前記セクタにおいて、前記データ読出し線に交差するメモリセル選択線は、前記一部領域を越えて共通に配置されることを特徴とする請求項２に記載の記憶装置。
5. 前記一部領域内のメモリセルに対して行なわれる前記読出し動作または前記書込み動作に先立つ専用のコマンドサイクルに応じて、前記第１アドレス信号を前記アドレス保持部へ取り込むためのコマンドデコーダを備えることを特徴とする請求項１に記載の記憶装置。
6. 前記第１アドレス信号は、データ入出力端子、または／および前記一部領域内のメモリセル位置を示す第２アドレス信号が入力されるアドレス端子より、入力されることを特徴とする請求項５に記載の記憶装置。
7. 消去動作の単位であるメモリセル領域をセクタとして、メモリセルアレイが複数の前記セクタに区画される記憶装置の制御方法であって、
   前記セクタ内の一部領域をアクセス単位として読出し動作または／および書込み動作を開始するに当たり、前記一部領域を選択する第１アドレス信号を入力するステップと、
   入力された前記第１アドレス信号を、前記一部領域への前記読出し動作または／および前記書込み動作の期間中保持するステップとを有することを特徴とする記憶装置の制御方法。
8. 前記一部領域は、前記セクタに配置されている複数のデータ読出し線を区画して構成される領域であり、
   保持された前記第１アドレス信号に応じて、前記読出し動作または／および前記書込み動作の期間中、前記複数のデータ読出し線が選択状態に維持されることを特徴とする請求項７に記載の記憶装置の制御方法。
9. 前記セクタにおいて、前記データ読出し線に交差するメモリセル選択線は、前記第１アドレス信号に関わらず、共通に選択されることを特徴とする請求項８に記載の記憶装置の制御方法。
10. 前記第１アドレス信号を入力するステップを含み、前記読出し動作または／および書込み動作に先立つ動作条件を入力するステップと、
    前記動作条件を入力するステップの後、前記一部領域内のメモリセル位置を示す第２アドレス信号を入力するステップとを有することを特徴とする請求項７に記載の記憶装置の制御方法。
11. 前記動作条件を入力するステップは、
    エントリーを指示するステップと、前記第１アドレス信号の入力を指示するステップとを有することを特徴とする請求項１０に記載の記憶装置の制御方法。
12. 請求項１に記載の記憶装置を制御する記憶制御装置の制御方法であって、
    前記読出し動作または／および前記書込み動作を行なうコマンドサイクルに先立って、前記第１アドレス信号を設定する専用のコマンドサイクルを発行するステップを有することを特徴とする記憶制御装置の制御方法。
    
    
    
    
    

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