JPH11242632A

JPH11242632A - メモリ装置

Info

Publication number: JPH11242632A
Application number: JP4473398A
Authority: JP
Inventors: Atsushi Shiraishi; 敦白石; Manabu Inoue; 学井上
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-02-26
Filing date: 1998-02-26
Publication date: 1999-09-07

Abstract

(57)【要約】【課題】複数個のフラッシュメモリに対する並列的な
書込み処理に際して発生する書込み電流のピーク値を低
減する。【解決手段】メモリカード（１）は、電気的に書き換
え可能な不揮発性メモリセルを有する複数個のフラッシ
ュメモリ（ＦＭａ１，…）と、フラッシュメモリをアク
セスするための制御手段（２，３）とを有し、制御手段
は、並列的に複数個のフラッシュメモリに書込み動作を
させるとき、当該複数個のフラッシュメモリ相互間にお
ける書き込み電圧の印加タイミングをずらす。これによ
り、複数個のフラッシュメモリに対する並列的な書込み
処理に際して発生する書込み電流のピーク値を低減する
ことができ、電源回路の電源容量の増大を極力抑えなが
ら、ライトインタリーブによる書込み動作時間の短縮を
実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な複数個のフラッシュメモリを実装したメモリ装置
に係り、例えばファイルメモリを構成するＰＣカード形
態のフラッシュメモリーカードに適用して有効な技術に
関するものである。

【０００２】

【従来の技術】ファイルメモリを構成するＰＣカード形
態のフラッシュメモリカードは、固定ディスク装置と互
換のファット・ファイルシステムを構成することができ
る。フラッシュメモリカードに用いられているフラッシ
ュメモリは、高電圧を印加した消去・書込みによってデ
ータの書き換えを行なわなければならず、この処理は読
み出し動作に比べて何倍もの処理時間を要する。データ
書き換え動作時間を見掛上短縮する技術に、ライト・イ
ンターリーブがある。即ち、これは、複数個のフラッシ
ュメモリを並列的に書き込み動作させるものである。
尚、ライト・インタリーブ技術について記載された文献
の例としては特開平６−４３９９号公報が有る。

【０００３】

【発明が解決しようとする課題】しかしながら、従来技
術は複数個のフラッシュメモリに対する書込み電圧の印
加を同時に行なうものであるため、１個のフラッシュメ
モリに対する書込み電流のピーク値が、並列動作個数に
比例して増大する。このピーク電流の増大は、電源回路
にとって大きな負担となり、電源回路の電流容量を大き
くしなければならなくなる。電流容量を大きくしなけれ
ば必要な書込み電流を得ることができず、信頼性低下に
つながらがる。

【０００４】本発明の目的は、複数個のフラッシュメモ
リに対する並列的な書込み処理に際して発生する書込み
電流のピーク値を低減することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、メモリ装置は、電気的に書き換
え可能な不揮発性メモリセルを有する複数個のフラッシ
ュメモリ（ＦＭａ１〜ＦＭａｉ，ＦＭｂ１〜ＦＭｂｉ）
と、前記フラッシュメモリをアクセスするための制御手
段（２，３）とを有し、前記制御手段は、並列的に複数
個のフラッシュメモリに書込み動作をさせるとき、当該
複数個のフラッシュメモリ相互間における書き込み電圧
の印加タイミングをずらすものである。書込み電圧印加
タイミングをずらすことにより、複数個のフラッシュメ
モリに対する並列的な書込み処理に際して発生する書込
み電流のピーク値を低減することができる。したがっ
て、電源回路の電源容量の増大を極力抑えながら、ライ
トインタリーブによる書込み動作時間の短縮を実現でき
る。

【０００８】前記フラッシュメモリとして、書込み単位
のデータを保持するラッチ回路を有し、外部から書込み
コマンドを受け付けると、これに応答して、前記ラッチ
回路にラッチされているデータの書込み動作を行なうも
のを採用できる。その場合、前記制御手段は、並列的書
き込み動作をさせるべき複数個のフラッシュメモリの夫
々のラッチ回路に書込みデータを保持させた後、当該複
数個のフラッシュメモリに書込みコマンドを連続的に設
定する。複数個のフラッシュメモリに対する書込みコマ
ンドの書込み順を直列的とするだけで、書き込み電流の
ピーク値を低減させることができる。

【０００９】前記複数個のフラッシュメモリを第１グル
ープ及び第２グループに分け、グループ毎に共通の制御
信号線及びデータ信号線を共有し、また、フラッシュメ
モリ毎に個別のチップ選択信号線を有し、制御手段によ
ってフラッシュメモリを個別的にチップ選択制御させる
ことができる。これは、書き込みコマンドをフラッシュ
メモリに書き込むためにチップ選択が必要な場合に対処
するための構成である。

【００１０】メモリ装置を、固定ディスク装置に代表さ
れるＦＡＴ（File Allocation Table）ファイルシステ
ムとの互換性を得るには、前記フラッシュメモリに、複
数セクタを単位とするクラスタを最小単位としてファイ
ルの格納領域を管理するためのファイル・アロケーショ
ン・テーブルを形成すればよい。

【００１１】

【発明の実施の形態】図１には本発明の実施形態の一例
であるフラッシュメモリーカード（以下端にメモリカー
ドとも記す）のブロック図が示される。このメモリカー
ド１は、夫々半導体集積回路化されたインタフェース回
路２、マイクロコンピュータ３、及びフラッシュメモリ
ＦＭａ１〜ＦＭａｉ，ＦＭｂ１〜ＦＭｂｉを、ＰＣカー
ド基板に実装して成る。メモリカード１は図示を省略す
るホスト装置（例えばパーソナルコンピュータ）などに
設けられたＰＣカードスロットに着脱自在に装着され
る。フラッシュメモリーカード１は、固定ディスク装置
に代表されるＦＡＴ（FileAllocation Table）ファイル
システムとの互換性を備えるために、前記フラッシュメ
モリＦＭａ１〜ＦＭａｉ，ＦＭｂ１〜ＦＭｂｉは、ユー
ザ領域の他に、複数セクタを単位とするクラスタを最小
単位としてファイルの格納領域を管理するためのファイ
ル・アロケーション・テーブルの格納領域を有する。

【００１２】前記インタフェース回路２はコマンドレジ
スタ２０、データレジスタ２１、ステータスレジスタ２
２、コマンドデコーダ２３、バッファメモリＢＭａ，Ｂ
Ｍｂ、インタフェースコントローラ２４を有する。

【００１３】前記マイクロコンピュータ３は、割込み制
御回路３０、ＣＰＵ（Central Processing Unit：中央
処理装置）３１、ＲＯＭ（Read Only Memory）３２、Ｒ
ＡＭ（Random Access Memory）３３、タイマ３４、入出
力ポート３５を有する。

【００１４】前記インタフェース回路２は、ＰＣカード
スロットを介して図示を省略する前記ホスト装置にイン
タフェースされる。コマンドレジスタ２０、データレジ
スタ２１及びステータスレジスタ２２を備えている。コ
マンドレジスタ２０にはホスト装置からファイル操作コ
マンドが与えられ、コマンドはコマンドデコーダ２３で
デコーダされる。コマンドデコーダ２３は、デコード結
果に応じた割込み信号ＩＲＱ１〜ＩＲＱｎを出力する。
割込み信号ＩＲＱ１〜ＩＲＱｎは割込み制御回路３０か
らＣＰＵ３１に与えられ、ＣＰＵ３１はその割り込み信
号に対応するベクタアドレスで指定される処理プログラ
ムに分岐する。ＣＰＵ３１の動作プログラムはＲＯＭ３
２に格納され、ＣＰＵ３１はＲＡＭ３３をワーク領域に
利用してプログラムを実行する。

【００１５】ＣＰＵ３１は、その動作プログラムにした
がってインタフェース回路２及びフラッシュメモリＦＭ
ａ１〜ＦＭａｉ，ＦＭｂ１〜ＦＭｂｉに対する制御を、
入出力ポート３５を介して行なう。マイクロコンピュー
タ３はインタフェースコントローラ２４にアドレス信号
ＡＤＲＳ、アドレスストローブ信号ＡＳｂ、リード信号
ＲＤｂ、ライト信号ＷＲｂを出力し、インタフェースコ
ントローラ２４との間でデータ情報ＤＡＴＡをやり取り
する。これによってマイクロコンピュータ３は、前記デ
ータレジスタ２１、ステータスレジスタ２２及びバッフ
ァメモリＢＭａ，ＢＭｂをインタフェースコントローラ
２４を介してアクセスする事ができる。

【００１６】前記フラッシュメモリは、第１グループＦ
Ｍａ１〜ＦＭａｉと第２グループＦＭｂ１〜ＦＭｂｉに
分けられ、第1グループのフラッシュメモリＦＭａ１〜
ＦＭａｉは前記インタフェースコントローラ２４に接続
する制御信号線４０及びデータ信号線４１を共有し、ま
た、第２グループのフラッシュメモリＦＭｂ１〜ＦＭｂ
ｉは同じく前記インタフェースコントローラ２４に接続
する制御信号線４２及びデータ信号線４３を共有する。
更に、マイクロコンピュータ３は前記フラッシュメモリ
ＦＭａ１〜ＦＭａｉ，ＦＭｂ１〜ＦＭｂｉと一対一対応
するチップ選択信号としてのチップイネーブル信号ＣＥ
ａ１ｂ〜ＣＥａｉｂ、ＣＥｂ１ｂ〜ＣＥｂｉｂを入出力
ポート３５から出力する。これにより、マイクロコンピ
ュータ３は、第1グループまたは第2グループのフラッシ
ュメモリをチップ選択し、インタフェースコントローラ
２４にアドレス信号ＡＤＲＳ、アドレスストローブ信号
ＡＳｂ、リード信号ＲＤｂ、ライト信号ＷＲｂを出力す
ることにより、インタフェースコントローラ２４を介し
て前記チップ選択されたフラッシュメモリに対するアク
セス制御を行う。

【００１７】前記フラッシュメモリＦＭａ１の一例が図
２に示される。図２において５３で示されるものはメモ
リアレイであり、メモリマット、センスラッチ回路を有
する。メモリマットは電気的に消去及び書き込み可能な
不揮発性のメモリセルトランジスタを多数有する。メモ
リセルトランジスタは、例えば、半導体基板若しくはメ
モリウェルに形成されたソース及びドレインと、チャン
ネル領域にトンネル酸化膜を介して形成されたフローテ
ィングゲート、そしてフローティングゲートに層間絶縁
膜を介して重ねられたコントロールゲートを有して構成
される。コントロールゲートはワード線５６に、ドレイ
ンはビット線５５に、ソースは図示を省略するソース線
に接続される。

【００１８】外部入出力端子I/O0〜I/O7は、アドレス入
力端子、データ入力端子、データ出力端子、コマンド入
力端子に兼用される。外部入出力端子I/O0〜I/O7から入
力されたXアドレス信号はマルチプレクサ５７を介してX
アドレスバッファ５８に供給される。Ｘアドレスデコー
ダ５９はＸアドレスバッファ５８から出力される内部相
補アドレス信号をデコードしてワード線を駆動する。

【００１９】特に図示はしないが、前記メモリアレイ５
３に含まれるメモリマットはセンスラッチ回路のアレイ
の左右に構成される。即ち、センスラッチ回路の双方の
入出力ノードには夫々、プリチャージ回路及びビット線
などが配置されている。ビット線５５はＹアドレスデコ
ーダ６１から出力される選択信号に基づいてＹゲートア
レイ回路６３で選択される。外部入出力端子I/O0〜I/O7
から入力されたYアドレス信号はYアドレスカウンタ６２
にプリセットされ、プリセット値を起点に順次インクリ
メントされたアドレス信号が前記Yアドレスデコーダ６
１に与えられる。

【００２０】Yゲートアレイ回路６３で選択されたビッ
ト線は、データ出力動作時には出力バッファ６５の入力
端子に導通され、データ入力動作時にはデータ制御回路
６６を介して入力バッファ６７の出力端子に導通され
る。出力バッファ６５、入力バッファ６７と前記入出力
端子I/O0〜I/O7との接続は前記マルチプレクサ５７で制
御される。入出力端子I/O0〜I/O7から供給されるコマン
ドはマルチプレクサ５７及び入力バッファ６７を介して
モード制御回路６８に与えられる。前記データ制御回路
６６は、入出力端子I/O0〜I/O7から供給されるデータの
他に、モード制御回路６８の制御に従った論理値のデー
タをメモリアレイ５３に供給可能にする。

【００２１】制御信号バッファ回路６９には、アクセス
制御信号としてチップイネーブル信号CEｂ、出力イネー
ブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、シリ
アルクロック信号ＳＣ、リセット信号ＲＥＳｂ及びコマ
ンドイネーブル信号ＣＤＥｂが供給される。モード制御
回路６８は、それら信号の状態に応じて外部との信号イ
ンタフェース機能などを制御し、また、コマンドコード
に従って内部動作を制御する。入出力端子I/O0〜I/O7に
対するコマンド又はデータ入力の場合、前記信号ＣＤＥ
ｂがアサートされ、コマンドであれば更に信号ＷＥｂが
アサート、データであればＷＥｂがネゲートされる。ア
ドレス入力であれば、前記信号ＣＤＥｂがネゲートさ
れ、信号ＷＥｂがアサートされる。これにより、モード
制御回路６８は、外部入出力端子I/O0〜I/O7からマルチ
プレクス入力されるコマンド、データ及びアドレスを区
別できる。モード制御回路６８は、消去や書込み動作中
にレディー・ビジー信号Ｒ／Ｂｂをアサートしてその状
態を外部に知らせることができる。

【００２２】内部電源回路７０は、書込み、消去ベリフ
ァイ、読み出しなどのための各種動作電源７１を生成し
て、前記Ｘアドレスデコーダ５９やメモリセルアレイ５
３などに供給する。

【００２３】前記モード制御回路６８は、コマンドに従
ってフラッシュメモリＦＭａ１を全体的に制御する。フ
ラッシュメモリＦＭａ１の動作は、基本的にコマンドに
よって決定される。

【００２４】フラッシュメモリに割り当てられているコ
マンドは、例えば、読み出し、消去、書込み、などの各
コマンドとされる。読み出しコマンドは第1コマンドに
よって構成され、それ以外のコマンドは第1及び第2コマ
ンドから構成される。

【００２５】フラッシュメモリ1はその内部状態を示す
ためにステータスレジスタ６８ＳＲを有し、その内容
は、信号ＯＥｂがアサートされることによって入出力端
子I/O0〜I/O7から読み出すことができる。

【００２６】前記書込みコマンドによって書込み動作が
指示されると、前記センスラッチ回路はＹゲートアレイ
回路６３を介して供給される書込みデータをラッチする
ことができる。この例に従えば、フラッシュメモリＦＭ
ａ１は、8ビットの入出力端子I/O0〜I/O7を有するか
ら、1回の書込みデータ入力によって8個のセンスラッチ
回路に書込みデータをセットすることができる。ここで
の説明では、書込みの単位をワード線単位とするので、
1本分のワード線に選択端子が結合する全てのメモリセ
ルのビット線に関するセンスラッチ回路に書込みデータ
をセットした後、書込み電圧が印加されて書込み動作が
行なわれることになる。例えば、書込み動作では、予め
全てのビット線が所定レベルにプリチャージされてお
り、書込み選択されたメモリセルのビット線はグランド
電位にディスチャージされ、書込み非選択とされたメモ
リセルのビット線はプリチャージレベルを維持し、書込
み選択されたワード線に書き込み高電圧が印可される
と、書込み選択されたメモリセルのコントロールゲート
とドレインとの間に高電圧が印可され、これによって、
書き込み選択されたメモリセルの閾値電圧が高くされ、
書込み状態にされる。書込み動作の前にメモリセルは閾
値電圧が低くされた消去状態にされている。尚、書込
み、消去の閾値電圧状態を上記とは逆に定義してもよ
い。

【００２７】その他のフラッシュメモリＦＭａ２〜ＦＭ
ａｉ、ＦＭｂ１〜ＦＭｂｉも前記フラッシュメモリＦＭ
ａ１と同様に構成されている。

【００２８】図１に示されるフラッシュメモリーカード
１は、データ書き換え動作時間を見掛上短縮するため
に、複数個のフラッシュメモリを並列的に書込み動作さ
せる、ライト・インターリーブ方式が採用されている。

【００２９】ここで採用されるライト・インターリーブ
方式は、並列的に複数個のフラッシュメモリに書込み動
作をさせるとき、当該複数個のフラッシュメモリ相互間
における書き込み電圧の印加タイミングをずらすもので
ある。その手法の一例は図３のタイミングチャートに示
される。図３は、第1グループのフラッシュメモリＦＭ
ａ１と第2グループのフラッシュメモリＦＭｂ１とを並
列的に書込み動作させる場合を示している。

【００３０】マイクロコンピュータ３がフラッシュメモ
リＦＭａ１をチップ選択して書き込み第1コマンドを発
行すると(時刻ｔ０）、当該フラッシュメモリＦＭａ１
は、その書込み第1コマンドを取り込んで（Ｓａ１）デ
コードし、そのデコード結果に従い、その後にマイクロ
コンピュータ３の制御で供給されるセクタアドレス（ロ
ウアドレス及び先頭カラムアドレス）と、バッファメモ
リＢＭａから出力される書込みデータとを順次取り込む
（Ｓａ２）。書込みデータの取り込みは、1本のワード
線に選択端子が結合された全てのメモリセルのビット線
に対するセンスラッチ回路に関して行われ、例えば書込
みデータは５１２バイトとされる。書き込みデータが５
１２バイトの時、当該書き込みデータの取り込みはバイ
ト(８ビット）単位で５１２回繰り返される。そして、
マイクロコンピュータ３は、今度はフラッシュメモリＦ
Ｍｂ１をチップ選択して書き込み第1コマンドを発行す
る(時刻ｔ１）、これによってフラッシュメモリＦＭｂ
１は、その書込み第1コマンドを取り込んで（Ｓｂ１）
デコードし、そのデコード結果に従い、その後にマイク
ロコンピュータ３の制御で供給されるセクタアドレス
（ロウアドレス及び先頭カラムアドレス）と、バッファ
メモリＢＭｂから出力される書込みデータとを、上記同
様、順次取り込む（Ｓｂ２）。

【００３１】双方のフラッシュメモリＦＭａ１，ＦＭｂ
１に対する書き込みデータのセットを完了した後、マイ
クロコンピュータ３は、時刻ｔ２に、フラッシュメモリ
ＦＭａ１をチップ選択して書き込み第２コマンドを発行
する（Ｓａ３）。更に、これに続けてマイクロコンピュ
ータ３は時刻ｔ３に、フラッシュメモリＦＭｂ１をチッ
プ選択して書き込み第２コマンドを発行する（Ｓｂ
３）。これにより、フラッシュメモリＦＭａ１は、時刻
ｔ２-1から、当該書き込み第２コマンドに応答し、セク
タアドレスで選択されたメモリセルに、前記書き込みデ
ータに従って書き込み電圧を一定時間印加し（Ｓａ
４）、時刻ｔ２-2から、それに対する書き込みベリファ
イ動作を行なう(Ｓａ５）。書き込み電圧印加（Ｓａ
４）と書き込みベリファイ動作（Ｓａ５）は、メモリセ
ルの閾値電圧が所定の書き込み状態に到達するまで繰り
返される。フラッシュメモリＦＭａ１の書き込み電圧印
加とベリファイ動作に並行して、フラッシュメモリＦＭ
ｂ１も、時刻ｔ３-1から、当該書き込み第２コマンドに
応答し、セクタアドレスで選択されたメモリセルに、前
記書き込みデータに従って書き込み電圧を一定時間印加
し(Ｓｂ４）、時刻ｔ３-2から、それに対する書き込み
ベリファイ動作を行なう(Ｓｂ５）。

【００３２】フラッシュメモリＦＭａ１，ＦＭｂ１に対
する書き込み第２コマンドの発行タイミングは時刻ｔ２
とｔ３でずれているから、フラッシュメモリＦＭａ１，
ＦＭｂ１の書き込み電圧印加動作は相互にずらされるこ
とになる。

【００３３】そのような書き込み電圧印加タイミングの
制御は、特に制限されないが、ＣＰＵ３１のマクロプロ
グラム制御で行なわれる。例えば、特に図示は省略する
が、ＣＰＵ３１は、マイクロプログラムを格納したマイ
クロＲＯＭ、マイクロＲＯＭのアクセスアドレスを生成
すマイクロアドレスコントローラ、マイクロＲＯＭから
読み出されたマイクロ命令を解読して各種制御信号を出
力するマイクロ命令デコーダなどを有する。前記ＲＯＭ
３２に格納された動作プログラムを構成するマクロ命令
毎に、マイクロＲＯＭはマイクロプログラム処理系列を
構成するマイクロ命令列を有する。前記割込み要因に応
じて動作プログラムの所定ルーチンにＣＰＵ３１の制御
動作が分岐若しくはジャンプされると、そのルーチンの
マクロ命令毎にマイクロ命令系列が順次読み出され、デ
コードされて、当該マクロ命令が実行される。ホスト装
置から要求されるファイル操作コマンドの内容に応じた
動作をマイクロプログラムで制御できるようになってい
る。前記並列的な書き込み電圧印加に対しても、図３の
タイミングを実現するように、マイクロプログラムが形
成されている。

【００３４】図４には図３のＳａ４とＳｂ４の状態を合
わせた書き込み電圧印加状態が示される。同図における
Ｔは時刻ｔ２-1と時刻ｔ３-1との時間差である。1個の
フラッシュメモリに書き込み電圧を与えた時の電流変化
の一例は図５に例示される通りであり、書き込み高電圧
を供給開始した時、ワード線の充電動作によって大きな
電流が流れ、書き込み電圧印加の初期の段階で、大きな
ピーク電流Ａを生ずる。その後は定常的な電流Ｂが流れ
る。図４の電流波形は、時刻ｔ２-1を起点に図５の書き
込み電流波形が現われ、その電流波形に、時刻ｔ３-1を
起点に図５の書き込み電流波形が重畳された電流波形を
有する。書き込み電圧印加開始タイミングがずれている
ので、個々のフラッシュメモリＦＭａ１，ＦＭｂ１にお
ける書き込みピーク電流の発生タイミングもずれ、双方
のフラッシュメモリＦＭａ１，ＦＭｂ１を合わせた書き
込みピーク電流はＡ＋Ｂで済む。仮に双方のフラッシュ
メモリＦＭａ１，ＦＭｂ１に対する書き込み電圧印加タ
イミングがずれていない場合には、図６に例示されるよ
いうに、双方のフラッシュメモリＦＭａ１，ＦＭｂ１を
合わせた書き込みピーク電流は２Ａとされる。図６の電
流波形は従来のライト・インターリーブ方式に相当して
いる。図４乃至図６におけるピーク電流の大きさを比較
すると、２Ａ＞Ａ＋Ｂ＞Ａである。図４と図６を比較す
るに、図４の本発明方式でライト・インターリーブを行
なえば、書き込みピーク電流はＡ−Ｂだけ低減できる。

【００３５】このように、フラッシュメモリに対する並
列的な書き込み処理に際して発生する書き込み電流のピ
ーク値を低減することができる。したがって、フラッシ
ュメモリーカード１のための電源回路の電流容量を大き
くしなくても、高い信頼性を持って、ライト・インター
リーブ方式による高速書き込み動作を実現することがで
きる。

【００３６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３７】複数個のフラッシュメモリに対する並列的
な書き込み処理は図３に示されるタイミングに限定され
ず適宜変更可能である。例えば、書き込みデータの取り
込みはバイト単位で交互にフラッシュメモリを切り換え
て行なってもよい。また、上記書き込みコマンドは書き
込み第1コマンドと書き込み第2コマンドによって構成さ
れるが、コマンド構成は上記に限定されず、書き込みデ
ータとセクタアドレスの取り込みには別のコマンドを割
り当ててもよい。本発明における書き込みコマンドは、
少なくとも書き込み電圧を印加する処理を指示するコマ
ンドである。したがって、書き込みコマンドは、外部制
御信号のレベルの組み合わせによって指示されてもよ
い。

【００３８】また、並列的に書き込み動作される複数個
のフラッシュメモリに対する書き込み電圧の印加タイミ
ングをずらす手法は、前記書き込みコマンドの発行タイ
ミングをずらす手法に限定されず、フラッシュメモリの
同期クロック信号の位相を前記並列書き込み動作される
べきフラッシュメモリ相互間でずらすようにしてもよ
い。また、ＣＰＵによる制御はマイクロ命令制御に限定
されず、ハードワイヤードロジック制御であってもよ
い。

【００３９】また、１個のメモリセルに２ビット以上の
情報で特定される多値の情報を格納する多値メモリの場
合も、図３で説明した手順により、全く同様に書込みピ
ーク電流を低減することができる。

【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＣカ
ード化されたフラッシュメモリカードに適用した場合に
ついて説明したが、本発明は、機器に組み込まれ着脱不
可能にされたフラッシュメモリ装置などにも広く適用す
ることができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４２】すなわち、並列的に書き込み動作されるべ
きフラッシュメモリに対する書込み電圧印加タイミング
をずらすことにより、複数個のフラッシュメモリに対す
る並列的な書込み処理に際して発生する書込み電流のピ
ーク値を低減することができる。したがって、電源回路
の電流容量の増大を極力抑えながら、ライトインタリー
ブによる書込み動作時間の短縮を実現できる。

【００４３】書き込み電圧に印加開始が書き込みコマン
ドによって指示されるフラッシュメモリの場合、複数個
のフラッシュメモリに対する書込みコマンドの書込み順
を直列的とするだけで、書き込み電流のピーク値を低減
させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態の一例であるフラッシュメモ
リーカードのブロック図である。

【図２】フラッシュメモリの一例を示すブロック図であ
る。

【図３】書き込み電圧印加タイミングを相互にずらして
複数個のフラッシュメモリに並列的に書込みを行なう時
の動作タイミングの一例を示すタイミングチャートであ
る。

【図４】図３のＳａ４とＳｂ４の状態を合わせた書き込
み電圧印加状態を示す電流波形図である。

【図５】1個のフラッシュメモリに書き込み電圧を与え
た時の電流変化の一例を示す電流波形図である。

【図６】双方のフラッシュメモリに対する書き込み電圧
印加タイミングがずれていない場合の書き込み電流波形
図である。

【符号の説明】

１フラッシュメモリーカード２インタフェース回路３マイクロコンピュータ３１ＣＰＵＦＭａ１〜ＦＭａｉ，ＦＭｂ１〜ＦＭｂｉフラッシュ
メモリ４０，４２制御信号線４１，４３制御信号線ＣＥａ１ｂ〜ＣＥａｉｂ，ＣＥｂ１ｂ〜ＣＥｂｉｂチ
ップ選択信号５３メモリアレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者井上学東京都国分寺市東恋ヶ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】電気的に書き換え可能な不揮発性メモリ
セルを有する複数個のフラッシュメモリと、前記フラッ
シュメモリをアクセスするための制御手段とを有し、前記制御手段は、並列的に複数個のフラッシュメモリに
書込み動作をさせるとき、当該複数個のフラッシュメモ
リ相互間における書き込み電圧の印加タイミングをずら
すものであることを特徴とするメモリ装置。
【請求項２】前記フラッシュメモリは、それにおける
書込み単位のデータを保持するラッチ回路を有し、外部
から書込みコマンドを受け付けると、これに応答して、
前記ラッチ回路にラッチされているデータの書込み動作
を行なうものであり、前記制御手段は、並列的書き込み動作をさせるべき複数
個のフラッシュメモリの夫々のラッチ回路に書込みデー
タを保持させた後、当該複数個のフラッシュメモリに書
込みコマンドを連続的に設定するものであることを特徴
とする請求項１記載のメモリ装置。
【請求項３】前記複数個のフラッシュメモリは、第１
グループ及び第２グループに分けられ、グループ毎に共
通の制御信号線及びデータ信号線を共有し、また、フラ
ッシュメモリ毎に個別のチップ選択信号線を有し、制御
手段によって個別的にチップ選択制御されるもので有る
ことを特徴とする請求項２記載のメモリ装置。
【請求項４】前記フラッシュメモリは、複数セクタを
単位とするクラスタを最小単位としてファイルの格納領
域を管理するためのファイル・アロケーション・テーブ
ルを有するものであることを特徴とする請求項２又は３
記載のメモリ装置。