TWI421687B - Semiconductor memory system comprising a plurality of semiconductor memory devices - Google Patents

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TWI421687B
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Description

包含複數之半導體記憶裝置之半導體記憶系統
本發明係關於例如非揮發性半導體記憶裝置，如NAND(Nor And，反及)型快閃記憶體，尤其係關於安裝有複數之快閃記憶體之半導體記憶系統。
本申請案係基於且主張2007年2月9日申請之先前的日本專利申請案第2007－030789號之優先權之益處，該申請案之全文以引用之方式併入本文。
NAND型快閃記憶體例如在－2 V~5 V之有限的閾值電壓之範圍內為4值時，必須設定4個閾值分布，為8值時，必須設定8個閾值分布，為16值時，必須設定16個閾值分布。寫入序列執行程式動作與驗證動作，使程式電壓少量地逐漸上升，並重複執行程式動作與驗證動作。如此，使程式電壓少量地逐漸上升，並重複執行程式動作與驗證動作，故寫入時間將增加。因此，為了提高寫入性能(performance)而增加同時寫入之單元之數量。
又，在開始執行程式動作時，必須對所有位元線進行充電，在開始執行驗證讀取動作時，亦要對所有位元線進行充電，以判定所有位元線中流動之電流。因此，必須具有非常大之電流，故會暫時產生較大之峰值電流。
進而，對於NAND型快閃記憶體而言，為了增加記憶容量，多數情況下被用作同時安裝有複數個、例如2~4個晶片之多晶片封裝(MCP，Multi Chip Package)，或者安裝有複 數個晶片之記憶卡。藉此，當安裝有複數個晶片時，若各晶片之峰值電流重疊，則有可能產生更大之峰值電流，從而產生電源斷開等之可靠性降低之問題。
因此，開發出一種技術，其係降低對複數個晶片進行並列寫入時所產生之電流之峰值(參照例如日本專利特開平11－242632號公報)。然而，要求抑制電路構成之增大並可靠且充分地抑制峰值電流。
根據本發明之第一態樣，提供一種半導體記憶系統，其包含：第1半導體記憶裝置；第2半導體記憶裝置；共通之通信線，其係連接於上述第1半導體記憶裝置及第2半導體記憶裝置，並保持於第1位準；及連接於上述通信線之控制電路；上述控制信號在上述第1、第2半導體記憶裝置中之一方使用大於基準電流之電流的期間，將上述通信線之位準由上述第1位準變更為第2位準，當上述通信線之位準為上述第2位準時，將上述第1、第2半導體記憶裝置中之另一方控制為不轉變到使用大於上述基準電流之電流之動作狀態的等待狀態。
根據本發明之第二態樣，提供一種半導體記憶系統，其包含：第1半導體記憶裝置；第2半導體記憶裝置；連接於上述第1、第2半導體記憶裝置之控制電路；及設置於上述控制電路上並產生電壓之電壓產生電路；上述控制電路對上述第1、第2半導體記憶裝置中之一方供給由上述電壓產生電路所產生之電壓。
根據本發明之第3態樣，提供一種半導體記憶系統，其包含：第1半導體記憶裝置；第2半導體記憶裝置；及連接於上述第1、第2半導體記憶裝置之控制電路；上述控制電路控制上述第1、第2半導體記憶裝置之程式動作及驗證動作。
以下，參照圖式來說明本發明之實施形態。
首先，利用圖2至圖13，對1個NAND型快閃記憶體之構成及動作進行說明。
圖2表示例如記憶有2位元、4值之資料的NAND型快閃記憶體之概略構成。
記憶胞陣列1包括複數條位元線、複數條字元線及共通源極線，且以矩陣狀配置有例如包括EEPROM(Electrically－Erasable Programmable Read－Only Memory，電子可抹除可程式化唯讀記憶體)胞之電可重寫資料的記憶胞。該記憶胞陣列1上連接有用以控制位元線之位元線控制電路2與字元線控制電路6。
位元線控制電路2經由位元線而讀出記憶胞陣列1中之記憶胞之資料，或經由位元線而檢測出記憶胞陣列1中之記憶胞之狀態，或經由位元線而對記憶胞陣列1中之記憶胞施加寫入控制電壓，以對記憶胞進行寫入。位元線控制電路2上連接有行解碼器3及資料輸入輸出緩衝器4。位元線控制電路2內之資料記憶電路係由行解碼器3所選擇。已讀出至資料記憶電路中之記憶胞之資料經由上述資料輸入輸出緩衝器4，自資料輸入輸出端子5向外部輸出。由外部供給之 用以控制NAND型快閃記憶體之動作的各種指令CMD、位址ADD以及資料DT被輸入至資料輸入輸出端子5。已輸入至資料輸入輸出端子5之寫入資料經由資料輸入輸出緩衝器4，被供給至由行解碼器3所選擇之資料記憶電路中，指令及位址被供給至控制信號及控制電壓產生電路7。
字元線控制電路6連接於記憶胞陣列1。該字元線控制電路6選擇記憶胞陣列1中之字元線，且對所選擇之字元線施加進行讀出、寫入或者刪除時所必要之電壓。
記憶胞陣列1、位元線控制電路2、行解碼器3、資料輸入輸出緩衝器4、及字元線控制電路6連接於控制信號及控制電壓產生電路7，並受到該控制信號及控制電壓產生電路7之控制。控制信號及控制電壓產生電路7連接於控制信號輸入端子8，並受到自外部經由控制信號輸入端子8所輸入之控制信號ALE(位址．鎖存．賦能)、CLE(指令·鎖存·賦能)、WE(寫入·賦能)、RW(讀取·賦能)之控制。
上述位元線控制電路2、行解碼器3、字元線控制電路6、控制信號及控制電壓產生電路7構成寫入電路及讀出電路。
圖3表示圖2所示之記憶胞陣列1及位元線控制電路2之構成之一例。記憶胞陣列1中配置有複數個NAND胞。1個NAND胞藉由串聯連接之例如32個EEPROM所構成之記憶胞MC、以及選擇閘極S1和S2而構成。選擇閘極S2連接於位元線BL0e，選擇閘極S1連接於源極線SRC。配置於各列之記憶胞MC之控制閘極共通連接於字元線WL0~WL29、WL30、WL31。又，選擇閘極S2共通連接於選擇線SGD， 選擇閘極S1共通連接於選擇線SGS。
位元線控制電路2具有複數之資料記憶電路10。各資料記憶電路10上連接有一對位元線(BL0e、BL0o)、(BL1e、BL1o)…(Blie、BLio)、(BL8ke、BL8ko)。
如虛線所示，記憶胞陣列1包括複數個區塊。各區塊藉由複數個NAND胞而構成，例如以該區塊為單位而將資料刪除。又，對連接於資料記憶電路10之2條位元線同時進行刪除動作。
又，每隔1條位元線而配置且連接於1條字元線之複數個記憶胞(由虛線所包圍之範圍內之記憶胞)構成1扇區。針對各扇區而進行資料之寫入、讀出。即，配置於列方向之複數個記憶胞中的半數記憶胞連接於對應之位元線。因此，以配置於列方向之複數個記憶胞中的半數記憶胞為單位，執行寫入或讀出動作。
在執行讀取動作、程式驗證動作及程式動作時，根據自外部供給之位址信號(YA0、YA1…YAi…YA8k)，來選擇連接於資料記憶電路10之2條位元線(BLie、BLio)中之1條位元線。進而根據外部位址來選擇1條字元線，且選擇虛線所示的2頁面。該2頁面藉由位址而切換。
圖4表示圖2所示之記憶胞陣列1及位元線控制電路2之構成之其他例。在圖3所示之構成時，2條位元線(BLie、BLio)連接於資料記憶電路10。與此相對，在圖4所示之構成時，各位元線均連接於資料記憶電路10，配置於列方向之複數個記憶胞均連接於對應之位元線。因此，可對配置於列方 向之所有記憶胞執行寫入或讀出動作。
再者，以下說明可應用於圖3所示構成及圖4所示之構成中之任一者，但僅對使用圖3之情況進行說明。
圖5A、圖5B表示記憶胞及選擇電晶體之剖面圖。圖5A表示記憶胞。於基板51(下述之P型井區域55)上形成有記憶胞之作為源極、汲極之n型擴散層42。於P型井區域55上經由閘極絕緣膜43而形成有浮動閘極(FG，floating gate)44，該浮動閘極44上經由絕緣膜45而形成有控制閘極(CG，controlling gate)46。圖5B表示選擇閘極。P型井區域55上形成有作為源極、汲極之n型擴散層47。P型井區域55上經由閘極絕緣膜48而形成有控制閘極49。
圖6表示NAND型快閃記憶體之剖面圖。例如於P型半導體基板51內，形成有N型井區域52、53、54及P型井區域56。於N型井區域52內形成有P型井區域55，於該P型井區域55內形成有構成記憶胞陣列1之記憶胞Tr。進而，於上述N型井區域53、P型井區域56內，形成有構成資料記憶電路10之低電壓P通道電晶體LVPTr、低電壓N通道電晶體LVNTr。於上述基板51內，形成有連接位元線與資料記憶電路10之高電壓N通道電晶體HVNTr。又，於上述N型井區域54內，形成有例如構成字元線驅動電路等之高電壓P通道電晶體HVPTr。如圖5所示，與低電壓電晶體LVNTr、LVPTr相比，高電壓電晶體HVNTr、HVPTr例如具有較厚之閘極絕緣膜。
圖7表示供給至圖6所示之各區域之電壓之例。在執行刪除、程式、讀取之動作時，將如圖7所示之電壓供給至各區 域。此處，Vera係進行資料刪除時施加至基板之電壓，Vss係接地電壓，Vdd係電源電壓，Vpgmh係進行資料寫入時供給至字元線之電壓Vpgm＋Vth，Vreadh係進行資料讀出時供給至字元線之電壓Vread＋Vth。
圖8係表示圖3所示之資料記憶電路10之一例之電路圖。
該資料記憶電路10具有初級資料快取(PDC，Primary Data Cache)、二級資料快取(SDC，Secondary Data Cache)、動態資料快取(DDC，Dynamic Data Cache)、以及臨時資料快取(TDC，Temporary Data Cache)。SDC、PDC、DDC於寫入時保持輸入資料，於讀出時保持讀出資料，於驗證時暫時保持資料，於記憶多值資料時，用於內部資料之操作。TDC於進行資料讀出時，放大且暫時保持位元線之資料，並且於記憶多值資料時，用於內部資料之操作。
SDC包括構成鎖存電路之時鐘反相電路61a、61b及電晶體61c、61d。電晶體61c連接於時鐘反相電路61a之輸入端與時鐘反相電路61b之輸入端之間。該電晶體61c之閘極中供給有信號EQ2。電晶體61d連接於時鐘反相電路61b之輸出端與接地之間。該電晶體61d之閘極中供給有信號PRST。SDC之節點N2a經由行選擇電晶體61e而連接於輸入輸出資料線IO，節點N2b經由行選擇電晶體61f而連接於輸入輸出資料線IOn。該等電晶體61e、61f之閘極中供給有行選擇信號CSLi。SDC之節點N2a經由電晶體61g、61h而連接於PDC之節點N1a。電晶體61g之閘極中供給有信號BLC2，電晶體61h之閘極中供給有信號BLC1。
PDC藉由時鐘反相電路61i、61j及電晶體61k而構成。電晶體61k連接於時鐘反相電路61i之輸入端與時鐘反相電路61j之輸入端之間。該電晶體61k之閘極中供給有信號EQ1。PDC之節點N1b連接於電晶體611之閘極。該電晶體611之電流通路之一端經由電晶體61m而接地。該電晶體61m之閘極中供給有信號CHK1。又，電晶體611之電流通路之另一端連接於構成傳輸閘極的電晶體61n、61o之電流通路之一端。該電晶體61n之閘極中供給有信號CHK2n。又，電晶體61o之閘極連接於上述時鐘反相電路61a之輸出端。電晶體61n、61o之電流通路之另一端上連接有配線COMi。該配線COMi係對所有資料記憶電路10共通之配線，當所有資料記憶電路10之驗證結束時，配線COMi之電位成為高位準。即，如下所述，當驗證結束時，PDC之節點N1b成為低位準。於此狀態下，若使信號CHK1、CHK2n為高位準，則驗證結束時，配線COMi之電位成為高位準。
進而，上述TDC藉由例如MOS(Metal－oxide semiconductor，金屬氧化物半導體)電容器61p而構成。該電容器61p連接於上述電晶體61g、61h之連接節點N3與接地之間。又，連接節點N3上經由電晶體61q而連接有DDC。電晶體61q之閘極中供給有信號REG。
DDC藉由電晶體61r、61s而構成。電晶體61r之電流通路之一端供給有信號VREG，另一端連接於上述電晶體61q之電流通路。該電晶體61r之閘極經由電晶體61s而連接於上述PDC之節點N1a。該電晶體61s之閘極中供給有信號DTG。
進而，於上述連接節點N3上連接有電晶體61t、61u之電流通路之一端。電晶體61u之電流通路之另一端供給有信號VPRE，閘極中供給有BLPRE。上述電晶體61t之閘極中供給有信號BLCLAMP。該電晶體61t之電流通路之另一端經由電晶體61v而連接於位元線BLo之一端，且經由電晶體61w而連接於位元線BLe之一端。位元線BLo之另一端連接於電晶體61x之電流通路之一端。該電晶體61x之閘極中供給有信號BIASo。位元線BLe之另一端連接於電晶體61y之電流通路之一端。該電晶體61y之閘極中供給有信號BIASe。該等電晶體61x、61y之電流通路之另一端中供給有信號BLCRL。電晶體61x、61y對應於信號BIASo、BIASe而與電晶體61v、61w互補導通，並向非選擇之位元線供給信號BLCRL之電位。
上述各信號及電壓藉由圖3所示之控制信號及控制電壓產生電路7而生成，根據該控制信號及控制電壓產生電路7之控制，來控制以下動作。
又，圖4所示之資料記憶電路10之構成與圖8所示之構成相同，而僅在與位元線之連接之方面不同。即，如圖8所示，電晶體61t之另一端部上例如僅連接有電晶體61v，並經由該電晶體61v而連接有位元線BLe或BLo。
本記憶體係多值記憶體，可於1單元中記憶2位元之資料。2位元間之切換係藉由位址(第1頁面、第2頁面)而進行。當於1單元中記憶有2位元時，藉由2頁面之位址來切換，當於1單元中記憶有3位元時，藉由位址(第1頁面、第2頁面、 第3頁面)來切換。進而，當於1單元中記憶有4位元時，藉由位址(第1頁面、第2頁面、第3頁面、第4頁面)來切換。
圖9A、9B、9C表示記憶胞中記憶有2位元之資料時的資料與閾值電壓間之關係。當執行刪除動作時，如圖9C所示，記憶胞之資料成為"0"。刪除後，為了縮小閾值分布之範圍而使用例如驗證位準"z"進行寫入。該資料"0"被設定為例如負的閾值電壓分布。
如圖9A所示，在進行第1頁面之寫入時，若寫入資料為"1"，則記憶胞之資料保持為"0"，若寫入資料為"0"，則記憶胞之資料成為"1"。
如圖9B所示，於進行第2頁面之寫入後，記憶胞之資料對應於寫入資料而成為"0"、"2"、"3"、"4"中之任一者。即，若第1頁面寫入後之記憶胞之資料為"0"，且第2頁面之寫入資料為"1"，則記憶胞之資料保持為"0"，若寫入資料為"0"，則記憶胞之資料成為"2"。又，若第1頁面寫入後之記憶胞之資料為"1"，且寫入資料為"0"，則記憶胞之資料成為"3"，若寫入資料為"1"，則記憶胞之資料成為"4"。本實施形態中，記憶胞之資料係自閾值電壓之較低值向較高值定義的。又，資料"1"、"2"、"3"、"4"例如係正電壓之閾值電壓。
(讀出(讀取)動作)
如圖9所示，於第1頁面寫入後，記憶胞之資料以資料"0"或"1"之形式而存在，因此，以位準"a"執行讀出動作。又，於第2頁面寫入後，記憶胞之資料為"0"、"2"、"3"、"4"中之任一者。因此，以位準"b"、"c"、"d"中之任一者執行讀 出動作。
圖10表示讀取、驗證讀取動作之波形。讀出動作中，首先將所選擇之單元之井、源極線、非選擇位元線設為0 V。
向選擇字元線供給讀取時之電位"a"(例如"a"＝0 V)或者"b"、"c"、"d"。與此同時，將選擇區塊之非選擇字元線之電壓設定為Vread，將選擇區塊之選擇線SGD之電壓設定為Vsg(＝Vdd＋Vth)，並將選擇線SGS設定為Vss。向圖8所示之資料記憶電路之VPRE中暫時供給Vdd(例如2.5 V)，向BLPRE暫時供給Vsg，向BLCLAMP暫時供給例如(0.6 V＋Vth)之電壓，以將位元線預充電為例如0.6 V。
此時，選擇位元線為0.6 V，非選擇位元線為Vss。因此，在將某一條選擇位元線與非選擇位元線及井、源極等之容量例如設為4 pF時，1條位元線之容量Q成為Q＝C×V、Q＝4 pF×0.6 V。此處，例如若同時寫入到8 kB容量之記憶胞，則Q＝8×1024×8×4 pF×0.6 V。因此，如圖10所示，會產生較大之峰值電流。
其次，將單元之源極側之選擇線SGS之電壓設為Vsg(＝Vdd＋Vth)。當閾值電壓高於"a"或"b"、"c"、"d"時，單元斷開，因此位元線保持為高位準(例如0.6 V)，當閾值電壓低於"a"或"b"、"c"、"d"時，單元導通，因此位元線放電，成為與源極相同電位，即Vss。
其次，將圖8所示之資料記憶電路之信號BLPRE暫時設定為Vsg(＝Vdd＋Vth)，將TDC之節點預充電為Vdd。此後，向信號BLCLAMP供給例如(0.45 V＋Vth)之電壓。當位元線之 電壓低於0.45 V時，TDC之節點成為低位準，當位元線之電壓高於0.45 V時，TDC之節點保持為高位準。此處，將信號BLC1設定為Vsg(＝Vdd＋Vth)，並將TDC之電位讀入至PDC。因此，當單元之閾值電壓低於"a"或"b"、"c"、"d"之位準時，PDC成為低位準，當單元之閾值電壓高於"a"或"b"、"c"、"d"之位準時，PDC成為高位準，以此進行讀出。
如圖4所示，在欲對排列於列方向之所有單元一併進行讀出時，選擇區塊之選擇線SGS會與選擇區塊之選擇線SGD同時被設為高位準。因此，在對位元線進行充電之同時，若單元為導通狀態，則使位元線放電，若單元為斷開狀態，則使位元線保持為充電狀態。位元線之位準經由TDC而被讀入至PDC中。因此，當導通狀態下之單元數量較多時，會有大電流自供給有信號VPRE之節點流向源極線，從而產生源極線之電位成為浮動狀態的問題。為了抑制此問題之產生而執行複數次讀出動作，首先即便於單元導通時，即源極線浮動時，亦使流動有電流之單元之讀出結果為低位準，並對在第1次讀出時已讀出高位準之單元進行再次讀出，且自下一次起不對位元線充電。因此，在第1次讀出時，會產生較大之峰值電流。
(程式及程式驗證) (程式)
圖11表示程式動作之波形，圖12表示第1頁面之程式動作，圖13表示第2頁面之程式動作。參照圖12、圖13進行概略說明
程式動作係首先指定位址，然後選擇圖3所示之2頁面。於該2頁面中，本記憶體可僅以第1頁面、第2頁面之順序執行程式動作。因此，最初藉由位址而選擇第1頁面。
其次，自外部輸入寫入資料，並記憶於所有資料記憶電路10內之SDC中(步驟S11)。在將寫入指令輸入後，將所有資料記憶電路10內之SDC之資料傳輸至PDC中(步驟S12)。在自外部輸入資料"1"(不進行寫入)時，PDC之節點N1a成為高位準，在自外部輸入資料"0"(進行寫入)時，PDC之節點N1a成為低位準。以後，PDC之資料作為資料記憶電路10之N1a之電位，SDC之資料作為資料記憶電路10之N2a之電位。
(程式動作)
若將圖8所示之資料記憶電路10之信號BLC1設定為Vdd＋Vth，則在向PDC中記憶資料"1"(不進行寫入)時，位元線電壓成為Vdd，在向PDC中記憶資料"0"(進行寫入)時，位元線電壓成為Vss。又，非選擇頁面之單元(位元線為非選擇)連接於所選擇之字元線，並未進行寫入，因此連接於該等單元之位元線電壓亦被設定為Vdd。
此時，當選擇位元線為寫入時(Vss)，非選擇位元線為非寫入(Vdd)，因此，在將1條選擇位元線與非選擇位元線及井、源極等之容量例如設為4 pF時，1條位元線之電荷Q成為Q＝C(4 pF)×V(2.5 V)。此處，例如若同時寫入到8kB容量之記憶胞，則Q(8 kB)＝8×1024×8×C(4 pF)×V(2.5 V)，從而會產生較大之峰值電流。
又，如圖4所示，在欲對排列於列方向之所有記憶胞一併 進行寫入時，所有位元線成為選擇狀態。尤其是當寫入資料例如交替為資料"1"與資料"0"時，所有位元線間之容量成為最大，從而產生較大之峰值電流。
將此處所選擇之區塊之選擇線SGD之電壓設為Vdd，並對選擇字元線賦予寫入電壓VPGM(20 V)，對非選擇字元線賦予VPASS(10 V)，則當位元線電壓成為Vss時，單元之通道電壓為Vss，字元線電壓成為VPGM，從而進行寫入。另一方面，當位元線電壓成為Vdd時，單元之通道電壓並非Vss，而是Vdd，經耦合而成為VPGM/2左右，因此記憶胞不執行程式動作。
在進行第1頁面之寫入(圖12中S11~S15)時，記憶胞之資料成為資料"0"與資料"1"。在進行第2頁面之寫入(圖13中S21~S28)後，記憶胞之資料成為資料"0"、"2"、"3"、"4"。
(程式驗證讀取)
由於記憶胞自閾值電壓較低之位準進行寫入，因此第1頁面之程式驗證係以位準"a'''進行驗證，第2頁面之程式驗證係以位準"b'''、"c'''或"d'''進行驗證(S25~S27)。程式驗證動作與上述讀取動作大致相同。
首先，將所選擇之單元之井、源極線、非選擇位元線設定為Vss。對於電位稍高於對選擇字元線進行讀取時之電位"a"的電位"a'''、"b'''、"c'''、或"d'''(例如當使"a"＝0 V時，"a'''＝0.5 V)，以下，以'''''表示驗證電位，且其值稍高於讀取電位。
其次，將圖8所示之資料記憶電路10之信號VPRE設定為 Vdd(例如2.5 V)，將信號BLPRE設定為Vsg(＝Vdd＋Vth)，將信號BLCLAMP設定為例如(0.6 V＋Vth)，並且將位元線預充電例如為0.6 V。接著，將單元之源極側之選擇線SGS設定為Vsg(＝Vdd＋Vth)。井及源極線成為Vss。因此，當閾值電壓高於"a'''、"b'''、"c'''或"d'''時，單元斷開，從而位元線保持為高位準(例如2.2 V)，當閾值電壓低於"a'''、"b'''、"c'''或"d'''時，單元導通，從而位元線放電而成為Vss。於該位元線放電期間，將信號VPRE設為Vss，信號BLPRE設為Vdd，TDC設為Vss，將使信號REG為高位準，信號VREG為高位準，以使DDC之資料向TDC移動。之後，將信號DTG暫時設為Vsg(＝Vdd＋Vth)，且將PDC之資料複製到DDC中。然後，使信號BLC1為高位準，以TDC之資料向PDC移動。藉由該動作，從而表示已記憶於PDC中之寫入或非寫入資料移動至DDC中，DDC之資料移動至PDC中。
其次，將信號BLPRE暫時設為Vsg(＝Vdd＋Vth)，將TDC之節點N3預充電為Vdd。之後，將信號BLCLAMP設定為例如(0.45 V＋Vth)。當位元線電壓低於0.45 V時，TDC之節點N3成為低位準，當位元線電壓高於0.45 V時，TDC之節點N3保持為高位準。此處，將信號BLC1設定為Vsg(＝Vdd＋Vth)，並將TDC之電位讀入至PDC中。接著，將信號VREG設定為Vdd，將信號REG設定為Vsg(＝Vdd＋Vth)，當DDC為高位準(非寫入)時，強制性地使TDC為高位準。然而，當DDC為低位準(寫入)時，TDC之值不變。此處，將信號DTG設定為Vsg(＝Vdd＋Vth)，在將PDC之資料移動至DDC中之後，將信 號BLC1設定為Vsg(＝Vdd＋Vth)，且將TDC之電位讀入至PDC中。因此，當本來PDC為低位準(寫入)時，若單元之閾值電壓低於位準"a'''、"b'''、"c'''或"d'''，則PDC會再次成為低位準(寫入)。又，若單元之閾值電壓高於位準"a'''、"b'''、"c'''或"d'''時，PDC成為高位準，且自下一程式起成為非寫入。進而，當本來PDC為高位準(非寫入)時，PDC成為高位準，且自下一程式起成為非寫入。
又，於第2頁面之寫入中，在位準"b'''之程式驗證執行上述動作時，對位準"c"及"d"之寫入單元於位準"b'''之程式驗證中會成為非寫入。因此，例如當進行位準"c'''及"d'''之寫入時，將圖8所示之資料記憶電路10之節點N2a設定為低位準，當進行位準"b'''之寫入時，將節點N2a設定為高位準。於該狀態下，將信號REG設定為Vsg，當非寫入時，在執行將TDC強制性地設為高位準之動作之前，將信號BLC2設定為Vtr(＝0.1 V＋Vth)，當進行位準"c'''及"d'''之寫入時，將TDC強制性地設定為低位準，以免位準"b'''之程式驗證中之寫入結束。
又，於第2頁面之寫入中，在位準"c'''之程式驗證執行上述動作時，對位準"d'''之寫入單元於位準"c'''之程式驗證中會成為非寫入。因此，例如當進行位準"c"之寫入時，將圖8所示之資料記憶電路10之DDC之資料設定為低位準。於位元線之放電過程中，交換PDC之資料與DDC之資料，因此在執行將TDC強制性地設為高位準之動作之前，將信號BLC1設定為Vtr(＝0.1 V＋Vth)，當進行位準"d'''之寫入時， 將TDC強制性設定為低位準，以免位準"d'''之程式驗證中之寫入結束。
當PDC為低位準時，再次執行寫入動作，並重複執行該程式動作與驗證動作，直至所有資料記憶電路10之PDC之資料成為高位準為止。
又，如圖4所示，與對排列於列方向之所有記憶胞一併進行讀出之情形相同，在對排列於列方向之所有記憶胞一併進行程式驗證時，自上一記憶胞讀出資料，並進行驗證。
(刪除動作)
刪除動作係以圖3、圖4中虛線所示的區塊為單位而進行。刪除後，如圖9C所示，單元之閾值電壓與記憶胞之資料"0"相同。
(第1實施形態)
圖1概略性地表示使用有第1實施形態之NAND型快閃記憶體之MCP或記憶卡。為了簡化說明，圖1表示於NAND型快閃記憶體中安裝有2個晶片之例，但亦可安裝2個以上之晶片。
圖1中，MCP具有第1、第2晶片71、72及控制器73。第1、第2晶片71、72包括上述構成之NAND型快閃記憶體。控制器73向第1、第2晶片71、72供給晶片賦能信號CE(A)、CE(B)，並且供給表示就緒/忙碌之信號R/B、上述信號ALE、CLE、WE、RE、位址信號、資料等。而且控制器73接收自第1、第2晶片71、72讀出之資料，並輸出至外部。
又，第1、第2晶片71、72及控制器73分別具有監控電路 MNT。該監控電路MNT對第1、第2晶片71、72及控制器73是否使用大於基準電流之電流(峰值電流)進行監控。
第1、第2晶片71、72及控制器73之監控電路MNT係相同構成，例如藉由N通道MOS電晶體74－1、74－2、74－3及反相電路75－1、75－2、75－3構成。電晶體74－1、74－2、74－3之汲極經由通信線ML而連接於設置在控制器73上之電阻76，並經由該電阻而連接於電源Vdd。電晶體74－1、74－2、74－3之各源極接地。各電晶體74－1、74－2、74－3之閘極中，分別供給有在第1、第2晶片71、72及控制器73中分別產生之峰值信號PEAK。又，各反相電路75－1、75－2、75－3之輸入端分別連接於電晶體74－1、74－2、74－3之汲極連接，各反相電路75－1、75－2、75－3之輸出端分別連接於第1、第2晶片71、72及控制器73之下述內部電路。
再者，亦可替代電阻76而使用連接有二極體之N通道空乏型MOS電晶體77。
又，亦可使電晶體74－1、74－2之汲極不連接於控制器73，而是於第1、第2晶片中之任一者或兩者上配置電阻76，並且針對第1、第2晶片之每一個，向電晶體74－1、74－2供給電源，或者自第1或第2晶片向第2或第1晶片供給電源。
又，如圖24所示，亦可構成為，藉由例如反相電路71－1而使例如第1晶片71中產生之峰值信號PEAK反轉，並直接供給至第2晶片72之產生監控信號MOUT之反相電路72－1的輸入端，再藉由例如反相電路72－2而使第2晶片72中產生之峰值信號PEAK反轉，並直接供給至第1晶片71之產生監控 信號MOUT之反相電路71－2的輸入端。於此情形時，自第1晶片71向第2晶片72供給第1峰值識別信號，並且自第2晶片72向第1晶片71供給第2峰值識別信號。因此，為了連接第1晶片71與第2晶片72，必須具有2條通信線。
如下所述，峰值信號PEAK係於第1、第2晶片71、72或控制器73中，在峰值電流之產生時序所生成之信號。亦即，對於第1、第2晶片71、72之情況，在寫入(程式)、驗證讀取、讀出(讀取)、刪除等之產生較大電流之時序，產生峰值信號PEAK。
又，控制器73具有例如錯誤校正電路78，當錯誤校正電路78動作時，產生較大之電流。因此，在讀出資料之輸出時等的錯誤校正電路78動作之時序，產生峰值信號PEAK。
當未產生峰值電流時，峰值信號PEAK為非活性(低位準)，使各電晶體74－1、74－2、74－3之汲極電位(峰值識別信號)為高位準，並且使自各反相電路75－1、75－2、75－3之輸出端所輸出之監控信號MOUT為低位準。於此狀態下，例如第1晶片71成為程式狀態，在產生峰值信號PEAK時，電晶體74－1導通，通信線ML成為低位準。因此，自第1、第2晶片71、72及控制器73之反相電路75－1、75－2、75－3的輸出端所輸出之監控信號MOUT成為高位準。當該監控信號MOUT成為高位準時，第2晶片72及控制器73成為等待狀態，以此防止因第2晶片72及控制器73而產生大電流。
圖14表示例如第1、第2晶片71、72之序列控制器之一例。該序列控制器例如設置於圖2所示之控制信號及控制電壓 產生電路7中。
圖14之序列控制器藉由複數個正反器電路81－1~81－n、積電路82－1~82－9、以及或電路82－10、82－11等構成。各正反器電路81－1~81－n依次保持例如圖11、圖12所示之寫入動作之各步驟的狀態。即，正反器電路81－1例如係根據程式指令PGMCOM，在自SDC向PDC傳輸資料時被設定，正反器電路81－2係在自SDC向PDC傳輸資料之後，在程式開始時被設定。正反器電路81－3係在程式之等待狀態下被設定，正反器電路81－n係在程式結束後，驗證開始時被設定。
積電路82－1之輸入端，供給有自正反器電路81－1輸出之信號STP、以及表示自SDC向PDC之資料傳輸已結束之信號STPEND。正反器電路81－1藉由程式指令PGMCOM而設定，在輸出信號STP後，藉由積電路82－1之輸出信號而復位。
在積電路82－2~82－9之輸入端，供給有監控信號MOUT，該監控信號MOUT係自構成設置於第1、第2晶片72、72上之上述監控電路MNT的反相電路75－1、75－2中之對應的反相電路而輸出的。
進而，在積電路82－2、82－6之輸入端，供給有信號STP、信號STPEND。積電路82－3、82－7接收正反器電路81－3之置位輸出信號WPGM。積電路81－4、82－8中供給有自正反器電路81－n所供給之表示驗證狀態的VFY、以及未圖示之自正反器電路所供給之表示驗證結束之信號VFYEND。
或電路82－10接收積電路82－2、82－3、82－4之輸出信號，並對正反器電路81－2進行置位。其結果為，正反器電路81－2 輸出表示程式狀態之信號PGM。積電路82－5接收自正反器電路81－2輸出之信號PGM、以及表示程式已結束之信號PGMEND，並於信號PGMEND之輸入時序，對正反器電路81－2進行復位。
或電路82－11接收積電路82－6、82－7、82－8之輸出信號，並對正反器電路81－3進行置位。其結果為，正反器電路81－3輸出表示程式之等待狀態之信號WPGM。
又，積電路82－9接收自正反器電路81－2輸出之信號PGM、以及表示程式已結束之信號PGMEND。正反器電路81－n藉由積電路82－9之輸出信號而置位，並輸出表示驗證動作狀態之信號VFY。
圖15表示時序信號產生電路，圖16表示時序信號產生電路之輸出信號。
在圖15中，時脈產生器83產生時脈信號CLK。自時脈產生器83輸出之時脈信號CLK供給至計數器84。該計數器84藉由時脈信號CLK而輸出圖16之計數信號TM0、TM1、…。上升識別電路85中供給有各正反器電路81－1~81－n之置位輸出信號STP、PGM、WPGM、VFY…。上升識別電路85識別各信號之上升，並輸出復位信號。例如，上升識別電路85在進入PGM(程式)、VFY(驗證)之序列之後，立即輸出復位信號，並對計數器84進行復位。
圖17表示應用於圖11所示之程式動作之時序信號產生電路。該時序信號產生電路藉由例如複數之積電路86－0、86－1…以及複數之正反器電路87－0、87－1…而構成。在積電 路86－0之輸入端，供給有由圖14所示之正反器電路81－2所提供之表示計數程式狀態之信號PGM、以及由圖15所示之計數器84所提給之時序信號TM0、TM1、TM2經反轉而成之信號。該積電路86－0之輸出信號被供給至正反器電路87－0之置位輸入端。於程式狀態下，在滿足時序信號TM0、TM1、TM2之輸入條件時，正反器電路87－0置位，並輸出時序信號PCLK0。又，在積電路86－1之輸入端，供給有表示程式狀態之信號PGM、以及由計數器84提供之時序信號TM0、TM1，並且供給有時序信號TM2經反轉而成之信號。該積電路86－1之輸出信號被供給至正反器電路87－1之置位輸入端。於程式狀態下，在滿足時序信號TM0、TM1、TM2之輸入條件時，正反器電路87－1置位，輸出時序信號PCLK1，並且將時序信號PCLK0復位。
以上僅表示了圖17所示之時序信號PLCK0、PLCK1之產生電路，時序信號PLCK2~PLCK4(PGMEND)之產生電路亦為相同之構成。進而，應用於圖10所示之讀取及驗證讀取動作的時序信號PLCK0~PLCK4(READEND、VFYEND)之產生電路亦為相同之構成。
圖18A表示圖1所示之設置於第1、第2晶片71、72上的於程式、讀取、或驗證讀取時產生峰值信號PEAK之電路。該電路例如藉由或電路88－1、88－2及正反器電路88－3而構成。在或電路88－1之輸入端，供給有時序信號PCLK0及時序信號RCLK0，在或電路88－2之輸入端，供給有時序信號PCLK1及時序信號RCLK1。時序信號RCLK0、RCLK1係於讀取、 驗證讀取時，與上述程式同樣產生的時序信號。上述或電路88－1之輸出端連接於正反器電路88－3之置位輸入端，上述或電路88－2之輸出端連接於正反器電路88－3之復位輸入端。自該正反器電路88－3之輸出端輸出有峰值信號PEAK。即，如圖10、圖11所示，於讀取、驗證讀取或程式中，在時序信號RCLK0與RCLK1之間或者時序信號PCLK0與PCLK1之間會產生峰值電流。峰值信號PEAK之產生電路在讀取、驗證讀取或程式中，在時序信號RCLK0與RCLK1之間或者時序信號PCLK0與PCLK1之間會產生峰值信號PEAK。
又，圖18B表示設置於上述控制器73上之峰值信號產生電路。該電路藉由正反器電路88－4而構成。在正反器電路88－4之置位輸入端，供給有時序信號ECCCLK0，在正反器電路88－4之復位輸入端，供給有時序信號ECCCLK1。時序信號ECCCLK0、ECCCLK1表示控制器73之錯誤校正電路78之動作期間。當錯誤校正電路78動作時，產生峰值電流。正反器電路88－4在時序信號ECCCLK0與ECCCLK1之間產生峰值信號PEAK。
由圖18A所示之電路而產生之峰值信號PEAK被供給至構成圖1所示之第1、第2晶片之監控電路MNT的電晶體74－1或74－2之閘極。由圖18B所示之電路而產生之峰值信號PEAK被供給至構成圖1所示之控制器73的電晶體4－3之閘極。
於第1、第2晶片71、72及控制器73中之任一個監控電路MNT中，若使峰值信號PEAK活性化(高位準)，則如上所 述，第1、第2晶片71、72及控制器73之電晶體74－、74－2、74－3中之任一者會導通，從而自反相電路75－1、75－2、75－3輸出之監控信號MOUT得以活性化(高位準)。該監控信號MOUT被供給至圖14所示之各個積電路82－1~82－4。其結果為，積電路82－1~82－4之輸入條件不成立，因此，在向產生峰值電流之程式或讀取序列轉移時，使峰值信號PEAK活性化之晶片或控制器以外的晶片或控制器成為等待狀態。之後，程式、讀取、驗證讀取、或錯誤校正結束，在圖18所示之積電路88－1、88－2、88－4中之任一者的輸入條件不成立時，峰值信號PEAK為非活性(低位準)。其結果為，監控信號MOUT成為低位準，等待狀態被解除。因此，於其他晶片或控制器為等待狀態時，可轉移至下一個產生電流峰值之程式或讀取之序列。
例如當連接有3個晶片時，首先，第1晶片成為電流峰值模式，第2、第3晶片成為等待狀態。於該狀態下，當第1晶片之電流峰值模式期間結束時，第2晶片與第3晶片會同時進入電流峰值模式。因此，對於包括3個以上晶片之MCP或記憶卡，例如以第1晶片、第2晶片、第3晶片之順序來設定優先度。優先度例如係將自可進入電流峰值模式時開始、直至實際成為電流峰值模式為止的期間進行預先設定，例如，將第1晶片預先決定為例如0 ns，將第2晶片預先決定為例如100 ns，將第3晶片預先決定為例如200 ns。在以此方式設定時，當第1晶片自電流峰值模式解除後，第2晶片於100 ns後進入電流峰值模式，且第3晶片成為等待狀 態。又，當第2晶片自電流峰值模式解除後，若第1晶片並未進入電流峰值模式，則第3晶片可於200 ns後進入電流峰值模式。因此，即時在包括3個晶片時，亦可防止峰值電流之重疊。
圖25係表示具有3個晶片之MCP或記憶卡之又一變形例之圖。如圖25所示，該變形例中，除了峰值識別信號之外，自第1晶片71向第2晶片72與第3晶片100輸出第1等待信號，自第2晶片72向第3晶片100輸出第2等待信號。當自第1晶片71所供給之第1等待信號為賦能信號時，使第2晶片72不進入電流峰值模式，當第1等待信號或第2等待信號為賦能信號時，使第3晶片100不進入電流峰值模式。藉由如上所述之構成而可對3個晶片賦予優先順序。
圖19表示例如在第1晶片71開始執行寫入動作後，第2晶片72稍微滯後進行寫入動作之情形。第1、第2晶片71、72根據圖11至圖13之寫入序列而動作。當動作開始時，第1晶片71、第2晶片2均未產生峰值電流，故峰值識別信號(電晶體74－1、74－2、74－3之汲極電壓)成為高位準。此後，在第1晶片71進入程式狀態後，產生峰值電流。因此，峰值識別信號藉由上述動作而成為低位準。於該狀態下，第2晶片72欲向程式狀態轉移，但因為峰值識別信號為低位準，且監控信號MOUT為高位準，故第2晶片72為等待狀態。此後，在第1晶片71之電流脫離峰值狀態時，峰值識別信號藉由上述動作而成為高位準。因此，監控信號MOUT成為低位準，從而第2晶片72自等待狀態可轉移至程式狀態。
根據上述第1實施形態，於第1、第2晶片71、72及控制器73上分別設置有對峰值電流進行監控之監控電路MNT，且將各監控電路MNT連接著。因此，當第1、第2晶片71、72及控制器73中之任一者產生峰值電流時，其他電路設定為等待狀態。由此可以防止峰值電流重疊，從而可抑制大規模之電流消耗。
又，第1、第2晶片71、72及控制器73分別具有監控電路MNT，在峰值電流之產生期間，產生峰值信號PEAK，使監控電路MNT動作，將經通信線ML而連接之其他監控電路MNT設定為相同之狀態。因此，藉由簡單之構成而可將複數個晶片或控制器設定為等待狀態，或者解除等待狀態，從而可防止晶片面積之增大。
再者，第1實施形態表示，當產生峰值電流時，使峰值識別信號為低位準，且使其他晶片不向產生峰值電流之序列轉移。然而，第1實施形態亦可表示，當複數個晶片之間的通信需花費時間時，於產生峰值電流之稍前時間，使峰值識別信號為低位準，並產生峰值電流。
又，程式、讀取及驗證讀取中，位元線之充電電壓不同，程式時之峰值電流較大。因此，當讀取及驗證讀取之峰值電流不成問題時，可僅於程式時監控峰值電流。
進而，於第1實施形態中，NAND型快閃記憶體設為2個晶片，亦可設為1個晶片或3個以上晶片
又，例如當使用3個晶片時，準備複數個峰值識別信號，在第1晶片於程式狀態下產生峰值電流時，使其他2個晶片 不進入程式之狀態。另一方面，當第1晶片於讀取狀態下產生峰值電流時，其他2個晶片不會向程式狀態轉移，但僅1個晶片可能進入讀取狀態。
同樣地，在複數之NAND型快閃記憶體與控制器之間，亦可根據峰值電流之大小，使用複數之峰值識別信號來控制MCP或卡之峰值電流，以免其變大。
進而，圖1表示複數之記憶體與控制器，當控制器之電流未達到峰值時，僅於複數之記憶體之間進行通信，從而可避免使峰值重疊。
(第2實施形態)
如上所述，為了於內部控制程式及讀取序列，各晶片具有時脈產生電路。對於時脈產生電路所產生之時脈信號之週期的設定，例如在進行晶片篩選測試時，例如藉由對電阻值進行微調而進行。然而，各晶片之時脈產生電路所產生之時脈信號的週期稍有不均。因此，如圖19所示，當第1晶片與第2晶片重複執行程式動作與驗證讀取動作時，即使最初可防止峰值電流之重疊，峰值電流亦會逐漸重疊。由此考慮會頻繁產生等待狀態，從而導致寫入性能劣化。因此，第2實施形態中，藉由1個時脈信號來控制複數個晶片或控制器。
圖20表示第2實施形態之情形，對於與第1實施形態相同之部分附以相同符號。第2實施形態中，從由NAND型快閃記憶體所構成之第1、第2晶片71、72或控制器73中之1者輸出時脈信號CLK。例如當從控制器73輸出時脈信號時，第 1、第2晶片71、72根據由控制器73供給之時脈信號而執行程式、讀取及驗證讀取等動作。
根據第2實施形態，因為第1、第2晶片71、72及控制器73係根據1個時脈信號而動作，故如同使用複數個時脈信號之情況般，可防止因時脈信號彼此之偏移而導致峰值電流之產生時序重疊。因此，不會頻繁產生等待動作，從而可防止動作速度之降低。
又，根據第2實施形態，可削減時脈產生電路之數量，從而可削減晶片面積。
(第3實施形態)
上述第2實施形態中，自第1、第2晶片71、72或控制器73中之1者輸出時脈信號，並根據該時脈信號而使第1、第2晶片71、72及控制器73動作。
與此相對，第3實施形態中，例如像圖21所示，控制器73控制第1、第2晶片71、72之程式動作、驗證讀取動作。即，控制器73控制第1、第2晶片71、72之峰值電流之產生時序，以免其重疊。此時，第1、第2晶片71、72及控制器73無需監控彼此之動作狀態。因此，第1、第2晶片71、72無需具有監控電路MNT。故與第1、第2實施形態相比，該第3實施形態具有可使電路構成簡化之優點。
再者，第3實施形態中，控制器73控制第1、第2晶片71、72，但不限定於此，亦可對第1及第2晶片71及72中之一者之動作、第1及第2晶片71及72中之另一者之動作、以及控制器73之動作進行控制。此時，只要第1、第2晶片71、72 中之一者可識別存取位址是自身之位址還是其他位址即可。
(第4實施形態)
上述第1至3實施形態中，在由NAND型快閃記憶體構成之複數晶片之內部，具有分別用以執行程式動作及驗證讀取動作之高電壓產生電路。與此相對，第4實施形態之構成為，在所有NAND型快閃記憶體之晶片中，不存在高電壓產生電路，僅控制器73或複數之NAND型快閃記憶體之晶片中的1個晶片或者數個晶片具有高電壓產生電路。
圖22表示第4實施形態之情形，且表示例如控制器73具有高電壓產生電路90之情形。控制器73供給控制信號，以根據供給至第1、第2晶片71、72之指令來控制第1、第2晶片71、72之動作。進而，控制器73之高電壓產生電路90向藉由控制信號而成為動作狀態之第1、第2晶片71、72中之一者供給程式動作及驗證讀取動作所需之電壓。
即，控制器73根據指令，於第1、第2晶片71、72中之一者成為程式動作、讀取動作或驗證讀取動作之電流峰值模式時，藉由控制信號而使第1、第2晶片71、72中之另一者於進入讀取動作或驗證讀取動作之電流峰值模式，此時成為等待狀態。於此狀態下，自高電壓產生電路90向動作狀態之晶片供給必要之電壓。此後，當程式動作、讀取動作或驗證讀取動作中必要之高電壓的供給結束時，亦即，峰值電流結束時，控制器73使已進入等待狀態之晶片成為動作狀態，並向該晶片供給必要之電壓。又，例如讀出動作 之電流峰值小於寫入動作之電流峰值，因此在進行讀出動作時，亦可自高電壓產生電路90向數個晶片供給高電壓。
根據上述第4實施形態，藉由設置於控制器73上之一個高電壓產生電路90而向第1、第2晶片71、72供給高電壓。由此可防止峰值電流之重疊，從而可防止大規模之電流消耗。一般而言，在程式時所使用之程式電壓Vpgm及使非選擇單元為導通狀態之電壓Vpass、以及讀取或驗證讀取時所使用之讀出電壓Vread等之高電壓使得字元線電壓上升時，會增加負荷。因此，當第1、第2晶片71、72同時成為相同之動作狀態時，高電壓產生電路90必須具有可充電2倍負荷之能力。
然而，在以第4實施形態之方式進行控制時，具有NAND型快閃記憶體之第1、第2晶片71、72不會同時成為相同之動作狀態。因此，高電壓產生電路90僅具有可充電1個晶片之負荷的能力即足夠，而且，由於可僅由1個高電壓產生電路90而構成，因此具有可縮小電路構成之效果。
圖23表示第4實施形態之變形例。第4實施形態中，自控制器73向第1、第2晶片71、72供給控制信號，並且自高電壓產生電路90向第1、第2晶片71、72中之一者供給必要之高電壓。該高電壓之供給可根據控制器73之控制而進行。
與此相對，本變形例中，第1、第2晶片71、72產生要求向控制器73供給高電壓之要求信號。當控制器73中供給有要求信號時，例如自高電壓產生電路90向最先產生要求信號之第1、第2晶片71、72中之一者供給高電壓。因此，供 給有高電壓之晶片成為動作狀態，未供給有高電壓之晶片成為等待狀態。之後，當高電壓之供給結束時，向成為等待狀態之晶片供給高電壓。根據此種構成，亦可防止峰值電壓之重疊，從而可防止大規模之電流消耗。
第4實施形態中，對於控制器或者複數個晶片中之數個晶片內安裝有高電壓產生電路，且僅對複數個晶片中之特定晶片供給高電壓之情形進行了說明。然而，並不限定於此，如圖26、圖27所示，第1、第2晶片71、72上亦可分別安裝升壓能力較小之高電壓產生電路。圖26表示例如第1晶片71中使用高電壓之情形。於此情形時，第1晶片71與第2晶片72之高電壓產生電路同時動作，該等高電壓產生電路之輸出電壓被供給至第1晶片71之字元線驅動電路等中。又，圖27表示例如第2晶片72中使用高電壓之情形。此時，第1第1晶片71與第2晶片72之高電壓產生電路同時動作，該等高電壓產生電路之輸出電壓被供給至第2晶片72中。圖26、圖27中顯示2個晶片之例，亦可為3個以上晶片。又，亦可使複數個晶片各自之高電壓產生電路中之一部分動作。
熟習此項技術者易想到另外之優勢及改質體。因此，本發明在其更廣闊之態樣中並不限於本文所示及描述之特定細節及代表性實施例。因此，本發明在不偏離由隨附之申請專利範圍及其等效體所界定之普遍發明概念的精神或範疇內，可進行各種變更。
1‧‧‧記憶胞陣列
2‧‧‧位元線控制電路
3‧‧‧行解碼器
4‧‧‧資料輸入輸出緩衝器
5‧‧‧資料輸入輸出端子
6‧‧‧字元線控制電路
7‧‧‧控制信號及控制電壓產生電路
8‧‧‧控制信號輸入端子
10‧‧‧資料記憶電路
42、47‧‧‧n型擴散層
43、48‧‧‧閘極絕緣膜
44‧‧‧浮動閘極
45‧‧‧絕緣膜
46、49‧‧‧控制閘極
51‧‧‧基板
52、53、54‧‧‧N型井區域
55、56‧‧‧P型井區域
61a、61b、61i、61j‧‧‧時鐘反相電路
61c、61d、61g、61h、61k、61l、61n、61m、61o、61q、61r、61s、61t、61u、61x、61y、61v、61w‧‧‧電晶體
61e、61f‧‧‧行選擇電晶體
61p‧‧‧MOS電容器
71‧‧‧第1晶片
72‧‧‧第2晶片
72－1、72－2、75－1、75－2、75－3‧‧‧反相電路
73‧‧‧控制器
74－1、74－2、74－3‧‧‧N通道MOS電晶體
76‧‧‧電阻
77‧‧‧N通道空乏型MOS電晶體
78‧‧‧錯誤校正電路
81－1~81－n、87－0、87－1…‧‧‧正反器電路
82－1~82－9、86－0、86－1…‧‧‧積電路
82－11、88－1、88－2‧‧‧或電路
83‧‧‧時脈產生器
84‧‧‧計數器
85‧‧‧上升識別電路
88－3、88－4‧‧‧正反器電路
ADD‧‧‧位址
ALE、CLE、WE、RE‧‧‧控制信號
BL0e、BL0o、BL1e、BL1o、Blie、BLio、BL8ke、BL8ko、BLe、BLo‧‧‧位元線
CE(A)、CE(B)‧‧‧賦能信號
COMi‧‧‧配線
CSLi‧‧‧行選擇信號
CMD‧‧‧指令
DDC‧‧‧動態資料快取
EQ1、EQ2、BIASo、BIASe、BLC1、BLC2、BLCLAMP、BLCRL、BLPRE、CHK1、CHK2n、REG、VREG、DTG、BIASo、BIASe、BLCRL、STP、STPEND、PGM、PGMEND、PRST、VPRE、VFY、VFYEND、WPGM‧‧‧信號
HVNTr‧‧‧高電壓P通道電晶體
HVPTr‧‧‧高電壓N通道電晶體
IO、IOn輸入輸出資料線
LVPTr‧‧‧低電壓P通道電晶體
LVNTr‧‧‧低電壓N通道電晶體
MC、Tr‧‧‧記憶胞
ML‧‧‧通信線
MNT‧‧‧監控電路
MOUT‧‧‧監控信號
N1a、N1b、N2a、N2b、N3‧‧‧節點
PCLK0~PCLK4、ECCCLK0、ECCCLK1、RCLK0、RCLK1、TM0、TM1、TM2‧‧‧時序信號
PDC‧‧‧初級資料快取
PEAK‧‧‧峰值信號
PGMCOM‧‧‧程式指令
READEND‧‧‧讀取結束信號
R/B‧‧‧就緒/忙碌信號
S1、S2‧‧‧選擇閘極
SDC‧‧‧二級資料快取
SGD、SGS‧‧‧選擇線
SRC‧‧‧源極線
TDC‧‧‧臨時資料快取
Vdd‧‧‧電源電壓
Vera‧‧‧施加至基板之電壓
VPGM、VPASS‧‧‧寫入電壓
Vpgmh、Vreadh‧‧‧供給至字元線之電壓
Vss‧‧‧接地電壓
WL0~WL31‧‧‧字元線
YA0、YA1…YAi…YA8k‧‧‧位址信號
圖1係表示第1實施形態之監控電路之構成圖。
圖2係第1實施形態之半導體記憶裝置之概略構成圖。
圖3係表示記憶胞陣列之構成之一例的電路圖。
圖4係表示記憶胞陣列之構成之其他例的電路圖。
圖5A、圖5B係表示記憶胞及選擇電晶體之剖面圖。
圖6係表示NAND型快閃記憶體之剖面圖。
圖7係表示供給至圖4所示之各區域的電壓之例圖。
圖8係表示圖3、圖4所示之資料記憶電路之一例的電路圖。
圖9A、9B、9C係表示伴隨寫入及刪除動作的記憶胞之閾值電壓分布之圖。
圖10係表示讀取、驗證讀取時之動作之波形圖。
圖11係表示執行程式動作時的波形圖。
圖12係表示第1頁面之寫入動作之流程圖。
圖13係表示第2頁面之寫入動作的流程圖。
圖14係表示序列控制器之一例之電路圖。
圖15係表示時序信號產生電路之一例之電路圖。
圖16係表示時序信號產生電路之輸出信號之波形圖。
圖17係表示時序信號產生電路之一例之電路圖。
圖18A、圖18B係表示峰值信號產生電路之一例之電路圖。
圖19係表示程式序列之圖。
圖20係表示第2實施形態之構成圖。
圖21係表示第3實施形態之構成圖。
圖22係表示第4實施形態之構成圖。
圖23係表示第4實施形態之變形例之構成圖。
圖24係表示第1實施形態之變形例之構成圖。
圖25係表示第1實施形態之其他變形例之構成圖。
圖26係表示第4實施形態之變形例之構成圖。
圖27係表示第4實施形態之變形例之構成圖。
71‧‧‧第1晶片
72‧‧‧第2晶片
73‧‧‧控制器
74－1、74－2、74－3‧‧‧N通道MOS電晶體
75－1、75－2、75－3‧‧‧反相電路
78‧‧‧錯誤校正電路
ALE、CLE、WE、RE‧‧‧控制信號
CE(B)、CE(A)‧‧‧賦能信號
ML‧‧‧通信線
MNT‧‧‧監控電路
MOUT‧‧‧監控信號
PEAK‧‧‧峰值信號
R/B‧‧‧就緒/忙碌信號

Claims (19)

  1. 一種半導體記憶系統，其包含：第1半導體記憶裝置；第2半導體記憶裝置；共通之通信線，其連接於上述第1半導體記憶裝置及第2半導體記憶裝置，並保持於第1位準；及連接於上述通信線之控制電路、上述控制電路在上述第1、第2半導體記憶裝置中之一方使用大於基準電流之電流的期間，將上述通信線之位準由上述第1位準變更為第2位準，當上述通信線之位準為上述第2位準時，將上述第1、第2半導體記憶裝置中之另一方控制為不轉變到使用大於上述基準電流之電流之動作狀態的等待狀態。
  2. 如請求項1之半導體記憶系統，其中於上述第1、第2半導體記憶裝置分別設置有第1、第2檢測部，上述第1、第2檢測部分別連接於上述通信線，並檢測出上述第1、第2半導體記憶裝置使用大於基準電流之電流的期間，使上述通信線由上述第1位準變更為上述第2位準。
  3. 如請求項2之半導體記憶系統，其中當上述通信線為上述第2位準時，上述控制電路將未使用大於上述基準電流之電流的上述第1及第2半導體記憶裝置中之另一方保持為不轉變到使用大於上述基準電流之電流之動作狀態的等待狀態。
  4. 如請求項1之半導體記憶系統，其中 進而包含供給至上述第1半導體記憶裝置與第2半導體記憶裝置之共通之時脈信號，上述第1半導體記憶裝置與第2半導體記憶裝置藉由上述時脈信號而動作。
  5. 如請求項1之半導體記憶系統，其中進而包含第3半導體記憶裝置；上述通信線連接於上述第3半導體記憶裝置，在上述第1、第2、第3半導體記憶裝置中之一個使用大於基準電流之電流的期間，使上述通信線之位準由上述第1位準變更為上述第2位準，當上述通信線之位準為上述第2位準時，使上述第1、第2、第3半導體記憶裝置中之兩個為不轉變到使用大於上述基準電流之電流之動作狀態的等待狀態，當大於上述基準電流之電流停止時，使上述通信線之位準由上述第2位準變更為上述第1位準，並藉由等待狀態之上述第1、第2、第3半導體記憶裝置中之一個，使上述通信線之位準由第1位準變更為第2位準。
  6. 如請求項5之半導體記憶系統，其中上述第1、第2、第3半導體記憶裝置具有優先順序，按照上述優先順序高之順序，自上述等待狀態轉移到使用大於上述基準電流之電流的動作狀態。
  7. 如請求項2之半導體記憶系統，其中上述第1、第2檢測部包含：電晶體，其係電流通路之一端連接於上述通信線，另一端連接於上述第2位準，對該電晶體之閘極電極供給有峰值信號，該峰值信號係表示使用大於上述基準電流之 電流者；及反相電路，其係輸入端連接於上述通信線，輸出端連接於上述第1、第2半導體記憶裝置及上述控制部。
  8. 如請求項1之半導體記憶系統，其中於上述第1半導體記憶裝置包含有第1、第2反相電路，上述第1反相電路係於輸入端被供給表示上述第1半導體記憶裝置使用大於上述基準電流之電流的第1峰值信號，並自輸出端向第1通信線輸出第1峰值識別信號，上述第2反相電路係於輸入端經由第2通信線而被供給自上述第2半導體記憶裝置輸出之第2峰值識別信號；上述第1、第2通信線未與控制電路連接，上述半導體記憶系統不具有上述共通信號線。
  9. 如請求項6之半導體記憶系統，其中上述第1、第2、第3半導體記憶裝置係NAND型快閃記憶體。
  10. 一種半導體記憶系統，其包含：第1半導體記憶裝置；第2半導體記憶裝置；連接於上述第1、第2半導體記憶裝置之控制裝置；及設置於上述控制裝置，產生電壓之電壓產生電路；上述控制裝置對上述第1、第2半導體記憶裝置中之一方供給由上述電壓產生電路所產生之電壓。
  11. 如請求項10之半導體記憶系統，其中上述控制裝置根據來自上述第1、第2半導體記憶裝置 之要求信號，自上述電壓產生電路對上述第1、第2半導體記憶裝置中之一方供給上述電壓。
  12. 如請求項10之半導體記憶系統，其中上述第1、第2半導體記憶裝置係藉由設置於上述控制裝置之電壓產生電路控制用以控制程式動作、驗證動作之高電壓。
  13. 如請求項12之半導體記憶系統，其中上述電壓產生電路產生控制上述第1、第2半導體記憶裝置之程式動作、驗證動作之高電壓。
  14. 如請求項13之半導體記憶系統，其中上述第1、第2半導體記憶裝置係NAND型快閃記憶體。
  15. 一種半導體記憶系統，其包含：第1半導體記憶裝置；第2半導體記憶裝置；及連接於上述第1、第2半導體記憶裝置之控制電路；上述控制電路控制上述第1、第2半導體記憶裝置之程式動作及驗證動作；上述控制電路係以使上述第1、第2半導體記憶裝置之峰值電流之產生時序不重疊的方式進行控制。
  16. 如請求項15之半導體記憶系統，其中上述第1、第2半導體記憶裝置具有高電壓產生電路，該高電壓產生電路產生用以控制程式動作、驗證動作之高電壓。
  17. 如請求項15之半導體記憶系統，其中 上述第1、第2半導體記憶裝置係NAND型快閃記憶體。
  18. 如請求項16之半導體記憶系統，其中上述第1半導體記憶裝置之高電壓產生電路與第2半導體記憶裝置之高電壓產生電路同時動作，供給上述第1、第2半導體記憶裝置中之任一個半導體記憶裝置之程式動作或驗證動作所需之電壓。
  19. 如請求項15之半導體記憶系統，其中進而包含與上述第1半導體記憶裝置及上述第2半導體記憶裝置連接而保持於第1位準之共通通信線；於上述第1、第2半導體記憶裝置分別設置有第1、第2檢測部，上述第1、第2檢測部分別連接於上述通信線而檢測出上述第1、第2半導體記憶裝置使用大於基準電流之電流的期間，使上述通信線由上述第1位準變更為上述第2位準。
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