JP2018156480A - 半導体記憶装置およびその制御方法 - Google Patents

Abstract

【課題】複数のメモリチップからのピーク電流の重複を抑制しつつ、各メモリチップのパフォーマンスの低下を抑制する。【解決手段】一の実施形態によれば、半導体記憶装置は、コマンドに応じてピーク電流を発生する前に、前記ピーク電流を発生する待ち状態に遷移する第１制御部を備える複数のメモリチップを備える。前記装置はさらに、前記第１制御部の状態をサーチし、前記第１制御部の状態のサーチ結果に基づいて、前記待ち状態に遷移した前記第１制御部に前記待ち状態の解除命令を発行するか否かを制御する第２制御部を備える制御チップを備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置およびその制御方法に関する。

複数のメモリチップを備えた半導体記憶装置が知られている。

米国特許ＵＳ２０１６／００７７９６１号公報 米国特許ＵＳ９４４３６００号公報

複数のメモリチップからのピーク電流の重複を抑制しつつ、各メモリチップのパフォーマンスの低下を抑制することが可能な半導体記憶装置およびその制御方法を提供する。

一の実施形態によれば、半導体記憶装置は、コマンドに応じてピーク電流を発生する前に、前記ピーク電流を発生する待ち状態に遷移する第１制御部を備える複数のメモリチップを備える。前記装置はさらに、前記第１制御部の状態をサーチし、前記第１制御部の状態のサーチ結果に基づいて、前記待ち状態に遷移した前記第１制御部に前記待ち状態の解除命令を発行するか否かを制御する第２制御部を備える制御チップを備える。

第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態の半導体記憶装置の構成を示す断面図である。 第１実施形態におけるＩＦチップのピークコントローラの動作に関する状態遷移図である。 第１実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第１実施形態のメモリチップからＩＦチップに転送されるデータの例を示した表である。 第２実施形態の半導体記憶装置の構成を示すブロック図である。 第２実施形態のコマンドシーケンスの例を示す図である。 第２実施形態の半導体記憶装置の動作を説明する表である。 第３実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第３実施形態の半導体記憶装置の動作を示すシーケンス図である。 第３実施形態におけるＩＦチップ内のピークカウンタとメモリチップの実際の電流発生との対応関係を説明する図である。 第４実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第５実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第５実施形態の半導体記憶装置の動作を示すシーケンス図である。 第６実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第６実施形態の半導体記憶装置の動作を示すシーケンス図である。 第６実施形態の半導体記憶装置の動作を示すフローチャートである。 第７実施形態の半導体記憶装置の構成を示すブロック図である。 第７実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第７実施形態の半導体記憶装置の動作を示すシーケンス図である。 第８実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第８実施形態の半導体記憶装置の動作を示すシーケンス図である。 第９実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第９実施形態の半導体記憶装置の動作を示すシーケンス図である。 第１０実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第１０実施形態の半導体記憶装置の動作を示すシーケンス図である。 第１０実施形態の半導体記憶装置の動作を示すタイミングチャートである。 第１０実施形態の半導体記憶装置の動作を示すシーケンス図である。

以下、本発明の実施形態を、図面を参照して説明する。図１〜図２８では、同一または類似の構成には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。

図１の半導体記憶装置は、制御チップの一例としてのＩＦ（インタフェース）チップ１と、複数のメモリチップの一例としての第１〜第Ｎメモリチップ２ａ〜２ｎ（Ｎは２以上の整数）と、クロックバス３と、データバス４と、外部アクセスチャネル５と、パッド６とを備えている。

図１の半導体記憶装置の例は、電気的に書き換え可能な不揮発性メモリであり、例えばマルチチップ構成のＮＡＮＤフラッシュメモリである。ＩＦチップ１と第１〜第Ｎメモリチップ２ａ〜２ｎは、互いに積層されて同じ半導体パッケージ内に収容されている。以下、第１〜第Ｎメモリチップ２ａ〜２ｎの各々を適宜「メモリチップ２」と表記し、第１〜第Ｎメモリチップ２ａ〜２ｎをそれぞれ適宜「チップ１〜Ｎ」と表記する。

ＩＦチップ１は、各メモリチップ２の動作や通信処理を制御する半導体チップであり、コマンドレジスタ１１と、第１〜第Ｍピークカウンタ１２ａ〜１２ｍ（Ｍは２以上の整数）と、ピークコントローラ１３とを備えている。コマンドレジスタ１１およびピークコントローラ１３は、第１制御部の一例である。以下、第１〜第Ｍピークカウンタ１２ａ〜１２ｍの各々を適宜「ピークカウンタ１２」と表記し、第１〜第Ｍピークカウンタ１２ａ〜１２ｍをそれぞれ適宜「カウンタ１〜Ｍ」と表記する。

各メモリチップ２は、メモリとして機能可能な半導体チップであり、コマンドレジスタ２１と、ステートマシン２２と、ピークコントローラ２３とを備えている。コマンドレジスタ２１、ステートマシン２２、およびピークコントローラ２３は、第２制御部の一例である。メモリチップ２は、コアチップとも呼ばれる。

クロックバス３は、ＩＦチップ１から各メモリチップ２にクロック信号を送信するバスである。データバス４は、ＩＦチップ１と各メモリチップ２との間でデータ信号を送受信するバスである。外部アクセスチャネル５は、外部のホストからのコマンドをパッド６を介して半導体記憶装置に入力するチャネルである。クロックバス３、データバス４、および外部アクセスチャネル５は、後述するＴＳＶ（Through Silicon Via）電極により構成されており、チップ間で高速に情報をやり取りすることを可能としている。

各メモリチップ２は、プログラム（書き込み）、リード（読み出し）、イレース（消去）などのオペレーションに関するコマンドをホストから受信する。そして、各メモリチップ２は、受信したコマンドに応じてデータの書き込み、読み出し、消去などを行い、その結果、ピーク電流が発生する。複数のメモリチップ２から発生するピーク電流同士が重複すると、パッケージ全体のピーク電流が過大となる可能性がある。そこで、ＩＦチップ１やメモリチップ２は、図１に示す機能ブロック群により、このような重複を抑制するピーク電流制御（ＰＣＣ：Peak Current Control）を行う。

ＩＦチップ１のコマンドレジスタ１１は、ホストから外部アクセスチャネル５を介してコマンドを受信する。例えば、プログラム、リード、イレースなどのオペレーションに関するコマンドが受信される。コマンドレジスタ１１は、ピーク制御が必要なオペレーションに関するコマンドを受信した場合には、ピークコントローラ１３を起動する。

ピークカウンタ１２は、メモリチップ２から発生するピーク電流の発生期間に対応するカウント値を発生させる。具体的には、あるメモリチップ２がピーク電流を発生する前には、そのメモリチップ２からＩＦチップ１に、ピーク電流の発生の許可を待つウェイトステートにあることを通知するピークウェイトの通知データが出力され、その後、１つのピークカウンタ１２が起動する。起動したピークカウンタ１２は、このピーク電流の発生期間に対応するカウント値を発生させる。

第１〜第Ｍピークカウンタ１２ａ〜１２ｍのうちの１つのピークカウンタ１２のみが起動して動作している場合、残りのＭ−１個のピークカウンタ１２は空きカウンタになっている。このときにＩＦチップ１がピークウェイトの通知データを受けると、その後、いずれかの空きカウンタが起動する。その結果、第１〜第Ｍピークカウンタ１２ａ〜１２ｍのうちの２つのピークカウンタ１２が動作中となり、２つのメモリチップ２から発生する２つのピーク電流の発生期間に対応するカウント値が発生する。

本実施形態のピークカウンタ１２の個数Ｍは、半導体記憶装置が重複を許容するピーク電流の最大個数に設定されている。すなわち、本実施形態の半導体記憶装置は、最大でＭ個のピーク電流が重複して発生することを許容している。よって、第１〜第Ｍピークカウンタ１２ａ〜１２ｍは、同時にＭ個のピーク電流の発生期間に対応するカウント値を発生させることができる。

ＩＦチップ１のピークコントローラ１３は、Ｓｅａｒｃｈ状態やＧｏ状態などを有するステートマシンや、データバス４を制御するバスコントローラを備えている。例えば、Ｓｅａｒｃｈ状態のピークコントローラ１３は、第１〜第Ｎメモリチップ２ａ〜２ｎを順番に巡回して、第１〜第Ｎメモリチップ２ａ〜２ｎの状態をサーチする。また、Ｇｏ状態のピークコントローラ１３は、ウェイトステート（待ち状態）にあるメモリチップ２にＧｏ命令（解除命令）を発行して、プログラム、リード、イレースなどのオペレーションを許可する。Ｇｏ命令を受信したメモリチップ２は、許可されたオペレーションを行い、その結果、ピーク電流が発生する。本実施形態のピークコントローラ１３は、データバス４のホストとなり、メモリチップ２の指定、データバス４の送受信の指定、メモリチップ２から受け取ったデータの処理、メモリチップ２へのＧｏ命令の送信制御などを行う。

各メモリチップ２のコマンドレジスタ２１は、ホストから外部アクセスチャネル５を介してコマンドを受信する。例えば、プログラム、リード、イレースなどのオペレーションに関するコマンドが受信される。コマンドレジスタ２１は、ホストからコマンドを受信した場合にはステートマシン２２を起動する。

ステートマシン２２は、メモリチップ２の様々なオペレーションを制御する。例えば、メモリチップ２がコマンドに応じてピーク電流を発生する直前には、ステートマシン２２は、ピーク電流の発生の許可を待つウェイトステートに遷移する。ウェイトステートのステートマシン２２は、ＩＦチップ１からデータバス４を介してＧｏ命令を受信すると、ピーク電流を発生可能な状態に遷移する。その結果、上記のコマンドに関するオペレーションが行われ、ピーク電流が発生する。

各メモリチップ２のピークコントローラ２３は、データバス４の送受信制御や、データバス４から受け取ったデータの処理を行う。例えば、第１メモリチップ２ａがチップ指定を受けた後に、ＩＦチップ１からデータの送信を要求する送信要求を受けた場合には、第１メモリチップ２ａのピークコントローラ２３は、送信要求に関するデータをデータバス４を介してＩＦチップ１に送信する。このようなデータの例は、ステートマシン２２がウェイトステートに遷移した場合に、ピークウェイトを通知するために出力される通知データである。また、第１メモリチップ２ａがチップ指定を受けた後に、ＩＦチップ１からデータの受信を要求する受信要求を受けた場合には、第１メモリチップ２ａのピークコントローラ２３は、受信要求に関するデータをデータバス４を介してＩＦチップ１から受信する。このようなデータの例は、Ｇｏ命令を示すデータである。

図２は、第１実施形態の半導体記憶装置の構成を示す断面図である。

本実施形態の半導体記憶装置は、ＩＦチップ１、メモリチップ２などの他に、基板３１と、バンプ３２と、ラージバンプ３３と、マイクロバンプ３４と、再配線層３５と、ＴＳＶ電極３６と、バンプ３７とを備えている。

図２は、基板３１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板３１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。

バンプ３２は、基板３１の下面に設けられており、半導体記憶装置を外部のホスト等と電気的に接続するために使用される。一方、ＩＦチップ１は、基板３１の上面に設けられており、メモリチップ２（第１〜第Ｎメモリチップ２ａ〜２ｎ）は、ＩＦチップ１上に積層されている。

ラージバンプ３３は、基板３１の上面に配置され、マイクロバンプ３４は、ＩＦチップ１の上面に配置されている。再配線層３５は、第１メモリチップ２ａの下面に形成されている。その結果、第１メモリチップ２ａは、ラージバンプ３３、マイクロバンプ３４、および再配線層３５を介して基板１の上方に位置している。

ＴＳＶ電極３６は、各メモリチップ２内に設けられており、各メモリチップ２の上面と下面とに露出している。各メモリチップ２は、シリコン基板などの半導体基板と、半導体基板に設けられた１つ以上の層とを備えている。各ＴＳＶ電極３６は、各メモリチップ２の半導体基板とこれらの層とを貫通する貫通電極を含んでいてもよいし、各メモリチップ２の半導体基板のみを貫通する貫通電極を含んでいてもよい。後者の場合、各ＴＳＶ電極３６は、貫通電極と、多層配線層内の配線により構成される。また、最上層に位置する第Ｎメモリチップ２ｎは、ＴＳＶ電極３６を含んでいなくてもよい。

ＴＳＶ電極３６は、第１〜第Ｎメモリチップ２ａ〜２ｎを互いに積層することで、第１〜第Ｎメモリチップ２ａ〜２ｎを電気的に接続できる位置に設けられている。図２では、これらのメモリチップ２がバンプ３７を介して電気的に接続されている。さらに、これらのメモリチップ２は、ラージバンプ３３、マイクロバンプ３４、再配線層３５、ＴＳＶ電極３６、およびバンプ３７を介してＩＦチップ１やバンプ３２と電気的に接続されている。

なお、上述のクロックバス３、データバス４、および外部アクセスチャネル５は、バンプ３２、ラージバンプ３３、マイクロバンプ３４、再配線層３５、ＴＳＶ電極３６、およびバンプ３７により構成されている。

図３は、第１実施形態におけるＩＦチップ１のピークコントローラ１３の動作に関する状態遷移図である。

ピークコントローラ１３は、Ｉｄｌｅ状態（Ｓ１）と、Ｓｅａｒｃｈ状態（Ｓ２）と、Ｇｏ状態（Ｓ３）と、Ｅｎｄ状態（Ｓ４）とをとることが可能である。また、ピークコントローラ１３の状態は、矢印Ｔ１〜Ｔ５のように遷移することが可能である。

Ｉｄｌｅ状態は、ピーク制御の対象となるオペレーションが、すべてのメモリチップ２で行われていない状態である。本実施形態において、ピーク制御の対象となるオペレーションは、プログラム、リード、イレースなどである。

Ｓｅａｒｃｈ状態は、ピークコントローラ１３がメモリチップ２を順番に巡回して、各メモリチップ２の状態をサーチする状態である。その結果、ピークコントローラ１３は、各メモリチップ２の内部情報（ピークウェイトなど）を得ることができる。

Ｇｏ状態は、ウェイトステートにあるメモリチップ２にＧｏ命令を発行して、プログラム、リード、イレースなどのオペレーションを許可する状態である。本実施形態のピークコントローラ１３は、Ｓｅａｒｃｈ状態におけるサーチ結果に基づいて、ウェイトステートにあるメモリチップ２にＧｏ命令を発行するか否かを制御する。

Ｅｎｄ状態は、ピーク制御の対象となるオペレーションがすべてのメモリチップ２で終了し、ピーク制御を終了する状態である。

ピークコントローラ１３は、例えば次のように動作する。

ＩＦチップ１が、ピーク制御が必要なオペレーションに関するコマンドを受信すると、ピークコントローラ１３は、Ｉｄｌｅ状態からＳｅａｒｃｈ状態に遷移し（Ｔ３）、各メモリチップ２の状態のサーチを開始する。

ピークコントローラ１３によるサーチは、第１〜第Ｎメモリチップ２ａ〜２ｎに対して順番に１チップずつ行われる。具体的には、これらのメモリチップ２がウェイトステートにあるか否かのサーチが、ピークウェイトの通知データを利用して行われる。

ピークコントローラ１３は、ピークウェイトの通知データを受け取った場合には、第１〜第Ｍピークカウンタ１２ａ〜１２ｍに空きがあるか否かを確認する。その結果、これらのピークカウンタ１２に空きがある場合には、ピークコントローラ１３は、Ｓｅａｒｃｈ状態からＧｏ状態に遷移し（Ｔ１）、ピークウェイトの通知データを出力したメモリチップ２にＧｏ命令を発行する。その後、ピークコントローラ１３は、Ｇｏ状態からＳｅａｒｃｈ状態に戻り（Ｔ２）、その他のメモリチップ２の巡回を続ける。ウェイトステートにあるメモリチップ２にＧｏ命令が入力されると、上記のコマンドに関するオペレーションが行われ、ピーク電流が発生する。

一方、ピークコントローラ１３は、Ｇｏ命令を発行する際に、ピークカウンタ１２にピーク電流の発生期間に対応するカウント値の発生を開始させ、このピーク電流の発生状況を把握する。ピークコントローラ１３は、ピークカウンタ１２のカウント値が所定値に達していなければ、ピーク電流の発生中と判断する。また、ピークコントローラ１３は、ピークカウンタ１２のカウント値が所定値に達した場合には、ピーク電流の発生が終了したと判断する。ピークコントローラ１３は、後述するように、ピークカウンタ１２のカウント値に基づいてＧｏ命令の発行を制御する。

ピークコントローラ１３は、ピーク制御の対象となるオペレーションがすべてのメモリチップ２で終了した場合には、Ｓｅａｒｃｈ状態からＥｎｄ状態に遷移する（Ｔ４）。その後、ピークコントローラ１３は、Ｅｎｄ状態からＩｄｌｅ状態に遷移する（Ｔ５）。

図４は、第１実施形態の半導体記憶装置の動作を示すタイミングチャートである。

図４は、ＩＦチップ１のピークコントローラ１３の状態、クロックバス３のクロック信号、データバス４のデータ信号、第１〜第３メモリチップ２ａ〜２ｃのステートマシン２２の状態の時間変化を示している。符号Ｃ１〜Ｃ４は、１つのメモリチップ２に対するバスサイクルを表す。各バスサイクルは、チップ指定、コアデータ送受信要求、データ転送の期間からなる。半導体記憶装置内の情報のやり取りは、図３に示すプロトコルにより実現される。

サイクルＣ１では、ピークコントローラ１３はＳｅａｒｃｈ状態にあり、第１メモリチップ２ａに対するチップ指定を行い、第１メモリチップ２ａからのデータ送信を要求する送信要求を送信する。その結果、ピークコントローラ１３は、第１メモリチップ２ａ（のステートマシン２２）が、ピーク電流の発生の許可を待つウェイトステートではなく、ピーク電流の発生の許可を待たないアイドルステートにあることを認識する。

サイクルＣ２でも、ピークコントローラ１３はＳｅａｒｃｈ状態にあり、第２メモリチップ２ｂに対するチップ指定を行い、第２メモリチップ２ｂからのデータ送信を要求する送信要求を送信する。その結果、ピークコントローラ１３は、第２メモリチップ２ｂがウェイトステートにあることを認識する。ここでは、ピークカウンタ１２に空きがあると想定する。ピークコントローラ１３は、Ｓｅａｒｃｈ状態からＧｏ状態に遷移する。

サイクルＣ３では、ピークコントローラ１３はＧｏ状態にあり、Ｇｏ命令を発行するために再び第２メモリチップ２ｂに対するチップ指定を行い、第２メモリチップ２ｂによるデータ受信を要求する受信要求を送信する。ピークコントローラ１３は、第２メモリチップ２ｂにＧｏ命令を発行し、第２メモリチップ２ｂは、Ｇｏ命令を受信してピーク電流を発生中の状態に遷移する。Ｇｏ命令を発行した後、ピークコントローラ１３は、Ｇｏ状態からＳｅａｒｃｈ状態に戻る。

サイクルＣ４では、ピークコントローラ１３はＳｅａｒｃｈ状態にあり、第３メモリチップ２ｃに対するチップ指定を行い、第３メモリチップ２ｃからのデータ送信を要求する送信要求を送信する。その結果、ピークコントローラ１３は、第３メモリチップ２ｃがアイドルステートにあることを認識する。このようにして、ピークコントローラ１３による巡回が行われる。

図５は、第１実施形態のメモリチップ２からＩＦチップ１に転送されるデータの例を示した表である。ＩＦチップ１は、このようなデータに基づいて各メモリチップ２の動作を制御する。

例えば、データバス４のバス値「００００」は、メモリチップ２がピーク制御の必要なオペレーションを実施していないＲｅａｄｙ状態を示しており、図４のアイドルステートの一例に相当する。バス値「０００１」は、メモリチップ２がオペレーションを実施しているＢｕｓｙ状態を示す（ただし、Ｐｅａｋ＿Ｗａｉｔ状態は除く）。

バス値「００１０」は、メモリチップ２がオペレーション「Ｒｅａｄ」を実施しているＲｅａｄ状態を示す。このバス値「００１０」は、後述する第５実施形態において使用される。バス値「００１１」は、メモリチップ２がオペレーション「Ｒｅａｄ」の実施中にピーク電流の発生の許可を待つＰｅａｋ＿Ｗａｉｔ状態を示しており、図４等のウェイトステートの一例に相当する。

バス値「０１００」は、メモリチップ２がオペレーション「Ｐｒｏｇｒａｍ」の実施中にピーク電流の発生の許可を待つＰｅａｋ＿Ｗａｉｔ状態を示している。バス値「０１０１」は、メモリチップ２がオペレーション「Ｐｒｏｇｒａｍ Ｖｅｒｉｆｙ」の実施中にピーク電流の発生の許可を待つＰｅａｋ＿Ｗａｉｔ状態を示している。バス値「０１１０」は、メモリチップ２がオペレーション「Ｅｒａｓｅ Ｖｅｒｉｆｙ」の実施中にピーク電流の発生の許可を待つＰｅａｋ＿Ｗａｉｔ状態を示している。バス値「０１１１〜１１１１」は、メモリチップ２がその他のオペレーションの実施中にピーク電流の発生の許可を待つＰｅａｋ＿Ｗａｉｔ状態を示している。これらも、図４等のウェイトステートの一例に相当する。

本実施形態のデータバス４を支配するマスターは、ＩＦチップ１に存在し、上述の送信要求や受信要求のように、各メモリチップ２はマスターに指示された通りに、データバス４によるデータの送受信を行う。各メモリチップ２からＩＦチップ１に転送されるデータの例は、図５に示す通りである。

図１〜図５を参照して説明したように、各メモリチップ２のステートマシン２２は、ホストからのコマンドに応じてピーク電流を発生する前にウェイトステートに遷移する。また、ＩＦチップ１のピークコントローラ１３は、各メモリチップ２のステートマシン２２の状態をサーチし、このサーチ結果に基づいてウェイトステートの解除命令（Ｇｏ命令）を発行するか否かを制御する。

このようなピークコントローラ１３は、メモリチップ２同士のピーク電流の発生タイミングをずらすように解除命令を発行することができ、これにより、ピーク電流の重複を減らすことができる。また、ピークコントローラ１３は、自らのサーチ結果に基づいて解除命令の発行を制御することで、外部のホストからの解除コマンドに依存せずに解除制御を行うことができる。そのため、解除コマンドに起因するデータイン／データアウト（第２実施形態を参照）の中断や再開を回避することが可能となる。

よって、本実施形態によれば、複数のメモリチップ２からのピーク電流の重複を抑制しつつ、各メモリチップ２のパフォーマンスの低下を抑制することが可能となる。

（第２実施形態）
図６は、第２実施形態の半導体記憶装置の構成を示すブロック図である。

本実施形態の半導体記憶装置の構成は、図１に示す通りである。図１〜図５を参照して説明した内容は、本実施形態の半導体記憶装置にも適用される。これは、後述する第３〜第１０実施形態でも同様である。本実施形態の半導体記憶装置はさらに、図６に示す構成を有している。

本実施形態の半導体記憶装置は、各メモリチップ２内に設けられたメモリセルアレイ４１、センスアンプモジュール４２、およびロウデコーダ４３と、ＩＦチップ１内に設けられた入出力（Ｉ／Ｏ）回路４４、レジスタモジュール４５、ロジック制御回路４６、シーケンサ４７、レディ／ビジー制御回路４８、および電圧生成回路４９とを備えている。なお、これらのブロックは、図１の機能ブロックとの重複部分を有するブロックと、図１の機能ブロックとの重複部分を有しないブロックの両方を含んでいる。

メモリセルアレイ４１は、ブロックＢＬＫ０〜ＢＬＫｚ（ｚは１以上の整数）を備えている。ブロックＢＬＫ０〜ＢＬＫｚの各々は、ビット線とワード線とに関連付けられた複数のメモリセルを備え、例えばデータの消去単位となる。各メモリセルは、マルチレベルセル方式を適用することにより、複数ビットのデータを記憶可能である。

センスアンプモジュール４２は、メモリセルアレイ４１からの読み出しデータＤＡＴを入出力回路４４を介して外部のホストに出力する。さらに、センスアンプモジュール４２は、外部のホストから入出力回路４４を介して受け取った書き込みデータＤＡＴをメモリセルアレイ４１に転送する。

センスアンプモジュール４２は、セルカウンタ４２ａと、個々のビット線に設けられた複数のセンスアンプユニット（図示せず）とを備えている。セルカウンタ４２ａは、読み出したデータのオンセル数をカウントし、オンセル数のカウント結果をシーケンサ４７に転送する。

ロウデコーダ４３は、読み出し（リード）動作や書き込み（プログラム）動作の対象となるメモリセルに対応するワード線を選択する。ロウデコーダ４３はさらに、選択ワード線や非選択ワード線のそれぞれに所望の電圧を印加する。

入出力回路４４は、ホストとの間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送受信する。例えば、入出力回路４４は、ホストからの入出力信号Ｉ／Ｏに含まれる書き込みデータＤＡＴを、センスアンプモジュール４２に転送する。また、入出力回路４４は、センスアンプモジュール４２からの読み出しデータＤＡＴを、入出力信号Ｉ／Ｏとしてホストに送信する。

レジスタモジュール４５は、ステータスレジスタ４５ａ、アドレスレジスタ４５ｂ、およびコマンドレジスタ４５ｃを備えている。ステータスレジスタ４５ａは、ステータス情報ＳＴＳを保持し、シーケンサ４７の指示に応じてステータス情報ＳＴＳを入出力回路４４に転送する。アドレスレジスタ４５ｂは、入出力回路４４から受け取ったアドレス情報ＡＤＤを保持し、アドレス情報ＡＤＤに含まれるカラムアドレス信号ＣＡとロウアドレス信号ＲＡをそれぞれ、センスアンプモジュール４２とロウデコーダ４３に転送する。コマンドレジスタ４５ｃは、入出力回路４４から受け取ったコマンドＣＭＤを保持し、コマンドＣＭＤをシーケンサ４７に転送する。

ロジック制御回路４６は、ホストから種々の制御信号を受信し、入出力回路４４やシーケンサ４７を制御する。制御信号の例は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰなどである。

チップイネーブル信号／ＣＥは、半導体記憶装置をイネーブルにする制御信号である。コマンドラッチイネーブル信号ＣＬＥは、アサートされているコマンドラッチイネーブル信号ＣＬＥと並行して半導体記憶装置に入力される信号が、コマンドＣＭＤであることを入出力回路４４に通知する制御信号である。アドレスラッチイネーブル信号ＡＬＥは、アサートされているアドレスラッチイネーブル信号ＡＬＥと並行して半導体記憶装置に入力される信号が、アドレス情報ＡＤＤであることを入出力回路４４に通知する制御信号である。ライトイネーブル信号／ＷＥとリードイネーブル信号／ＲＥはそれぞれ、入出力信号Ｉ／Ｏの入力と出力を入出力回路４４に指示する制御信号である。ライトプロテクト信号／ＷＰは、例えば電源のオン／オフ時に半導体記憶装置を保護状態する制御信号である。

シーケンサ４７は、半導体記憶装置全体の動作を制御する。具体的には、シーケンサ４７は、コマンドレジスタ４５ｃからのコマンドＣＭＤに基づいてセンスアンプモジュール４２、ロウデコーダ４３、電圧生成回路４９などを制御して、データの書き込み動作、読み出し動作などを制御する。また、シーケンサ４７は、異なる読み出し電圧を用いた複数回の読み出し動作の結果に基づいて、最適な読み出し電圧の補正値を算出することが可能である。

シーケンサ４７は、レジスタ４７ａを備えている。レジスタ４７ａは例えば、読み出し動作時にワード線に印加される電圧に関連するパラメータを保持することが可能である。シーケンサ４７は、このパラメータを参照して読み出し動作を制御する。レジスタ４７ａに保持される各パラメータは、書き換えることが可能である。

レディ／ビジー制御回路４８は、シーケンサ４７の動作状態に基づいてレディ／ビジー信号ＲＹ／（／ＢＹ）を生成しホストに送信する。レディ／ビジー信号ＲＹ／（／ＢＹ）は、半導体記憶装置がレディ（Ｒｅａｄｙ）状態であるかビジー（Ｂｕｓｙ）状態であるかをホストに通知する信号である。レディ状態は、ホストからの命令を受け付ける状態であり、ビジー状態は、ホストからの命令を受け付けない状態である。レディ／ビジー信号ＲＹ／（／ＢＹ）は、レディ／ビジー制御回路４８がその出力に接続されたトランジスタＴｒのオン／オフを制御することによって生成される。例えば、レディ／ビジー信号ＲＹ／（／ＢＹ）は、半導体記憶装置がデータの読み出し等の動作中にはロー（Ｌ）レベルに設定され（ビジー状態）、これらの動作が完了するとハイ（Ｈ）レベルに設定される（レディ状態）。

電圧生成回路４９は、シーケンサ４７の指示に基づいて所望の電圧を生成する。電圧生成回路４９は、生成した電圧をメモリセルアレイ４１、センスアンプモジュール４２、およびロウデコーダ４３に供給する。

図７は、第２実施形態のコマンドシーケンスの例を示す図である。図７は、一例として読み出し動作時のコマンドシーケンスを示している。

ホストはまず、パラメータ設定コマンド「ＥＦｈ」を発行して、半導体記憶装置に送信する（Ｄ１）。パラメータ設定コマンド「ＥＦｈ」は、半導体記憶装置に対してパラメータの変更を命令するコマンドであり、上述のコマンドＣＭＤの一例に相当する。パラメータ設定コマンド「ＥＦｈ」は、Set Featureコマンドとも呼ばれる。

次に、ホストは、アドレス情報「ＡＤＤ」を発行して、半導体記憶装置に送信する（Ｄ２）。アドレス情報「ＡＤＤ」は、変更対象のパラメータに対応するアドレスを指定する信号である。

次に、ホストは、複数サイクルに渡って設定データ「Ｄｉｎ」を半導体記憶装置に出力する（Ｄ３）。設定データ「Ｄｉｎ」は、変更するパラメータに相当するデータであり、上述のデータＤＡＴの一例に相当する。

なお、パラメータ設定コマンド「ＥＦｈ」、アドレス情報「ＡＤＤ」、設定データ「Ｄｉｎ」は、ホストから入出力回路４４に入出力信号Ｉ／Ｏとして順に入力される。

半導体記憶装置は、パラメータ設定コマンドを受信すると、このコマンドに応じて半導体記憶装置の動作モードを変更する。例えば、半導体記憶装置が保持する読み出し電圧の補正値が、ホストが算出した最適な読み出し電圧に基づいて変更される。図７のｔＳｅｔは、この変更処理が行われている期間を示し、この期間において半導体記憶装置はビジー状態となる。すなわち、この変更処理によって半導体記憶装置の動作モードを変更した後に、上記補正値を適用したシフトリードを指示するコマンドセットを発行する場合には、半導体記憶装置がリトライリードを実行する前に一時的に半導体記憶装置がビジー状態になる。

図８は、第２実施形態の半導体記憶装置の動作を説明する表である。

図８は、パラメータ設定コマンド「ＥＦｈ」に続いて入力される設定データ「Ｄｉｎ」の例を示している。ホストは、パラメータ設定コマンド「ＥＦｈ」と、このコマンドに関するアドレス情報「ＡＤＤ」と、このコマンドに関する設定データ「Ｄｉｎ」とを、外部アクセスチャネル５を通じて半導体記憶装置に順番に入力する。半導体記憶装置のユーザは、パラメータ設定コマンドを利用することで、半導体記憶装置のパラメータを変更することができる。

設定データ「Ｅｎａｂｌｅ」は、ピーク制御を有効にするデータである。設定データ「Ｒｅａｄ＿Ｅｎａｂｌｅ」「Ｐｒｏｇｒａｍ＿Ｅｎａｂｌｅ」「Ｅｒａｓｅ＿Ｅｎａｂｌｅ」はそれぞれ、ピーク制御が有効な場合に、ピーク制御をリード、プログラム、イレースに適用するか否かを決定するデータである。本データの使用例は、第５実施形態にて説明する。

設定データ「Ｒｅａｄ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」は、リード動作がピーク制御の対象でない場合に、重複したリード動作の数に応じて使用可能なピークカウンタ１２の個数を増減する第５実施形態で用いられる。本データは、複数のメモリチップ２がリード動作を重複して実行する場合に、リード動作の重複が許容されるメモリチップ数（メモリチップ２の個数）の上限値を設定するデータである。具体的には、リード中のメモリチップの数が「Ｒｅａｄ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」の数を超した場合に、ピーク電流を同時に発生可能なメモリチップ数が減らされる。本データの使用例は、第５実施形態にて説明する。

設定データ「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」は、Ｂｕｓｙ状態にあるメモリチップ２の個数を制限する基準値である。具体的には、Ｂｕｓｙ状態にあるメモリチップ２の個数がこの基準値に達するまでは、各メモリチップ２のステートマシン２２は、ピーク電流の発生前にウェイトステートに遷移せず、ピーク電流をただちに発生する。各メモリチップ２のステートマシン２２は、ピーク電流をただちに発生するか否かを、後述する信号「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」に応じて制御する（第６実施形態を参照）。なお、Ｂｕｓｙ状態とは、メモリチップ２がオペレーションを実施している状態である。本データの使用例は、第６実施形態にて説明する。

設定データ「Ｃｈｉｐ＿Ｎｕｍｂｅｒ」は、半導体記憶装置がピーク電流の重複を許容するメモリチップ数の最大数を設定するデータである。例えば、ＩＦチップ１が８個のピークカウンタ１２を備えている場合に（Ｍ＝８）、この設定データの値を４に設定すると、ピーク電流の重複が許容されるメモリチップ数の最大数を８個から４個に減らすことができる。この設定データの適用対象となるオペレーションの例は、プログラム、リード、およびイレースである。本設計データの使用例は、第４実施形態にて説明する。

以上のように、パラメータ設定コマンドは、半導体記憶装置の種々のパラメータを変更可能である。例えば、設定データ「Ｒｅａｄ＿Ｅｎａｂｌｅ」「Ｐｒｏｇｒａｍ＿Ｅｎａｂｌｅ」「Ｅｒａｓｅ＿Ｅｎａｂｌｅ」を利用すれば、ピーク制御の対象となるオペレーションとピーク制御の対象とならないオペレーションを選択可能となる。パラメータの変更処理は、ホストからのパラメータ設定コマンドに応じて行われる。ＩＦチップ１は、変更されたパラメータを用いて半導体記憶装置を制御する。

例えば、設定データ「Ｒｅａｄ＿Ｅｎａｂｌｅ」が適用され、設定データ「Ｐｒｏｇｒａｍ＿Ｅｎａｂｌｅ」が不適用の場合を想定する。各メモリチップ２のステートマシン２２は、リードによるピーク電流を発生する前にはウェイトステートに遷移するが、プログラムによるピーク電流を発生する前にはウェイトステートに遷移しない。このような設定データの適応および不適用の情報は、パラメータ設定コマンドに基づいてシーケンサ４７（図５）が各メモリチップ２に転送する。

（第３実施形態）
図９は、第３実施形態の半導体記憶装置の動作を示すタイミングチャートである。図１０は、第３実施形態の半導体記憶装置の動作を示すシーケンス図であり、図９の内容に対応している。図１１は、第３実施形態におけるＩＦチップ１内のピークカウンタ１２とメモリチップ２の実際の電流発生との対応関係を説明する図である。図１０と図１１については、図９の説明中で適宜参照する。

図９は、半導体記憶装置に入力されるコマンドと、ピークコントローラ１３の状態と、ピークコントローラ１３がサーチ中のメモリチップ２（サーチチップ）と、第１ピークカウンタ１２ａおよび第２ピークカウンタ１２ｂの動作と、第１〜第３メモリチップ２ａ〜２ｃの状態、の時間変化を示している。

メモリチップ２の個数は３個であり、ピーク電流の重複が２個まで許容されている場合を説明する。ピークカウンタ１２の個数は２個でもよいし、３個以上でもよい。

第１メモリチップ２ａに対するプログラムを要求するコマンドが入力される（図１０のＳ１１）。ピークコントローラ１３はＳｅａｒｃｈ状態に遷移し、第１〜第３メモリチップ２ａ〜２ｃを順番に巡回する（Ｓ１２）。

次に、第３メモリチップ２ｃに対するプログラムを要求するコマンドが入力される（Ｓ１３）。

第１メモリチップ２ａは、プログラムに関するピークウェイト状態に遷移する（Ｓ１４ａ）。ピークコントローラ１３は、これをサーチにより検出する（Ｓ１４ｂ）。ピークコントローラ１３はその後、使用中のピークカウンタ１２の個数はゼロであることを検知して、Ｇｏ状態に遷移する。ピークコントローラ１３は、第１メモリチップ２ａにＧｏ命令を発行する（Ｓ１４）。第１メモリチップ２ａは、プログラム動作を継続し、ピーク電流を発生する。ＩＦチップ１では、第１ピークカウンタ１２ａが、第１メモリチップ２ａから発生するピーク電流の発生期間（ピーク期間）に対応するカウント値の発生を開始する。

図１１(ａ)の波形Ｐ１は、このピーク期間を示している。ピークコントローラ１３が第１メモリチップ２ａにＧｏ命令を発行すると、ピークカウンタ１２は、波形Ｐ１で示すように、ただちに第１メモリチップ２ａに関するカウント動作を開始する。一方、ピークコントローラ１３が第１メモリチップ２ａにＧｏ命令を発行すると、第１メモリチップ２ａのピークウェイト状態がただちに解除されるが、この解除タイミングから遅延して第１メモリチップ２ａからピーク電流が発生する。

ピークコントローラ１３はその後、Ｇｏ状態からＳｅａｒｃｈ状態へと戻る。

第２メモリチップ２ｂに対するプログラムを要求するコマンドも入力される（Ｓ１５）。第３メモリチップ２ｃは、プログラムに関するピークウェイト状態に遷移する（Ｓ１６ａ）。ピークコントローラ１３は、これをサーチにより検出する（Ｓ１６ｂ）。ピークコントローラ１３は、使用中のピークカウンタ１２の個数は１個であることを検知して、Ｇｏ状態に遷移する。ピークコントローラ１３は、第３メモリチップ２ｃにＧｏ命令を発行する（Ｓ１６）。その結果、第３メモリチップ２ｃは、プログラム動作を継続し、ピーク電流を発生する。ＩＦチップ１では、第２ピークカウンタ１２ｂが、ピーク期間に対応するカウント値の発生を開始する。この様子は、図１１(ａ)の場合と同様である。

第２メモリチップ２ｂは、プログラムに関するピークウェイト状態に遷移する（Ｓ１７ａ）。ピークコントローラ１３は、これをサーチにより検出する（Ｓ１７ｂ）。ピークコントローラ１３はその後、使用中のピークカウンタ１２の個数は２個であることを検知する。ピークカウンタ１２の空きがないため、ピークカウンタ１２はすぐにはＧｏ命令を発行しない。

第１ピークカウンタ１２ａのカウント値の進行が終了すると、ピークコントローラ１３は、使用中のピークカウンタ１２の個数が１個になったことを検知する（Ｓ１７ｃ）。ピークコントローラ１３は第２メモリチップ２ｂにＧｏ命令を発行する（Ｓ１７）。第２メモリチップ２ｂは、プログラム動作を継続し、ピーク電流を発生する。ＩＦチップ１では、第１ピークカウンタ１２ａが、このピーク期間に対応するカウント値の発生を開始する。

図１１(ｂ)の波形Ｐ２、Ｐ２’は、このようなピーク制御によりピーク期間の開始がＰ２からＰ２’に遅れる様子を示しており、波形Ｐ２’が上記の波形Ｐ１に対応している。よって、ピークコントローラ１３が第２メモリチップ２ｂにＧｏ命令を発行すると、ピークカウンタ１２は、波形Ｐ２’で示すように、ただちに第２メモリチップ２ｂに関するカウント動作を開始する。一方、ピークコントローラ１３が第２メモリチップ２ｂにＧｏ命令を発行すると、第２メモリチップ２ｂのピークウェイト状態がただちに解除されるが、この解除タイミングから遅延して第２メモリチップ２ｂからピーク電流が発生する。

なお、ピークカウンタ１２のカウント値は、カウントアップ方式で変化してもカウントダウン方式で変化してもよい。例えば、カウントダウン方式を採用した場合、カウント値がゼロに達すると、ピーク期間が終了したと判定される。

以上のように、本実施形態では、ピーク電流の重複を、ピークコントローラ１３によるサーチと、ピークカウンタ１２のカウントにより抑制する。ピーク電流の重複を抑制することが可能となる。

（第４実施形態）
図１２は、第４実施形態の半導体記憶装置の動作を示すタイミングチャートである。第４実施形態は、第３実施形態の変形例に相当する。

メモリチップ２の個数は３個であり、ピーク電流の重複が２個まで許容されている場合を説明する。ピークカウンタ１２の個数は２個でもよいし、３個以上でもよい。また、本実施形態のＩＦチップ１は、図８で説明した設定データ「Ｃｈｉｐ＿Ｎｕｍｂｅｒ」に対応している。ＩＦチップ１のピークコントローラ１３は、使用可能なピークカウンタ１２の個数を２個以下の制限値に制限することができ、設定データ「Ｃｈｉｐ＿Ｎｕｍｂｅｒ」に関するパラメータ設定コマンドに応じてこの制限値を変更することができる。この制限値は、使用可能なピークカウンタ１２の個数を制限する値である。

図１２のステップＳ２１では、制限値を１個に変更するパラメータ設定コマンドが入力されている。ピークコントローラ１３は、第１ピークカウンタ１２ａを擬似的にカウント中として取り扱う。つまり、使用可能なピークカウンタ１２の個数は１個となるため、ピーク電流の重複は１個まで許容されることになる。

図１２のステップＳ２２では、制限値を２個に戻すパラメータ設定コマンドが入力されている。第１ピークカウンタ１２ａは再び使用可能となる。つまり、使用可能なピークカウンタ１２の個数は２個になるため、ピーク電流の重複は２個まで許容されることになる。

以上のように、本実施形態では、ピーク電流の重複を、ユーザが変更可能な制限値に基づいて抑制する。これにより、ピーク電流の重複の抑制にユーザの意図を反映させることが可能となる。

（第５実施形態）
図１３は、第５実施形態の半導体記憶装置の動作を示すタイミングチャートである。図１４は、第５実施形態の半導体記憶装置の動作を示すシーケンス図であり、図１３の内容に対応している。図１４については、図１３の説明中で適宜参照する。

メモリチップ２の個数は３個であり、ピーク電流の重複が２個まで許容されている場合を説明する。ピークカウンタ１２の個数は２個でもよいし、３個以上でもよい。また、本実施形態のＩＦチップ１は、図８で説明した設定データ「Ｒｅａｄ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」に対応している。設定データ「Ｒｅａｄ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」は、リードのコマンドに応じてメモリチップ２が重複して動作する上限値を設定するデータである。図１３は、図９に示す内容に加え、チップカウンタのカウント値「Ｒｅａｄ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」を示している。カウント値「Ｒｅａｄ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」は、リード中のメモリチップ２の個数を管理する値である。

第１メモリチップ２ａに対するプログラムを要求するコマンドが入力される（図１３のＳ３１）。ピークコントローラ１３はＳｅａｒｃｈ状態に遷移し、第１〜第３メモリチップ２ａ〜２ｃを順番に巡回する。第３メモリチップ２ｃに対するリードを要求するコマンドも入力される（Ｓ３２）。

第１メモリチップ２ａは、プログラムに関するピークウェイト状態に遷移する（Ｓ３３ａ）。ピークコントローラ１３は、これをサーチにより検出する（Ｓ３３ｂ）。このとき、使用中のピークカウンタ１２の個数はゼロであるため、ピークコントローラ１３はＧｏ状態に遷移し、第１メモリチップ２ａにＧｏ命令を発行する（Ｓ３３）。第１メモリチップ２ａは、プログラム動作を継続し、ピーク電流を発生する。ＩＦチップ１では、第１ピークカウンタ１２ａが、ピーク期間に対応するカウント値の発生を開始する。

ここで、本実施形態のＩＦチップ１は、図８で説明した設定データ「Ｐｒｏｇｒａｍ＿Ｅｎａｂｌｅ」「Ｒｅａｄ＿Ｅｎａｂｌｅ」に対応している。本実施形態では、設定データ「Ｐｒｏｇｒａｍ＿Ｅｎａｂｌｅ」の信号がハイ（適用）に設定され、設定データ「Ｒｅａｄ＿Ｅｎａｂｌｅ」の信号がロー（不適用）に設定されている。そのため、各メモリチップ２のステートマシン２２は、図１３に示すように、プログラムによるピーク電流を発生する前にはピークウェイト状態に遷移するが、リードによるピーク電流を発生する前にはピークウェイト状態に遷移しない。よって、第３メモリチップ２ｃは、Ｓ３２に続くＳ３２ａにてリードを開始している。

ピークコントローラ１３はその後、Ｇｏ状態からＳｅａｒｃｈ状態になり、巡回を再開する。ピークコントローラ１３は、第３メモリチップ２ｃがリード中であることをサーチにより検出し（Ｓ３４ａ）、カウント値「Ｒｅａｄ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を０から１に変更する（Ｓ３４）。

第２メモリチップ２ｂに対するリードを要求するコマンドも入力され（Ｓ３５）、第２メモリチップ２ｂは、Ｓ３５に続くＳ３５ａにてリードを開始する。ピークコントローラ１３は、第２メモリチップ２ｂがリード中であることをサーチにより検出し（Ｓ３６ａ）、カウント値「Ｒｅａｄ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を１から２に変更する（Ｓ３６）。

カウント値「Ｒｅａｄ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値は、設定データ「Ｒｅａｄ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」の値『２』に達する。すなわち、リード中のメモリチップ２の個数が上限値に達する。ピークコントローラ１３は、第５実施形態の設定データ「Ｃｈｉｐ＿Ｎｕｍｂｅｒ」を使用して第２ピークカウンタ１２ｂを擬似的にカウント中として取り扱う処理を行う（図１３の「ｄｉｓａｂｌｅ」を参照）。つまり、使用可能なピークカウンタ１２の個数は１個になるため、ピーク電流の重複は１個まで許容されることになる。

第３メモリチップ２ｃのリードが終了すると（Ｓ３７ａ）、ピークコントローラ１３は、第３メモリチップ２ｃがリード中でないことをサーチにより検出する（Ｓ３７ｂ）。ピークコントローラ１３は、カウント値「Ｒｅａｄ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を２から１に変更する（Ｓ３７）。リード中のメモリチップ２の個数は上限値未満になり、上記の擬似処理が解消される。つまり、使用可能なピークカウンタ１２の個数が２個になるため、ピーク電流の重複は２個まで許容されることになる。

第２メモリチップ２ｂのリードが終了すると（Ｓ３８ａ）、ピークコントローラ１３は、第２メモリチップ２ｂがリード中でないことをサーチにより検出する（Ｓ３８ｂ）。ピークコントローラ１３は、カウント値「Ｒｅａｄ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を１から０に変更する（Ｓ３８）。

本実施形態では、リードによるピーク電流は、プログラムによるピーク電流に比べて小さいため、リードによるピーク電流をピークウェイトの対象から除外している。しかしながら、複数のメモリチップ２が重複してリード中になると、リードによるピーク電流の影響を無視できなくなるおそれがある。本実施形態では、リード中のメモリチップ２の個数が上限値に達すると、使用可能なピークカウンタ１２の個数を減らして、この問題に対処している。

この上限値の値は、設定データ「Ｒｅａｄ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」の値を変更するパラメータ設定コマンドにより変更可能である。リード中のメモリチップ２の個数を管理する代わりに、その他のオペレーションを実行中のメモリチップ２の個数を管理するようにしてもよい。管理対象のオペレーションの変更も、パラメータ設定コマンドにより可能とすることが望ましい。

（第６実施形態）
図１５は、第６実施形態の半導体記憶装置の動作を示すタイミングチャートである。図１６は、第６実施形態の半導体記憶装置の動作を示すシーケンス図であり、図１５の内容に対応している。図１６については、図１５の説明中で適宜参照する。

メモリチップ２の個数は３個であり、ピーク電流の重複が２個まで許容されている場合を説明する。ピークカウンタ１２の個数は２個でもよいし、３個以上でもよい。また、本実施形態のＩＦチップ１は、図８に示す設定データ「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」に対応している。設定データ「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」は、Ｂｕｓｙ状態にあるメモリチップ２の個数を制限する基準値である。具体的には、Ｂｕｓｙ状態にあるメモリチップ２の個数がこの基準値に達するまでは、各メモリチップ２のステートマシン２２は、ピーク電流の発生前にピークウェイト状態に遷移せず、ピーク電流をただちに発生する。この基準値は、Ｂｕｓｙ状態にあるメモリチップ２の個数の基準として用いられる値である。

図１５は、図９に示す内容に加え、チップカウンタのカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」と、各メモリチップ２への信号「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」とを示している。

カウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」は、Ｂｕｓｙ状態のメモリチップ２の個数を管理する値である。Ｂｕｓｙ状態の例は、メモリチップ２がプログラム中、リード中、またはイレース中の状態である。例えば、第１メモリチップ２ａがイレース中、第２メモリチップ２ｂがプログラム中となり、これらのメモリチップ２が重複して動作している場合には、このカウント値は２になる。

信号「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」は、ピークウェイト状態への遷移を許可する信号である。この信号がローの場合には、各メモリチップ２のステートマシン２２は、ピーク電流の発生前にピークウェイト状態に遷移せず、ピーク電流をただちに発生する。一方、この信号がハイの場合には、各メモリチップ２のステートマシン２２は、ピーク電流の発生前にピークウェイト状態に遷移することができる。ＩＦチップ１のピークコントローラ１３は「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」モードが有効になった場合に、この信号をローからハイに変更する。

第１メモリチップ２ａに対するイレースを要求するコマンドが入力され（図１５のＳ４１）、第１メモリチップ２ａは、Ｓ４１に続くＳ４１ａにてイレースを開始する。ピークコントローラ１３はＳｅａｒｃｈ状態に遷移し、第１〜第３メモリチップ２ａ〜２ｃの巡回を開始する。ピークコントローラ１３はさらに、第１メモリチップ２ａがイレース中であることを検出し（Ｓ４２ａ）、カウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を０から１に変更する（Ｓ４２）。ここで、第１メモリチップ２ａは、ピーク電流の発生前のピークウェイト状態に遷移せずに、ピーク電流をただちに発生する。

第３メモリチップ２ｃに対するイレースを要求するコマンドも入力され（Ｓ４３）、第３メモリチップ２ｃは、Ｓ４３に続くＳ４３ａにてイレースを開始する。ピークコントローラ１３は、第３メモリチップ２ｃがイレース中であることを検出し（Ｓ４４ａ）、カウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を１から２に変更する（Ｓ４４）。

カウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値は設定データ「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」の値『２』に達する。すなわち、Ｂｕｓｙ状態のメモリチップ２の個数が基準値に達する。ピークコントローラ１３の「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」モードが有効になり、各メモリチップ２への信号「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」がローからハイに変化する（Ｅ１、Ｅ２、Ｅ３）。

第２メモリチップ２ｂに対するプログラムを要求するコマンドも入力され（Ｓ４５）、第２メモリチップ２ｂは、Ｓ４５に続くＳ４５ａにてプログラムを開始する。ピークコントローラ１３は、第２メモリチップ２ｂがプログラム中であることを検出し（Ｓ４６ａ）、カウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を２から３に変更する（Ｓ４６）。

第２メモリチップ２ｂは、ハイに変化した信号Ｅ２に基づいて、プログラムに関するピークウェイト状態に遷移する（Ｓ４７ａ）。ピークコントローラ１３は、これをサーチにより検出してＧｏ状態に遷移する（Ｓ４７ｂ）。ピークコントローラ１３はその後、第２メモリチップ２ｂにＧｏ命令を発行する（Ｓ４７）。第２メモリチップ２ｂは、プログラム動作を継続し、ピーク電流を発生する。ピークコントローラ１３はその後、Ｇｏ状態からＳｅａｒｃｈ状態へと変化する。

第３メモリチップ２ｃは、ハイに変化した信号Ｅ３に基づいて、イレースに関するピークウェイト状態に遷移する（Ｓ４８ａ）。ピークコントローラ１３は、これをサーチにより検出してＧｏ状態に遷移する（Ｓ４８ｂ）。ピークコントローラ１３はその後、第３メモリチップ２ｃにＧｏ命令を発行する（Ｓ４８）。第３メモリチップ２ｃは、イレース動作を継続し、ピーク電流を発生する。

なお、上述した基準値（閾値）の値は、設定データ「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」の値を変更するパラメータ設定コマンドにより変更可能である。

図１７は、第６実施形態の半導体記憶装置の動作を示すフローチャートである。図１７は、図１５におけるＢｕｓｙ状態の検出処理の詳細を示している。

ピークコントローラ１３は、あるメモリチップ２がＢｕｓｙ状態であることを検出した場合、そのメモリチップ２をカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」によりカウント済みであるか否かを判定する（Ｓ５１、Ｓ５２）。カウント済みであれば、このカウント値を維持してＳ５６へ移行する。カウント済みでなければ、このカウント値を１だけインクリメントしてＳ５６へ移行する（Ｓ５３）。

ピークコントローラ１３は、あるメモリチップ２がＢｕｓｙ状態でないことを検出した場合、そのメモリチップ２をカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」によりカウント済みであるか否かを判定する（Ｓ５１、Ｓ５４）。カウント済みであれば、このカウント値を１だけデクリメントしてＳ５６へ移行する（Ｓ５５）。カウント済みでなければ、このカウント値を維持してＳ５６へ移行する。

Ｓ５６では、ピークコントローラ１３は、カウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値が設定データ「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」の値以上であるか否かを判定する（Ｓ５７）。判定結果がＹＥＳの場合には、ピークコントローラ１３の「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」モードが有効（１）になる（Ｓ５８）。判定結果がＮＯの場合には、ピークコントローラ１３の「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」モードが無効（０）になる（Ｓ５９）。

ピークコントローラ１３は、Ｓ５１〜Ｓ５８の処理をすべてのメモリチップ２に対して繰り返し実行する。

第１実施形態と第６実施形態を比較する。第１実施形態の各メモリチップ２は、ピーク電流を発生する前にピークウェイト状態に遷移する。この場合、各メモリチップ２がＧｏ命令を受信するまでの期間が、オーバーヘッドとなってしまう。一方、第６実施形態によれば、ピークウェイト状態への遷移を制限することで、このようなオーバーヘッドを抑制することができ、オペレーション時間を短縮することができる。

（第７実施形態）
図１８は、第７実施形態の半導体記憶装置の構成を示すブロック図である。

本実施形態においては、図１の半導体記憶装置が図１８の半導体記憶装置に置き換えられる。図１８の半導体記憶装置は、図１に示す構成要素に加え、外部アクセスチャネル７と、パッド８とを備えている。外部アクセスチャネル５、７はそれぞれ、第１および第２チャネルの一例である。

外部アクセスチャネル７の構成は、外部アクセスチャネル５と同様である。外部アクセスチャネル７は、外部のホストからのコマンドをパッド８を介して半導体記憶装置に入力するチャネルである。外部アクセスチャネル７は、図２のＴＳＶ電極３６等により構成されている。

このように、本実施形態の半導体記憶装置は、複数の外部アクセスチャネル５、７を備えている。メモリチップ２ａ、２ｃ、・・・２ｎ−１は、外部アクセスチャネル５からの第１コマンドに応じて動作して第１ピーク電流を発生する。一方、メモリチップ２ｂ、２ｄ、・・・２ｎは、外部アクセスチャネル７からの第２コマンドに応じて動作して第２ピーク電流を発生する。そこで、本実施形態のピーク制御は、これらの外部アクセスチャネル５、７ごとに実施する。以下、外部アクセスチャネル５、７をそれぞれ適宜「第１および第２チャネル５、７」と表記する。

上記の説明はメモリチップ数が偶数であることを前提としているが、メモリチップ数が奇数でも同様に説明可能である。どのメモリチップ２を第１チャネル５に接続して、どのメモリチップ２を第２チャネル７に接続するかの規則は、上記の規則以外のものを採用してもよい。

図１９は、第７実施形態の半導体記憶装置の動作を示すタイミングチャートである。図２０は、第７実施形態の半導体記憶装置の動作を示すシーケンス図であり、図１９の内容に対応している。図２０については、図１９の説明中で適宜参照する。

図１９に示すカウント値名や信号名には、第１チャネル５を表す符号ＣＨ１や、第２チャネル７を表す符号ＣＨ２が付されている。例えば、ＣＨ１が付された第１メモリチップ２ａの状態は、第１コマンドに応じて第１メモリチップ２ａが動作する場合のステートマシン２２の状態を示す。ＣＨ２が付されたカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」は、第２コマンドに応じて発生したＢｕｓｙ状態にあるメモリチップ２の個数を示す。サーチチップの欄の数字「４ｂ」は、第２コマンドに応じて発生した第４メモリチップ２ｄの状態がサーチされることを示している。

本実施形態のメモリチップ２の個数Ｎは何個でもよいが、図１９は作図の便宜上、４個のメモリチップ２のみを示している。

第３メモリチップ２ｃに対するリードを要求する第１コマンドが第１チャネル５から入力され（図２０のＳ６１）、第３メモリチップ２ｃは、Ｓ６１に続くＳ６１ａにてリードを開始する。ピークコントローラ１３はＳｅａｒｃｈ状態に遷移し、第１〜第４メモリチップ２ａ〜２ｄの巡回を開始する。ピークコントローラ１３はさらに、第３メモリチップ２ｃが第１コマンドに応じてリード中であることを検出し（Ｓ６２ａ）、ＣＨ１のカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を０から１に変更する（Ｓ６２）。ここで、第３メモリチップ２ｃは、ピーク電流の発生前のピークウェイト状態に遷移せずに、ピーク電流をただちに発生する。

第２メモリチップ２ｂに対するリードを要求する第２コマンドが第２チャネル７から入力され（Ｓ６３）、第２メモリチップ２ｂは、Ｓ６３に続くＳ６３ａにてリードを開始する。ピークコントローラ１３はさらに、第２メモリチップ２ｂが第２コマンドに応じてリード中であることを検出し（Ｓ６４ａ）、ＣＨ２のカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を０から１に変更する（Ｓ６４）。ここで、第２メモリチップ２ｂは、ピーク電流の発生前のピークウェイト状態に遷移せずに、ピーク電流をただちに発生する。

第４メモリチップ２ｄに対するリードを要求する第２コマンドが第２チャネル７から入力され（Ｓ６５）、第４メモリチップ２ｄは、Ｓ６５に続くＳ６５ａにてリードを開始する。ピークコントローラ１３はさらに、第４メモリチップ２ｄが第２コマンドに応じてリード中であることを検出し（Ｓ６６ａ）、ＣＨ２のカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値を１から２に変更する（Ｓ６６）。

ＣＨ２のカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値はＣＨ２の設定データ「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｎｕｍｂｅｒ」の値『２』に達する。すなわち、ＣＨ２のＢｕｓｙ状態のメモリチップ２の個数が基準値に達する。ピークコントローラ１３のＣＨ２の「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」モードが有効になり、ＣＨ２用の各メモリチップ２への信号「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」がローからハイに変化する（Ｓ６７、Ｅ２ｂ、Ｅ４ｂ）。

第４メモリチップ２ｄは、ハイに変化した信号Ｅ４ｂに基づいて、ＣＨ２のリードに関するピークウェイト状態に遷移する（Ｓ６８ａ）。ピークコントローラ１３は、これをサーチにより検出してＧｏ状態に遷移する（Ｓ６８ｂ）。ピークコントローラ１３はその後、第４メモリチップ２ｄにＣＨ２のリードに関するＧｏ命令を発行する（Ｓ６８）。第４メモリチップ２ｄは、リード動作を継続し、ピーク電流を発生する。ピークコントローラ１３はその後、Ｇｏ状態からＳｅａｒｃｈ状態へと変化する。

第４メモリチップ２ｄにてこのリードが終了すると（Ｓ６９ａ）、ピークコントローラ１３は、第４メモリチップ２ｄがリード中でないことをサーチにより検出する（Ｓ６９ｂ）。よって、ＣＨ２のカウント値「Ｂｕｓｙ＿Ｃｈｉｐ＿Ｃｏｕｎｔｅｒ」の値が２から１に変化する（Ｓ６９）。ピークコントローラ１３のＣＨ２の「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」モードが無効になり、ＣＨ２用の各メモリチップ２への信号「Ｐｅａｋ＿Ｗａｉｔ＿Ｅｎａｂｌｅ」がハイからローに変化する（Ｓ６９、Ｅ２ｂ、Ｅ４ｂ）。

以上のように、本実施形態のピーク制御は、第１チャネル５と第２チャネル７とで別々に実施する。よって、本実施形態によれば、チャネルの違いを区別した適切なピーク制御が可能となり、過大なピーク電流を抑制しつつオペレーション時間を短縮することが可能となる。

（第８実施形態）
図２１は、第８実施形態の半導体記憶装置の動作を示すタイミングチャートである。図２２は、第８実施形態の半導体記憶装置の動作を示すシーケンス図であり、図２１の内容に対応している。図２２については、図２１の説明中で適宜参照する。

図２１は、既述の内容に加え、各メモリチップ２から発生する消費電流（ＩＣＣ）の波形と、ＩＦチップ１内や各メモリチップ２内の信号「Ｈｉｇｈ＿Ｓｐｅｅｄ＿Ｍｏｄｅ＿Ｅｎａｂｌｅ」とを示している。

この信号がハイの場合には、ＩＦチップ１のピークコントローラ１３は、電流消費の継続時間（動作時間）を第１時間に制御する第１モード（電流大＆高速モード）にある。第１モードでは、消費電流量が大きくなり、電流消費の継続時間が短くなる。

この信号がローの場合には、ＩＦチップ１のピークコントローラ１３は、電流消費の継続時間を第１時間よりも長い第２時間に制御する第２モード（電流小＆低速モード）にある。第２モードでは、消費電流量が小さくなり、電流消費の継続時間が長くなる。

本実施形態の半導体記憶装置は、例えば次のように動作する。

第２メモリチップ２ｂに対するリードを要求するコマンドが入力される（図２２のＳ７１）。第２メモリチップ２ｂはこのコマンドに応じてリードを開始し（Ｓ７１ａ）、電流消費が発生する（Ｉ２）。第２メモリチップ２ｂはこのコマンドの受信時に第１モードであるため（Ｈ２）、消費電流量は大きくなり、電流消費の継続時間は短くなる。

Ｓ７１の後、ピークコントローラ１３はＳｅａｒｃｈ状態に遷移し、第１〜第３メモリチップ２ａ〜２ｃの巡回を開始する（Ｓ７２）。ピークコントローラ１３は、Ｉｄｌｅ状態からＳｅａｒｃｈ状態に遷移した場合、ピークコントローラ１３のモードを第２モードに変化させ、各メモリチップ２のモードも第２モードに変化させる（Ｈ１、Ｈ２、Ｈ３）。ピークコントローラ１３はその後、半導体記憶装置内に第１モードで動作中のメモリチップ２が１つでも存在することを検出した場合には、ピークコントローラ１３のモードを第２モードに変化させ、各メモリチップ２のモードも第２モードに変化させることとなる。

第１メモリチップ２ａに対するリードを要求するコマンドも入力される（Ｓ７３）。第１メモリチップ２ａはこのコマンドに応じてリードを開始し（Ｓ７３ａ）、電流消費が発生する（Ｉ１）。第１メモリチップ２ａはこのコマンドの受信時に第２モードであるため（Ｈ１）、消費電流量は小さくなり、電流消費の継続時間は長くなる。

第２メモリチップ２ｂのリードが終了すると（Ｓ７４ａ）、ピークコントローラ１３はこれを検出し（Ｓ７４ｂ）、半導体記憶装置内に第１モードで動作中のメモリチップ２が存在しないことを認識することができる。よって、ピークコントローラ１３は、ピークコントローラ１３のモードを第１モードに変化させ、各メモリチップ２のモードも第１モードに変化させる（Ｓ７４、Ｈ１、Ｈ２、Ｈ３）。

第３メモリチップ２ｃに対するリードを要求するコマンドも入力される（Ｓ７５）。第３メモリチップ２ｃはこのコマンドに応じてリードを開始し（Ｓ７５ａ）、電流消費が発生する（Ｉ３）。第３メモリチップ２ｃはこのコマンドの受信時に第１モードであるため（Ｈ３）、消費電流量は大きくなり、電流消費の継続時間は短くなる。ピークコントローラ１３はその後、第３メモリチップ２ｃが第１モードで動作中であることを検出し、ピークコントローラ１３のモードを第２モードに変化させ、各メモリチップ２のモードも第２モードに変化させる。

本実施形態によれば、このようなモード制御により、消費電流の低減とオペレーション時間の短縮とのバランスをとることが可能となる。例えば、リードを要求するコマンドが連続して入力された場合には、１番目のリードは大きな消費電流で高速に行われ、２番目のリードは小さな消費電流で低速に行われる。１番目のリード後に行われるデータ出力の裏で行われる２番目のリードに関しては、データ出力が終了するまでの間にリードを終了させればよいので、２番目のリードの低速性を隠すことができる。

よって、本実施形態によれば、半導体パッケージ内の総電流が許容値を超えないように調整しながら、オペレーションを高速に実行することが可能となる。

（第９実施形態）
図２３は、第９実施形態の半導体記憶装置の動作を示すタイミングチャートである。図２４は、第９実施形態の半導体記憶装置の動作を示すシーケンス図であり、図２３の内容に対応している。図２４については、図２３の説明中で適宜参照する。

図２３は、既述の内容に加え、ＩＦチップ１内のパラメータ「Ｐｒｉｍａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」の値と、パラメータ「Ｓｅｃｏｎｄａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」の値とを示している。前者のパラメータは、優先度が１番目のメモリチップ２の識別情報を格納するパラメータである。後者のパラメータは、優先度が２番目のメモリチップ２の識別情報を格納するパラメータである。また、本実施形態のＩＦチップ１は、図８に示す設定データ「Ｃｈｉｐ＿Ｎｕｍｂｅｒ」に対応しており、値『１』が設定されている。

本実施形態のピークコントローラ１３は、プログラム、リード、およびイレースの優先度の情報を管理している。具体的には、リードの優先度が１番高く、プログラムの優先度が２番目に高く、イレースの優先度が３番目に高く設定されている。図２３に示すパラメータ「Ｐｒｉｍａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」「Ｓｅｃｏｎｄａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」の値は、これらの優先度に基づいて設定される。

本実施形態の半導体記憶装置は、例えば次のように動作する。

第３メモリチップ２ｃが、イレースに関するピークウェイト状態に遷移する（図２４のＳ８１）。ピークコントローラ１３は、これをサーチにより検出する（Ｓ８１ａ）。このとき、ピークカウンタ１２はすべて使用中であり、空きカウンタが存在しないと想定する。よって、ピークコントローラ１３は、第３メモリチップ２ｃを示す数値「３」を、パラメータ「Ｐｒｉｍａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」として設定する（Ｓ８１ｂ）。空きカウンタが発生した際には、複数のピークウェイト状態が存在する場合にも第３メモリチップ２ｃにＧｏ命令が優先的に発行される。

第２メモリチップ２ｂが、リードに関するピークウェイト状態に遷移する（Ｓ８２）。ピークコントローラ１３は、これをサーチにより検出する（Ｓ８２ａ）。このとき、ピークカウンタ１２はすべて使用中であり、空きカウンタが存在しないと想定する。よって、ピークコントローラ１３は、第２メモリチップ２ｂを示す数値「２」を、パラメータ「Ｐｒｉｍａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」「Ｓｅｃｏｎｄａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」の設定対象とする。

ここで、リードの優先度は、イレースの優先度よりも高く設定されている。よって、ピークコントローラ１３は、第２メモリチップ２ｂを示す数値「２」を、パラメータ「Ｐｒｉｍａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」として設定する（Ｓ８２ｂ）。これに伴い、ピークコントローラ１３は、第３メモリチップ２ｃを示す数値「３」を、パラメータ「Ｓｅｃｏｎｄａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」に移動する（Ｓ８２ｃ）。空きカウンタが発生した際には、ピークコントローラ１３は、第２メモリチップ２ｂのリードに対するＧｏ命令を優先的に発行し、その後、第３メモリチップ２ｃのイレースに対するＧｏ命令を発行する。

よって、Ｓ８３ｃの後に空きカウンタが発生した際には、ピークコントローラ１３は、第２メモリチップ２ｂのリードに対するＧｏ命令を発行する（Ｓ８３）。ピークコントローラ１３は、第３メモリチップ２ｃを示す数値「３」を、パラメータ「Ｐｒｉｍａｒｙ＿Ｗａｉｔ＿Ｑｕｅｕｅ」に移動する（Ｓ８３ａ）。

本実施形態では、コマンド入力から短時間で実行する必要があるオペレーションを優先的に実行するという方針が採用されている。具体的には、リードは短時間で実行することが望ましいため、その優先度が最も高く設定されている。これにより、短時間で実行すべきオペレーションの開始が遅れることを抑制することが可能となる。

（第１０実施形態）
図２５と図２７は、第１０実施形態の半導体記憶装置の動作を示すタイミングチャートである。図２６と図２８は、第１０実施形態の半導体記憶装置の動作を示すシーケンス図であり、それぞれ図２５と図２７の内容に対応している。図２６と図２８については、それぞれ図２５と図２７の説明中で適宜参照する。

図２５と図２７は、ピークカウンタ１２に空きが存在しない場合に、別々の方式でこの状況に対処する例を示している。図２５では、このような場合に、ピークカウンタ１２に再び空きが生じたときのサーチで最初にピークウェイト状態が検出されたメモリチップ２にＧｏ命令を発行する。図２７では、このような場合に、ピークカウンタ１２に空きがなくなった後のサーチで最初にピークウェイト状態が検出されたメモリチップ２にＧｏ命令を発行する。

ピークカウンタ１２に空きが存在しない場合の第１の例は、第３実施形態で説明したように、ＩＦチップ１のピークカウンタ１２がすべて使用中の場合である。ピークカウンタ１２に空きが存在しない場合の第２の例は、第４実施形態で説明したように、使用中のピークカウンタ１２の個数が制限値に到達した場合である。図２５と図２７の方式は、第１および第２の例のいずれにも適用可能である。本実施形態のＩＦチップ１は、図８に示す設定データ「Ｃｈｉｐ＿Ｎｕｍｂｅｒ」に対応しており、値『１』が設定されている。

まず、図２５の方式について説明する。

第１メモリチップ２ａが、プログラムに関するピークウェイト状態に遷移する（図２６のＳ９１ａ）。ピークコントローラ１３は、これをサーチにより検出する（Ｓ９１）。よって、第１メモリチップ２ａにＧｏ命令が発行され、第１メモリチップ２ａがピーク電流を発生する。よって、ピークカウンタ１２に空きがなくなる。

ピークコントローラ１３は巡回を継続する。第１メモリチップ２ａのピーク期間中に、第３メモリチップ２ｃがプログラムに関するピークウェイト状態に遷移するが（Ｓ９１ｂ）、ピークコントローラ１３は第３メモリチップ２ｃにＧｏ命令を発行しない。

第１メモリチップ２ａのピーク期間が終了すると（Ｓ９１ｃ）、ピークカウンタ１２に再び空きが生じる。ここで、ピークコントローラ１３は、第１メモリチップ２ａのピーク期間が終了した後に、第２メモリチップ２ｂのピークウェイト状態を最初に検出する（Ｓ９２ａ、Ｓ９２）。よって、第２メモリチップ２ｂにＧｏ命令が発行され、ピーク電流が発生する。よって、ピークカウンタ１２に再び空きがなくなる。

ピークコントローラ１３は巡回を継続する。第２メモリチップ２ｂのピーク期間中に、第３メモリチップ２ｃがピークウェイト状態に維持されているが（Ｓ９２ｂ）、ピークコントローラ１３は第３メモリチップ２ｃにＧｏ命令を発行しない。

第２メモリチップ２ｂのピーク期間が終了すると（Ｓ９２ｃ）、ピークカウンタ１２に再び空きが生じる。ここで、ピークコントローラ１３は、第２メモリチップ２ｂのピーク期間が終了した後に、第１メモリチップ２ａのピークウェイト状態を最初に検出する（Ｓ９３ａ、Ｓ９３）。よって、第１メモリチップ２ａにＧｏ命令が発行され、ピーク電流が発生する。その結果、ピークカウンタ１２に再び空きがなくなる。

次に、図２７の方式について説明する。

第１メモリチップ２ａが、プログラムに関するピークウェイト状態に遷移する（図２８のＳ１０１ａ）、ピークコントローラ１３は、これをサーチにより検出する（Ｓ１０１）。よって、第１メモリチップ２ａにＧｏ命令が発行され、第１メモリチップ２ａがピーク電流を発生する。よって、ピークカウンタ１２に空きがなくなる。

ピークコントローラ１３は巡回を継続する。第１メモリチップ２ａのピーク期間中に、第３メモリチップ２ｃがプログラムに関するピークウェイト状態に遷移するが（Ｓ１０２ａ）、ピークコントローラ１３は第３メモリチップ２ｃにＧｏ命令を発行しない（Ｓ１０２）。しかし、ピークコントローラ１３は、第３メモリチップ２ｃのピークウェイト状態を検出した時点で、巡回を中断し（Ｓ１０２ｂ）、ピークカウンタ１２に空きが生じるのを待つ。

第１メモリチップ２ａのピーク期間が終了すると、ピークカウンタ１２に再び空きが生じる（Ｓ１０３）。そこで、ピークコントローラ１３は、上記の中断を解消し（Ｓ１０３ａ）、第３メモリチップ２ｃにＧｏ命令を発行する（Ｓ１０４）。第３メモリチップ２ｃはピーク電流を発生し、ピークカウンタ１２に再び空きがなくなる。

ピークコントローラ１３は巡回を継続する。第３メモリチップ２ｃのピーク期間中に、第２メモリチップ２ｂがプログラムに関するピークウェイト状態に遷移するが（Ｓ１０５ａ）、ピークコントローラ１３は第２メモリチップ２ｂにＧｏ命令を発行しない（Ｓ１０５）。しかし、ピークコントローラ１３は、第２メモリチップ２ｂのピークウェイト状態を検出した時点で、巡回を中断し（Ｓ１０５ｂ）、ピークカウンタ１２に空きが生じるのを待つ。

第３メモリチップ２ｃのピーク期間が終了すると、ピークカウンタ１２に再び空きが生じる（Ｓ１０６）。そこで、ピークコントローラ１３は、上記の中断を解消し（Ｓ１０６ａ）、第２メモリチップ２ｂにＧｏ命令を発行する（Ｓ１０７）。第２メモリチップ２ｂはピーク電流を発生し、ピークカウンタ１２に再び空きがなくなる。

図２５と図２７の方式を比較する。

図２５の方式は、ピークカウンタ１２に再び空きが生じるまで巡回が継続されるため、第９実施形態の優先度制御と組み合わせて採用することが好ましい。一方で、図２５の第３メモリチップ２ｃのように、オペレーションが長時間進行しない場合もある。

図２７の方式は、ピークカウンタ１２に空きがなくなった後に最初にピークウェイトが検出されたメモリチップ２が優先されるため、オペレーションが長時間進行しない事態は生じにくい。一方で、図２７の方式では巡回の中断が発生するため、中断後に発生したピークウェイト状態に優先度制御が適用されない。

よって、図２５と図２７の方式のいずれかを採用する場合には、これらの利点を考慮に入れて採用方針を決定することが望ましい。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１：ＩＦチップ、２ａ〜２ｎ：第１〜第Ｎメモリチップ、
３：クロックバス、４：データバス、
５：外部アクセスチャネル、６：パッド、
７：外部アクセスチャネル、８：パッド、
１１：コマンドレジスタ、１２ａ〜１２ｍ：第１〜第Ｍピークカウンタ、
１３：ピークコントローラ、２１：コマンドレジスタ、
２２：ステートマシン、２３：ピークコントローラ、
３１：基板、３２：バンプ、３３：ラージバンプ、３４：マイクロバンプ、
３５：再配線層、３６：ＴＳＶ電極、３７：バンプ、４１：メモリセルアレイ、
４２：センスアンプモジュール、４２ａ：セルカウンタ、４３：ロウデコーダ、
４４：入出力回路、４５：レジスタモジュール、４５ａ：ステータスレジスタ、
４５ｂ：アドレスレジスタ、４５ｃ：コマンドレジスタ、
４６：ロジック制御回路、４７：シーケンサ、４７ａ：レジスタ、
４８：レディ／ビジー制御回路、４９：電圧生成回路

Claims (16)

1. コマンドに応じてピーク電流を発生する前に、前記ピーク電流を発生する待ち状態に遷移する第１制御部を備える複数のメモリチップと、
   前記第１制御部の状態をサーチし、前記第１制御部の状態のサーチ結果に基づいて、前記待ち状態に遷移した前記第１制御部に前記待ち状態の解除命令を発行するか否かを制御する第２制御部を備える制御チップと、
   を備える半導体記憶装置。
2. 前記メモリチップは、互いに積層された前記メモリチップ同士を電気的に接続するよう設けられた電極を備え、
   前記第２制御部は、前記第１制御部の状態を前記電極を介してサーチする、請求項１に記載の半導体記憶装置。
3. 前記制御チップは、前記ピーク電流の発生期間に対応するカウント値を発生させる複数のカウンタを備え、
   前記第２制御部は、前記カウンタの前記カウント値に基づいて、前記解除命令の発行を制御する、請求項１または２に記載の半導体記憶装置。
4. 前記第１制御部は、前記待ち状態を適用するコマンドを選択する選択要求を受信し、前記選択要求により選択されたコマンドに応じて前記ピーク電流を発生する前に、前記待ち状態に遷移する、請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記第２制御部は、前記複数のメモリチップから発生する前記ピーク電流の重複を前記カウンタの個数まで許容するように、前記解除命令の発行を制御する、請求項３に記載の半導体記憶装置。
6. 前記第２制御部は、使用可能な前記カウンタの個数を制限する制限値を、前記制限値の変更要求に応じて変更し、
   前記第２制御部は、前記複数のメモリチップから発生する前記ピーク電流の重複を前記制限値まで許容するように、前記解除命令の発行を制御する、請求項３に記載の半導体記憶装置。
7. 前記第２制御部は、所定のコマンドに応じて前記複数のメモリチップが重複して動作する個数が上限値に達した場合には、使用可能な前記カウンタの個数を制限する制限値を変更し、
   前記第２制御部は、前記複数のメモリチップから発生する前記ピーク電流の重複を前記制限値まで許容するように、前記解除命令の発行を制御する、請求項３に記載の半導体記憶装置。
8. 前記第２制御部は、前記上限値の変更要求に応じて前記上限値を変更する、請求項７に記載の半導体記憶装置。
9. 前記第２制御部は、前記第１制御部を前記待ち状態に遷移させるか否かを、重複して動作中の前記メモリチップの個数に基づいて制御する、請求項１から８のいずれか１項に記載の半導体記憶装置。
10. 前記第２制御部は、前記第１制御部を前記待ち状態に遷移させるか否かを、重複して動作中の前記メモリチップの個数と閾値との比較結果に基づいて制御し、
    前記第２制御部は、前記閾値の変更要求に応じて前記閾値を変更する、請求項９に記載の半導体記憶装置。
11. 前記ピーク電流は、第１チャネルからの第１コマンドに応じて発生する第１ピーク電流と、第２チャネルからの第２コマンドに応じて発生する第２ピーク電流とを含み、
    前記第２制御部は、前記第１コマンドに関する前記サーチ結果に基づいて、前記第１コマンドに関する前記解除命令の発行を制御し、前記第２コマンドに関する前記サーチ結果に基づいて、前記第２コマンドに関する前記解除命令の発行を制御する、請求項１から１０のいずれか１項に記載の半導体記憶装置。
12. 前記第２制御部は、電流消費の継続時間を第１時間に制御する第１モードと、電流消費の継続時間を前記第１時間と異なる第２時間に制御する第２モードとを有する、請求項１から１１のいずれか１項に記載の半導体記憶装置。
13. 前記第２制御部は、所定のコマンドに関する前記解除命令の発行を、前記所定のコマンドの優先度に基づいて制御する、請求項１から１２のいずれか１項に記載の半導体記憶装置。
14. 前記第２制御部は、前記ピーク電流の重複が前記カウンタの個数または前記制限値に到達した場合に、前記到達後のサーチで最初に前記待ち状態が検出された前記メモリチップに前記解除命令を発行する、または、前記到達後に前記カウンタが再び使用可能になったときのサーチで最初に前記待ち状態が検出された前記メモリチップに前記解除命令を発行する、請求項５から８のいずれか１項に記載の半導体記憶装置。
15. コマンドに応じてピーク電流を発生する前に第１データを出力する第１制御部を備える複数のメモリチップと、
    前記第１制御部からの前記第１データに応じて第２データを出力するか否かを制御する第２制御部を備える制御チップと、
    を備え、
    前記第１制御部は、前記第２制御部からの前記第２データに応じて前記ピーク電流を発生する、半導体記憶装置。
16. 複数のメモリチップと制御チップとを備える半導体記憶装置の制御方法であって、
    前記メモリチップの第１制御部が、コマンドに応じてピーク電流を発生する前に、前記ピーク電流を発生する待ち状態に遷移し、
    前記制御チップの第２制御部が、前記第１制御部の状態をサーチし、前記第１制御部の状態のサーチ結果に基づいて、前記待ち状態に遷移した前記第１制御部に前記待ち状態の解除命令を発行するか否かを制御する、
    ことを含む半導体記憶装置の制御方法。

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