JP2003331589A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】不揮発性メモリ装置の書換え処理を効率よく低
消費電力で高速化する。 【構成】複数のセクタ１０２、１０４、１０６、１０
８、１１０を有するメモリブロック２２−１〜２２−８
と、該メモリブロックと接続され、書き込みデータを保
持するバッファメモリ２４−１〜２４−８を有し、これ
らと接続されたリードライト回路１０は、外部アドレス
の入力を受けて書き込みデータを書き込むべき上記セク
タを指示し、上記バッファメモリからの書き込みデータ
の読み出し動作、及び読み出された書き込みデータを上
記メモリブロックの該セクタヘの書き換え動作を実施
し、複数の上記メモリブロックに対して、複数の上記メ
モリブロックの１つへ第１の書き換え動作が開始され、
該書き換え動作中の該メモリブロックとは異なる上記メ
モリブロックヘ第２の書き換え動作が開始され、上記第
２の書き換え動作は許容される消費電流を超えない限り
において実行される構成。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリにおけ
る電気的に消去可能なプログラムリードオンリメモリに
係り、特に高速の消去、書込みに好適な不揮発性メモリ
装置に関する。

【０００２】

【従来の技術】

【特許文献１】特開平２-９９１１４号公報。

【０００３】先ず、本発明の基本機能のために従来構成
の不揮発性メモリ装置について説明する。従来の不揮発
性メモリ装置においては、図２のような消去、書込みに
よるデータ書換え方法が用いられている。この図は、上
記特許文献に記載されているものであり、チップ上のＥ
ＥＰＲＯＭセルすなわち不揮発性メモリセルのアレイが
セクタとして構成され、そしてその各々のセクタに含ま
れる全てのセルが同時に消去されることを示している。
すなわち装置は消去のためにチップ間の組み合わせを選
択し、それらを同時に消去する。これにより従来の装置
は、全てのセルが毎回消されるか、または一つのセクタ
が一時に消された過去の装置構成に比べて、より早くか
つ効果的になっている。

【０００４】

【発明が解決しようとする課題】上記従来技術の問題
は、チップ間にわたる複数のセクタを同時に消去するこ
とである。消去もしくは書込みに要する電流は不揮発性
メモリのセルのフローティングゲートへの注入、放出現
象により異なるが、例えばトンネル現象による電流では
セル当たり１０ｎＡ程度であり、同時選択されるセル数
が１Ｋビットでは１０μＡとなる。しかし、消去もしく
は書込み時の高電圧系電源、ＣＭＯＳ論理回路等の駆動
回路を考慮すると数１０ｍＡと大きく、装置全体で複数
のチップが同時消去もしくは書込みを活性化する場合、
相当量の電流になる。このため装置は消費電流増による
ノイズ増加、発熱要因による信頼性上の問題が生じる。
なお、１チップ内の複数セクタの同時駆動は基本的に消
去するセル数が増加することであって１セクタ駆動と大
きな差は無く、複数チップにわたるセクタ駆動に比べて
小電流増加となる程度である。従って、本発明の目的
は、装置全体の消去もしくは書込みにおいて流れる消費
電流を時間的に分散して、不揮発性メモリ装置の消去、
書込み動作、すなわち書換え処理を効率よく低消費電力
で高速化することにある。

【０００５】

【課題を解決するための手段】本発明の一実施形態に従
えば、上記目的は次のようにして解決される。すなわ
ち、例えば図１に示すように、第１のバッファメモリ
（２４-１〜２４-８）は不揮発性メモリの書換え単位で
あるセクタのメモリ容量を有し、メモリブロック（２２
-１〜２２-８）と外部Ｉ／Ｏ信号（３８）間に配置す
る。すなわち第１のバッファメモリのメモリセルとメモ
リブロックの１つのセクタのメモリセルは１対１に対応
し、データは第１のバッファメモリを介して読出しまた
は書込みされる構成とする。加えて不揮発性メモリの消
去、書込みすなわち書換えでは、メモリブロック間での
個々のセクタの活性をセクタ毎に時間的にシフト選択さ
せ、制御できる構成とする。さらに本発明の他の実施形
態によれば、例えば図７に示すように、第１のバッファ
メモリ（２４-１〜２４-８）と外部Ｉ／Ｏ信号（３８）
間に第２のバッファメモリ（３０-１〜３０-８）を配置
する。これにより、例えば一度に２セクタ分のデータが
転送可能になるなど、書込み読み出しの実効的な効率向
上に有効である。なお、上記時間シフト選択の制御は消
去、書込みに要する時間がメモリブロックの個々のセク
タにより異なるため、最小シフト時間は並列に同時選択
され活性化できるメモリブロックの数で求められ、メモ
リ装置（２）の最大許容電流を考慮した値となる。以上
から本発明の不揮発性メモリ装置は消去、書込み、すな
わち書換えの速度が最適制御され高速化できる。本発明
の他の特徴については後述の実施例の説明の中で詳述す
る。

【０００６】本発明の代表的な実施形態（図１）では、
データの書換え、すなわち消去、書込みは第１のバッフ
ァメモリ（２４-１〜２４-８）と対応する個々のメモリ
ブロック（２２-１〜２２-８）の各セクタ間で、該当す
る各セクタを時間シフトしつつ選択し処理される。その
際、メモリ装置（２）は外部アドレスが入力されると現
在の動作モードで外部アドレスに対応するセクタが消去
可能か否かを判断し、可能であれば該当セクタの消去に
入る。もし書換え中のセクタ数が多く、同時並列書換え
が設定したメモリ装置の最大許容電流を超え、書換え不
可能である場合は一時ウェイトして先に処理中のセクタ
完了を待つ。その完了後に該当セクタの書換え動作に移
る。また書込みは該当するセクタの消去に引き続き実施
され、同様に同時並列書換えが可能なメモリブロック数
の範囲で処理されるので、ブロック数の範囲が超過する
場合は、入力されたアドレスの順序に従い、書込みもウ
ェイトする。このように、本発明の不揮発性メモリ装置
ではメモリブロックの各セクタを個々に時間シフト選択
し、消去、書込み制御することにより、消費電流の増加
を抑え、かつトータルの書換え時間を短縮することが可
能になる。一方、本発明の好適な実施形態（図７）で
は、第１のバッファメモリ（２４-１〜２４-８）と第２
のバッファメモリ（３０-１〜３０-８）を設けているの
で、一度に、２セクタ分のデータが転送可能であり、そ
れは所定のセクタに書込みデータを転送しつつできる。
また一方のバッファメモリでは書込みデータを所定セク
タに転送しつつ、書込みの間に他方のバッファメモリで
は読出しデータを読出すこともできる。従って、書換え
時間はメモリブロック（２２-１〜２２-８）間の各セク
タで時間シフト制御しつつ、かつ２つのバッファメモリ
を効率よく制御することで空き時間の有効活用ができ、
さらに高速化することも可能になる。

【０００７】

【発明の実施の形態】以下、図面を参照にして本発明の
実施例を詳細に説明する。図１は本発明の不揮発性メモ
リ装置の消去、書込みの概念を示すためのブロック図で
ある。図において、２２-１〜２２-８の各々は電気的に
書込み可能な不揮発性メモリで構成されるメモリブロッ
ク、２は同不揮発性メモリのメモリブロック２２-１〜
２２-８を主体に構成され、メモリボード、メモリカー
ド、メモリモジュール等の形態で情報を蓄積する不揮発
性のメモリ装置、４はメモリ装置２の各メモリブロック
２２-１〜２２-８に対して、読出し動作もしくは消去、
書込み等の書換え動作を制御する装置制御回路、６はメ
モリ装置２の外部メモリ制御信号であり、例えばマイク
ロコンピュータ等から指示される読出し、書込み制御信
号である。８は同様にメモリ装置２に印加する外部のア
ドレス信号を示す。また、１０は外部アドレス信号８及
び外部メモリ制御信号６を基にメモリブロック２２-１
〜２２-８の内部アドレスを発生させ、かつ読出し、書
換えの制御を行なうリードライト回路、４０は主にメモ
リブロックとそのセクタを選択する内部アドレス記憶用
のアドレスレジスタ、１２はメモリブロック２２-１〜
２２-８の各ブロックを個々に制御するメモリブロック
制御回路、１４は同回路１２の出力であるメモリブロッ
ク制御信号を示す。一方、２４-１〜２４-８の各々は第
１のバッファメモリであり、５１は第１のバッファメモ
リ２４−１〜２４−８からなる第１のメモリバッファ群
であり、データをメモリブロック２２-１〜２２-８に書
込む場合、例えば５１の各第１のバッファメモリ２４-
１〜２４-８は１セクタを５１２バイトとすると４Ｋビ
ットの書込みデータが揃うまで一時保持する。また同バ
ッファメモリはメモリブロックの各セクタへの書換えを
時間的にシフトする際は書込みデータの格納場所とな
る。なお同図の第１のバッファメモリの総容量は３２Ｋ
ビット（８ｘ４Ｋビット）になる。さらに１６は上記第
１のバッファメモリの制御回路、１８は上記第１のバッ
ファメモリの制御信号、５０はメモリブロック２２-１
〜２２-８の集合であるメモリブロック群である。２０
はメモリブロック２２-１〜２２-８に実際に供給する内
部アドレス信号を示す。２６-１〜２６-８は内部Ｉ／Ｏ
バス、２８-１〜２８-８はメモリブロックと第１のバッ
ファメモリ間のデータバス、３８は外部Ｉ／Ｏ信号、さ
らに３６は外部Ｉ／Ｏ信号３８と内部Ｉ／Ｏバス２６-
１〜２６-８を接続するコモンバス制御部である。一
方、４２はメモリ装置を制御するその他の制御回路、ま
た１０２、１０４、１０６、１０８、１１０は本実施例
を説明するために配した消去、書込みを実施するセクタ
の位置を示し、ｔ１〜ｔ３、ｔ９は同セクタが活性する
時間をそれぞれ示すもので、所定の時間もしくはランダ
ムな時間に該当するセクタが活性化することを示してい
る。φ１は第１のバッファメモリ２４-１〜２４-８の制
御信号１８を活性させ、その動作タイミングを決める制
御回路１６の活性化信号である。なお、コモンバス制御
部３６は、第１のバッファメモリ２４-１〜２４-８の出
力を第１のバッファメモリの制御信号１８でトライステ
ート化する場合、内部Ｉ／Ｏバス２６-１〜２６-８を外
部Ｉ／Ｏ信号３８と直接接続して、コモンバス制御部３
６を省略しても良い。

【０００８】次に本実施例の消去、書込みすなわちメモ
リ装置２のデータ書換え動作を説明する。不揮発性メモ
リの書換え動作は指示された該当するセクタのメモリセ
ル内容をまず消去し、その後第１のバッファメモリ２４
-１〜２４-８のデータをメモリセルに書込む順に実施す
る。この書込みはメモリセルのフローティングゲートへ
エレクトロンもしくはホールを注入する現象であるため
高電圧を必要とし、その印加時間は読出し時間に比べて
長時間となる。このため読出し時間と書込み時間は約２
〜３桁の大きな時間的差が生じる。この書換え時間の長
いことがメモリ装置に不揮発性メモリを使う上の一つの
欠点となる。そこで本実施例では、消去完了、書込み完
了の一連の書換え動作をセクタ毎、順次行なう方法もし
くは複数チップの複数セクタをまとめて消去し、次ぎに
書込みを実施する従来方法ではなく、該当するセクタの
消去中にも他のセクタを次々に活性化させる時間シフト
書換え動作を可能とする。

【０００９】図１は消去／書込み動作を該当するメモリ
ブロックの１セクタもしくは数セクタまとめて実施する
様子を示している。またｔ１〜ｔ３、ｔ９は該当するセ
クタの書換え完了後、次のセクタの書換えを実施する時
間経過に即した順序を示している。この書換えを従来方
法で行なうと書換え時間はセクタの書換えアクセス回数
だけ要する。しかし本実施例では、複数個のセクタを所
定時間でシフト選択し、書換えするように機能する。そ
の方法は書換えする複数セクタを予め外部アドレスで転
送すると、リードライト回路はこれらのアドレスに関す
るセクタアドレスをアドレスレジスタ４０に記憶し、各
セクタに対する消去を所定の時間だけシフトしながら実
施する。次いで各セクタを順次書込む。この際、アドレ
ス情報と共に入力されたデータは第１のバッファメモリ
２４-１〜２４-８が一時保持して、メモリブロック２２
-１〜２２-８の消去と書込みのタイミングに合わせて展
開できるようにタイミング調整が図られる。また上記ア
ドレスレジスタ４０では所定のセクタ以外のセクタ選択
を禁止するため、実行中の内部アドレスとこれから実行
するアドレスを記憶するアドレスレジスタを持つ。これ
により、次に実行すべきアドレスを記憶できるので消
去、書込み処理時間が短縮できる。またそのアドレスレ
ジスタに加えて、実行中の内部アドレスとこれから実行
する内部アドレスを区別するフラッグビットを少なくと
も１ビット有する。またそのフラグビットではアドレス
レジスタ４０に内蔵する各セクタのアドレスが書込み中
もしくは消去中であることを知ることもでき、それらに
よってセクタが書換え完了であるか否かを判定できる。
また該当セクタ以外の消去もしくは書込みアクセスを禁
止する信号として使用しても良い。なお、この消去もし
くは書込み状態を知るフラグビットは任意または電源立
ち上げ等により最初はクリアされ、その書込みは、メモ
リブロック２２-１〜２２-８からの消去、書込み終了信
号、またはリードライト回路１０自体が時間管理して、
フラグビットの情報を書き込み制御するように構成して
も良い。

【００１０】具体的な動作は、外部アドレスが入力され
ると現在の動作モードで外部アドレスに対応するセクタ
が消去可能か否かを判断し、可能であれば即該当セクタ
の消去に入る。もし消去中のセクタ数が多く同時並列書
換え（消去、書込み）が設定した装置２の許容消費電流
を超え、不可能である場合は一時ウェイトして先に処理
中のセクタ完了を待つ。その完了後に該当セクタの書換
え動作に入る。また書込みは該当するセクタの消去に引
き続き実施され、同様に同時並列書換えが可能なセクタ
数の範囲で処理されるので、セクタ数の範囲が超過する
場合は、入力されたアドレスの順序に従い、書込みもウ
ェイトする。このように、不揮発性メモリ装置２ではメ
モリブロックの各セクタを個々に時間シフト選択し、消
去、書込み制御されるので、消費電流の増加が抑えられ
書換え時間が短縮される。このようにフラグビットは書
換え動作の管理ビットとして参照、更新される。

【００１１】このような時間シフト選択によるセクタ制
御は、書換えに要する消去もしくは書込み時の電流が、
複数の不揮発性メモリブロックの並列動作時に許容でき
る電流範囲で実施される。すなわち、装置の高速化は並
列書換え動作による速度向上と同時に生じる複数の不揮
発性メモリブロックの最大活性電流を許容できる最適な
並列書換え数で達成される。例えば装置は各メモリブロ
ックの消去、書込みに必要な高電圧系の回路起動、消去
もしくは書込み回路系の充放電、ＣＭＯＳ論理回路の起
動時に流れる電流が大部分を占めるため、そのピーク電
流を避けるようにシフト選択動作を行なうと良い。な
お、消去動作の一部分で大きな電流が流れ、その他では
低レベルの電流となるメモリブロックは、上記書換え方
法によりその大きな電流が流れる期間を回避すること
で、さらに同時に活性できるメモリブロック数を多くで
きる。例えば、メモリブロックのセクタ選択時のピーク
電流１００ｍＡ、定常電流２０ｍＡで装置の許容電流を
２００ｍＡとする。その場合、装置の電流はシフト選択
動作でピーク電流１００ｍＡ、定常電流１００ｍＡとな
るので５個のメモリブロックの消去が上記動作ででき
る。また消去と書込みが同程度の消費電流でない場合、
例えば書込みに大電流が流れる場合は書込みのメモリブ
ロック活性数を抑制防止する制御を行なえばよい。さら
に消去、書込みに要する時間が個々のセクタによりばら
つく場合は、消去、書込みすなわち書換えの時間シフト
処理は複数の不揮発性メモリブロックの活性電流を許容
できる範囲で最適な並列書換え数とその数以下の範囲で
実施される。また最小シフト時間は並列に同時選択され
活性化されるメモリブロックの数で計算され、その値は
装置の最大許容電流を考慮した数値となる。

【００１２】次に上記装置において１メモリブロック毎
の書換速度をもとめる。その条件は消去、書込み動作
で、セクタ単位５１２バイト、１セクタの消去時間１０
ｍｓ、書込み時間５μｓ／バイトとし、第１のバッファ
メモリを８個配置、同バッファメモリの８個全てに対し
て必ず毎回アクセスされたと仮定する。その場合、従来
方法では上記不揮発性メモリの書換えの速度が約１２．
５ｍｓ／５１２バイト（＝１０ｍｓ＋５μｓＸ５１２）
になる。一方、本実施例の時間シフト書換え動作では、
上記ピーク電流を避ける程度に時間シフトした定常電流
状態で消去の並列数を４個許容すると、書換えの速度は
約５ｍｓ／５１２バイト｛＝（１０ｍｓＸ８／４＋５μ
ｓＸ５１２Ｘ８）／８｝となり、従来の約２倍高速化で
きる。さらにバッファメモリが多く配置される装置では
より高速になる。なお、同一のセクタに書込む場合は対
応する第１のバッファメモリにデータが存在する場合が
あるので、消去、書込みの書換え頻度を低減できる効果
もある。一方、消去、書込みを実行するセクタのアドレ
スはアドレスレジスタ４０によって一時保持され、外部
アドレスと非同期で実施できる構成としても良く、また
外部アドレス８の印加タイミングで、外部アドレス８そ
のものを内部アドレス２０として各メモリブロックに印
加しても良い。

【００１３】一方、バッファメモリの他の役割は、外部
アドレスが次々に入力され、同様にデータが入力された
場合でも、アドレスレジスタ４０でのアドレス記憶とバ
ッファメモリ２４-１〜２４-８のデータバッファリング
によって整然と処理でき、書換えは一定速度で実施でき
るよう制御される。なお、上記のようにバッファメモリ
の容量は少なくとも各メモリブロックのセクタに対して
同一容量があれば良いが、書換えのための多くの外部ア
ドレス及びデータを先行的に入力する場合は、アドレス
レジスタとバッファメモリの容量増加とこれらの制御を
考慮すれば良い。なお、不揮発性メモリのメモリセルの
書換えではセクタ毎のメモリセルの書込みと書込み完了
を確認すなわち書込みベリファイするため、セクタと同
一容量のデータラッチ回路が必要であることも考えられ
る。その場合は、データラッチ回路と第１のバッファメ
モリの組合せもしくはデータラッチ回路自体を第１のバ
ッファメモリとしてシフト選択書換えを行っても良い。

【００１４】本実施例による構成では、書換えてないメ
モリブロックのセクタ全てに対して読出しを実施でき、
通常のアドレスアクセスであるバイト毎の読出しに加え
て、バッファメモリに１セクタ分の内容を同時保管して
逐次出力するページアクセスができる。また書換え動作
中は該当する第１のバッファメモリの書込みデータを基
にメモリブロックのセクタを書換えながら、他のメモリ
ブロックのセクタでは読出しするように制御して、書込
み兼読出しをしても良い。この書込み兼読出しの制御で
は、第１のバッファメモリへ書込むセルの読出しデータ
転送が通常のメモリと同様に高速で実施できるので、読
出し時間は従来のように不揮発性メモリの書換え完了の
長い時間を待つことは無い。書換えと読出しが同時並列
実施される場合の電流増加も書換え動作時と同様に、活
性するメモリブロックの数は制御される。なお、第１の
バッファメモリはメモリセルにデータを書込む前もしく
は更新後のデータであればメモリブロックへの書込みも
しくは読出しのキャッシュメモリとして機能することは
言うまでもない。

【００１５】図３に第２の実施例を示す。同図におい
て、図１と同一部分には同一番号を付すことにより説明
を省略する他、記号のＡＤはアドレスおよび書込みデー
タの転送動作期間、Ｅは該当するメモリブロックのセク
タの消去動作期間、Ｗは書込み動作期間をそれぞれ示
す。同図は不揮発性メモリ装置２が書換え時の時間ｔの
経過に対して、メモリブロック２２-１〜２２-８の各メ
モリブロック内の各セクタが消去Ｅ、書込みＷの上記動
作状態に推移するタイムシーケンスを示している。以
下、図１と図３を用いて本発明におけるデータの書換え
タイミングを摸式的に説明する。本実施例では時間ｔ１
においてバッファメモリ２４-１の内容が、該当するメ
モリブロック２２-１のセクタ１０２に対して、まず消
去Ｅ、次いで書込みＷと順に制御される。さらにバッフ
ァメモリ２４-２と対応するメモリブロック２２-２のセ
クタ１０４に対しては時間ｔ２とｔ１の差の期間シフト
し消去Ｅ、書込みＷが開始される。以下、他のメモリブ
ロック２２-３〜２２-８に対しても同様に行われ、書込
みＷは次ぎのセクタと重なること無く実施される。な
お、消去Ｅもしくは書込みＷの時間は各セクタで異な
る。このため、本実施例の具体的な構成では図１で述べ
たアドレスレジスタ４０に付加したフラグビットが各セ
クタ毎の書込み動作の完了で書換えられ、始めて次のセ
クタの書込みＷを開始許可するよう機能する。上記書換
えの処理方法により、書込み時の複数セクタ同時活性に
よる電流集中を分散低減でき、書換え時間が高速化でき
る。

【００１６】図４に第３の実施例を示す。同図におい
て、図１及び図３と同一部分には同一番号を付すことに
より説明を省略する。以下、図４を用いて本発明におけ
るデータの書換えタイミングを説明する。同図ではメモ
リブロック２２-１の所定の時間ｔ１でセクタ消去Ｅを
行い、その消去動作に要する時間だけ遅延して次のメモ
リブロック２２-２のセクタの消去Ｅが開始される。従
って、先に活性したセクタの書込みＷと次のセクタの消
去Ｅが重なる動作となる。また書換えアドレスとデータ
はアドレスレジスタ４０と第１のアドレスバッファに記
憶され、書込みＷの時間が長くなった場合は、図３の実
施例と同様に次ぎのセクタの書込みＷに重ならないよう
制御される。一方、消去Ｅは常に１メモリブロック内の
１セクタもしくは複数セクタが対象であり、本実施例は
メモリブロックの消去Ｅ時の電流が大きく、少なくとも
消去Ｅと書込みＷの並列処理ができ、消去の並列化が困
難な場合に効果がある。上記書換えの方法によって、従
来の書換え方法より高速化できる。

【００１７】図５に第４の実施例を示す。同図におい
て、図１及び図４と同一部分には同一番号を付すことに
より説明を省略する。以下、図５を用いて本発明におけ
るデータの書換えタイミングを説明する。同図はメモリ
装置２において書換え動作が指示されるとメモリブロッ
クの所定のセクタを先ず消去する。この動作は書換えア
ドレスを記憶するアドレスレジスタ４０と第１のバッフ
ァメモリ２４-１〜２４-８に記憶されたデータをアドレ
スレジスタ４０に付加したフラグビットを基に開始し、
アドレスレジスタ４０と第１のバッファメモリのセット
数以内で連続消去可能となる。次いで装置は書込み動作
を実施する。これにより装置内では、消去もしくは書込
み動作が交互に発生する回数を低減し、消去及び書込み
の各動作に必要な各種電源の切替え、すなわち立ち上
げ、立ち下げが消去、書込み毎に一回となる。例えば同
図においては、メモリブロック２２-１を時間ｔ１から
消去し、消去完了後は２２-２、２２-４、２２-８の順
で消去し、そして再度メモリブロック２２-２を選択す
る５つのセクタを対象とする書換えの例である。ここ
で、ｔ５の時間で再選択されたメモリブロック２２-２
を消去するような命令がきたときは、先に時間ｔ２のタ
イミングで消去されている。すなわち消去に関するフラ
グビットをみると消去が完了し、かつ書込みに関するフ
ラグビットをみると書込みがこれからであるのでｔ５の
タイミングではここの消去を飛ばして２２-１に書き込
む。消去命令を受けるセクタはｔ１、ｔ２、ｔ３、ｔ
４、ｔ５の５つになるが、実効的にｔ５は飛ばし、書込
みは４ヵ所に書込めばよい。なお、ｔ５のタイミングで
入力されたデータはメモリブロック２２-２に対応する
第１のバッファメモリ２４-２の内容のみを修正するこ
とになる。次いで、４つのセクタの書込みに移る。この
際はメモリブロック２２-２を図５のように２番目に書
込みしても良いし、メモリブロック２２-２を４番目す
なわち時間的に図５の最後に書込むよう構成しても良
い。以上のタイムシーケンスによって、消去動作では電
源の立ち上げ、立ち下げが１回となり、また書込みも１
回となるので、図３もしくは図４で示したような消去、
書換えの対での動作が繰返し実施される場合に比べて、
書換え時間を短縮できる。また、同一セクタに対するデ
ータ修正は、書込み動作に入る以前であればバッファメ
モリの内容を修正するので容易である。なお、本方法で
は消去時のセクタが重ならない例で示しているが、上記
図３の実施例で示したように消去が複数の不揮発性メモ
リブロックの活性電流を許容できる範囲であれば、それ
らのメモリブロックの活性数以下で実施できることは言
うまでもない。書込みも同様である。なお同一メモリブ
ロックの異なるセクタの連続消去、書込みでは該当メモ
リブロックに対して複数のバッファメモリを要するの
で、メモリブロックと対となる第１のバッファメモリに
加えてアドレスレジスタを複数セット準備すれば良い。

【００１８】図６に第５の実施例を示す。同図におい
て、図１及び図３と同一部分には同一番号を付すことに
より説明を省略する。以下、図１と図６を用いて本発明
におけるデータの書換えタイミングを説明する。同図は
消去Ｅの動作活性時間を分割した場合を示している。同
図は、装置の電流が書込みＷに大となる例であり、従っ
て、その動作は該当セクタが書込み中は、その他のセク
タは消去Ｅもしくは書込みＷを禁止するように機能す
る。すなわち消去動作は、該当するセクタの書込み中、
他のセクタの消去もしくは書込み動作を禁止し、細かく
分割されながらセクタ消去に必要な時間が加算され実施
される。例えばメモリブロック２２-５のセクタに対し
ては消去Ｅ、非活性状態の空き時間、消去Ｅ、空き時
間、消去Ｅと繰返し消去動作が入る。なお、反対に消去
Ｅ時に装置の電流が大となる場合は他のセクタの消去動
作を禁止し、書込みが実施される。本実施例によって、
メモリ装置２の電流が抑制され、かつ装置全体での書換
え時間は高速化できる。

【００１９】図７に第６の実施例を示す。同図におい
て、図１と同一部分には同一番号を付すことにより説明
を省略する他、３０-１〜３０-８は第２のバッファメモ
リ、５３は第２のバッファメモリ３０-１〜３０-８の集
合である第２のバッファメモリ群、３４は第２のバッフ
ァメモリの制御信号、４４は第２のバッファメモリの制
御回路、φ２は第２のバッファメモリ制御回路４４の活
性信号をそれぞれ示す。以下、図７を用いて実施例にお
ける書換え動作を説明する。本実施例の基本的な動作は
図１と同様であり、加えて第２のバッファメモリ３０-
１〜３０-８を付加することで、次の動作が可能にな
る。第１のバッファメモリ２４-１〜２４-８とＩ／Ｏ信
号３８との間の書込みデータ転送では一般に書換え時間
の長さに比べて非常に短く、相当の非活性期間すなわち
未使用の空き時間がある。この空き時間を活用すること
で実効的な書込み、読出しの効率向上が図れる。例え
ば、バッファメモリが２つあるので一度に２セクタ分の
データが転送可能であり、それは所定のセクタに書込み
データを転送しつつできる。また一方のバッファメモリ
では書込みデータを所定セクタに転送しつつ、書込みの
間に他方のバッファメモリでは読出しデータを読出すこ
ともできる。従って、書換え時間はメモリブロック（２
２-１〜２２-８）間の各セクタで時間シフト制御しつ
つ、かつ２つのバッファメモリを効率よく制御すること
で空き時間の有効活用ができ、さらに高速化できる。一
方、書換え時のバッファは主に第１のバッファメモリ２
４-１〜２４-８に対応させ、第２のバッファメモリ３０
-１〜３０-８は読出し専用に利用し、該当セクタの書込
み兼他のメモリブロックのセクタ読出しに活用できる。
読出しのみの動作では２つのバッファメモリに交互にデ
ータを取り込み、交互に読出しすることによって実効的
な読出し時間の短縮を図ることもできる。さらに図４に
示したような続けて同一セクタがアクセスされた場合の
読出し、書換え動作では、バッファメモリを交互に活性
させ読出しデータを第１のバッファメモリに格納し、書
込みデータを第２のバッファメモリに一時的に格納す
る。第１のバッファメモリのデータ読出し後は、第２の
バッファメモリから第１のバッファメモリに書込みデー
タを転送する等でその目的が達成される。なお、内部ア
ドレスを記憶するアドレスレジスタ４０は必要に応じて
増加し、２系統のバッファメモリに対応し制御すれば良
い。また第１と第２のバッファメモリはメモリブロック
に対して並列構成としても良い。この場合は、第１と第
２のバッファメモリの活用方法が対等になるので、メモ
リブロックのセクタに対するバッファメモリの容量が２
倍と考えても良く、また一方を書込みデータ専用に、他
方を読出しデータ専用にと区分したデータ処理にするこ
とができる。以上のように本実施例の構成は書換え動作
に対して第１のバッファメモリと第２のバッファメモリ
を時間的に効率良く制御して、並行動作もしくは一方の
空き時間を活用できるので装置の高速化に寄与する。ま
た読出しと書換えの並行処理では２つのバッファメモリ
を交互に活用して同一セクタに対するデータの衝突を避
ける、またはバッファメモリのデータを更新する等々が
容易になる。なお、第１のバッファメモリはメモリブロ
ックのセクタ書換え時に複数のメモリセルに一度にデー
タを印加することから設けたメモリブロック内のデータ
ラッチ回路を利用しても良い。その場合の出力データ
は、メモリブロック内でデータラッチ回路の書込みデー
タが書換え完了時に保持される場合と、変化する場合が
あるため、変化する書換え方式では、書換え完了後に再
度メモリセルから読出すことになる。一方、第１と第２
のバッファメモリの両者に書込みデータを入れ、第２の
バッファメモリの内容をデータ読出しに使うように制御
しても良い。

【００２０】図８に第７の実施例を示す。同図におい
て、図１と同一部分には同一番号を付すことにより説明
を省略する他、５２は第３のバッファメモリ、５６は第
３のバッファメモリの制御信号、５４は第３のバッファ
メモリの制御回路、φ３は第３のバッファメモリ制御回
路５４の活性信号をそれぞれ示す。本実施例では第１の
バッファメモリ２４-１〜２４-８はそれぞれ対応するメ
モリブロック２２-１〜２２-８に取り込まれたデータラ
ッチ回路として不揮発性のメモリセルの書換え完了まで
のデータを保持する。したがって図８に示すように、第
１のバッファメモリ２４-１〜２４-８はメモリブロック
２２−１〜２２−８とともに同一メモリブロック群５０
に収容される。また本実施例では第３のバッファメモリ
５２が、外部Ｉ／Ｏ信号３８とＩ／Ｏコモンバス２６-
１〜２６-８とのバッファであるとともに、読出し書込
みデータを一時的にストックする。さらにメモリブロッ
クを任意に選択して上記のストックした書込みデータに
より所定のセクタに書換えを行う。本実施例では第１と
第３のバッファメモリは以上のような構成と作用を有す
るのでデータ転送の速度を上げることができる。以下、
図８を用いて本実施例における書換え動作を説明する。
本実施例の基本的な動作は図１と同様であり、上記実施
例で述べた時間シフト選択書換えは個々のメモリブロッ
クの開始アドレスを一時保持するアドレスレジスタ４０
を複数配置し、バッファしたデータを各メモリブロック
のセクタへ次々に切替え転送するよう構成することで達
成される。これは、バッファメモリ５２から各セクタに
対応する第１のバッファメモリ２４-１〜２４-８すなわ
ちデータラッチ回路へのデータ転送がセクタのメモリセ
ル書込み時間より十分速いことによる。すなわち書込み
データの各セクタへのセット時間はセクタで書込み動作
が重ならない場合、データ転送時間は例えば１０μｓ／
セクタ（＝上記Ｉ／Ｏ信号３８からバッファメモリまで
のデータ転送速度２０ｎｓＸ５１２バイト）程度であ
り、書込み時間１０ｍｓ／セクタに比べ十分速い。な
お、この場合は不揮発性メモリに設けられたデータラッ
チ回路が上記したように第１のバッファメモリであり、
メモリセルの書換え完了前までのデータを保持すること
になる。このように本実施例によっても、上記データラ
ッチ回路を第１のバッファメモリとして、また少なくと
も１セクタ分の小容量を第３のバッファメモリ５２とす
る構成によってシフト選択書換え動作が可能になる。

【００２１】以上説明したように本発明によれば、不揮
発性メモリ装置はＩ／Ｏ端子すなわち外部Ｉ／Ｏ信号３
８とメモリブロックのセクタ間にバッファメモリを挿入
し、各セクタの書換えは時間シフト選択で効率良く実施
できるので、高速に情報を記憶することができる。また
バッファメモリはそのデータの読出しもしくは書込み動
作時にキャシュメモリ機能としても働くため、そのバッ
ファメモリにより不揮発性メモリの書換回数を抑制し低
減する効果がある。さらにセクタの書換えを開始するア
ドレスは、制御部のアドレスレジスタに少なくともセク
タのアドレスで記憶し、かつレジスタに付加した書換え
を必要とする「しるし」としてフラグビットを消去、書
込みに応じてそれぞれ書換え更新し、また書込み完了後
はフラグビットを書換え不要と書換えるような構成とし
てもよい。このようにするとフラグビットの判定で書換
え完了の確認ができる。この書換えアドレスの記憶は基
本的に書換え処理の期間一時的に記憶できればよいので
ＤＲＡＭもしくはＳＲＡＭのような揮発性メモリでよ
い。これにより回路構成とリードライト回路の制御が簡
単になる。なお、バッファメモリはＤＲＡＭもしくはＳ
ＲＡＭでもよいが、転送中の電源遮断、また電池レベル
が低下した場合は、外部から書込みデータを再転送する
が、そのセクタの開始アドレスデータ等を上記第１もし
くは第２のバッファメモリの１つを不揮発性メモリもし
くは電池バックアップされた揮発性メモリ等で構成され
るメモリに記憶するのであれば、電源レベル復帰後、セ
ルフで再書込みするよう構成することもできる。さらに
フラグビットを不揮発化して、書込みプロテクト信号に
用いても良い。一方、上記実施例で述べた書換え時の時
間シフト選択の方法はメモリ装置の動作モード選択機能
とともに組入れ、種々選択できるようにしてもよい。

【００２２】なお、本発明は上記実施例に限定されるも
のではない。例えば、装置の外観、形状や情報の記憶方
法は必要に応じて種々変形できる。また消去、書込みの
手順などについても変更でき、その全部もしくは一部を
装置の外部から制御してもよい。その場合は、消去もし
くは書込みを実行中である旨の情報を装置の外部へ出力
することで制御が容易となる。一方、メモリ装置の構成
では実施例で示したＩ／Ｏ信号の数、セクタの数に限定
されるものではなく、またセクタの集合であるメモリブ
ロックに対しても複数セクタの選択時に流れる電流の増
加はメモリブロック間のセクタ選択時に比べ微々たる量
であり、メモリブロック内の複数セクタを時間シフト選
択することも容易なことは言うまでもない。さらにメモ
リブロック内が分割され、分割されたメモリアレイのそ
れぞれがメモリブロックと同様に書換え、読出しが可能
である場合も同様に本発明を適用できる。なお、バッフ
ァメモリの構成は１ポート形メモリに限定することなく
シリアルポートとパラレルポートを有するマルチポート
形メモリであってもよい。その場合、装置はシリアルデ
ータを高速に転送でき、かつ容易に実施できる。

【００２３】一方、上記実施例がセクタ単位で情報を転
送することから、それに対応する形で例えば半導体不揮
発性メモリであるフラッシュメモリのメモリブロックの
ワ−ド線不良もしくはビット線不良を管理して、不良ビ
ットの存在するセクタをマスクしてもよい。これはさら
にメモリ装置内部に電気的書込み可能なリードオンリメ
モリを不良セクタの管理に用いることでリアルタイムで
救済動作可能なセクタ救済回路を有する装置を構築でき
る。これにより、これまで廃棄した部分良品のメモリブ
ロックの使用ができる。この際、セクタ救済回路は不良
セクタと正常なセクタを管理するため読出し、書換えの
アドレスレジスタを含めたセクタ管理テーブルを装置内
に設けることになる。その場合に、各セクタの内部アド
レスを内蔵するセクタ管理テーブルを有して、該セクタ
管理テーブルは、該テーブルによる不良セクタへの消
去、書込み、読出しアクセスが、予備のセクタへのアク
セスとなるよう構成してもよい。また不良セクタはＩ／
Ｏ端子を介して装置外部に出力して外部管理することも
考えられる。

【００２４】さらに本発明は実施例において装置として
メモリブロックの集合体を考慮したが、大容量化された
メモリ装置チップ、例えばメモリブロック、バッファメ
モリ、リードライト回路の装置制御回路等から成るメモ
リ装置において、少なくとも２つを同一半導体基板上に
設ければよい。またはロジックインメモリもしくはウェ
ーハ上に構築するウェーハスケールインテグレーション
等の半導体メモリ、光磁気ディスクのようなセクタ単位
で書換えが行なわれるメモリ装置、もしくはこれらの併
用によるメモリ装置に対しても活用できることは言うま
でもない。すなわち、本発明の骨子を逸脱しない範囲で
種々変形して実施することができる。

【００２５】

【発明の効果】本発明によれば、各セクタの消去、書込
み動作を時間シフト選択で処理する。この処理では同時
に複数のメモリブロックの消去もしくは書込みが重なる
ことも考えられるが、装置の消費電流は、外部のアドレ
ス入力信号及びメモリ制御信号もしくはそれらを入力と
して活性される内部のアドレス、制御信号に抑制され、
またピーク電流を避ける形で時間シフト選択されるため
大電流になることはない。また装置は過大な電流がない
ことから熱の発生を抑制し、低ノイズレベルを維持で
き、信頼性が向上する。なお、情報保持に電源がいらな
いビット単価の安いＤＲＡＭ並みの不揮発性メモリで、
さらに部分的に良品でありながら不良品として従来廃棄
されていた半導体メモリを利用できるため大容量メモリ
装置が低コストでできる。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリ装置の消去、書込みの
概念を示すためのブロック図。

【図２】従来の技術による不揮発性メモリ装置を説明す
るためのブロック図。

【図３】本発明の第２の実施例を説明するためのタイム
シーケンス。

【図４】本発明の第３の実施例を説明するためのタイム
シーケンス。

【図５】本発明の第４の実施例を説明するためのタイム
シーケンス。

【図６】本発明の第５の実施例を説明するためのタイム
シーケンス。

【図７】本発明の第６の実施例を説明するためのブロッ
ク図。

【図８】本発明の第７の実施例を説明するためのブロッ
ク図。

【符号の説明】

２…メモリ装置 ４…装置制御回路 ６…外部メモ
リ制御信号 ８…外部アドレス信号 １０…リード
ライト回路 １２…メモリブロック制御回路 １４…メモ
リブロック制御信号 １６…第１のバッファメモリ制御回路 １８…第１のバ
ッファメモリ制御信号 ２０…内部アドレス信号 ２２-１〜２２-８…
メモリブロック ２４-１〜２４-８…第１のバッファメモリ ２６-１〜２６-８…Ｉ／Ｏコモンバス ２８-１〜２８-８…データバス ３０-１〜３０-８…第２のバッファメモリ ３４…第２のバッファメモリ制御信号 ３６…コモ
ンバス制御部 ３８…外部Ｉ／Ｏ信号 ４２…その
他の制御回路 ４４…第２のバッファメモリ制御回路 ５０…メモ
リブロック群 ５１…第１のバッファメモリ群 ５２…第３
のバッファメモリ ５３…第２のバッファメモリ群 ５４…第３のバッファメモリ制御回路 ５６…第３のバッファメモリ制御信号 １０２、１０４、１０６、１０８、１１０…選択される
セクタ Ｅ…消去動作期間 Ｗ…書込み動作期間 ｔ１〜ｔ９
…セクタ活性時間 ＡＤ…アドレスおよび書込みデータの転送動作期間 φ１…第１のバッファメモリ制御回路の活性信号 φ２…第２のバッファメモリ制御回路の活性信号 φ３…第３のバッファメモリ制御回路の活性信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 正高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B025 AD04 AD08 AE05 AE06

Claims (8)

【特許請求の範囲】
1. 【請求項１】各々が複数のセクタを有する複数の不揮発
   性半導体メモリブロックと、 複数の上記不揮発性半導体メモリブロックと接続され、
   複数の上記不揮発性半導体メモリブロックに書き込まれ
   るべき書き込みデータを保持するバッファメモリと、 複数の上記不揮発性半導体メモリブロック、及び上記バ
   ッファメモリと接続された制御部とを有し、 上記制御部は、外部アドレスの入力を受けて書き込みデ
   ータを書き込むべき複数の上記不揮発性半導体メモリブ
   ロックの上記セクタを指示し、上記バッファメモリから
   の書き込みデータの読み出し動作、及び上記バッファメ
   モリから読み出された書き込みデータを上記不揮発性半
   導体メモリブロックの該セクタヘの書き換え動作を実施
   し、 複数の上記不揮発性半導体メモリブロックに対して、複
   数の上記不揮発性半導体メモリブロックの１つへ第１の
   書き換え動作が開始され、該書き換え動作中の該不揮発
   性半導体メモリブロックとは異なる、複数の上記不揮発
   性半導体メモリブロックの他の上記不揮発性半導体メモ
   リブロックヘ第２の書き換え動作が開始され、 上記第２の書き換え動作は許容される消費電流を超えな
   い限りにおいて実行されることを特徴とする不揮発性メ
   モリ装置。
2. 【請求項２】上記書き換え動作は、上記セクタの情報の
   消去動作及び上記書き込みデータの書き込み動作とを含
   むことを特徴とする請求項１記載の不揮発性メモリ装
   置。
3. 【請求項３】上記制御部は、上記セクタの情報の消去の
   ために任意の時間でシフトされたタイミングで上記セク
   タを選択し、上記セクタの書き込み動作が時間的に互い
   に重ならないように制御することを特徴とする請求項２
   記載の不揮発性メモリ装置。
4. 【請求項４】上記制御部は、上記セクタの情報の消去が
   時間的に互いに重ならないように制御することを特徴と
   する請求項２記載の不揮発性メモリ装置。
5. 【請求項５】上記制御部は、上記外部アドレスに該当す
   る全体の上記セクタの情報の消去動作を行い、続いて上
   記全体の上記セクタヘの書き込み動作を行うように制御
   することを特徴とする請求項２記載の不揮発性メモリ装
   置。
6. 【請求項６】上記制御部は、書き込み動作を行う１つの
   上記不揮発性半導体メモリブロックの任意の上記セクタ
   を選択し、該１つの上記不揮発性半導体メモリブロック
   の他の上記セクタの書き換え動作を禁ずることを特徴と
   する請求項２記載の不揮発性メモリ装置。
7. 【請求項７】複数の不揮発性メモリセルからなる複数の
   セクタを有するメモリブロックと、 上記メモリブロックに記録する情報を一時格納するバッ
   ファメモリと、 上記メモリブロックと上記バッファメモリとの間におけ
   る情報の転送の制御を行うリードライト回路を有し、 上記セクタの任意の１つに対して情報の書き換えを行う
   際には当該セクタの情報を消去し、その後、上記セクタ
   に対して情報の書き込みを行う構成であり、 所定の第１の上記セクタの情報が消去されている期間
   と、上記第１の上記セクタとは異なる第２の上記セクタ
   に対して情報の書き込みが行われている期間が一部重複
   するように制御されることを特徴とする不揮発性メモリ
   装置。
8. 【請求項８】上記メモリブロック内の少なくとも１つの
   上記セクタを単位として、各上記メモリブロックのそれ
   ぞれの上記セクタの活性を時間的にシフトしつつ選択す
   る手段と、その選択した上記セクタに対して情報の書き
   換えのための情報の消去もしくは書き込みをする上記リ
   ードライト回路を有することを特徴とする請求項７記載
   の不揮発性メモリ装置。