JPH02226591A - センスアンプ - Google Patents
センスアンプInfo
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- JPH02226591A JPH02226591A JP1045818A JP4581889A JPH02226591A JP H02226591 A JPH02226591 A JP H02226591A JP 1045818 A JP1045818 A JP 1045818A JP 4581889 A JP4581889 A JP 4581889A JP H02226591 A JPH02226591 A JP H02226591A
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- 230000005669 field effect Effects 0.000 claims description 16
- 230000007257 malfunction Effects 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、絶縁ゲート型電界効果トランジスタ（以下、
ＭＯＳＦＥＴと略す）で構成された半導体回路装置に関
し、特にセンスアンプに関する。
ＭＯＳＦＥＴと略す）で構成された半導体回路装置に関
し、特にセンスアンプに関する。
［従来の技術］
従来、第６図に示すようなセンスアンプ回路がある。こ
の回路は、一端を電源電圧端子ＶＤＤに他端をセンスア
ンプ出力端子６１に接続した負荷素子６０と、ドレイン
をセンスアンプ出力端子６１にゲートを第１の接続点ａ
１にソースをセンスアンプ入力端子６２に接続したＮチ
ャンネルＭＯＳＦＥＴ６３と、人力をセンスアンプ入力
端子６２に出力を第１の接続点ａ１に接続したインバー
タ６４て構成されている。センスアンプ入力端子６２は
第７図に示すようにＮチャンネルＭＯＳＦＥＴＹＯ〜Ｙ
３て構成されたＹセレクタ７０を介してメモリセルアレ
イ７１のデジット線ＤＯ〜Ｄ３に接続されており、デジ
ット線ＤＯ〜Ｄ３と接地電位の間にセルＭＯＯ〜Ｍ３３
が並列に接続され、ＹセレクタＭＯ５ＦＥＴＹＯ〜Ｙ３
のゲートはＹデコーダ７２に接続され、セルＭＯＯ〜Ｍ
３３のゲートはＸデコーダ７３に接続されている。ここ
で、セルＭ００゜ＭＯ２，ＭＯ３，ＭＩＯ，Ｍｌｌ、
Ｍ１２． Ｍ１３． Ｍ２Ｏ，Ｍ２１、 Ｍ３１．
Ｍ３２． Ｍ３３は選択されるとデジット線と接地
電位の間に電流が流れ、セルＭＯＩ、 Ｍ２２゜Ｍ２３
． Ｍ２Ｏは選択されてもデジット線と接地電位の間に
は電流が流れないように設定しである。
の回路は、一端を電源電圧端子ＶＤＤに他端をセンスア
ンプ出力端子６１に接続した負荷素子６０と、ドレイン
をセンスアンプ出力端子６１にゲートを第１の接続点ａ
１にソースをセンスアンプ入力端子６２に接続したＮチ
ャンネルＭＯＳＦＥＴ６３と、人力をセンスアンプ入力
端子６２に出力を第１の接続点ａ１に接続したインバー
タ６４て構成されている。センスアンプ入力端子６２は
第７図に示すようにＮチャンネルＭＯＳＦＥＴＹＯ〜Ｙ
３て構成されたＹセレクタ７０を介してメモリセルアレ
イ７１のデジット線ＤＯ〜Ｄ３に接続されており、デジ
ット線ＤＯ〜Ｄ３と接地電位の間にセルＭＯＯ〜Ｍ３３
が並列に接続され、ＹセレクタＭＯ５ＦＥＴＹＯ〜Ｙ３
のゲートはＹデコーダ７２に接続され、セルＭＯＯ〜Ｍ
３３のゲートはＸデコーダ７３に接続されている。ここ
で、セルＭ００゜ＭＯ２，ＭＯ３，ＭＩＯ，Ｍｌｌ、
Ｍ１２． Ｍ１３． Ｍ２Ｏ，Ｍ２１、 Ｍ３１．
Ｍ３２． Ｍ３３は選択されるとデジット線と接地
電位の間に電流が流れ、セルＭＯＩ、 Ｍ２２゜Ｍ２３
． Ｍ２Ｏは選択されてもデジット線と接地電位の間に
は電流が流れないように設定しである。
この回路の動作は、まずＸデコーダ７３とＹデコーダ７
２によって選択したセルに電流が流れる場合、セルに電
流が流れることによりセンスアンプ入力電圧Ｖ３の電圧
が△Ｖ３だけ下がるとインバータ６４０入出力特性は第
７図に示すようになっているためその電位差△Ｖ３はイ
ンバータ６４で増幅され、第１の接続点ａ１の電圧■１
の電圧変動△■１はインバータ６４のゲインを−にとす
ると、△Ｖ１＝−Ｋ・△ｖ３ となり、Ｎチャンオ、ルＭＯ５ＦＥＴ６３はオンして負
荷素子６０に電流が流れ、センスアンプの出力電圧は低
レベルとなる。一方、選択されたセルに電流が流れない
場合、センスアンプの入力電圧■３は第１の接続点ａ１
の電圧をＶＬ ＭＯＳＦＥＴ６３のソース電圧がＶ３の
時のしきい値をＶＴとすると、 Ｖｌ−Ｖ３＝ＶＴ となる電圧で安定し、ＭＯＳＦＥＴ６３はオフしてセン
スアンプ出力電圧は負荷素子６０でプルアップされて高
レベルとなる。
２によって選択したセルに電流が流れる場合、セルに電
流が流れることによりセンスアンプ入力電圧Ｖ３の電圧
が△Ｖ３だけ下がるとインバータ６４０入出力特性は第
７図に示すようになっているためその電位差△Ｖ３はイ
ンバータ６４で増幅され、第１の接続点ａ１の電圧■１
の電圧変動△■１はインバータ６４のゲインを−にとす
ると、△Ｖ１＝−Ｋ・△ｖ３ となり、Ｎチャンオ、ルＭＯ５ＦＥＴ６３はオンして負
荷素子６０に電流が流れ、センスアンプの出力電圧は低
レベルとなる。一方、選択されたセルに電流が流れない
場合、センスアンプの入力電圧■３は第１の接続点ａ１
の電圧をＶＬ ＭＯＳＦＥＴ６３のソース電圧がＶ３の
時のしきい値をＶＴとすると、 Ｖｌ−Ｖ３＝ＶＴ となる電圧で安定し、ＭＯＳＦＥＴ６３はオフしてセン
スアンプ出力電圧は負荷素子６０でプルアップされて高
レベルとなる。
［発明が解決しようとする問題点］
上述した従来のセンスアンプ回路においては、電源電圧
端子ＶＤＤにノイズがのるとインバータの論理しきい値
電圧が変化し第１の接続点ａ１の電圧が変動して誤動作
を起こすという欠点があった。
端子ＶＤＤにノイズがのるとインバータの論理しきい値
電圧が変化し第１の接続点ａ１の電圧が変動して誤動作
を起こすという欠点があった。
例えば、選択されたセルに電流が流れている状態で第１
０図（ａ）に示すように電源電圧端子にノイズがのって
一時的に電源電圧ＶＤＤが下がりＶＤＤ’となると、イ
ンバータ６４の人出力特性は第９図に示すようになるた
め、第１の接続点の電圧がＶｌからＶｌ’へ下がりオン
しているべきＭＯＳＦＥＴ６３がオフして、センスアン
プの出力端子６１は第１０図（ｂ）に示すように一時的
に高レベルとなってしまう欠点があった。また、選択さ
れたセルに電流が流れていない状態で第１０図（ａ）に
示すように電源電圧端子にノイズかのって一時的に電源
電圧ＶＤＤに上がりＶＤＤ”となると、インバータ６４
０入出力特性は第９図に示すようになるため、第１の接
続点の電圧はｖｌから■１”へ上がり、オフしているべ
きＭＯＳＦＥＴ６３がオンして、センスアンプの出力端
子６１は第１０図（Ｃ）に示すように一時的に低レベル
となってしまう欠点があった。
０図（ａ）に示すように電源電圧端子にノイズがのって
一時的に電源電圧ＶＤＤが下がりＶＤＤ’となると、イ
ンバータ６４の人出力特性は第９図に示すようになるた
め、第１の接続点の電圧がＶｌからＶｌ’へ下がりオン
しているべきＭＯＳＦＥＴ６３がオフして、センスアン
プの出力端子６１は第１０図（ｂ）に示すように一時的
に高レベルとなってしまう欠点があった。また、選択さ
れたセルに電流が流れていない状態で第１０図（ａ）に
示すように電源電圧端子にノイズかのって一時的に電源
電圧ＶＤＤに上がりＶＤＤ”となると、インバータ６４
０入出力特性は第９図に示すようになるため、第１の接
続点の電圧はｖｌから■１”へ上がり、オフしているべ
きＭＯＳＦＥＴ６３がオンして、センスアンプの出力端
子６１は第１０図（Ｃ）に示すように一時的に低レベル
となってしまう欠点があった。
本発明は上記従来の事情に鑑みなされたもので、電源電
圧の一時的な変動によっても誤動作が生じないセンスア
ンプを提供することを目的とする。
圧の一時的な変動によっても誤動作が生じないセンスア
ンプを提供することを目的とする。
［発明の従来技術に対する相違点］
上述した従来のセンスアンプに対し、本発明のセンスア
ンプを構成するインバータの論理しきい値電圧は電源電
圧依存性がないという相違点を有する。
ンプを構成するインバータの論理しきい値電圧は電源電
圧依存性がないという相違点を有する。
［問題点を解決するための手段］
第１の請求項に係る本発明のセンスアンプは、ソースを
電源電圧端子にゲートとドレインを第１の接続点に接続
した一の導電型の第１のＭＯＳＦＥＴと、ソースを第１
の接続点にゲートとドレインを第２の接続点に接続した
第１のＭＯＳＦＥＴと同一導電型の第２のＭＯＳＦＥＴ
と、第２の接続点と接地電位の間に接続した抵抗素子と
、電源電圧端子と第２の接続点の間に接続した容量素子
と、ソースを電源電圧端子にゲートを第２の接続点にド
レインを第３の接続点に接続した第１のＭＯＳＦＥＴと
同一導電型の第３１ニア）ＭＯＳＦＥＴと、ドレインを
第３の接続点にゲートをセンスアンプ入力端子にソース
を接地電位に接続した第１のＭＯＳＦＥＴと逆導電型の
第４のＭＯＳＦＥＴと、トレインをセンスアンプ出力端
子にゲートを第３の接続点にソースをセンスアンプ入力
端子に接続した第１のＭＯＳＦＥＴと逆導電型の第５の
ＭＯＳＦＥＴと、電源電圧端子とセンスアンプ出力端子
の間に接続した負荷素子により構成されていることを特
徴とする。
電源電圧端子にゲートとドレインを第１の接続点に接続
した一の導電型の第１のＭＯＳＦＥＴと、ソースを第１
の接続点にゲートとドレインを第２の接続点に接続した
第１のＭＯＳＦＥＴと同一導電型の第２のＭＯＳＦＥＴ
と、第２の接続点と接地電位の間に接続した抵抗素子と
、電源電圧端子と第２の接続点の間に接続した容量素子
と、ソースを電源電圧端子にゲートを第２の接続点にド
レインを第３の接続点に接続した第１のＭＯＳＦＥＴと
同一導電型の第３１ニア）ＭＯＳＦＥＴと、ドレインを
第３の接続点にゲートをセンスアンプ入力端子にソース
を接地電位に接続した第１のＭＯＳＦＥＴと逆導電型の
第４のＭＯＳＦＥＴと、トレインをセンスアンプ出力端
子にゲートを第３の接続点にソースをセンスアンプ入力
端子に接続した第１のＭＯＳＦＥＴと逆導電型の第５の
ＭＯＳＦＥＴと、電源電圧端子とセンスアンプ出力端子
の間に接続した負荷素子により構成されていることを特
徴とする。
また、第２の請求項に係る本発明のセンスアンプは、前
記抵抗素子の代わりにドレインを前記第２の接続点にゲ
ートを前記電源電圧端子にソースを前記接地電位に接続
した前記第１の絶縁ゲート型電界効果トランジスタと逆
導電型の第６の絶縁ゲート型電界効果トランジスタを用
いることを特徴とする。
記抵抗素子の代わりにドレインを前記第２の接続点にゲ
ートを前記電源電圧端子にソースを前記接地電位に接続
した前記第１の絶縁ゲート型電界効果トランジスタと逆
導電型の第６の絶縁ゲート型電界効果トランジスタを用
いることを特徴とする。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。
本実施例のセンスアンプは、ソースを電源電圧端子ＶＤ
［）にゲートとドレインを第１の接続点ＡＩに接続した
ＰチャンネルＭＯ５ＦＥＴＩと、ソースを第１の接続点
Ａ１にゲートとドレインを第２の接続点Ａ２に接続した
ＰチャンネルＭＯ５ＦＥＴ２と、一端を第２の接続点Ａ
２に他端を接地電位ＧＮＤに接続した抵抗素子Ｒと、一
端を第２の接続点Ａ２に他端を電源電圧端子Ｖ［）Ｄに
接続した容量素子Ｃと、ソースを電源電圧端子■ＯＤに
ゲートを第２の接続点Ａ２にドレインを第３の接続点Ａ
３に接合したＰチャンネルＭＯ３ＦＥＴ３と、ドレイン
を第３の接続点Ａ３にゲートをセンスアンプ入力端子７
にソースを接地電位ＧＮＤに接続したＮチャンネルＭＯ
ＳＦＥＴ４と、ドレインをセンスアンプ出力端子８にゲ
ートを第３の接続点Ａ３にソースをセンスアンプ入力端
子７に接続したＮチャンネルＭＯＳＦＥＴ５と、一端を
電源電圧端子ＶＤＤに他端をセンスアンプ出力端子８に
接続した負荷素子１０によって構成されており、センス
アンプ入力端子７は第７図に示したようにＹセレクタ７
０を介してメモリセルアレイ７１に接続されている。
［）にゲートとドレインを第１の接続点ＡＩに接続した
ＰチャンネルＭＯ５ＦＥＴＩと、ソースを第１の接続点
Ａ１にゲートとドレインを第２の接続点Ａ２に接続した
ＰチャンネルＭＯ５ＦＥＴ２と、一端を第２の接続点Ａ
２に他端を接地電位ＧＮＤに接続した抵抗素子Ｒと、一
端を第２の接続点Ａ２に他端を電源電圧端子Ｖ［）Ｄに
接続した容量素子Ｃと、ソースを電源電圧端子■ＯＤに
ゲートを第２の接続点Ａ２にドレインを第３の接続点Ａ
３に接合したＰチャンネルＭＯ３ＦＥＴ３と、ドレイン
を第３の接続点Ａ３にゲートをセンスアンプ入力端子７
にソースを接地電位ＧＮＤに接続したＮチャンネルＭＯ
ＳＦＥＴ４と、ドレインをセンスアンプ出力端子８にゲ
ートを第３の接続点Ａ３にソースをセンスアンプ入力端
子７に接続したＮチャンネルＭＯＳＦＥＴ５と、一端を
電源電圧端子ＶＤＤに他端をセンスアンプ出力端子８に
接続した負荷素子１０によって構成されており、センス
アンプ入力端子７は第７図に示したようにＹセレクタ７
０を介してメモリセルアレイ７１に接続されている。
ここで、第２の接続点Ａ２の電圧Ｖ２はＭＯＳＦＥＴＩ
、２のしきい値電圧をそれぞれＶＴＰＩ、 ＶＴＰ２
とすると、 Ｖ２＝ＶＤＤ−（ＶＴＰ１＋ＶＴＰ２）であり、第２の
接続点Ａ２は電源電圧ＶＤＤと容量素子Ｃてカップリン
グしているため電源電圧ＶＤＤの変動に追従する。しか
しながら、このように電源電圧ＶＤＤが△ＶＤＤ変動し
ても、ＭＯＳＦＥＴ３（７）ゲートソース間電圧Ｖ Ｇ
Ｓ（３）は、第２の接続点Ａ２の電圧Ｖ２’を用いて、 ＶＧＳ（３）＝ Ｖ２’ −ＶＤＤ’ ＝（ＶＤＤ−△ＶＤＤ−（ＶＴＰ１＋ＶＴＰ２） ）
−（ＶＤＤＤ−△Ｖ ＤＤ） ＝ −（Ｖ ＴＰｌ＋ Ｖ ＴＰ２） であるから電源電圧ＶＤＤの変動に対して影響を受けず
に一定となり、ＭＯＳＦＥＴ３のドレイン電圧■３対ド
レイン・ソース間電流Ｉ ＤＳ（３）特性は第２図に示
すようになる。すなわち、ＭＯＳＦＥＴｌ、 ２．
３． ４及び抵抗素子Ｒ２容量素子Ｃで構成されるイン
バータ回路の、電源電圧ＶＤＤをパラメータとしたとき
の、人力（センスアンプ入力電圧Ｖ４）対出力（第３の
接続点Ａ３）特性は第３図に示すようになり、論理しき
い値電圧は電源電圧依存性のない特性となる。
、２のしきい値電圧をそれぞれＶＴＰＩ、 ＶＴＰ２
とすると、 Ｖ２＝ＶＤＤ−（ＶＴＰ１＋ＶＴＰ２）であり、第２の
接続点Ａ２は電源電圧ＶＤＤと容量素子Ｃてカップリン
グしているため電源電圧ＶＤＤの変動に追従する。しか
しながら、このように電源電圧ＶＤＤが△ＶＤＤ変動し
ても、ＭＯＳＦＥＴ３（７）ゲートソース間電圧Ｖ Ｇ
Ｓ（３）は、第２の接続点Ａ２の電圧Ｖ２’を用いて、 ＶＧＳ（３）＝ Ｖ２’ −ＶＤＤ’ ＝（ＶＤＤ−△ＶＤＤ−（ＶＴＰ１＋ＶＴＰ２） ）
−（ＶＤＤＤ−△Ｖ ＤＤ） ＝ −（Ｖ ＴＰｌ＋ Ｖ ＴＰ２） であるから電源電圧ＶＤＤの変動に対して影響を受けず
に一定となり、ＭＯＳＦＥＴ３のドレイン電圧■３対ド
レイン・ソース間電流Ｉ ＤＳ（３）特性は第２図に示
すようになる。すなわち、ＭＯＳＦＥＴｌ、 ２．
３． ４及び抵抗素子Ｒ２容量素子Ｃで構成されるイン
バータ回路の、電源電圧ＶＤＤをパラメータとしたとき
の、人力（センスアンプ入力電圧Ｖ４）対出力（第３の
接続点Ａ３）特性は第３図に示すようになり、論理しき
い値電圧は電源電圧依存性のない特性となる。
これにより、第４図に示すように電源電圧端子ＶＤＤに
ノイズがのり電源電圧が一時的に変動してもＭＯＳＦＥ
Ｔ３のゲート・ソース間電圧Ｖ ＧＳ（３）が一定とな
り、ＭＯＳＦＥＴ３，２，３．４および抵抗素子Ｒ１容
量素子Ｃで構成したインバータの論理しきい値電圧が一
定となるため、選択されたセルに電流が流れている状態
で電源電圧端子にノイズがのってもＭＯＳＦＥＴ５はオ
ンした状態を保ってセンスアンプの出力端子８は低レベ
ルのままであり、選択されたセルに電流が流れていない
状態で電源電圧端子にノイズがのってもＭＯＳＦＥＴ５
はオフした状態を保ってセンスアンプの出力端子８は高
レベルのままであり、いずれの状態にあってもセンスア
ンプの誤動作を防ぐことができる。
ノイズがのり電源電圧が一時的に変動してもＭＯＳＦＥ
Ｔ３のゲート・ソース間電圧Ｖ ＧＳ（３）が一定とな
り、ＭＯＳＦＥＴ３，２，３．４および抵抗素子Ｒ１容
量素子Ｃで構成したインバータの論理しきい値電圧が一
定となるため、選択されたセルに電流が流れている状態
で電源電圧端子にノイズがのってもＭＯＳＦＥＴ５はオ
ンした状態を保ってセンスアンプの出力端子８は低レベ
ルのままであり、選択されたセルに電流が流れていない
状態で電源電圧端子にノイズがのってもＭＯＳＦＥＴ５
はオフした状態を保ってセンスアンプの出力端子８は高
レベルのままであり、いずれの状態にあってもセンスア
ンプの誤動作を防ぐことができる。
第５図は本発明による第２の実施例を示す回路である。
本実施例のセンスアンプは、第１図に示した第１の実施
例において抵抗素子Ｒの代わりにドレインを第２の接続
点Ａ２にゲートを電源電圧端子ＶＤＤにソースを接地電
位ＧＮＤに接続したＮチャンネルＭＯ５ＦＥＴ６を用い
、他の構成は第１の実施例と同一としたものである。本
実施例では第１実施例と同様の効果が得られる上、抵抗
素子をＮチャンネルＭＯ５ＦＥＴ６に変えたことにより
レイアウト面積を１／２〜１／３程度小さくてきる。
例において抵抗素子Ｒの代わりにドレインを第２の接続
点Ａ２にゲートを電源電圧端子ＶＤＤにソースを接地電
位ＧＮＤに接続したＮチャンネルＭＯ５ＦＥＴ６を用い
、他の構成は第１の実施例と同一としたものである。本
実施例では第１実施例と同様の効果が得られる上、抵抗
素子をＮチャンネルＭＯ５ＦＥＴ６に変えたことにより
レイアウト面積を１／２〜１／３程度小さくてきる。
尚、動作は第１の実施例と同じなので説明は省略する。
上記実施例では、ＭＯＳＦＥＴ３〜３をＰチャンネル型
、ＭＯＳＦＥＴ４．５をＮチャンネル型に設定したが、
これらの関係を逆に設定することも可能である。
、ＭＯＳＦＥＴ４．５をＮチャンネル型に設定したが、
これらの関係を逆に設定することも可能である。
［発明の効果コ
以上説明したように本発明のセンスアンプは、電源電圧
がノイズ等により一時的に変動してもインバータ回路の
論理しきい値電圧を一定となるようにしたため、メモリ
セル内容の読み出し時に誤動作が起こらないようにする
ことができる効果がある。
がノイズ等により一時的に変動してもインバータ回路の
論理しきい値電圧を一定となるようにしたため、メモリ
セル内容の読み出し時に誤動作が起こらないようにする
ことができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
ＭＯＳＦＥＴの特性を示す図、第３図はインバータの特
性を示す図、第４図は第１の実施例のセンスアンプの特
性を示す図、第５図は第２の実施例を示す回路図、第６
図は従来のセンスアンプを示す回路図、第７図は一般的
なメモリの回路図、第８図は従来のセンスアンプの動作
を説明するための図、第９図は従来のインバータの特性
を示す図、第１０図は従来のセンスアンプの特性を示す
図である。 ＡＩ ・・・・・・・・第１の接続点、Ａ２・・・・
・・・・第２の接続点、 Ａ３・・・・・・・・第３の接続点。 特許出願人 日本電気株式会社
ＭＯＳＦＥＴの特性を示す図、第３図はインバータの特
性を示す図、第４図は第１の実施例のセンスアンプの特
性を示す図、第５図は第２の実施例を示す回路図、第６
図は従来のセンスアンプを示す回路図、第７図は一般的
なメモリの回路図、第８図は従来のセンスアンプの動作
を説明するための図、第９図は従来のインバータの特性
を示す図、第１０図は従来のセンスアンプの特性を示す
図である。 ＡＩ ・・・・・・・・第１の接続点、Ａ２・・・・
・・・・第２の接続点、 Ａ３・・・・・・・・第３の接続点。 特許出願人 日本電気株式会社
Claims (2)
- （１）ソースを電源電圧端子にゲートとドレインを第１
の接続点に接続した一の導電型の第１の絶縁ゲート型電
界効果トランジスタと、ソースを前記第１の接続点のゲ
ートとドレインを第２の接続点に接続した前記第１の絶
縁ゲート型電界効果トランジスタと同一導電型の第２の
絶縁ゲート型電界効果トランジスタと、前記第２の接続
点と接地電位の間に接続した抵抗素子と、前記電源電圧
端子と前記第２の接続点の間に接続した容量素子と、ソ
ースを前記電源電圧端子にゲートを前記第２の接続点に
ドレインを第３の接続点に接続した前記第１の絶縁ゲー
ト型電界効果トランジスタと同一導電型の第３の絶縁ゲ
ート型電界効果トランジスタと、ドレインを前記第３の
接続点にゲートをセンスアンプ入力端子にソースを前記
接地電位に接続した前記第１の絶縁ゲート型電界効果形
トランジスタと逆導電型の第４の絶縁ゲート型電界効果
トランジスタと、ドレインをセンスアンプ出力端子にゲ
ートを前記第３の接続点にソースを前記センスアンプ入
力端子に接続した前記第１の絶縁ゲート型電界効果トラ
ンジスタと逆導電型の第５の絶縁ゲート型電界効果トラ
ンジスタと、前記電源電圧端子と前記センスアンプ出力
端子の間に接続した負荷素子とを備えていることを特徴
とするセンスアンプ。 - （２）前記抵抗素子の代わりにドレインを前記第２の接
続点にゲートを前記電源電圧端子にソースを前記接地電
位に接続した前記第１の絶縁ゲート型電界効果トランジ
スタと逆導電型の第６の絶縁ゲート型電界効果トランジ
スタを用いることを特徴とする特許請求の範囲第１項に
記載のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045818A JPH02226591A (ja) | 1989-02-27 | 1989-02-27 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045818A JPH02226591A (ja) | 1989-02-27 | 1989-02-27 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226591A true JPH02226591A (ja) | 1990-09-10 |
Family
ID=12729828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045818A Pending JPH02226591A (ja) | 1989-02-27 | 1989-02-27 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
-
1989
- 1989-02-27 JP JP1045818A patent/JPH02226591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
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