JPS59101095A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS59101095A JPS59101095A JP57209051A JP20905182A JPS59101095A JP S59101095 A JPS59101095 A JP S59101095A JP 57209051 A JP57209051 A JP 57209051A JP 20905182 A JP20905182 A JP 20905182A JP S59101095 A JPS59101095 A JP S59101095A
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- Japan
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- write
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技俯分野〕
この発明はデータ抄込み時に高電圧を印加する不揮発性
記憶素子をメモリセルとして附いた不揮発性半導体メモ
リに関し、特ｆ：複数個のメモリセルに対して同時Ｃニ
データ貞込みを行なう不揮発性半導体メモリに関する。
記憶素子をメモリセルとして附いた不揮発性半導体メモ
リに関し、特ｆ：複数個のメモリセルに対して同時Ｃニ
データ貞込みを行なう不揮発性半導体メモリに関する。
ｆ：Ｊ＋Ｊ１ ｐはメモリセルとしてたとえば浮遊ゲー
ト購造を持っＭＣＪ８ ＦｇＴ ’ｇ用いた不揮発性半
導体メモリの、１ビット分の溝成を示す回路図である。
ト購造を持っＭＣＪ８ ＦｇＴ ’ｇ用いた不揮発性半
導体メモリの、１ビット分の溝成を示す回路図である。
因においてメモリセルであるＭＯ８ＦＥＴ１１のゲート
には行デコーダからの信号Ｘが与えられ、またこのＭ（
Ｊ８ＦｈｉＴＺＺに対し℃直列接続されている列選択用
のＭ（ＪＳＩ”１３Ｔ １２０〕ゲートには列デコー
ダからの信号Ｙが与えられるｏ’した。上記列選択用の
ＭＯ８ＦＥＴ７２の一端はセンスアンプの入力端に接続
されているとともに、上記メモリセル用のＭＯ８Ｌ”Ｅ
ＴＺＺｉ二対してデータ舒込みを行なうデータ潜込制御
回路１３の出力端にも接続され℃いる０ 上配デ一タ書込制御回路Ｉ３は、入力データが論理Ｏレ
ベルの時【二通常の電源゛市１圧Ｖｃ（たとえば＋５Ｖ
）よりも高電圧の書込用電圧Ｖｐ〔たとえば＋２１ｖ〕
を発生１−るためのものでアリ、ディプレッション型の
Ｍ（ＪＳＦ［］Ｔ１４゜１５．１６それぞれを負荷菓子
としかつエンハンスメント型のＭ（Ｊ８ＦＥＴＩ７．１
Ｂ、Ｉ９それぞｋｌｉ駆動素子とする多段継続接続され
た３段のＥ／Ｄ型インバータ２０．２１．２２と。
には行デコーダからの信号Ｘが与えられ、またこのＭ（
Ｊ８ＦｈｉＴＺＺに対し℃直列接続されている列選択用
のＭ（ＪＳＩ”１３Ｔ １２０〕ゲートには列デコー
ダからの信号Ｙが与えられるｏ’した。上記列選択用の
ＭＯ８ＦＥＴ７２の一端はセンスアンプの入力端に接続
されているとともに、上記メモリセル用のＭＯ８Ｌ”Ｅ
ＴＺＺｉ二対してデータ舒込みを行なうデータ潜込制御
回路１３の出力端にも接続され℃いる０ 上配デ一タ書込制御回路Ｉ３は、入力データが論理Ｏレ
ベルの時【二通常の電源゛市１圧Ｖｃ（たとえば＋５Ｖ
）よりも高電圧の書込用電圧Ｖｐ〔たとえば＋２１ｖ〕
を発生１−るためのものでアリ、ディプレッション型の
Ｍ（ＪＳＦ［］Ｔ１４゜１５．１６それぞれを負荷菓子
としかつエンハンスメント型のＭ（Ｊ８ＦＥＴＩ７．１
Ｂ、Ｉ９それぞｋｌｉ駆動素子とする多段継続接続され
た３段のＥ／Ｄ型インバータ２０．２１．２２と。
その一端が上記書込用゛直圧Ｖｐ印加点【二、その他端
が前記列選択用のＭＯ８ＦｕＴＩ２Ｃそれぞれ接続され
、そのゲートに上記ＥＺＤ型インバータ２２の出力信号
が与えられるエンハンスメント型のＭ（Ｊ８Ｆｌ（Ｔ２
Ｊと、上記ＥＺＤ型インバータ２２の出力端と基姑電位
ＶＳ印加点との間に接続され、データ書込みを行なう時
にのみ論理０レベルとなる制御信号ＰＧＭがそのゲート
に与えられるエンハンスメント型のＭＯ８ＦＴｌ！３Ｔ
２４とから構成されている０このような構成（二おいて
、入力データがｔｈｉ理０レベルの時、制御信号ＰＧＭ
が論理０レベルであり、ＭＯＳＦＥＴ、？４がオフして
いれば、３段縦沼続接続されているＥＺＤ型インバータ
の終段のインバータ２２の出力信号はＶｐとなる口する
と、ｖｐがＭＯＳ ｌ”ＥＴ ２３のゲートに与えられ
るので、このＭ（Ｊ８ＦＢＴ ２３がオンする。
が前記列選択用のＭＯ８ＦｕＴＩ２Ｃそれぞれ接続され
、そのゲートに上記ＥＺＤ型インバータ２２の出力信号
が与えられるエンハンスメント型のＭ（Ｊ８Ｆｌ（Ｔ２
Ｊと、上記ＥＺＤ型インバータ２２の出力端と基姑電位
ＶＳ印加点との間に接続され、データ書込みを行なう時
にのみ論理０レベルとなる制御信号ＰＧＭがそのゲート
に与えられるエンハンスメント型のＭＯ８ＦＴｌ！３Ｔ
２４とから構成されている０このような構成（二おいて
、入力データがｔｈｉ理０レベルの時、制御信号ＰＧＭ
が論理０レベルであり、ＭＯＳＦＥＴ、？４がオフして
いれば、３段縦沼続接続されているＥＺＤ型インバータ
の終段のインバータ２２の出力信号はＶｐとなる口する
と、ｖｐがＭＯＳ ｌ”ＥＴ ２３のゲートに与えられ
るので、このＭ（Ｊ８ＦＢＴ ２３がオンする。
そし℃データ書込制御回路Ｉ３からはＶｐよりもＭ（Ｊ
８ＦＥＴ２３のしきい値電圧分だけ低下した電圧が出力
される◎このとき１列選択用の■νＩＵｓＦｇＴｚ２の
ゲート！＝与えられる信号Ｙがｖｐであれば、 コ１７
Ｊ Ｍ （Ｊ Ｓ Ｆ Ｅ’ｌ’ Ｉ ２がオンジ。
８ＦＥＴ２３のしきい値電圧分だけ低下した電圧が出力
される◎このとき１列選択用の■νＩＵｓＦｇＴｚ２の
ゲート！＝与えられる信号Ｙがｖｐであれば、 コ１７
Ｊ Ｍ （Ｊ Ｓ Ｆ Ｅ’ｌ’ Ｉ ２がオンジ。
メモリセル用のＭＯ８ＦＥＴＺＩのドレインにはＶｐに
二近い高′市圧が与えられる。さらＣ二この時５ＭＯ８
ＦｇＴ１１のゲート【：与えられる信号ＸがＶｐであれ
ば、このＭ（ＪＳＦｇＴＺ Ｉのチャネルに−′流が流
れ、これによって発生した電子、正孔対のうちの電子が
浮遊ゲートに注入されてＭＯｉＳＦｈｉＴＺＺのしきい
値が上昇するロ一方、入力データが論理ルベルとｆＬっ
ているとき（二は、ｇ／Ｄ型インバータ２２の出力信号
ハｖ ｓ トｒｘす、ＭＯ８ＦＷＴ、２．７がオフする
ので、この場合にＭＯ８ＦＥＴＺＺのドレインＳ二は高
電圧は与えられない０したがって、上記のような゛電流
は流れず１ＭｕＳＦ’［ｉ：Ｔｚ Ｚのしきい値電圧は
変化せず元のままとなる。すなわち、このようにメモリ
セルにおけるデータはそのしきい値゛電圧の高低の形で
記憶される。
二近い高′市圧が与えられる。さらＣ二この時５ＭＯ８
ＦｇＴ１１のゲート【：与えられる信号ＸがＶｐであれ
ば、このＭ（ＪＳＦｇＴＺ Ｉのチャネルに−′流が流
れ、これによって発生した電子、正孔対のうちの電子が
浮遊ゲートに注入されてＭＯｉＳＦｈｉＴＺＺのしきい
値が上昇するロ一方、入力データが論理ルベルとｆＬっ
ているとき（二は、ｇ／Ｄ型インバータ２２の出力信号
ハｖ ｓ トｒｘす、ＭＯ８ＦＷＴ、２．７がオフする
ので、この場合にＭＯ８ＦＥＴＺＺのドレインＳ二は高
電圧は与えられない０したがって、上記のような゛電流
は流れず１ＭｕＳＦ’［ｉ：Ｔｚ Ｚのしきい値電圧は
変化せず元のままとなる。すなわち、このようにメモリ
セルにおけるデータはそのしきい値゛電圧の高低の形で
記憶される。
ところで、上記のような不揮発性半導体メモリは通常、
複数ビット出力構成（たとえば１ワード８ビツト）がと
られる。
複数ビット出力構成（たとえば１ワード８ビツト）がと
られる。
第２図はｌワードが８ビツトの不揮発性半痕体メモリの
従来の構成を示すブロックあである０図において３１１
〜３１ｓはそれぞれ複数のメモリセルが設けられている
第１ビツト目から第８ビツト目のメモリ火ルアレイであ
るｏまだ。
従来の構成を示すブロックあである０図において３１１
〜３１ｓはそれぞれ複数のメモリセルが設けられている
第１ビツト目から第８ビツト目のメモリ火ルアレイであ
るｏまだ。
３２はこれら各メモリセルアレイ３Ｉｌ〜３１８の行選
択な行なう行デコーダ、３３は同じく列選択を行なう列
デコーダであり、この行デコーダ３２０列デコーダ３３
−二はアドレスデータが与えられる□３４１〜３４８は
上記列デコーダ３３からのデコード出力信号が与えられ
、それぞれ前記ＭＩＪ ８ Ｆ ＥＴ Ｚ ２Ｃ対応す
るＭＯＳＦＥＴが複数設けられている列選択用ゲート回
路であり、これら各列選択用ゲート回路３４゜〜３４Ｂ
には第１ないし第８ビツト目０）入カ、データＤ、〜Ｄ
、それぞれが与えられるデータ葺込制御回路３５．〜３
５８がらの出力信号が与えられるロマだ上記データ悔込
制御回路３５゜〜３６．１”ニーは前記制御信号ｉて１
が並列的に与えられる。
択な行なう行デコーダ、３３は同じく列選択を行なう列
デコーダであり、この行デコーダ３２０列デコーダ３３
−二はアドレスデータが与えられる□３４１〜３４８は
上記列デコーダ３３からのデコード出力信号が与えられ
、それぞれ前記ＭＩＪ ８ Ｆ ＥＴ Ｚ ２Ｃ対応す
るＭＯＳＦＥＴが複数設けられている列選択用ゲート回
路であり、これら各列選択用ゲート回路３４゜〜３４Ｂ
には第１ないし第８ビツト目０）入カ、データＤ、〜Ｄ
、それぞれが与えられるデータ葺込制御回路３５．〜３
５８がらの出力信号が与えられるロマだ上記データ悔込
制御回路３５゜〜３６．１”ニーは前記制御信号ｉて１
が並列的に与えられる。
このようなＦｋｔ成でなるメモリでは、制御信号ＰＧＭ
に同期して、８ビツトのうち複数ビットで同時【ニデー
タの１゛込みが行なわれる。
に同期して、８ビツトのうち複数ビットで同時【ニデー
タの１゛込みが行なわれる。
上記第２図に示すような、複数ビット構成でなる従来の
メモリでは複数ビットで同時Ｃニデータの書込みが行な
われるため、瞬時に極めて大きな書込電流の電流変化が
生じる。すると書込用の高電圧Ｖｐｖ与える電源にノイ
ズ等が乗り。
メモリでは複数ビットで同時Ｃニデータの書込みが行な
われるため、瞬時に極めて大きな書込電流の電流変化が
生じる。すると書込用の高電圧Ｖｐｖ与える電源にノイ
ズ等が乗り。
コノノイズＣ二よって回路が語動作を起こすことがある
。たとえば、ｖｐ電源は、メモリセルでデータの書込み
を行なわない時は行デコーダ３２等で約５ｍＡ程度の電
流しか消費されないが、８ピツトで同時に書き込みが行
なわれる場合には１つのメモリセル（：２〜３ｍＡの電
流が流れるため五二合計で１６〜２４ｍＡもの電流が瞬
時に流れることになるーこのため、電＃（たとえばＶｐ
電源あるいはＶｓ）にノイズが発生し、入力データやア
ドレスデータの判定レベルが変動し、論理レベルが誤ま
って判定され工しよう。最近では、メモリ容量の増大と
ともに全メモリセルへのデータ書込みに要する時間が益
々増加しているために、各メモリセルでのデータ冊込み
時間を短縮するような種々の工夫がなされていて、より
短時間でデータ書込みが行なえるメモリが開発されてい
るβ（例えは、１ビツトが数μ（８）〜数百μ気で書き
込みが可能である）、シこのように、より書込み時間の
短縮がなされたメモリでは、上記電源ノイズ【二よって
誤動作が発生する確率が益々高くなってしまう０すなわ
ち誤動作の時間が短かくても、書き込み時間が短縮され
℃いるためデータが誤まって書込まれてしよう口 〔発明の目的〕 この発明は上記のような事情を考慮してなされたもので
あり、その目的は、複数ビットでデータの書込みを行な
う際に電源ノイズの発生が防止でき、よって書込み時に
誤動作が生じない不揮発性半導体メモリを提供すること
にある。
。たとえば、ｖｐ電源は、メモリセルでデータの書込み
を行なわない時は行デコーダ３２等で約５ｍＡ程度の電
流しか消費されないが、８ピツトで同時に書き込みが行
なわれる場合には１つのメモリセル（：２〜３ｍＡの電
流が流れるため五二合計で１６〜２４ｍＡもの電流が瞬
時に流れることになるーこのため、電＃（たとえばＶｐ
電源あるいはＶｓ）にノイズが発生し、入力データやア
ドレスデータの判定レベルが変動し、論理レベルが誤ま
って判定され工しよう。最近では、メモリ容量の増大と
ともに全メモリセルへのデータ書込みに要する時間が益
々増加しているために、各メモリセルでのデータ冊込み
時間を短縮するような種々の工夫がなされていて、より
短時間でデータ書込みが行なえるメモリが開発されてい
るβ（例えは、１ビツトが数μ（８）〜数百μ気で書き
込みが可能である）、シこのように、より書込み時間の
短縮がなされたメモリでは、上記電源ノイズ【二よって
誤動作が発生する確率が益々高くなってしまう０すなわ
ち誤動作の時間が短かくても、書き込み時間が短縮され
℃いるためデータが誤まって書込まれてしよう口 〔発明の目的〕 この発明は上記のような事情を考慮してなされたもので
あり、その目的は、複数ビットでデータの書込みを行な
う際に電源ノイズの発生が防止でき、よって書込み時に
誤動作が生じない不揮発性半導体メモリを提供すること
にある。
この発明では、データ書込制御回路の動作を制御する制
御信号を信号遅延回路に二よって順次遅延し、遅延ｉＪ
の制御信号３よびこの遅延された各信号を複数のデータ
書込制御回路Ｃ二与えることによって書込開始時刻に差
を持たせ、これ（二よって瞬時の書込′＠電流変化抑制
して電源）施 イズの発生を押え、データ晋込み時Ｃ二府動作が庄じな
い不揮発性半導体メモリが提供されている口 〔発明の実施例〕 以下図面を参照してこの発明の一実施例な説明する◎第
３図はこの発明（二係る不揮発性半得体メモリを、従来
と同様に１ワードが８ビツト構成のものに実施した場合
のブロック図であり。
御信号を信号遅延回路に二よって順次遅延し、遅延ｉＪ
の制御信号３よびこの遅延された各信号を複数のデータ
書込制御回路Ｃ二与えることによって書込開始時刻に差
を持たせ、これ（二よって瞬時の書込′＠電流変化抑制
して電源）施 イズの発生を押え、データ晋込み時Ｃ二府動作が庄じな
い不揮発性半導体メモリが提供されている口 〔発明の実施例〕 以下図面を参照してこの発明の一実施例な説明する◎第
３図はこの発明（二係る不揮発性半得体メモリを、従来
と同様に１ワードが８ビツト構成のものに実施した場合
のブロック図であり。
ｍＪ記第２因中と対応する箇所Ｃ二は同一符号を付して
その説明は省略するＤしたがって、第２図とは異なる箇
所のみを抽出して説明する。第２図回路では、複数のデ
ータ疑込制御回路３５□〜３５畠蚤二対して制御信号Ｐ
ＧＭ化並列的に与えるようにしたが、この実施例回路で
は７個の信号遅延回路３６．〜３６．を多段縦続接Ａ’
ｖ’６ Ｌ 。
その説明は省略するＤしたがって、第２図とは異なる箇
所のみを抽出して説明する。第２図回路では、複数のデ
ータ疑込制御回路３５□〜３５畠蚤二対して制御信号Ｐ
ＧＭ化並列的に与えるようにしたが、この実施例回路で
は７個の信号遅延回路３６．〜３６．を多段縦続接Ａ’
ｖ’６ Ｌ 。
その初段の信号遅延回路３６１に前記制御信号ＰＧＭを
与えて順次遅延された信号ＰＧＭ２〜ＰＧＭ８を得て、
８個のデータ癲：込制御回路３５、〜３５８に信号ＰＧ
Ｍ、ＰＧＭ、ｌ’〜ＰＧＭＢ’１２＜それぞれ与えるよ
うＣしたものである◎このような構成でなる回路におい
て、信号ＰＧＭ、？〜ＰＧＭ８は信号ＰＧＭの立下りに
対してその立下り時刻が順次遅くなっ℃いるため。
与えて順次遅延された信号ＰＧＭ２〜ＰＧＭ８を得て、
８個のデータ癲：込制御回路３５、〜３５８に信号ＰＧ
Ｍ、ＰＧＭ、ｌ’〜ＰＧＭＢ’１２＜それぞれ与えるよ
うＣしたものである◎このような構成でなる回路におい
て、信号ＰＧＭ、？〜ＰＧＭ８は信号ＰＧＭの立下りに
対してその立下り時刻が順次遅くなっ℃いるため。
各データ書込制御回路３５．〜３５８でデータを書込む
場合にその書込み開始時刻に差ができる。このため％複
数ビットで同時Ｃ：前記高電圧Ｖｐから電流が流れ始め
ることがなく、瞬時に極め℃大きな書込電流の電流変化
が生じることがｌい。この結果、Ｖｐ電源あるいはＶＳ
ライすることができる。
場合にその書込み開始時刻に差ができる。このため％複
数ビットで同時Ｃ：前記高電圧Ｖｐから電流が流れ始め
ることがなく、瞬時に極め℃大きな書込電流の電流変化
が生じることがｌい。この結果、Ｖｐ電源あるいはＶＳ
ライすることができる。
第４囚は上記信号遅延回路３６．〜３６７の１段分の構
成を示す回路図である。ここでは信号遅延回路はそのゲ
ート【ニー足のバイアス電圧ｖＡが与えられているディ
プレッション型のＭ（ＪＳ Ｆ Ｅ’ｒで構成されでい
る◎第５−は上記信号遅延回路３６．〜３６丁の１段分
の他の構成を示す回路図であり、信号遅延回路は直列接
続された２個のインバータ４１゜り ４２によって構成され℃いる。この第ｒ図あるいは第５
図に示すような構成の信号遅延回路では信号Ｐ ＧＭＴ
極くわずかな肋−間ずつ、たとえば２００〜５００ｎ８
程度遅延させるように丁ればよいので、信号ＰＧＭを遅
延させたことによるデータ書込みに要する時間の増加は
ほとんど問題とはならない◎ なお、この発明は上記実施例じ限定されるものではなく
種々の変形か可能であることはいうまでもない。たとえ
ば第２図に示す実施例回路は１ワードが８ビツト構成で
ある場合について説明したが、これは何ビットのもので
も実施が可能である。
成を示す回路図である。ここでは信号遅延回路はそのゲ
ート【ニー足のバイアス電圧ｖＡが与えられているディ
プレッション型のＭ（ＪＳ Ｆ Ｅ’ｒで構成されでい
る◎第５−は上記信号遅延回路３６．〜３６丁の１段分
の他の構成を示す回路図であり、信号遅延回路は直列接
続された２個のインバータ４１゜り ４２によって構成され℃いる。この第ｒ図あるいは第５
図に示すような構成の信号遅延回路では信号Ｐ ＧＭＴ
極くわずかな肋−間ずつ、たとえば２００〜５００ｎ８
程度遅延させるように丁ればよいので、信号ＰＧＭを遅
延させたことによるデータ書込みに要する時間の増加は
ほとんど問題とはならない◎ なお、この発明は上記実施例じ限定されるものではなく
種々の変形か可能であることはいうまでもない。たとえ
ば第２図に示す実施例回路は１ワードが８ビツト構成で
ある場合について説明したが、これは何ビットのもので
も実施が可能である。
よ
Ｉた。上記実施例では、信号遅延回路３６１〜３６□を
多段縦続接続したが、これは信号ＰＧＭとデータ書き込
み制御回路３５□の間に遅延回路３６．を信号ＰＧＭと
データＭき込み３５、の間Ｃ二遅延回路３６７を設ける
ようにしかつ遅延回路３６□〜３６．の各々の遅延時間
（＝差を持たせるよう≦二するなどの種々の応用が可能
であろｎ 〔発明の効果〕 以上説明したようにこの発明によれば、メモ９セルへの
データ書込み開始時刻に差な持たせるようにしてデータ
書込み時における瞬時の大きな電流変化の発生を抑制す
るようにしたので、電源ノイズの発生が防止でき、もっ
て書込み時に誤動作が生じない不揮発性半導体メモリを
提供することができろ口したがって、特に最近の書込み
時間がＪ： ｊ）短縮化されたメモリに適用丁ればその
効果は極めて大きい。
多段縦続接続したが、これは信号ＰＧＭとデータ書き込
み制御回路３５□の間に遅延回路３６．を信号ＰＧＭと
データＭき込み３５、の間Ｃ二遅延回路３６７を設ける
ようにしかつ遅延回路３６□〜３６．の各々の遅延時間
（＝差を持たせるよう≦二するなどの種々の応用が可能
であろｎ 〔発明の効果〕 以上説明したようにこの発明によれば、メモ９セルへの
データ書込み開始時刻に差な持たせるようにしてデータ
書込み時における瞬時の大きな電流変化の発生を抑制す
るようにしたので、電源ノイズの発生が防止でき、もっ
て書込み時に誤動作が生じない不揮発性半導体メモリを
提供することができろ口したがって、特に最近の書込み
時間がＪ： ｊ）短縮化されたメモリに適用丁ればその
効果は極めて大きい。
第１図は不揮発性半埠体メモリの１ビット分の構成２示
す回路図、第２図は複数ビット性成でなる従来のメモリ
の構成を示すブロック図。 第３図はこ［７Ｊ発明の一実施例のｑ構成を示すブロッ
ク囚、第４図および第５図はそれぞれ第３図中の一部分
を具体的に示す回路図である。 ３Ｉ・・・メモリセルアレイ、３２・・・行デコーダ。 ３３・・・列デコーダ、３４・・・列選択用ゲート回路
。 ３５・・・データ薔込制細回路、３６・・・信号遅延ｎ
路口 出願人代理人 弁理土鈴 江 武 彦
す回路図、第２図は複数ビット性成でなる従来のメモリ
の構成を示すブロック図。 第３図はこ［７Ｊ発明の一実施例のｑ構成を示すブロッ
ク囚、第４図および第５図はそれぞれ第３図中の一部分
を具体的に示す回路図である。 ３Ｉ・・・メモリセルアレイ、３２・・・行デコーダ。 ３３・・・列デコーダ、３４・・・列選択用ゲート回路
。 ３５・・・データ薔込制細回路、３６・・・信号遅延ｎ
路口 出願人代理人 弁理土鈴 江 武 彦
Claims (1)
- 【特許請求の範囲】 α）不揮発性１ピ憶累子力＼らなる複数のメモリセルと
、アト°レスデータに基づいて同時に複数個の上記メモ
リセルな選択する手段と、上記手段により選択された複
数個のメモリセル【二対し各入力データに応じてデータ
書込みを行なう複数のデータ書込制御手段と、上記複数
のデータ書込制御手段におけるデータ書込動作の１５！
ｉ ’Ｊ８時刻に差を持たせる時刻差発圧手段とを具υ
Ｈ７したことヲ特徴とする不揮発性半導体メモリ。 （２） 前記時刻差発生手段が、削記復数の各データ書
込制御手段のデータ書込動作を制御する制御信号をｊ１
慣次遅延する多段縦続接続された１６号遅延手段から購
成される特許請求の範囲第１項Ｃ記戦の不揮発性半纏体
メモ９゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209051A JPS59101095A (ja) | 1982-11-29 | 1982-11-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209051A JPS59101095A (ja) | 1982-11-29 | 1982-11-29 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59101095A true JPS59101095A (ja) | 1984-06-11 |
Family
ID=16566435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209051A Pending JPS59101095A (ja) | 1982-11-29 | 1982-11-29 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101095A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839868A (en) * | 1986-09-18 | 1989-06-13 | Fujitsu Limited | Semiconductor memory device having sense amplifiers with delayed and stopped drive times |
| US4860258A (en) * | 1986-10-20 | 1989-08-22 | Thomson Semiconducteurs | Electrically programmable non-volatile memory having sequentially deactivated write circuits |
| JP2001222882A (ja) * | 1999-12-20 | 2001-08-17 | Motorola Inc | ピーク・プログラム電流低減装置および方法 |
| JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
-
1982
- 1982-11-29 JP JP57209051A patent/JPS59101095A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839868A (en) * | 1986-09-18 | 1989-06-13 | Fujitsu Limited | Semiconductor memory device having sense amplifiers with delayed and stopped drive times |
| US4860258A (en) * | 1986-10-20 | 1989-08-22 | Thomson Semiconducteurs | Electrically programmable non-volatile memory having sequentially deactivated write circuits |
| JP2001222882A (ja) * | 1999-12-20 | 2001-08-17 | Motorola Inc | ピーク・プログラム電流低減装置および方法 |
| JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
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