KR0164379B1 - 워드라인에 승압회로를 갖는 불 휘발성 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야;

불 휘발성 반도체 메모리의 승압회로

2. 발명이 해결하려고 하는 기술적 과제;

프로그램의 리드시 전원전압에 관계없이 리드 마진을 확보하여 신뢰성을 향상할 수 있는 불 휘발성 반도체 메모리 장치를 제공함에 있다.

3. 발명의 해결방법의 요지;

불 휘발성 반도체 메모리내의 워드라인에 전원전압보다 높은 전압을 인가하기 위해 승압회로를 상요하며, 또한 선택된 셀의 드레쉬홀드 전압이 네가티브값인 온-셀임에도 불구하고 오프-셀로 읽혀지는 것을 방지할 수 있는 수단을 구비한다.

4. 발명의 중요한 용도;

컴퓨터에 사용되는 영구메모리

Description

워드라인에 승압회로를 갖는 불 휘발성 반도체 메모리 장치

제1도는 본 발명이 적용된 낸드 셀 메모리와 각 워드라인에 접속된 패스 트랜지스터를 도시한 것이다.

제2a도는 제1승압회로를 사용한 제1전압 발생기이다.

제2b도는 제2승압회로를 사용한 제2전압 발생기이다.

제3도는 제1, 2전압발생기와 기준 전압발생기를 갖는 비교회로의 실시예이다.

제4도는 리드시 비선택된 셀의 게이트 전압에 대해 선택된 셀의 전류값 변화 비교도이다.

제5도는 본 발명의 실시예에 대한 타이밍도이다.

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로, 특히 워드라인에 승압 회로를 갖는 불 휘발성 반도체 메모리 장치에 관한 것이다.

최근 낸드 플래쉬 메모리는 프로그램과 소거가 전기적으로 용이한 메모리로서 많은 발전을 거듭해서 점차 고용량, 고집적화하고 있는 추세이며, 시스템 전원 전압의 감소 추세에 따른 낮은 전압에서의 동작 기술 확보가 시급하게 되었다. 여기서 전원 전압이 5볼트(이하 V)에서 3.3V이하로 감소하면서, 한 스트링의 셀 16개가 직렬로 연결된 낸드 셀 구조(낸드 셀 구조는 1988년에 발행된 IEDM, 페이지 412 내지 415에서 제목 New Device Techonology for 5v-only 4Mb EEPORM with NAND Structure Cell하에 개시되어 있다.)에서 비선택된 15개의 셀은 모두 오프-셀이고, 선택된 임의의 셀 하나만이 온-셀인 최악의 조건을 설정하여, 비선택된 셀의 게이트에 인가되는 전압을 변화시키면서 선택된 셀의 전류를 살펴보면, 비선택된 셀의 게이트에 인가되는 전압이 낮아질수록 선택된 셀의 셀 전류는 제4도에서 보는바와 같이 크게 감소함을 알 수 있다. 상기 제4도에서 알수 있듯이 게이트 전압이 5V인 A점보다 1V감소된 B점의 선택된 셀 전류는 상기 A점에서 비해 18% 감소하였고, 게이트 전압이 4V인 상기 B점보다 1V감소된 C점의 선택된 셀 전류는 B점에 비해 28%가 감소되어 게이트 전압이 5V일때 보다 41%정도 감소하게 되어 전원 전압이 3V일때 온-셀을 제대로 읽어 내려면 전원 전압이 5V일때 보다 센싱 타임을 늘려야 한다. 또한 비 선택된 오프-셀들이 충분히 패스 트랜지스터의 역할을 수행하기 위해서는 비선택된 오프-셀의 프로그램 드레쉬 홀드 전압(이하 프로그램 Vt)은 선택된 셀의 게이트에 인가되는 전압보다 최소 1V정도 작아야 한다. 그러나 종래의 기술로는 게이트 전압이 감소할 경우 프로그램 Vt의 산포를 더 줄여야 하고, 이를 위해서는 프로그램 도중의 검증을 세분화 시켜야 하므로, 이것으로 인해 검증-오버헤드(Verify overhead)가 증대되어 전체적인 프로그램 시간이 길어지게 된다. 특히 셀의 상태를 판별하는 낸드 메모리에서 리드 동작은 2개의 선택 트랜지스터와 여러개의 셀이 직렬로 연결된 스트링 단위로 이루어지는데, 이때 상기 스트링내에서 선택된 셀의 게이트전극에 연결된 워드라인에는 0V를 인가하고, 비선택된 셀의 모든 게이트 전극에 연결된 워드라인들과 2개의 스트링 선택 트랜지스터의 게이트 전극에는 전원전압(이하 VCC)을 인가하여, 비선택된 셀들은 모두 ON상태로 한후 선택된 셀의 ON/OFF상태를 판독한다. 그런데 리드시 비선택된 셀의 Vt가 +값인 온-셀일 경우와 비선택된 셀의 게이트에 인가되는 전압이 오프-셀 Vt보다 충분히 크지 않을 경우가 복합되면 채널 저항이 증가되고 전류 경로를 차단시킴으로써 선택된 셀의 Vt가 -값인 온-셀임에도 불구하고 오프-셀로 읽혀질 수 있으며, 또한 직렬로 연결된 비선택 트랜지스터의 턴-온 저항증가로 낮은 VCC에서는 리드 마진(Read margin)의 확보가 어렵다는 문제점이 있다.

따라서 본 발명의 목적은 리드 마진을 확보할 수 있는 불 휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 낸드 플래쉬 메모리에서 전원전압이 낮아지더라도 리드시 비선택된 셀의 게이트에 전원전압보다 높은 일정 전압을 인가하여, 센싱하기에 충분한 셀 전류를 확보하고 비선택된 오프-셀들이 충분히 패스 트랜지스터 역할을 수행할 수 있는 불 휘발성 반도체 메모리 장치를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 불 휘발성 반도체 메모리내의 워드라인에 전원전압보다 높은 전압을 인가하기 위해 승압회로를 사용하며, 또한 선택된 셀의 드레쉬홀드 전압이 네가티브값인 온-셀임에도 불구하고 오프-셀로 읽혀지는 것을 방지할 수 있는 수단을 가짐을 특징으로 한다.

본 발명의 개괄적인 이해를 위해 첨부된 도면들을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 본 명세서에서 사용되는 트랜지스터란 모오스 트랜지스터를 나타낸다.

제1도는 본 발명이 적용된 낸드 셀 메모리와 각 워드라인에 접속된 패스 트랜지스터를 도시한 것이다.

제1도를 참조하면, 각각의 유닐은 제1선택 트랜지스터 ST1의 소오스와 제2선택 트랜지스터의 ST2의 드레인 사이에 드레인-소오스 채널들이 직렬로 접속된 메모리 트랜지스터들 M1∼Mn로 구성되어 있다.

상기 제1 및 제2선택 트랜지스터들 ST1, ST2의 게이트들과 상기 메모리 트랜지스터들 M1∼Mn의 제어 게이트들은 비트라인에 수직한 제1 및 제2선택라인들 SL1, SL2와 워드라인들 WL1∼WLn에 각각 접속되어 있다. 그러므로 상기 메모리 트랜지스터들 M1∼Mn은 상기 워드라인들 WL1∼WLn과 상기비트라인의 교차점에 각각 위치한다. 상기 제1선택 트랜지스터 ST1의 드레인은 비트라인(BL)에 접속되고, 상기 제2선택 트랜지스터 ST2의 소오스는 제2선택라인 SL2에 접속되어 있다. 상기 워드라인들 WL1∼WLn은 각각 스위치 트랜지스터들 S1∼Sn을 통하여 컨트롤 단자들 CG1∼CGn에 연결 접속되어 있다. 상기 제1선택라인 SL1은 스위칭 트랜지스터 QS1을 통하여 제어단자 SS에 접속되어 있다. 제2선택라인 SL2은 제어단자 SS에 직접적으로 연결되어 있다. 상기 트랜지스터 QS1, S1∼Sn은 컨트롤 라인 CL에 접속되어 있다. 디코더 회로(300)는 단자들 CG1∼CGn과 SS1, SS2의 워드라인들 WL1∼WLn과 제1 및 제2선택라인들 SL1, SL2에 접속되어 있다.

제2a도에 고전압 발생회로를 이용한 제1전압 발생기가 도시되어 있다.

고전압 발생회로를 사용한 제1승압기(400)에서 발생시킨 출력Vppa와 워드라인 디코더(401)의 출력을 입력으로 하는 스위치 펌프(402)의 출력Vppa는 패스 트랜지스터(200)의 컨트롤 라인 CL을 통하여 비선택된 워드라인에 인가된다. 상기의 제1승압기(400)와 워드라인 디코더(401) 그리고 고전압을 발생시키는 회로인 스위치 펌프(402)가 본 분야의 통상적인 기술수준을 가지는 자라면 쉽게 이해할 수 있는 회로이기에 상세한 설명은 생략한다.

상기 스위치 펌프의 구성을 보면, 상기 제1승압기의 출력라인 접속점(2)사이에 엔형 트랜지스터(T1)의 채널이 직렬로 접속되어 있고, 상기 엔형 트랜지스터의 게이트 전극은 접속점(3)에 접속되어 있다.

상기 접속점(2)은 엔형 트랜지스터(T2)의 채널은 상기 접속점(2)과 상기 접속점(3) 사이에 직렬로 접속되어 있다.

상기 접속점(3)과 접속점(1)사이에 공핍형 트랜지스터(T3)의 채널을 직렬로 접속하고 있다. 상기 공핍형 트랜지스터이 게이트전극과 상기 접속점(1)사이에 인버어터(L2)가 접속되어 있고, 상기 접속점(1)을 통하여 워드라인 디코더(401)의 출력이 입력된다.

상기 접속점(1)을 통하여 상기 워드라인 디코더(401)의 출력이 제1입력단자에 접속되고, 제3도에서 언급될 리드 인에이블 신호,가 제2입력단자에 접속된 낸드게이트(L1)와 상기 접속점(2)사이에 캐패시터(C₁)가 접속되어 있다.

제2b도에 제2승압기를 이용한 제2전압 발생기가 도시되어 있다. 상기 제1승압기(400)의 출력Vppa를 전압 감소없이 비선택된 워드라인에 인가하기 위해 상기의 제1승압기(400)와는 별도로 제2승압기(500)와 클램프 회로(501)를 이용하여 상기 Vppa보다 더큰 전압을 발생시키는 것을 특징으로 하는 제2전압 발생기(2000)는 상기 클램프 회로(501)의 입·출력은 상기 제2승압기의 입·출력 라인 양단에 접속하여 상기 제2전압 발생기(2000)의 출력 레벨을 제한하고 있다. 이는 리드시 비선택된 셀의 Vt가 '-'인 온-셀일 경우에는 워드라인에 가해지는 전압의 크기에 따라서 반도체 기판으로부터 전자가 메모리 셀의 게이트로 주입되어 셀의 Vt를 '+'로 이동시킬 우려가 있기 때문이다. 상기 제1승압기(400)의 출력Vppa가 상기 제2승압기(500)를 거쳐 승압된 출력Vppa와 블럭 디코더(502)의 신호를 입력으로 하는 스위치 펌프(503)의 출력Vppa는 패스 트랜지스터(200)의 게이트에 인가된다.

상기 스위치 펌프는 제2a도에서 설명된 스위치 펌프와 같은 구성을 가진다.

제3도는 상기 제1전압 발생기(1000)와 상기 제2전압 발생기(2000) 그리고 기준전압발생기(주전원의 전압을 저항으로 분할하여 비교회로의 기준전압을 발생시키는 회로), 비교회로, 신호 발생기로 구성된 전압 제어 회로의 구성을 나타낸 것이다. 상기 제1,2전압발생기(1000, 2000)는 상기 제2도에서 설명하였기에 생략한다. 비선택된 워드라인에 인가할 전압을 발생시키는 제1전압 발생기(1000)는 낮은 VCC에서도 전원전압에 무관하게 일정한 전압값을 가져야 하고, 또한 VCC보다 높지만 일정한 전압값을 가져야 하는데, 본 발명의 실시예에서는 이를 위해서는 상기 제1전압 발생기(1000)의 출력단에 비교회로(800)를 연결하여 Vppa를 적정 전압값으로 제어하였다. 리드 인에이블 신호와 상보신호을 입력으로 하는 제1전압 발생기(1000)의 출력Vppa는 제2전압 발생기(2000)의 입력으로 접속된다. 상기 리드 인에이블 신호와 상보신호그리고 상기 제1전압 발생기(1000)의 출력Vppa를 입력으로 하는 제2전압 발생기(2000)의 출력Vppb는 클램프 회로(501)에 의해 적정 전압으로 제어된다. 상기 제1전압 발생기(1000)와 제2전압 발생기(2000)의 접속노오드(8)는 상기 제1전압 발생기(1000)의 출력을 제공한다. 상기 클램프 회로(501)는 상기 접촉점(8)과 상기 제2전압 발생기(2000)의 출력라인(9)사이에 채널들이 직렬로 접속된 엔형 트랜지스터들(T14,T15)로 구성된다. 상기 엔형 트랜지스터들(T14,T15)의 게이트들은 이들의 드레인과 각각 접속되어 있다. 한편 상기 비교회로(800)는 제1전압 발생기(1000)의 출력전압Vppa를 적정 레벨로 유지하기 위해 VCC와 Vppa를 비교하는 작용을 한다. 상기 비교회로(800)에서 VCC와 공통노오드(12)사이에는 피형 트랜지스터(T8)와 엔형 트랜지스터(T10)의 채널들이 직렬로 접속된 제2가지가 병렬로 접속되어 있다.

상기 피형 트랜지스터들(T7, T8)의 게이트들은 공통으로 접속되고, 상기 피형 트랜지스터들(T7)와 엔형 트랜지스터(T9)사이의 접속점(10)과 접속된다. 상기 엔형 트랜지스터(T9)는 기준전압 발생기의 출력라인(Cin)에 연결된다.

상기 엔형 트랜지스터(T10)의 게이트는 접속점(14)과 접속된다. 상기 접속점(14)과 상기 접속점(8)사이에 저항(R1)이 직렬로 접속된다. 상기 접속점(14)과 접속점(15)사이에는 저항(R2)가 직렬로 접속된다. 상기 접속점(15)과 기준전압 VSS 사이에는 트랜지스터(T13)의 채널이 직렬로 접속되어 있다.

상기 접속점(14)과 기준전압 VSS 사이에는 엔형 트랜지스터(T12)의 채널이 직렬로 접속되어 있다.

상기 트랜지스터(T12)의 게이트 단자와 접속점(16)사이에는 인버어터(13)가 직렬로 접속되어 있으며 상기 접속점(16)을 통하여 출력 Rop가 출력된다. 상기 접속점(13)에서의 출력 신호가 한 입력단자에 접속되어, 상기 접속점(16)의 출력신호는 타입력 단자에 접속된 낸드 게이트(L11)의 출력은 인버어터(L12)를 통하여 비교회로의 출력인 Cout을 상기 접속점(7)에 입력한다. 상기 Rop 신호는 신호발생기(600)(반도체 회로 기술에서 일반적으로 사용되고 있는 오실레이터를 사용한 회로)로 입력된다.

상기 신호발생기(600)의 출력은 낸드 게이트(L5)와 (L8)의 제1입력단자로 입력하고, 이들의 제2입력단자는 상기 접속점(7)에 입력된 Cout를 가진다. 상기 낸드게이트들(L5)와 (L8)의 출력들은 각각 지연회로(인버어터 2개(L6,L7 또는 L9,L10)를 직렬로 결합한 회로)를 통하여 리드 인에이블신호들,을 각각 출력한다.

본 발명의 실시예에 따른 구체적인 동작 설명은 제1도 및 제2도와 제3도를 근거로하여 설명한다. 일반적으로 낸드형 플래쉬 메모리에서 리드동작은 리드명령에 의해 Rop신호가 로우 레벨(LOW level)에서 하이 레벨(high level)로 되면서 수행되는데, 상기의 Rop신호가 신호발생기(600)와 비교회로(800)를 동작시키고, 기준전압 발생기(700)를 통하여 발생된 기준전압(Vref)이 상기 비교회로(800)의 한 입력단(Cin)을 통하여, ,를 받아 상기 제1전압 발생기(1000)와 제2전압 발생기(2000)가 구동되어 Vppa와 Vppb를 발생시킨다. 그리고 Vppa를 초기값으로 하는 제2전압 발생기(2000)는 제1전압 발생기(1000)에서 발생된 전압 Vppa를 패스 트랜지스터(200)를 통하여 전압 감소없이 비선택된 워드라인에 인가하기 위해서는 Vppa보다 1Vt이상 높게 전압 Vppb를 발생시켜야 하는데, 본 발명에서는 클램프 회로(501)에 의해 Vppa에 대해 2Vt레벨 만큼만 높게 제한하고 있다. 또한 비교회로의 또 다른 입력단(14)에는 상기 제1전압 발생기의 출력 전압값인 Vppa가 저항에 의해 분할된 비례전압이 인가되도록 피드백되어 있어서 제1전압 발생기(1000)의 출력(Vout)이 특정 전압(Vppa=4.5)이 되면, 비교회로(800)의 출력인 Cout의 레벨이 로우가 되면서 리드 인에이블 신호는 로우, 리드 인에이블 상보신호는 하이가 된다.

이때 두 신호(,)에 의해 제1, 2전압 발생기(1000, 2000)는 펌핑을 멈추고, 발생된 전압을 게속 유지한다. 상기의 제1, 2전압 발생기(1000, 2000)를 통하여 발생된 출력 전압중 Vppa는 스위치 펌프를 통하여 블럭 디코딩을 받는 패스 트랜지스터(200)의 게이트에 인가되고, Vppa보다 2Vt 낮으면서 전원 전압보다 높은 Vppa는 전압 감소없이 선택된 스트링의 워드라인중 비선택된 셀의 게이트에 인가되어 리드시 선택된 스트링이 비선택된 셀들이 리드 센싱을 위해 전류가 흐를 수 있는 경로를 만들어 주는 트랜지스터로 사용된다.

제7도의 시간 T1에서 상기 비교회로(800)의 출력 Rop가 로우에서 하이로 가는 것에 의해 신호발생기(600)와 기준전압 발생기(800)가 인에이블 된다. 이때 상기 기준전압 발생기(800)의 출력 기준전압은 출력라인 Cin을 통해 로우에서 하이로 옮겨가게 된다. 비교회로(800)에서의 출력 Cout은 로우에서 하이로 가는 것에 의해, 상기 Rop 신호와 합성되어신호는 하이에서 로우로 클럭 신호를 보내고,신호는 로우에서 하이로 클럭 신호를 보내다가 시간 T2가 되면 펌핑 작용을 멈추고, Vout에서의 출력은 Vppa로 고정되고, 제2전압 발생기(2000)에서의 출력은 Vppb로 고정된다.

상기한 바와 같은 본 발명에 따르면 리드시 비선택된 셀의 워드라인에 인가되는 전압을 상기의 제1, 2전압 발생기(1000, 2000)를 사용하여 VCC보다 높은 특정전압으로 공급하게 되면 전원전압에 무관하게 리드 모드를 수행할 수 있어서 VCC가 감소하더라도 리드 마진을 확보할 수 있게된다.

또한 전체적인 프로그램 시간을 단축할 수 있는 이점을 갖는다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (7)

1. 행과 열의 매트릭스 형태로 배열된 다수의 낸드셀 유닐들을 가지며, 각 상기 낸드 셀 유닐은 채널들이 직렬로 연결된 복수개의 메모리 셀들을 가지며, 각 메모리 셀은 플로팅 게이트와 제어게이트를 가지는 플로팅 게이트형의 트랜지스터이며, 동일 행에 배열된 메모리 셀들의 제어게이트들과 접속된 다수의 워드라인들을 가지며, 다수의 워드라인에 채널이 각각 접속된 패스 트랜지스터들을 가지며, 다수의 워드라인에 접속된 디코더르 가지는 불휘발성 반도체 메모리 장치에 있어서, 외부로부터 인가되는 전원전압을 승압하고, 워드라인 선택신호를 디코딩한 신호와 인가되는 리드신호의 조합에 따라 상기 승압된 전압을 제1전압으로서 상기 디코더를 거친후 패스 트랜지스터의 채널을 통해 워드라인에 인가하는 제1전압 발생수단과; 상기 제1전압을 승압후 제어하고, 블럭선택 신호를 디코딩한 신호 및 상기 리드신호의 조합에 따라 상기 제어된 전압을 제2전압으로서 상기 패스 트랜지스터의 게이트에 인가하는 제2전압 발생수단을 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1전압 발생수단은 외부로 부터 인가되는 전원전압을 입력으로 하여 상기 승압된 전압을 출력하는 제1승압기와 상기 워드라인 선택신호를 입력으로하여 디코딩한 출력신호를 생성하는 워드라인 디코더와, 상기 워드라인 디코더의 출력신호와 리드 인에이블 신호들의 조합논리레벨에 따라 상기 제1전압을 선택적으로 통과시키는 스위치 펌프를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
3. 제1항에 있어서, 상기 제2전압 발생수단은 상기 제1전압을 입력으로 하여 재차 승압된 전압을 제2전압으로 출력하는 제2승압기와, 제2전압을 일정 레벨로 조절하기 위해 상기 제2승압기의 입력단자와 출력단자 사이에 채널들이 직렬로 접속된 트랜지스터들을 가지는 클램프 회로와, 블럭선택신호를 입력으로 하여 디코딩한 출력신호를 스위치 펌프에 인가하는 블럭 디코더와, 상기 블럭 디코더의 출력신호 및 상기 리드 인에이블 신호들의 조합 논리레벨에 따라 제2전압을 통과시키는 스위치 펌프를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
4. 제2항에 있어서, 상기 제1전압을 일정 레벨로 조절하기 위해 상기 스위치 펌프의 출력단자에 접속된 비교기와 상기 제1전압과 비교하기 위한 기준전압을 제공하기 위해 비교기에 접속된 기준전압 발생기를 더 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
5. 제4항에 있어서, 상기 비교기는 상기 전원전압을 저항으로 분리하여 상기 제1전압과 비교하기 위한 기준전압을 발생하는 기준전압 발생기의 출력과 상기 제2전압이 클램프 회로를 거쳐 피드백된 전압을 입력받아 차동 증폭기와 논리게이트들을 이용하여 비교한뒤 출력을 발생시키는 불휘발성 반도체 메모리 장치.
6. 제1항에 있어서, 상기 제1전압은 전원전압보다 크고 상기 제2전압보다 작고, 상기 제2전압은 상기 제1전압보다 크고 상기 제1전압에 다 두배의 드래쉬 홀드 전압을 더한 값을 넘지 않는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
7. 제1항에 있어서, 상기 제1전압이 4∼6볼트인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.