JP3580693B2 - チャージ・ポンプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、昇圧電圧を出力するチャージ・ポンプ回路に係るものであり、特に、低電源電圧でも動作可能としたチャージ・ポンプ回路に関するものである。
【０００２】
【従来の技術】
電源電圧を昇圧して高電圧を出力するチャージ・ポンプ回路は、例えば、フラッシュメモリ等の不揮発性半導体記憶装置において用いられている。まず、不揮発性半導体記憶装置、具体的には、フラッシュメモリの構造について説明する。
【０００３】
フラッシュメモリのセル構造を示す摸式図を図２に示す。このフラッシュメモリセル１は、コントロールゲート２、フローティングゲート３、並びに、ソース４及びドレイン５から構成されており、フローティングゲート３に注入される電子により”１”、”０”のデータ記憶を行なうものである。フラッシュメモリにおいては、このようなフラッシュメモリセルがｍ×ｎ個マトリクス状に配列されたメモリセルブロックが複数個設けられた構成となっている。各メモリセルブロックの構成は、ｍ本のワード線にコントロールゲート２がそれぞれｎ個、ｎ本のビット線にドレイン５がそれぞれｍ個接続され、ソース４は全て共通接続された構成となっている。消去動作については後に説明するが、ブロックごとにソース４が共通という構造上の特徴があるため、セルの消去についてはブロック単位で一括消去が行なわれ、１ビットごとに消去することはできない。
【０００４】
次に、フラッシュメモリの読み出し、書き込み、消去、それぞれの機能動作について簡単に説明する。
【０００５】
読み出しは、制御信号及びアドレス信号等から成る読み出し信号が外部から与えられると、コントロールゲート２に高電圧（例えば５Ｖ）、ドレイン５に低電圧（例えば１Ｖ）、ソース４に低電圧（例えば０Ｖ）が印加される。この時に、読み出したいメモリセルのソース４−ドレイン５間に流れる電流と、基準となるメモリセルに流れる電流とをセンスアンプによって比較し、データの”１”及び”０”の判定を行なう。そして、メモリセルからの読み出しデータを外部へ出力し、読み出し動作が完了する。
【０００６】
書き込み動作は次のように行なう。
【０００７】
フラッシュメモリの外部から、制御信号、データ及びアドレス信号を与え、コントロールゲート２に高電圧（例えば１２Ｖ）、ドレイン５に高電圧（例えば７Ｖ）、ソース４に低電圧（例えば０Ｖ）を印加する。このとき、ドレイン（５）接合近傍で発生されたホットエレクトロンは、コントロールゲート２に印加された高電圧によりフローティングゲート３に注入される。この後、書き込み状態をオフにしてベリファイ動作を行なう。書き込まれたメモリセルがベリファイ成功なら書き込み完了となる。失敗なら、再び書き込みを行なって、ベリファイを行なう。この動作を規定回数実施し、ベリファイ失敗の場合は、外部へ書き込みエラーのステータスを返す。
【０００８】
最後に、消去動作について説明する。
【０００９】
消去はブロック単位で行なわれる。制御信号及びアドレス信号から成る制御信号及び消去データを外部から与え、コントロールゲート２に低電圧（例えば−１０Ｖ）、ドレイン５をフローティング状態、ソース４に高電圧（例えば６Ｖ）を印加する。このような電圧を印加すると、フローティングゲート３−ソース４間に高電界が発生し、トンネル現象を利用してフローティングゲート３内の電子をソース４に引き抜くことができる。この後、消去状態をオフにして、書き込み時と同様にベリファイ動作を行なう。消去ブロックのすべてのメモリセルがベリファイ成功なら消去完了となる。失敗なら、再び消去に関する動作を行なって、ベリファイを行なう。この動作を規定回数実施し、ベリファイ失敗の場合は、外部へ消去エラーのステータスを返す。
【００１０】
ところで、上記で説明した読み出し、書き込み、及び消去動作時等にメモリセル１のコントロールゲート２、ドレイン５、及びソース４に与えられる高電圧（１２Ｖ、７Ｖ等）や負電圧（−１０Ｖ等）は、一般に、チャージ・ポンプ回路により発生し、印加される。
【００１１】
従来の高電圧チャージ・ポンプ回路の構成例を、図３に示す。
【００１２】
各段が、それぞれ、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２、及びコンデンサＣ１、Ｃ２から成る、複数段（図では、８段）の昇圧段ｓｔｇ１、…、ｓｔｇ８が縦続接続された構成となっており、各段の各コンデンサには、それぞれ、図４に示すクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、及びＣＬＫ４が印加される構成となっている。
【００１３】
この高電圧チャージ・ポンプ回路の動作を簡単に説明する。
【００１４】
上述のように、図３中のＣＬＫ１、ＣＬＫ２、ＣＬＫ３、及びＣＬＫ４は、それぞれ、各昇圧段への入力クロック信号であり、図４で表されているように、適当な”Ｈ”、”Ｌ”の期間と周期をもつ方形波である。このチャージ・ポンプ回路は、ｓｔｇ１のコンデンサＣ２から、ｓｔｇ２、ｓｔｇ３、…と、順に、コンデンサＣ２に電荷を蓄えて、任意の高電圧を得るものであるが、前段のコンデンサＣ２から、昇圧された電圧をコンデンサＣ２で受ける際、タイミング良く、コンデンサＣ１に入力されるクロック信号ＣＬＫ１若しくはＣＬＫ３を、グランドレベルから電源電圧レベルに変化させることにより、前段から受け渡される昇圧電圧の電圧降下を抑える構造になっている。その後、コンデンサＣ２に受け渡された昇圧電圧は、入力されるクロック信号ＣＬＫ２若しくはＣＬＫ４をグランドレベルから電源電圧レベルにすることにより、更に昇圧される。これにより、前段で昇圧された電位より、電源電圧幅にほぼ等しい電圧だけ昇圧することができる。この一連の動作を繰り返すことにより、ポンプの段数を重ねていくにつれて、各ポンプ段の出力電圧は高くなっていく。
【００１５】
しかしながら、高電圧チャージ・ポンプ回路で発生する電圧が高くなるに伴い、バックゲート効果によりトランジスタＮ１、Ｎ２のしきい値が高くなってくる。すなわち、高電圧チャージ・ポンプ回路の各段で発生する電圧が高電圧になるほど、その段のトランジスタＮ１、Ｎ２のしきい値が高くなってくる。したがって、バックゲート効果によるトランジスタのしきい値が最も大きくのは、最も高い電圧が発生するポンプ最終段であり、トランジスタのしきい値がポンプに入力されるクロック信号電圧に等しくなった場合には、高電圧チャージ・ポンプ回路は、それ以上昇圧することができなくなる。
【００１６】
例えば、電源電圧が５Ｖ程度であれば、トランジスタのしきい値に比べて、クロック信号電圧が十分に大きいため、電荷受渡し時における昇圧された電荷の電圧降下はない。これに対して、電源電圧が３Ｖ程度に低くなってくると、ポンプ最終段においては、前段から受け渡される際に昇圧した電位が下がることになり、昇圧効率が悪くなる。更に、電源電圧が２Ｖ程度にまで低くなってくると、ポンプ最終段のトランジスタのしきい値が、ポンプに入力されるクロック信号電圧にほぼ等しくなるので、前段から受け渡された電圧以上に昇圧することができなくなる。これはポンプ段をさらに追加しても、昇圧可能な電圧は同じであることを意味している。すなわち、電源電圧５Ｖ時には、チャージ・ポンプ回路で昇圧し、発生することができた電圧は、２Ｖ程度の低電圧電源では、トランジスタのしきい値上昇の影響が大きくなるために、発生することができなくなる。したがって、従来の回路において、低電源電圧、低消費電力のデバイスを設計するためには、トランジスタのしきい値を小さくする必要がある。
【００１７】
バックゲート効果によるトランジスタしきい値の上昇を考慮した低電圧電源対応の高電圧チャージ・ポンプ回路の一例として、特開平６−２６１５３８号公報に示される回路がある。
【００１８】
この特開平６−２６１５３８の高電圧チャージ・ポンプ回路は、クロック信号電圧を昇圧する回路が付加されており、低電圧電源に対しても、前段から受け渡される際に、昇圧した電位の降下を抑え、昇圧効率を上げるような構成になっている。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記従来の高電圧チャージ・ポンプ回路では、クロック信号電圧を昇圧する回路で単一の昇圧電圧しか生成することができない。すなわち、電源電圧の定数倍の昇圧電圧しか生成できず、かかる高電圧チャージ・ポンプ回路では、ある特定の低電圧の電源電圧に対しては、クロック信号電圧の昇圧が有効になるが、電源電圧の範囲が広くなった場合には、電源電圧の高電圧側でクロック信号電圧の昇圧電圧が高くなり過ぎるおそれがあり、回路を構成するトランジスタ、コンデンサ等に高電圧がかかり、最悪の場合、素子が破壊し、デバイスの信頼性に悪影響を及ぼす可能性がある。更に、通常、昇圧された電圧に対する必要な電流量が多くなるにつれ、昇圧に用いるコンデンサの容量は大きくなる。クロック信号電圧を昇圧する回路により、この昇圧に用いるコンデンサを充電しなければならないが、この容量よりもクロック信号電圧を昇圧する容量を大きくする必要があり、レイアウト面積の増大を招く。
【００２０】
【課題を解決するための手段】
図３に示す、従来の高電圧チャージ・ポンプ回路に於いては、バックゲート効果によりトランジスタのしきい値が最も大きくなるのはポンプ最終段であり、この最終段を含む後段側の１または複数の昇圧段において、トランジスタのしきい値の上昇が問題となる。前段側の各昇圧段については、その前段よりの入力昇圧電圧が比較的低いため、トランジスタのしきい値が殆ど上昇しないので、電源電圧振幅のクロック信号にて、充分に正常駆動することができる。
【００２１】
本発明は、この点に着目し、チャージ・ポンプ回路を構成する複数段の昇圧段のうちの、最終段を含む、後段側の１または２以上の昇圧段に対してのみ、適度に昇圧されたクロック信号を供給し、前段側の昇圧段に対しては、通常の、電源電圧振幅のクロック信号を供給する構成としたことを特徴とするものである。
【００２２】
これにより、バックゲート効果によるしきい値の上昇が回路動作に影響を及ぼす後段側の昇圧段に対してのみ、適度に昇圧されたクロック信号が効果的に印加されることになり、前段側の昇圧段に対しては、過度に昇圧されたクロック信号が印加されることがないので、トランジスタ、コンデンサ等の素子への過度な高電圧の印加が防止され、信頼性の低下、素子の破壊等を未然に防止することができるものである。
【００２３】
また、各昇圧段は、それぞれ、位相の異なる２つのクロック信号（ＣＬＫ１及びＣＬＫ２、又はＣＬＫ３及びＣＬＫ４）により駆動されるが、何れか一方のクロック信号（ＣＬＫ１及びＣＬＫ３、又はＣＬＫ２及びＣＬＫ４）のみを昇圧させ、他方のクロック信号は昇圧させない構成であっても、バックゲート効果によるトランジスタしきい値の上昇による、ポンプ昇圧段内部に於ける昇圧電圧降下ロスを排して、所望の昇圧動作を実行させることができる。
【００２４】
本発明は、この点に着目し、何れか一方のクロック信号のみを昇圧させる構成としたことを特徴とするものである。
【００２５】
これにより、クロック信号昇圧回路の規模縮小を図ることができ、レイアウト面積の縮小を図ることができるものである。
【００２６】
更に、電源電圧の範囲が広い場合は、低い電源電圧に対しては、クロック信号の昇圧が必要となるが、より高い電源電圧の場合には、クロック信号の昇圧が不要、或いは、より小さい幅の昇圧で、充分に正常動作を行わせることができる。
【００２７】
本発明は、この点に着目し、昇圧・非昇圧、又は／及び昇圧幅の切り換え機能を有するクロック信号昇圧回路を設けたことを特徴とするものである。
【００２８】
これにより、使用する電源電圧に応じた最適振幅のクロック信号をポンプ各段に印加することが可能となり、過度に昇圧されたクロック信号が印加されることを防止することができるものである。
【００２９】
すなわち、請求項１に係る本発明のチャージ・ポンプ回路は、各段が、それぞれ、前段よりの出力電圧を後段に出力するためのスイッチング・トランジスタと、該スイッチング・トランジスタの出力に一方の電極が接続される、後段への出力電圧昇圧用コンデンサとを有する、ｎ段（ｎ：２以上の整数）の昇圧段と、上記スイッチング・トランジスタのゲートに一方の電極が接続されるゲート電圧昇圧用コンデンサの他方の電極、及び上記出力電圧昇圧用コンデンサの他方の電極に、それぞれ、所定の位相を有する第１クロック信号、及び第２クロック信号を供給するクロック信号供給回路とを有するチャージ・ポンプ回路に於いて、上記クロック信号供給回路よりのクロック信号を昇圧するクロック信号昇圧回路を設け、上記ｎ段の昇圧段のうちの、最終段を含む、後段側ｍ段（ｍ：正整数）に対しては、上記クロック信号昇圧回路よりの昇圧クロック信号を供給し、前段側（ｎ−ｍ）段に対しては、上記クロック信号供給回路よりのクロック信号を供給する構成としたことを特徴とするものである。
【００３０】
また、請求項２に係る本発明のチャージ・ポンプ回路は、各段が、それぞれ、前段よりの出力電圧を後段に出力するためのスイッチング・トランジスタと、該スイッチング・トランジスタの出力に一方の電極が接続される、後段への出力電圧昇圧用コンデンサとを有する、ｎ段（ｎ：２以上の整数）の昇圧段と、上記スイッチング・トランジスタのゲートに一方の電極が接続されるゲート電圧昇圧用コンデンサの他方の電極、及び上記出力電圧昇圧用コンデンサの他方の電極に、それぞれ、所定の位相を有する第１クロック信号、及び第２クロック信号を供給するクロック信号供給回路とを有するチャージ・ポンプ回路に於いて、上記クロック信号供給回路よりの第１クロック信号又は第２クロック信号の何れか一方のクロック信号のみを昇圧するクロック信号昇圧回路を設け、上記ｎ段の昇圧段のうちの、最終段を含む、後段側ｍ段（ｍ：正整数）に対しては、上記クロック信号昇圧回路よりの昇圧第１クロック信号又は昇圧第２クロック信号と、上記クロック信号供給回路よりの第２クロック信号又は第１クロック信号とを供給し、前段側（ｎ−ｍ）段に対しては、上記クロック信号供給回路よりの第１クロック信号及び第２クロック信号を供給する構成としたことを特徴とするものである。
【００３１】
更に、請求項３に係る本発明のチャージ・ポンプ回路は、上記請求項１又は２に係るチャージ・ポンプ回路に於いて、制御信号に応じて、昇圧・非昇圧、又は／及び昇圧幅を切り換える切換回路を有する上記クロック信号昇圧回路を設けたことを特徴とするものである。
【００３２】
更に、請求項４に係る本発明のチャージ・ポンプ回路は、上記請求項１、２又は３に係るチャージ・ポンプ回路に於いて、負電圧方向の昇圧を行うことを特徴とするものである。
【００３３】
かかる本発明のチャージ・ポンプ回路によれば、広電源電圧範囲に対応し、クロック信号の過昇圧によるトランジスタ、コンデンサ等の素子の破壊を防止することができ、かつ、低電源電圧時においても、バックゲート効果の影響を緩和させて、より高電圧への昇圧を可能とした高電圧チャージ・ポンプ回路を、できる限りにおいてレイアウト面積を小さくして提供することができるものである。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３５】
（実施の形態１）
図１は、本発明の第１の実施形態であるチャージ・ポンプ回路の構成を示す回路構成図である。
【００３６】
図３に示す従来のチャージ・ポンプ回路と同様に、各段が、それぞれ、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２、及びコンデンサＣ１、Ｃ２から成る、複数段（図では、８段）の昇圧段ｓｔｇ１、…、ｓｔｇ８が縦続接続された構成となっている。すなわち、複数段の昇圧段の構成については、従来と同様の構成となっており、前段のコンデンサＣ２から昇圧された電位をコンデンサＣ２で受ける際、タイミング良くコンデンサＣ１に入力されるクロック信号をグランドレベルから電源電圧レベルに変化させることにより、前段から受け渡される電荷電位の電圧降下を抑える構造になっている。
【００３７】
従来のチャージ・ポンプ回路との相違点は、後段側の５段目以降の各昇圧段のコンデンサＣ１（ＮチャネルＭＯＳトランジスタＮ２のゲート電圧昇圧用コンデンサ）に印加するクロック信号として、従来のクロック信号ＣＬＫ１及びＣＬＫ３に代えて、該クロック信号ＣＬＫ１及びＣＬＫ３をクロック信号昇圧回路ＢＳＴＣＲＣＴにより昇圧させた昇圧クロック信号ＢＳＴＣＬＫ１及びＢＳＴＣＬＫ３を用いる構成としている点である。なお、５段目以降の各昇圧段のコンデンサＣ２（後段への出力電圧昇圧用コンデンサ）へのクロック信号は、従来と同様にＣＬＫ２またはＣＬＫ４であり、また、前段側の４段目までの各昇圧段の各コンデンサＣ１及びＣ２へのクロック信号印加は、従来と全く同様である。
【００３８】
本実施形態に於いては、チャージ・ポンプ５段目以降については、前段からの昇圧された電圧を受けとる際、クロック信号昇圧回路ＢＳＴＣＲＣＴより出力される昇圧クロック信号ＢＳＴＣＬＫ（図５に示すように、入力クロック信号ＣＬＫと同位相で、振幅が電源電圧（Ｖｃｃ）以上とされたクロック信号）を、コンデンサＣ１の一方の電極に印加する。なお、クロック信号昇圧回路としては、通常のブースト回路を用いることができる。これにより、バックゲート効果が顕著に現れる高電圧チャージ・ポンプ回路の後半段において、前段からの電荷受渡し時の電圧降下を抑えつつ、一方でレイアウト面積の増大を極力抑えることができる。
【００３９】
本チャージ・ポンプ回路の前半段では、前段のコンデンサＣ２から昇圧された電位をコンデンサＣ２で受ける際、タイミング良く、コンデンサＣ１に入力されるクロック信号ＣＬＫ１若しくはＣＬＫ３を、グランドレベルから電源電圧レベルに変化させることにより、前段から受け渡される電位のロスを抑える。その後、コンデンサＣ２に入力されるクロック信号ＣＬＫ２若しくはＣＬＫ４をグランドレベルから電源電圧レベルにすることにより昇圧を行なう。これにより、前段で昇圧された電位より、電源電圧幅にほぼ等しい電圧だけ昇圧することができる。この前半段ではバックゲート効果の影響が小さく、トランジスタのしきい値にも殆ど変化が見られない。よって、このチャージ・ポンプ回路前半段については、レイアウト面積を小さくするという目的からクロック信号昇圧回路ＢＳＴＣＲＣＴによる入力クロック信号の昇圧は行なわない。
【００４０】
しかしながら、高電圧チャージ・ポンプ回路後半段では、昇圧電圧が高くなるに伴い、バックゲート効果によりトランジスタＮ１、Ｎ２のしきい値が高くなってくる。次第に高くなるトランジスタのしきい値が、入力クロック信号ＣＬＫ１〜ＣＬＫ４のクロック電圧（通常、電源電圧Ｖｃｃ）に等しくなった場合、前段から受け渡される昇圧電圧と、次段に受け渡す昇圧電圧が同じ電位になってしまう。すなわち、（トランジスタのしきい値）＝（クロック信号電圧）の状況になってしまうと、高電圧チャージ・ポンプ回路の段数を増加させても昇圧することができない。したがって、トランジスタのしきい値を下げるか、或いは、クロック信号電圧を上げるという手法を用いなければ、それ以上の高電圧チャージ・ポンプ回路による昇圧は不可能である。
【００４１】
本発明に於いては、後者のクロック信号電圧を上げるという手法を用いている。この場合、後段側の各昇圧段のコンデンサＣ１とコンデンサＣ２に印加されるクロック信号ＣＬＫ１〜ＣＬＫ４のすべてを昇圧する構成としてもよいが、必ずしも、クロック信号ＣＬＫ１、ＣＬＫ３の信号電圧と、クロック信号ＣＬＫ２、ＣＬＫ４の信号電圧の双方を昇圧する必要はない。何れか一方の入力クロック信号の電圧を昇圧することでも、高電圧チャージ・ポンプ回路の出力電圧の更なる昇圧が可能である。これは、レイアウト面積、チャージ・ポンプ出力電圧の設計目標を比較検討することで決定するのが望ましい。
【００４２】
本実施形態に於いては、電荷受渡し時のロスを抑えるための、トランジスタＮ２を駆動する入力クロック信号ＣＬＫ１、ＣＬＫ３の電圧のみを昇圧する構成としている。前段より受け取った電荷電圧を昇圧する入力クロック信号ＣＬＫ２、ＣＬＫ４の電圧は昇圧を行なわないで、レイアウト面積の低減を図っている。通常、ＣＬＫ１、ＣＬＫ３に比べ、ＣＬＫ２、ＣＬＫ４により駆動されるコンデンサの方が、その容量が大きい。したがって、入力クロック信号の昇圧回路ＢＳＴＣＲＣＴを、クロック信号ＣＬＫ２、ＣＬＫ４に対しても設けた場合、そのコンデンサ容量を比較的大きくしなければならず、レイアウト面積の増大を招いてしまう。これらの状況に鑑み、本実施形態に於いては、電荷受渡し時のロスを抑えるための、トランジスタＮ２を駆動する入力クロック信号ＣＬＫ１、ＣＬＫ３の電圧のみを昇圧する構成としている。このように、高電圧チャージ・ポンプ回路後半段では、電荷受け渡し時のロスを抑えるためのトランジスタＮ２を駆動するクロック信号を、昇圧クロック信号ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ３とすることで、入力クロック信号ＣＬＫ１、ＣＬＫ３の場合では発生させることができなかった高電圧を、低電圧電源に対しても発生・出力することができるものである。
【００４３】
なお、クロック信号昇圧回路は、図１に示すように、各段毎に設ける構成としてもよいが、クロック信号ＣＬＫ１用の昇圧回路と、クロック信号ＣＬＫ３用の昇圧回路とを、それぞれ一つずつ設け、前者の出力（昇圧クロック信号ＢＳＴＣＬＫ１）を５段目と７段目に共通に供給し、後者の出力（昇圧クロック信号ＢＳＴＣＬＫ３）を６段目と８段目に共通に供給する構成とする方が、レイアウト面積縮小の効果が大きい。
【００４４】
次に、クロック信号昇圧回路ＢＳＴＣＲＣＴの構成について、更に詳細な説明を進める。
【００４５】
上述のように、クロック信号昇圧回路ＢＳＴＣＲＣＴとしては、通常のブースト回路を用いることができるが、チャージ・ポンプ回路が含まれる集積回路の電源電圧範囲が広い場合、電源電圧が低い場合は、クロック信号の昇圧が必要であるが、電源電圧が比較的高い場合は、昇圧が不要、若しくは、昇圧幅が小さくても充分であるという場合が考えられる。したがって、電源電圧に応じて、昇圧・非昇圧または昇圧幅、或いは、その双方を切り換えられる構成とすることにより、電源電圧に応じて、最適振幅のクロック信号を昇圧段に印加することが可能となり、過度に昇圧されたクロック信号が印加されることによる、コンデンサ等の破壊を未然に防止することができる。
【００４６】
具体的に説明すると、電源電圧範囲が広範囲に及ぶ場合、例えば、１．８Ｖと、３．３Ｖの２つの電源電圧が設定されている場合では、電源電圧１．８Ｖ時には、クロック信号の昇圧が有効であるが、同様の回路条件で、電源電圧３．３Ｖにすると、昇圧クロック信号ＢＳＴＣＬＫの電圧レベルが高くなりすぎ、コンデンサ等の破壊を起こす可能性がある。したがって、電源電圧３．３Ｖモードでは、昇圧クロック信号ＢＳＴＣＬＫの電圧レベルを下げる必要がある。更に、電源電圧５Ｖモードでは、電源電圧振幅のクロック信号で、設計目標の昇圧電圧を達成できるので、クロック信号の昇圧動作をする必要がない。以上のことより、コンデンサ等の破壊を防ぐために、電源電圧により、クロック信号の昇圧電位を変更する必要がある。
【００４７】
図６は、昇圧幅を切り換えられる構成としたクロック信号昇圧回路の一構成例を示す回路図である。この回路は、例えば、電源電圧として、１．８Ｖと３．３Ｖとが設定されている場合に用いて有効なものであり、電源電圧が１．８Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｈ”に設定されることにより、昇圧幅が大きくなり、電源電圧が３．３Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｌ”に設定されることにより、昇圧幅が小さくなる。なお、セレクト信号については、電源電圧に応じて、所定レベルを外部より入力する構成としてもよいし、或いは、電源電圧に応じて、内部回路（電圧検出回路）により発生させる構成としてもよい。
【００４８】
図７は、昇圧・非昇圧を切り換えられる構成としたクロック信号昇圧回路の一構成例を示す回路図である。この回路は、例えば、電源電圧として、１．８Ｖと５Ｖとが設定されている場合に用いて有効なものであり、電源電圧が１．８Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｈ”に設定されることにより、クロック信号の昇圧動作が実行され、電源電圧が５Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｌ”に設定されることにより、昇圧動作の実行は停止される。なお、セレクト信号については、上記と同様に、電源電圧に応じて、所定レベルを外部より入力する構成としてもよいし、或いは、電源電圧に応じて、内部回路（電圧検出回路）により発生させる構成としてもよい。
【００４９】
図６或いは図７に示すクロック信号昇圧回路を用いることにより、電源電圧が比較的高電圧の場合に於いても、クロック信号の過昇圧によるコンデンサ、トランジスタ等の破壊を未然に防止することができるものである。
【００５０】
なお、クロック信号昇圧回路として、昇圧・非昇圧の切り換えと、昇圧幅の切り換えの双方が可能な回路を設けることも可能であり、かかる構成とすることにより、例えば、電源電圧として、１．８Ｖ、３．３Ｖ、及び５Ｖが設定されているような場合にも対応が可能となるものである。
【００５１】
（実施の形態２）
上述の実施形態は、正方向の高電圧を発生させるチャージ・ポンプ回路において本発明を実施したものであるが、本発明は、負方向の高電圧を発生させる負電圧チャージ・ポンプ回路においても同様に実施することができる。
【００５２】
図８は、本発明の実施形態である負電圧チャージ・ポンプ回路の構成図である。複数段（図では８段）の昇圧段ｓｔｇ１、…、ｓｔｇ８の構成は、基本的に図１と同様の構成であるが、負電圧を出力するものであるため、トランジスタが、ＮチャネルＭＯＳトランジスタ（Ｎ１、Ｎ２）からＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２）に変更されている点が相違する。図１に示す高電圧チャージ・ポンプ回路と同様に、後段側の５段目以降の昇圧段に対してのみ、昇圧クロック信号ＢＳＴＣＬＫ１またはＢＳＴＣＬＫ３を印加する構成としている。すなわち、クロック信号ＣＬＫ１用の昇圧回路ＢＳＴＣＲＣＴ１と、クロック信号ＣＬＫ３用の昇圧回路ＢＳＴＣＲＣＴ２とを、各一つずつ設け、前者の出力（昇圧クロック信号ＢＳＴＣＬＫ１）を５段目と７段目の昇圧段に共通に供給し、後者の出力（昇圧クロック信号ＢＳＴＣＬＫ３）を６段目と８段目の昇圧段に共通に供給する構成としている。クロック信号昇圧回路ＢＳＴＣＲＣＴとしては、上述した、図６若しくは図７に示す昇圧回路、或いは、他の構成のブースト回路を用いることができる。なお、負電圧チャージ・ポンプ回路駆動用のクロック信号ＣＬＫ１〜ＣＬＫ４の波形図を図９に示す。
【００５３】
図８に示す負電圧チャージ・ポンプ回路のうち、クロック信号ＣＬＫ１及びＣＬＫ２が入力されるポンプ段は、クロック信号ＣＬＫ１がＶｃｃ（電源電圧レベル）からＶｓｓ（グランドレベル）に変化することにより、ＰチャネルＭＯＳトランジスタＰ２がオンし、前段から受け渡される負の電荷電位の電圧降下を抑える。更に、クロック信号ＣＬＫ１がＶｓｓからＶｃｃに変化するとともに、クロック信号ＣＬＫ２がＶｃｃからＶｓｓに変化することにより、電源電圧幅にほぼ等しい電圧だけ降圧を行う。同様に、クロック信号ＣＬＫ３及びＣＬＫ４が入力されるポンプ段は、クロック信号ＣＬＫ３がＶｃｃ（電源電圧レベル）からＶｓｓ（グランドレベル）に変化することにより、ＰチャネルＭＯＳトランジスタＰ２がオンし、前段から受け渡される負の電荷電位の電圧降下を抑える。更に、クロック信号ＣＬＫ３がＶｓｓからＶｃｃに変化するとともに、クロック信号ＣＬＫ４がＶｃｃからＶｓｓに変化することにより、電源電圧幅にほぼ等しい電圧だけ降圧を行う。
【００５４】
しかしながら、負電圧チャージ・ポンプ回路においても、ＰチャネルＭＯＳトランジスタのしきい値（絶対値）が高くなる問題は生じ、最悪の場合、更なる降圧を行えなくなる可能性がある。
【００５５】
そこで、本発明は、後段側の５段目以降のポンプ段を構成する、電荷受け渡しのために付加されているＰチャネルＭＯＳトランジスタＰ２側に、グランドレベルと昇圧された電圧の間を変化するＢＳＴＣＬＫ（ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ３）を入力する。チャージ・ポンプ回路を構成するＰチャネルＭＯＳトランジスタのしきい値が上昇する問題は、クロック信号ＣＬＫ１やＣＬＫ３より変化の幅が大きい、昇圧された電圧とグランドレベル間で変化する昇圧クロック信号ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ２をチャージ・ポンプ回路に入力することにより解決される。すなわち、ＰチャネルＭＯＳトランジスタのゲートとＢＳＴＣＬＫ間に接続されるコンデンサＣ１により、クロック信号ＣＬＫ１やＣＬＫ３を用いる場合よりも更に降圧された電圧が該ＰチャネルＭＯＳトランジスタのゲートに印加され、該ＰチャネルＭＯＳトランジスタＰ２を確実にオンさせることが可能となる。これにより、ＰチャネルＭＯＳトランジスタのしきい値上昇による、電荷受け渡し時のロスが抑制され、効率よく負電圧の発生が行われることとなる。
【００５６】
なお、前半段のポンプ段では、ＰチャネルＭＯＳトランジスタのしきい値の変化は殆ど見られないため、レイアウト面積の縮小化の観点からブースト回路を用いたクロック信号の昇圧は行わない。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明のチャージ・ポンプ回路によれば、広電源電圧範囲に対応し、高電源電圧側でのクロック信号の過昇圧によるコンデンサ、トランジスタ等の破壊を防止することができ、かつ、低電源電圧時に於いても、バックゲート効果の影響を緩和させて、より高電圧への昇圧を可能とした高電圧チャージ・ポンプ回路を、できる限りに於いてレイアウト面積を小さくして提供することができるものある。
【００５８】
なお、特開平９−７３８４号公報には、低電源電圧と高電源電圧のそれぞれに対応したクロック信号（位相信号）を生成する構成とした，チャージ・ポンプ形負電圧供給回路用位相信号発生回路が開示されているが、回路規模が大きく、レイアウト面積の増大につながるという問題点を有する。また、負電圧チャージ・ポンプ回路を構成するすべてのポンプ段が個々に位相信号発生回路と接続する構成であるため、レイアウト面積が更に増大する。更に、ブースト位相信号は、負電位から電源電位（Ｖｃｃ）まで変化するため、位相信号発生回路で電流の逆流が生じ、回路上問題を生じやすい。といった問題点も有する。本発明によれば、かかる問題点も生じない極めて有用なチャージ・ポンプ回路を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態である高電圧チャージ・ポンプ回路の回路構成図である。
【図２】フラッシュメモリのセル構造を示した模式図である。
【図３】従来のチャージ・ポンプ回路の回路構成図である。
【図４】高電圧（正電圧）チャージ・ポンプ回路駆動用のクロック信号の波形図である。
【図５】クロック信号ＣＬＫと、昇圧クロック信号ＢＳＴＣＬＫとの関係を示す信号波形図である。
【図６】クロック信号昇圧回路の一構成例を示す回路図である。
【図７】クロック信号昇圧回路の他の構成例を示す回路図である。
【図８】本発明の他の実施形態である負電圧チャージ・ポンプ回路の回路構成図である。
【図９】負電圧チャージ・ポンプ回路駆動用のクロック信号の波形図である。
【符号の説明】
ｓｔｇ１、… 昇圧段
Ｎ１、Ｎ２ ＮチャネルＭＯＳトランジスタ
Ｃ１、Ｃ２ コンデンサ
ＢＳＴＣＲＣＴ クロック信号昇圧回路
ＣＬＫ１、… クロック信号
ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ２ 昇圧クロック信号
Ｐ１、Ｐ２ ＰチャネルＭＯＳトランジスタ
ＢＳＴＣＲＣＴ１、ＢＳＴＣＲＣＴ２ クロック信号昇圧回路
【発明の属する技術分野】
本発明は、昇圧電圧を出力するチャージ・ポンプ回路に係るものであり、特に、低電源電圧でも動作可能としたチャージ・ポンプ回路に関するものである。
【０００２】
【従来の技術】
電源電圧を昇圧して高電圧を出力するチャージ・ポンプ回路は、例えば、フラッシュメモリ等の不揮発性半導体記憶装置において用いられている。まず、不揮発性半導体記憶装置、具体的には、フラッシュメモリの構造について説明する。
【０００３】
フラッシュメモリのセル構造を示す摸式図を図２に示す。このフラッシュメモリセル１は、コントロールゲート２、フローティングゲート３、並びに、ソース４及びドレイン５から構成されており、フローティングゲート３に注入される電子により”１”、”０”のデータ記憶を行なうものである。フラッシュメモリにおいては、このようなフラッシュメモリセルがｍ×ｎ個マトリクス状に配列されたメモリセルブロックが複数個設けられた構成となっている。各メモリセルブロックの構成は、ｍ本のワード線にコントロールゲート２がそれぞれｎ個、ｎ本のビット線にドレイン５がそれぞれｍ個接続され、ソース４は全て共通接続された構成となっている。消去動作については後に説明するが、ブロックごとにソース４が共通という構造上の特徴があるため、セルの消去についてはブロック単位で一括消去が行なわれ、１ビットごとに消去することはできない。
【０００４】
次に、フラッシュメモリの読み出し、書き込み、消去、それぞれの機能動作について簡単に説明する。
【０００５】
読み出しは、制御信号及びアドレス信号等から成る読み出し信号が外部から与えられると、コントロールゲート２に高電圧（例えば５Ｖ）、ドレイン５に低電圧（例えば１Ｖ）、ソース４に低電圧（例えば０Ｖ）が印加される。この時に、読み出したいメモリセルのソース４−ドレイン５間に流れる電流と、基準となるメモリセルに流れる電流とをセンスアンプによって比較し、データの”１”及び”０”の判定を行なう。そして、メモリセルからの読み出しデータを外部へ出力し、読み出し動作が完了する。
【０００６】
書き込み動作は次のように行なう。
【０００７】
フラッシュメモリの外部から、制御信号、データ及びアドレス信号を与え、コントロールゲート２に高電圧（例えば１２Ｖ）、ドレイン５に高電圧（例えば７Ｖ）、ソース４に低電圧（例えば０Ｖ）を印加する。このとき、ドレイン（５）接合近傍で発生されたホットエレクトロンは、コントロールゲート２に印加された高電圧によりフローティングゲート３に注入される。この後、書き込み状態をオフにしてベリファイ動作を行なう。書き込まれたメモリセルがベリファイ成功なら書き込み完了となる。失敗なら、再び書き込みを行なって、ベリファイを行なう。この動作を規定回数実施し、ベリファイ失敗の場合は、外部へ書き込みエラーのステータスを返す。
【０００８】
最後に、消去動作について説明する。
【０００９】
消去はブロック単位で行なわれる。制御信号及びアドレス信号から成る制御信号及び消去データを外部から与え、コントロールゲート２に低電圧（例えば−１０Ｖ）、ドレイン５をフローティング状態、ソース４に高電圧（例えば６Ｖ）を印加する。このような電圧を印加すると、フローティングゲート３−ソース４間に高電界が発生し、トンネル現象を利用してフローティングゲート３内の電子をソース４に引き抜くことができる。この後、消去状態をオフにして、書き込み時と同様にベリファイ動作を行なう。消去ブロックのすべてのメモリセルがベリファイ成功なら消去完了となる。失敗なら、再び消去に関する動作を行なって、ベリファイを行なう。この動作を規定回数実施し、ベリファイ失敗の場合は、外部へ消去エラーのステータスを返す。
【００１０】
ところで、上記で説明した読み出し、書き込み、及び消去動作時等にメモリセル１のコントロールゲート２、ドレイン５、及びソース４に与えられる高電圧（１２Ｖ、７Ｖ等）や負電圧（−１０Ｖ等）は、一般に、チャージ・ポンプ回路により発生し、印加される。
【００１１】
従来の高電圧チャージ・ポンプ回路の構成例を、図３に示す。
【００１２】
各段が、それぞれ、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２、及びコンデンサＣ１、Ｃ２から成る、複数段（図では、８段）の昇圧段ｓｔｇ１、…、ｓｔｇ８が縦続接続された構成となっており、各段の各コンデンサには、それぞれ、図４に示すクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、及びＣＬＫ４が印加される構成となっている。
【００１３】
この高電圧チャージ・ポンプ回路の動作を簡単に説明する。
【００１４】
上述のように、図３中のＣＬＫ１、ＣＬＫ２、ＣＬＫ３、及びＣＬＫ４は、それぞれ、各昇圧段への入力クロック信号であり、図４で表されているように、適当な”Ｈ”、”Ｌ”の期間と周期をもつ方形波である。このチャージ・ポンプ回路は、ｓｔｇ１のコンデンサＣ２から、ｓｔｇ２、ｓｔｇ３、…と、順に、コンデンサＣ２に電荷を蓄えて、任意の高電圧を得るものであるが、前段のコンデンサＣ２から、昇圧された電圧をコンデンサＣ２で受ける際、タイミング良く、コンデンサＣ１に入力されるクロック信号ＣＬＫ１若しくはＣＬＫ３を、グランドレベルから電源電圧レベルに変化させることにより、前段から受け渡される昇圧電圧の電圧降下を抑える構造になっている。その後、コンデンサＣ２に受け渡された昇圧電圧は、入力されるクロック信号ＣＬＫ２若しくはＣＬＫ４をグランドレベルから電源電圧レベルにすることにより、更に昇圧される。これにより、前段で昇圧された電位より、電源電圧幅にほぼ等しい電圧だけ昇圧することができる。この一連の動作を繰り返すことにより、ポンプの段数を重ねていくにつれて、各ポンプ段の出力電圧は高くなっていく。
【００１５】
しかしながら、高電圧チャージ・ポンプ回路で発生する電圧が高くなるに伴い、バックゲート効果によりトランジスタＮ１、Ｎ２のしきい値が高くなってくる。すなわち、高電圧チャージ・ポンプ回路の各段で発生する電圧が高電圧になるほど、その段のトランジスタＮ１、Ｎ２のしきい値が高くなってくる。したがって、バックゲート効果によるトランジスタのしきい値が最も大きくのは、最も高い電圧が発生するポンプ最終段であり、トランジスタのしきい値がポンプに入力されるクロック信号電圧に等しくなった場合には、高電圧チャージ・ポンプ回路は、それ以上昇圧することができなくなる。
【００１６】
例えば、電源電圧が５Ｖ程度であれば、トランジスタのしきい値に比べて、クロック信号電圧が十分に大きいため、電荷受渡し時における昇圧された電荷の電圧降下はない。これに対して、電源電圧が３Ｖ程度に低くなってくると、ポンプ最終段においては、前段から受け渡される際に昇圧した電位が下がることになり、昇圧効率が悪くなる。更に、電源電圧が２Ｖ程度にまで低くなってくると、ポンプ最終段のトランジスタのしきい値が、ポンプに入力されるクロック信号電圧にほぼ等しくなるので、前段から受け渡された電圧以上に昇圧することができなくなる。これはポンプ段をさらに追加しても、昇圧可能な電圧は同じであることを意味している。すなわち、電源電圧５Ｖ時には、チャージ・ポンプ回路で昇圧し、発生することができた電圧は、２Ｖ程度の低電圧電源では、トランジスタのしきい値上昇の影響が大きくなるために、発生することができなくなる。したがって、従来の回路において、低電源電圧、低消費電力のデバイスを設計するためには、トランジスタのしきい値を小さくする必要がある。
【００１７】
バックゲート効果によるトランジスタしきい値の上昇を考慮した低電圧電源対応の高電圧チャージ・ポンプ回路の一例として、特開平６−２６１５３８号公報に示される回路がある。
【００１８】
この特開平６−２６１５３８の高電圧チャージ・ポンプ回路は、クロック信号電圧を昇圧する回路が付加されており、低電圧電源に対しても、前段から受け渡される際に、昇圧した電位の降下を抑え、昇圧効率を上げるような構成になっている。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記従来の高電圧チャージ・ポンプ回路では、クロック信号電圧を昇圧する回路で単一の昇圧電圧しか生成することができない。すなわち、電源電圧の定数倍の昇圧電圧しか生成できず、かかる高電圧チャージ・ポンプ回路では、ある特定の低電圧の電源電圧に対しては、クロック信号電圧の昇圧が有効になるが、電源電圧の範囲が広くなった場合には、電源電圧の高電圧側でクロック信号電圧の昇圧電圧が高くなり過ぎるおそれがあり、回路を構成するトランジスタ、コンデンサ等に高電圧がかかり、最悪の場合、素子が破壊し、デバイスの信頼性に悪影響を及ぼす可能性がある。更に、通常、昇圧された電圧に対する必要な電流量が多くなるにつれ、昇圧に用いるコンデンサの容量は大きくなる。クロック信号電圧を昇圧する回路により、この昇圧に用いるコンデンサを充電しなければならないが、この容量よりもクロック信号電圧を昇圧する容量を大きくする必要があり、レイアウト面積の増大を招く。
【００２０】
【課題を解決するための手段】
図３に示す、従来の高電圧チャージ・ポンプ回路に於いては、バックゲート効果によりトランジスタのしきい値が最も大きくなるのはポンプ最終段であり、この最終段を含む後段側の１または複数の昇圧段において、トランジスタのしきい値の上昇が問題となる。前段側の各昇圧段については、その前段よりの入力昇圧電圧が比較的低いため、トランジスタのしきい値が殆ど上昇しないので、電源電圧振幅のクロック信号にて、充分に正常駆動することができる。
【００２１】
本発明は、この点に着目し、チャージ・ポンプ回路を構成する複数段の昇圧段のうちの、最終段を含む、後段側の１または２以上の昇圧段に対してのみ、適度に昇圧されたクロック信号を供給し、前段側の昇圧段に対しては、通常の、電源電圧振幅のクロック信号を供給する構成としたことを特徴とするものである。
【００２２】
これにより、バックゲート効果によるしきい値の上昇が回路動作に影響を及ぼす後段側の昇圧段に対してのみ、適度に昇圧されたクロック信号が効果的に印加されることになり、前段側の昇圧段に対しては、過度に昇圧されたクロック信号が印加されることがないので、トランジスタ、コンデンサ等の素子への過度な高電圧の印加が防止され、信頼性の低下、素子の破壊等を未然に防止することができるものである。
【００２３】
また、各昇圧段は、それぞれ、位相の異なる２つのクロック信号（ＣＬＫ１及びＣＬＫ２、又はＣＬＫ３及びＣＬＫ４）により駆動されるが、何れか一方のクロック信号（ＣＬＫ１及びＣＬＫ３、又はＣＬＫ２及びＣＬＫ４）のみを昇圧させ、他方のクロック信号は昇圧させない構成であっても、バックゲート効果によるトランジスタしきい値の上昇による、ポンプ昇圧段内部に於ける昇圧電圧降下ロスを排して、所望の昇圧動作を実行させることができる。
【００２４】
本発明は、この点に着目し、何れか一方のクロック信号のみを昇圧させる構成としたことを特徴とするものである。
【００２５】
これにより、クロック信号昇圧回路の規模縮小を図ることができ、レイアウト面積の縮小を図ることができるものである。
【００２６】
更に、電源電圧の範囲が広い場合は、低い電源電圧に対しては、クロック信号の昇圧が必要となるが、より高い電源電圧の場合には、クロック信号の昇圧が不要、或いは、より小さい幅の昇圧で、充分に正常動作を行わせることができる。
【００２７】
本発明は、この点に着目し、昇圧・非昇圧、又は／及び昇圧幅の切り換え機能を有するクロック信号昇圧回路を設けたことを特徴とするものである。
【００２８】
これにより、使用する電源電圧に応じた最適振幅のクロック信号をポンプ各段に印加することが可能となり、過度に昇圧されたクロック信号が印加されることを防止することができるものである。
【００２９】
すなわち、請求項１に係る本発明のチャージ・ポンプ回路は、各段が、それぞれ、前段よりの出力電圧を後段に出力するためのスイッチング・トランジスタと、該スイッチング・トランジスタの出力に一方の電極が接続される、後段への出力電圧昇圧用コンデンサとを有する、ｎ段（ｎ：２以上の整数）の昇圧段と、上記スイッチング・トランジスタのゲートに一方の電極が接続されるゲート電圧昇圧用コンデンサの他方の電極、及び上記出力電圧昇圧用コンデンサの他方の電極に、それぞれ、所定の位相を有する第１クロック信号、及び第２クロック信号を供給するクロック信号供給回路とを有するチャージ・ポンプ回路に於いて、上記クロック信号供給回路よりのクロック信号を昇圧するクロック信号昇圧回路を設け、上記ｎ段の昇圧段のうちの、最終段を含む、後段側ｍ段（ｍ：正整数）に対しては、上記クロック信号昇圧回路よりの昇圧クロック信号を供給し、前段側（ｎ−ｍ）段に対しては、上記クロック信号供給回路よりのクロック信号を供給する構成としたことを特徴とするものである。
【００３０】
また、請求項２に係る本発明のチャージ・ポンプ回路は、各段が、それぞれ、前段よりの出力電圧を後段に出力するためのスイッチング・トランジスタと、該スイッチング・トランジスタの出力に一方の電極が接続される、後段への出力電圧昇圧用コンデンサとを有する、ｎ段（ｎ：２以上の整数）の昇圧段と、上記スイッチング・トランジスタのゲートに一方の電極が接続されるゲート電圧昇圧用コンデンサの他方の電極、及び上記出力電圧昇圧用コンデンサの他方の電極に、それぞれ、所定の位相を有する第１クロック信号、及び第２クロック信号を供給するクロック信号供給回路とを有するチャージ・ポンプ回路に於いて、上記クロック信号供給回路よりの第１クロック信号又は第２クロック信号の何れか一方のクロック信号のみを昇圧するクロック信号昇圧回路を設け、上記ｎ段の昇圧段のうちの、最終段を含む、後段側ｍ段（ｍ：正整数）に対しては、上記クロック信号昇圧回路よりの昇圧第１クロック信号又は昇圧第２クロック信号と、上記クロック信号供給回路よりの第２クロック信号又は第１クロック信号とを供給し、前段側（ｎ−ｍ）段に対しては、上記クロック信号供給回路よりの第１クロック信号及び第２クロック信号を供給する構成としたことを特徴とするものである。
【００３１】
更に、請求項３に係る本発明のチャージ・ポンプ回路は、上記請求項１又は２に係るチャージ・ポンプ回路に於いて、制御信号に応じて、昇圧・非昇圧、又は／及び昇圧幅を切り換える切換回路を有する上記クロック信号昇圧回路を設けたことを特徴とするものである。
【００３２】
更に、請求項４に係る本発明のチャージ・ポンプ回路は、上記請求項１、２又は３に係るチャージ・ポンプ回路に於いて、負電圧方向の昇圧を行うことを特徴とするものである。
【００３３】
かかる本発明のチャージ・ポンプ回路によれば、広電源電圧範囲に対応し、クロック信号の過昇圧によるトランジスタ、コンデンサ等の素子の破壊を防止することができ、かつ、低電源電圧時においても、バックゲート効果の影響を緩和させて、より高電圧への昇圧を可能とした高電圧チャージ・ポンプ回路を、できる限りにおいてレイアウト面積を小さくして提供することができるものである。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３５】
（実施の形態１）
図１は、本発明の第１の実施形態であるチャージ・ポンプ回路の構成を示す回路構成図である。
【００３６】
図３に示す従来のチャージ・ポンプ回路と同様に、各段が、それぞれ、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２、及びコンデンサＣ１、Ｃ２から成る、複数段（図では、８段）の昇圧段ｓｔｇ１、…、ｓｔｇ８が縦続接続された構成となっている。すなわち、複数段の昇圧段の構成については、従来と同様の構成となっており、前段のコンデンサＣ２から昇圧された電位をコンデンサＣ２で受ける際、タイミング良くコンデンサＣ１に入力されるクロック信号をグランドレベルから電源電圧レベルに変化させることにより、前段から受け渡される電荷電位の電圧降下を抑える構造になっている。
【００３７】
従来のチャージ・ポンプ回路との相違点は、後段側の５段目以降の各昇圧段のコンデンサＣ１（ＮチャネルＭＯＳトランジスタＮ２のゲート電圧昇圧用コンデンサ）に印加するクロック信号として、従来のクロック信号ＣＬＫ１及びＣＬＫ３に代えて、該クロック信号ＣＬＫ１及びＣＬＫ３をクロック信号昇圧回路ＢＳＴＣＲＣＴにより昇圧させた昇圧クロック信号ＢＳＴＣＬＫ１及びＢＳＴＣＬＫ３を用いる構成としている点である。なお、５段目以降の各昇圧段のコンデンサＣ２（後段への出力電圧昇圧用コンデンサ）へのクロック信号は、従来と同様にＣＬＫ２またはＣＬＫ４であり、また、前段側の４段目までの各昇圧段の各コンデンサＣ１及びＣ２へのクロック信号印加は、従来と全く同様である。
【００３８】
本実施形態に於いては、チャージ・ポンプ５段目以降については、前段からの昇圧された電圧を受けとる際、クロック信号昇圧回路ＢＳＴＣＲＣＴより出力される昇圧クロック信号ＢＳＴＣＬＫ（図５に示すように、入力クロック信号ＣＬＫと同位相で、振幅が電源電圧（Ｖｃｃ）以上とされたクロック信号）を、コンデンサＣ１の一方の電極に印加する。なお、クロック信号昇圧回路としては、通常のブースト回路を用いることができる。これにより、バックゲート効果が顕著に現れる高電圧チャージ・ポンプ回路の後半段において、前段からの電荷受渡し時の電圧降下を抑えつつ、一方でレイアウト面積の増大を極力抑えることができる。
【００３９】
本チャージ・ポンプ回路の前半段では、前段のコンデンサＣ２から昇圧された電位をコンデンサＣ２で受ける際、タイミング良く、コンデンサＣ１に入力されるクロック信号ＣＬＫ１若しくはＣＬＫ３を、グランドレベルから電源電圧レベルに変化させることにより、前段から受け渡される電位のロスを抑える。その後、コンデンサＣ２に入力されるクロック信号ＣＬＫ２若しくはＣＬＫ４をグランドレベルから電源電圧レベルにすることにより昇圧を行なう。これにより、前段で昇圧された電位より、電源電圧幅にほぼ等しい電圧だけ昇圧することができる。この前半段ではバックゲート効果の影響が小さく、トランジスタのしきい値にも殆ど変化が見られない。よって、このチャージ・ポンプ回路前半段については、レイアウト面積を小さくするという目的からクロック信号昇圧回路ＢＳＴＣＲＣＴによる入力クロック信号の昇圧は行なわない。
【００４０】
しかしながら、高電圧チャージ・ポンプ回路後半段では、昇圧電圧が高くなるに伴い、バックゲート効果によりトランジスタＮ１、Ｎ２のしきい値が高くなってくる。次第に高くなるトランジスタのしきい値が、入力クロック信号ＣＬＫ１〜ＣＬＫ４のクロック電圧（通常、電源電圧Ｖｃｃ）に等しくなった場合、前段から受け渡される昇圧電圧と、次段に受け渡す昇圧電圧が同じ電位になってしまう。すなわち、（トランジスタのしきい値）＝（クロック信号電圧）の状況になってしまうと、高電圧チャージ・ポンプ回路の段数を増加させても昇圧することができない。したがって、トランジスタのしきい値を下げるか、或いは、クロック信号電圧を上げるという手法を用いなければ、それ以上の高電圧チャージ・ポンプ回路による昇圧は不可能である。
【００４１】
本発明に於いては、後者のクロック信号電圧を上げるという手法を用いている。この場合、後段側の各昇圧段のコンデンサＣ１とコンデンサＣ２に印加されるクロック信号ＣＬＫ１〜ＣＬＫ４のすべてを昇圧する構成としてもよいが、必ずしも、クロック信号ＣＬＫ１、ＣＬＫ３の信号電圧と、クロック信号ＣＬＫ２、ＣＬＫ４の信号電圧の双方を昇圧する必要はない。何れか一方の入力クロック信号の電圧を昇圧することでも、高電圧チャージ・ポンプ回路の出力電圧の更なる昇圧が可能である。これは、レイアウト面積、チャージ・ポンプ出力電圧の設計目標を比較検討することで決定するのが望ましい。
【００４２】
本実施形態に於いては、電荷受渡し時のロスを抑えるための、トランジスタＮ２を駆動する入力クロック信号ＣＬＫ１、ＣＬＫ３の電圧のみを昇圧する構成としている。前段より受け取った電荷電圧を昇圧する入力クロック信号ＣＬＫ２、ＣＬＫ４の電圧は昇圧を行なわないで、レイアウト面積の低減を図っている。通常、ＣＬＫ１、ＣＬＫ３に比べ、ＣＬＫ２、ＣＬＫ４により駆動されるコンデンサの方が、その容量が大きい。したがって、入力クロック信号の昇圧回路ＢＳＴＣＲＣＴを、クロック信号ＣＬＫ２、ＣＬＫ４に対しても設けた場合、そのコンデンサ容量を比較的大きくしなければならず、レイアウト面積の増大を招いてしまう。これらの状況に鑑み、本実施形態に於いては、電荷受渡し時のロスを抑えるための、トランジスタＮ２を駆動する入力クロック信号ＣＬＫ１、ＣＬＫ３の電圧のみを昇圧する構成としている。このように、高電圧チャージ・ポンプ回路後半段では、電荷受け渡し時のロスを抑えるためのトランジスタＮ２を駆動するクロック信号を、昇圧クロック信号ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ３とすることで、入力クロック信号ＣＬＫ１、ＣＬＫ３の場合では発生させることができなかった高電圧を、低電圧電源に対しても発生・出力することができるものである。
【００４３】
なお、クロック信号昇圧回路は、図１に示すように、各段毎に設ける構成としてもよいが、クロック信号ＣＬＫ１用の昇圧回路と、クロック信号ＣＬＫ３用の昇圧回路とを、それぞれ一つずつ設け、前者の出力（昇圧クロック信号ＢＳＴＣＬＫ１）を５段目と７段目に共通に供給し、後者の出力（昇圧クロック信号ＢＳＴＣＬＫ３）を６段目と８段目に共通に供給する構成とする方が、レイアウト面積縮小の効果が大きい。
【００４４】
次に、クロック信号昇圧回路ＢＳＴＣＲＣＴの構成について、更に詳細な説明を進める。
【００４５】
上述のように、クロック信号昇圧回路ＢＳＴＣＲＣＴとしては、通常のブースト回路を用いることができるが、チャージ・ポンプ回路が含まれる集積回路の電源電圧範囲が広い場合、電源電圧が低い場合は、クロック信号の昇圧が必要であるが、電源電圧が比較的高い場合は、昇圧が不要、若しくは、昇圧幅が小さくても充分であるという場合が考えられる。したがって、電源電圧に応じて、昇圧・非昇圧または昇圧幅、或いは、その双方を切り換えられる構成とすることにより、電源電圧に応じて、最適振幅のクロック信号を昇圧段に印加することが可能となり、過度に昇圧されたクロック信号が印加されることによる、コンデンサ等の破壊を未然に防止することができる。
【００４６】
具体的に説明すると、電源電圧範囲が広範囲に及ぶ場合、例えば、１．８Ｖと、３．３Ｖの２つの電源電圧が設定されている場合では、電源電圧１．８Ｖ時には、クロック信号の昇圧が有効であるが、同様の回路条件で、電源電圧３．３Ｖにすると、昇圧クロック信号ＢＳＴＣＬＫの電圧レベルが高くなりすぎ、コンデンサ等の破壊を起こす可能性がある。したがって、電源電圧３．３Ｖモードでは、昇圧クロック信号ＢＳＴＣＬＫの電圧レベルを下げる必要がある。更に、電源電圧５Ｖモードでは、電源電圧振幅のクロック信号で、設計目標の昇圧電圧を達成できるので、クロック信号の昇圧動作をする必要がない。以上のことより、コンデンサ等の破壊を防ぐために、電源電圧により、クロック信号の昇圧電位を変更する必要がある。
【００４７】
図６は、昇圧幅を切り換えられる構成としたクロック信号昇圧回路の一構成例を示す回路図である。この回路は、例えば、電源電圧として、１．８Ｖと３．３Ｖとが設定されている場合に用いて有効なものであり、電源電圧が１．８Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｈ”に設定されることにより、昇圧幅が大きくなり、電源電圧が３．３Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｌ”に設定されることにより、昇圧幅が小さくなる。なお、セレクト信号については、電源電圧に応じて、所定レベルを外部より入力する構成としてもよいし、或いは、電源電圧に応じて、内部回路（電圧検出回路）により発生させる構成としてもよい。
【００４８】
図７は、昇圧・非昇圧を切り換えられる構成としたクロック信号昇圧回路の一構成例を示す回路図である。この回路は、例えば、電源電圧として、１．８Ｖと５Ｖとが設定されている場合に用いて有効なものであり、電源電圧が１．８Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｈ”に設定されることにより、クロック信号の昇圧動作が実行され、電源電圧が５Ｖのときは、セレクト信号ＢＳＴＳＥＬが、”Ｌ”に設定されることにより、昇圧動作の実行は停止される。なお、セレクト信号については、上記と同様に、電源電圧に応じて、所定レベルを外部より入力する構成としてもよいし、或いは、電源電圧に応じて、内部回路（電圧検出回路）により発生させる構成としてもよい。
【００４９】
図６或いは図７に示すクロック信号昇圧回路を用いることにより、電源電圧が比較的高電圧の場合に於いても、クロック信号の過昇圧によるコンデンサ、トランジスタ等の破壊を未然に防止することができるものである。
【００５０】
なお、クロック信号昇圧回路として、昇圧・非昇圧の切り換えと、昇圧幅の切り換えの双方が可能な回路を設けることも可能であり、かかる構成とすることにより、例えば、電源電圧として、１．８Ｖ、３．３Ｖ、及び５Ｖが設定されているような場合にも対応が可能となるものである。
【００５１】
（実施の形態２）
上述の実施形態は、正方向の高電圧を発生させるチャージ・ポンプ回路において本発明を実施したものであるが、本発明は、負方向の高電圧を発生させる負電圧チャージ・ポンプ回路においても同様に実施することができる。
【００５２】
図８は、本発明の実施形態である負電圧チャージ・ポンプ回路の構成図である。複数段（図では８段）の昇圧段ｓｔｇ１、…、ｓｔｇ８の構成は、基本的に図１と同様の構成であるが、負電圧を出力するものであるため、トランジスタが、ＮチャネルＭＯＳトランジスタ（Ｎ１、Ｎ２）からＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２）に変更されている点が相違する。図１に示す高電圧チャージ・ポンプ回路と同様に、後段側の５段目以降の昇圧段に対してのみ、昇圧クロック信号ＢＳＴＣＬＫ１またはＢＳＴＣＬＫ３を印加する構成としている。すなわち、クロック信号ＣＬＫ１用の昇圧回路ＢＳＴＣＲＣＴ１と、クロック信号ＣＬＫ３用の昇圧回路ＢＳＴＣＲＣＴ２とを、各一つずつ設け、前者の出力（昇圧クロック信号ＢＳＴＣＬＫ１）を５段目と７段目の昇圧段に共通に供給し、後者の出力（昇圧クロック信号ＢＳＴＣＬＫ３）を６段目と８段目の昇圧段に共通に供給する構成としている。クロック信号昇圧回路ＢＳＴＣＲＣＴとしては、上述した、図６若しくは図７に示す昇圧回路、或いは、他の構成のブースト回路を用いることができる。なお、負電圧チャージ・ポンプ回路駆動用のクロック信号ＣＬＫ１〜ＣＬＫ４の波形図を図９に示す。
【００５３】
図８に示す負電圧チャージ・ポンプ回路のうち、クロック信号ＣＬＫ１及びＣＬＫ２が入力されるポンプ段は、クロック信号ＣＬＫ１がＶｃｃ（電源電圧レベル）からＶｓｓ（グランドレベル）に変化することにより、ＰチャネルＭＯＳトランジスタＰ２がオンし、前段から受け渡される負の電荷電位の電圧降下を抑える。更に、クロック信号ＣＬＫ１がＶｓｓからＶｃｃに変化するとともに、クロック信号ＣＬＫ２がＶｃｃからＶｓｓに変化することにより、電源電圧幅にほぼ等しい電圧だけ降圧を行う。同様に、クロック信号ＣＬＫ３及びＣＬＫ４が入力されるポンプ段は、クロック信号ＣＬＫ３がＶｃｃ（電源電圧レベル）からＶｓｓ（グランドレベル）に変化することにより、ＰチャネルＭＯＳトランジスタＰ２がオンし、前段から受け渡される負の電荷電位の電圧降下を抑える。更に、クロック信号ＣＬＫ３がＶｓｓからＶｃｃに変化するとともに、クロック信号ＣＬＫ４がＶｃｃからＶｓｓに変化することにより、電源電圧幅にほぼ等しい電圧だけ降圧を行う。
【００５４】
しかしながら、負電圧チャージ・ポンプ回路においても、ＰチャネルＭＯＳトランジスタのしきい値（絶対値）が高くなる問題は生じ、最悪の場合、更なる降圧を行えなくなる可能性がある。
【００５５】
そこで、本発明は、後段側の５段目以降のポンプ段を構成する、電荷受け渡しのために付加されているＰチャネルＭＯＳトランジスタＰ２側に、グランドレベルと昇圧された電圧の間を変化するＢＳＴＣＬＫ（ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ３）を入力する。チャージ・ポンプ回路を構成するＰチャネルＭＯＳトランジスタのしきい値が上昇する問題は、クロック信号ＣＬＫ１やＣＬＫ３より変化の幅が大きい、昇圧された電圧とグランドレベル間で変化する昇圧クロック信号ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ２をチャージ・ポンプ回路に入力することにより解決される。すなわち、ＰチャネルＭＯＳトランジスタのゲートとＢＳＴＣＬＫ間に接続されるコンデンサＣ１により、クロック信号ＣＬＫ１やＣＬＫ３を用いる場合よりも更に降圧された電圧が該ＰチャネルＭＯＳトランジスタのゲートに印加され、該ＰチャネルＭＯＳトランジスタＰ２を確実にオンさせることが可能となる。これにより、ＰチャネルＭＯＳトランジスタのしきい値上昇による、電荷受け渡し時のロスが抑制され、効率よく負電圧の発生が行われることとなる。
【００５６】
なお、前半段のポンプ段では、ＰチャネルＭＯＳトランジスタのしきい値の変化は殆ど見られないため、レイアウト面積の縮小化の観点からブースト回路を用いたクロック信号の昇圧は行わない。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明のチャージ・ポンプ回路によれば、広電源電圧範囲に対応し、高電源電圧側でのクロック信号の過昇圧によるコンデンサ、トランジスタ等の破壊を防止することができ、かつ、低電源電圧時に於いても、バックゲート効果の影響を緩和させて、より高電圧への昇圧を可能とした高電圧チャージ・ポンプ回路を、できる限りに於いてレイアウト面積を小さくして提供することができるものある。
【００５８】
なお、特開平９−７３８４号公報には、低電源電圧と高電源電圧のそれぞれに対応したクロック信号（位相信号）を生成する構成とした，チャージ・ポンプ形負電圧供給回路用位相信号発生回路が開示されているが、回路規模が大きく、レイアウト面積の増大につながるという問題点を有する。また、負電圧チャージ・ポンプ回路を構成するすべてのポンプ段が個々に位相信号発生回路と接続する構成であるため、レイアウト面積が更に増大する。更に、ブースト位相信号は、負電位から電源電位（Ｖｃｃ）まで変化するため、位相信号発生回路で電流の逆流が生じ、回路上問題を生じやすい。といった問題点も有する。本発明によれば、かかる問題点も生じない極めて有用なチャージ・ポンプ回路を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態である高電圧チャージ・ポンプ回路の回路構成図である。
【図２】フラッシュメモリのセル構造を示した模式図である。
【図３】従来のチャージ・ポンプ回路の回路構成図である。
【図４】高電圧（正電圧）チャージ・ポンプ回路駆動用のクロック信号の波形図である。
【図５】クロック信号ＣＬＫと、昇圧クロック信号ＢＳＴＣＬＫとの関係を示す信号波形図である。
【図６】クロック信号昇圧回路の一構成例を示す回路図である。
【図７】クロック信号昇圧回路の他の構成例を示す回路図である。
【図８】本発明の他の実施形態である負電圧チャージ・ポンプ回路の回路構成図である。
【図９】負電圧チャージ・ポンプ回路駆動用のクロック信号の波形図である。
【符号の説明】
ｓｔｇ１、… 昇圧段
Ｎ１、Ｎ２ ＮチャネルＭＯＳトランジスタ
Ｃ１、Ｃ２ コンデンサ
ＢＳＴＣＲＣＴ クロック信号昇圧回路
ＣＬＫ１、… クロック信号
ＢＳＴＣＬＫ１、ＢＳＴＣＬＫ２ 昇圧クロック信号
Ｐ１、Ｐ２ ＰチャネルＭＯＳトランジスタ
ＢＳＴＣＲＣＴ１、ＢＳＴＣＲＣＴ２ クロック信号昇圧回路
Claims (4)
- 各段が、それぞれ、前段よりの出力電圧を後段に出力するためのスイッチング・トランジスタと、該スイッチング・トランジスタの出力に一方の電極が接続される、後段への出力電圧昇圧用コンデンサとを有する、ｎ段（ｎ：２以上の整数）の昇圧段と、上記スイッチング・トランジスタのゲートに一方の電極が接続されるゲート電圧昇圧用コンデンサの他方の電極、及び上記出力電圧昇圧用コンデンサの他方の電極に、それぞれ、所定の位相を有する第１クロック信号、及び第２クロック信号を供給するクロック信号供給回路とを有するチャージ・ポンプ回路に於いて、
上記クロック信号供給回路よりのクロック信号を昇圧するクロック信号昇圧回路を設け、上記ｎ段の昇圧段のうちの、最終段を含む、後段側ｍ段（ｍ：正整数）に対しては、上記クロック信号昇圧回路よりの昇圧クロック信号を供給し、前段側（ｎ−ｍ）段に対しては、上記クロック信号供給回路よりのクロック信号を供給する構成としたことを特徴とするチャージ・ポンプ回路。 - 各段が、それぞれ、前段よりの出力電圧を後段に出力するためのスイッチング・トランジスタと、該スイッチング・トランジスタの出力に一方の電極が接続される、後段への出力電圧昇圧用コンデンサとを有する、ｎ段（ｎ：２以上の整数）の昇圧段と、上記スイッチング・トランジスタのゲートに一方の電極が接続されるゲート電圧昇圧用コンデンサの他方の電極、及び上記出力電圧昇圧用コンデンサの他方の電極に、それぞれ、所定の位相を有する第１クロック信号、及び第２クロック信号を供給するクロック信号供給回路とを有するチャージ・ポンプ回路に於いて、
上記クロック信号供給回路よりの第１クロック信号又は第２クロック信号の何れか一方のクロック信号のみを昇圧するクロック信号昇圧回路を設け、上記ｎ段の昇圧段のうちの、最終段を含む、後段側ｍ段（ｍ：正整数）に対しては、上記クロック信号昇圧回路よりの昇圧第１クロック信号又は昇圧第２クロック信号と、上記クロック信号供給回路よりの第２クロック信号又は第１クロック信号とを供給し、前段側（ｎ−ｍ）段に対しては、上記クロック信号供給回路よりの第１クロック信号及び第２クロック信号を供給する構成としたことを特徴とするチャージ・ポンプ回路。 - 請求項１又は２に記載のチャージ・ポンプ回路に於いて、
制御信号に応じて、昇圧・非昇圧、又は／及び昇圧幅を切り換える切換回路を有する上記クロック信号昇圧回路を設けたことを特徴とするチャージ・ポンプ回路。 - 負電圧方向の昇圧を行うことを特徴とする、請求項１、２又は３に記載のチャージ・ポンプ回路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103376812A (zh) * | 2012-04-30 | 2013-10-30 | 英飞凌科技股份有限公司 | 用于可编程电压源的系统和方法 |
| US9905194B2 (en) | 2015-03-02 | 2018-02-27 | Samsung Electronics Co., Ltd. | Integrated circuit for driving adaptable power to display and display device including the same |
Families Citing this family (85)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518245B1 (ko) * | 1999-12-17 | 2005-10-04 | 주식회사 하이닉스반도체 | 저전압 챠지 펌프 회로 |
| JP3614747B2 (ja) * | 2000-03-07 | 2005-01-26 | Ｎｅｃエレクトロニクス株式会社 | 昇圧回路、それを搭載したｉｃカード及びそれを搭載した電子機器 |
| NL1015386C2 (nl) * | 2000-06-06 | 2001-12-28 | Ericsson Telefon Ab L M | Fasevergrendelcircuit. |
| US6621326B1 (en) * | 2000-10-26 | 2003-09-16 | Altera Corporation | P-channel negative pumps |
| KR100364427B1 (ko) * | 2000-12-30 | 2002-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 고 효율 펌프회로 |
| JP2002261239A (ja) * | 2001-02-28 | 2002-09-13 | Sharp Corp | 不揮発性半導体メモリ装置の昇圧回路 |
| US6486728B2 (en) * | 2001-03-16 | 2002-11-26 | Matrix Semiconductor, Inc. | Multi-stage charge pump |
| US6476666B1 (en) * | 2001-05-30 | 2002-11-05 | Alliance Semiconductor Corporation | Bootstrapped charge pump |
| KR100439026B1 (ko) * | 2001-10-23 | 2004-07-03 | 삼성전자주식회사 | 고전압 발생회로 및 방법 |
| GB2384123A (en) * | 2002-01-11 | 2003-07-16 | Zarlink Semiconductor Inc | Resampling filter for analog PLL |
| US6774707B1 (en) * | 2002-01-14 | 2004-08-10 | Altera Corporation | Charge pump circuits and methods |
| TW550589B (en) * | 2002-02-18 | 2003-09-01 | Winbond Electronics Corp | Charge pump circuit having clock voltage doubling and the method |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| JP3969252B2 (ja) * | 2002-08-27 | 2007-09-05 | 日本電気株式会社 | 立体画像平面画像切換表示装置及び携帯端末装置 |
| US6788130B2 (en) | 2002-09-25 | 2004-09-07 | Texas Instruments Incorporated | Efficient charge pump capable of high voltage operation |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7141013B2 (en) * | 2002-11-08 | 2006-11-28 | Illinois Tool Works Inc. | Method for making slider end stops on zippers for reclosable packaging |
| US6842383B2 (en) | 2003-01-30 | 2005-01-11 | Saifun Semiconductors Ltd. | Method and circuit for operating a memory cell using a single charge pump |
| US20040151032A1 (en) * | 2003-01-30 | 2004-08-05 | Yan Polansky | High speed and low noise output buffer |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6885244B2 (en) | 2003-03-24 | 2005-04-26 | Saifun Semiconductors Ltd. | Operational amplifier with fast rise time |
| US6693480B1 (en) | 2003-03-27 | 2004-02-17 | Pericom Semiconductor Corp. | Voltage booster with increased voltage boost using two pumping capacitors |
| US6906966B2 (en) | 2003-06-16 | 2005-06-14 | Saifun Semiconductors Ltd. | Fast discharge for program and verification |
| JP3675457B2 (ja) * | 2003-06-19 | 2005-07-27 | セイコーエプソン株式会社 | 昇圧クロック生成回路及び半導体装置 |
| US6930536B2 (en) * | 2003-11-04 | 2005-08-16 | Micron Technology, Inc. | Voltage booster |
| US7050319B2 (en) * | 2003-12-03 | 2006-05-23 | Micron Technology, Inc. | Memory architecture and method of manufacture and operation thereof |
| US7239193B2 (en) | 2003-12-25 | 2007-07-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP4202961B2 (ja) * | 2003-12-25 | 2008-12-24 | 株式会社東芝 | 半導体装置 |
| US7176728B2 (en) * | 2004-02-10 | 2007-02-13 | Saifun Semiconductors Ltd | High voltage low power driver |
| US8339102B2 (en) * | 2004-02-10 | 2012-12-25 | Spansion Israel Ltd | System and method for regulating loading on an integrated circuit power supply |
| US7256642B2 (en) * | 2004-03-19 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7187595B2 (en) * | 2004-06-08 | 2007-03-06 | Saifun Semiconductors Ltd. | Replenishment for internal voltage |
| US7190212B2 (en) * | 2004-06-08 | 2007-03-13 | Saifun Semiconductors Ltd | Power-up and BGREF circuitry |
| US7256438B2 (en) * | 2004-06-08 | 2007-08-14 | Saifun Semiconductors Ltd | MOS capacitor with reduced parasitic capacitance |
| KR100607349B1 (ko) * | 2004-08-26 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 장치의 고전압 스위치 회로 |
| JP2006115682A (ja) * | 2004-09-14 | 2006-04-27 | Mitsubishi Electric Corp | 電圧発生回路 |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| ITTO20040791A1 (it) * | 2004-11-11 | 2005-02-11 | St Microelectronics Srl | Dispositivo a pompa di carica con aumentata erogazione di corrente |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7259612B2 (en) * | 2005-06-28 | 2007-08-21 | Atmel Corporation | Efficient charge pump for a wide range of supply voltages |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20090219079A1 (en) * | 2005-09-02 | 2009-09-03 | Nxp B.V. | Charge pump circuit for rfid integrated circuits |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| JP4901252B2 (ja) * | 2006-03-20 | 2012-03-21 | ローム株式会社 | 負昇圧チャージポンプ回路、ｌｃｄドライバｉｃ、液晶表示装置 |
| JP2007259519A (ja) * | 2006-03-20 | 2007-10-04 | Rohm Co Ltd | チャージポンプ回路、ｌｃｄドライバｉｃ、液晶表示装置 |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| KR100842744B1 (ko) * | 2006-11-20 | 2008-07-01 | 주식회사 하이닉스반도체 | 클럭조절회로 및 이를 이용한 전압펌핑장치 |
| US7495500B2 (en) * | 2006-12-31 | 2009-02-24 | Sandisk 3D Llc | Method for using a multiple polarity reversible charge pump circuit |
| US7477093B2 (en) * | 2006-12-31 | 2009-01-13 | Sandisk 3D Llc | Multiple polarity reversible charge pump circuit |
| KR20090109547A (ko) * | 2006-12-31 | 2009-10-20 | 쌘디스크 3디 엘엘씨 | 다중 극성의 반전 가능 전하 펌프 회로 및 관련 방법 |
| US7639540B2 (en) * | 2007-02-16 | 2009-12-29 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| JP5566568B2 (ja) * | 2007-03-27 | 2014-08-06 | ピーエスフォー ルクスコ エスエイアールエル | 電源電圧発生回路 |
| JP4969322B2 (ja) * | 2007-06-01 | 2012-07-04 | 三菱電機株式会社 | 電圧発生回路およびそれを備える画像表示装置 |
| US8072256B2 (en) * | 2007-09-14 | 2011-12-06 | Mosaid Technologies Incorporated | Dynamic random access memory and boosted voltage producer therefor |
| US7592857B2 (en) * | 2007-12-21 | 2009-09-22 | G-Time Electronic Co., Ltd. | Charge pump circuit |
| JP5056427B2 (ja) * | 2008-01-15 | 2012-10-24 | 富士通セミコンダクター株式会社 | チャージポンプ回路 |
| JP2010239609A (ja) * | 2009-03-12 | 2010-10-21 | Rohm Co Ltd | ブースト回路およびそれを用いたδς変調器、電子機器 |
| US9423814B2 (en) * | 2010-03-16 | 2016-08-23 | Macronix International Co., Ltd. | Apparatus of supplying power while maintaining its output power signal and method therefor |
| US9165490B2 (en) | 2010-08-06 | 2015-10-20 | Vp Assets Limited | 3D/2D multi-primary color image device and method for controlling the same |
| US8654144B2 (en) | 2010-08-06 | 2014-02-18 | Vp Assets Limited (British Virgin Islands) | 3D/2D multiprimary color image device and method for controlling the same |
| US8339185B2 (en) | 2010-12-20 | 2012-12-25 | Sandisk 3D Llc | Charge pump system that dynamically selects number of active stages |
| US8476963B2 (en) | 2011-01-04 | 2013-07-02 | Freescale Semiconductor, Inc. | Exponential charge pump |
| US9754871B2 (en) | 2012-10-31 | 2017-09-05 | Delta Electronics (Shanghai) Co., Ltd. | Switch circuit package module |
| CN103795384B (zh) | 2012-10-31 | 2017-04-19 | 台达电子企业管理（上海）有限公司 | 开关电路封装模块 |
| US8836412B2 (en) | 2013-02-11 | 2014-09-16 | Sandisk 3D Llc | Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple |
| JP2014187764A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 電圧変換回路および切替制御回路 |
| US8981835B2 (en) | 2013-06-18 | 2015-03-17 | Sandisk Technologies Inc. | Efficient voltage doubler |
| US9024680B2 (en) * | 2013-06-24 | 2015-05-05 | Sandisk Technologies Inc. | Efficiency for charge pumps with low supply voltages |
| US9077238B2 (en) | 2013-06-25 | 2015-07-07 | SanDisk Technologies, Inc. | Capacitive regulation of charge pumps without refresh operation interruption |
| US9007046B2 (en) | 2013-06-27 | 2015-04-14 | Sandisk Technologies Inc. | Efficient high voltage bias regulation circuit |
| US9083231B2 (en) | 2013-09-30 | 2015-07-14 | Sandisk Technologies Inc. | Amplitude modulation for pass gate to improve charge pump efficiency |
| US9154027B2 (en) | 2013-12-09 | 2015-10-06 | Sandisk Technologies Inc. | Dynamic load matching charge pump for reduced current consumption |
| US9917507B2 (en) | 2015-05-28 | 2018-03-13 | Sandisk Technologies Llc | Dynamic clock period modulation scheme for variable charge pump load currents |
| US9647536B2 (en) | 2015-07-28 | 2017-05-09 | Sandisk Technologies Llc | High voltage generation using low voltage devices |
| US9520776B1 (en) | 2015-09-18 | 2016-12-13 | Sandisk Technologies Llc | Selective body bias for charge pump transfer switches |
| JP6626882B2 (ja) * | 2015-09-22 | 2019-12-25 | オッポ広東移動通信有限公司 | 充電制御方法と装置及び電子機器 |
| JP7103780B2 (ja) | 2017-11-27 | 2022-07-20 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| US10673321B2 (en) * | 2017-11-27 | 2020-06-02 | Marvell Asia Pte., Ltd. | Charge pump circuit with built-in-retry |
| CN108923643B (zh) * | 2018-07-18 | 2020-04-14 | 合肥工业大学 | 一种无阈值电压损失的可重构型升压电荷泵 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259751A (ja) * | 1988-04-07 | 1989-10-17 | Toshiba Corp | 昇圧回路 |
| US5381051A (en) * | 1993-03-08 | 1995-01-10 | Motorola Inc. | High voltage charge pump |
| JP3043201B2 (ja) * | 1993-04-22 | 2000-05-22 | 株式会社東芝 | 昇圧回路 |
| FR2735921B1 (fr) * | 1995-06-21 | 1997-08-22 | Sgs Thomson Microelectronics | Circuit generateur de phases pour circuit d'alimentation negative du type pompe de charge |
-
1998
- 1998-03-19 JP JP7027298A patent/JP3580693B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-19 US US09/272,248 patent/US6157242A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103376812A (zh) * | 2012-04-30 | 2013-10-30 | 英飞凌科技股份有限公司 | 用于可编程电压源的系统和方法 |
| CN103376812B (zh) * | 2012-04-30 | 2016-02-24 | 英飞凌科技股份有限公司 | 用于可编程电压源的系统和方法 |
| US9281744B2 (en) | 2012-04-30 | 2016-03-08 | Infineon Technologies Ag | System and method for a programmable voltage source |
| US9743196B2 (en) | 2012-04-30 | 2017-08-22 | Infineon Technologies Ag | System and method for a programmable voltage source |
| US9905194B2 (en) | 2015-03-02 | 2018-02-27 | Samsung Electronics Co., Ltd. | Integrated circuit for driving adaptable power to display and display device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
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