KR20090109547A - 다중 극성의 반전 가능 전하 펌프 회로 및 관련 방법 - Google Patents

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쌘디스크 3디 엘엘씨
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Abstract

몇몇 실시예에서, 임의의 시간에서 양 전압을 발생시키도록 구성될 수 있고, 다른 시간들에서 음 전압을 발생시키도록 반전될 수 있는 다중 극성 반전 가능한 전하 펌프 회로가 개시되어 있다. 이와 같은 전하 펌프 회로는 양 및 음 전압 둘 모두가 동시에 필요하지 않은 경우에 유용하다. 일부 다른 실시예들에서, 전하 펌프 회로는 하나의 동작 모드에서 단지 양의 승압된 전압에 대해서 높은 출력 전류를 발생시키지만, 또 다른 동작 모드에서 양 및 음의 승압된 전압에 대해서 낮은 전류를 발생시킨다. 어떤 소거 가능한 메모리 어레이 기술, 특히 어떤 저항성 수동 소자 메모리 셀, 및 더 구체적으로는 3-차원 메모리 어레이에서의 용도가 개시되어 있다.
전하 펌프 회로, 전압 노드, 출력 노드, 스위치 회로, 펌프 단.

Description

다중 극성의 반전 가능 전하 펌프 회로 및 관련 방법{MULTIPLE POLARITY REVERSIBLE CHARGE PUMP CIRCUIT AND RELATED METHODS}
본 발명은, 반도체 전압 발생기 회로에 관한 것이고, 보다 구체적으로는 용량성 전압 멀티플라이어 회로(capacitive voltage multiplier circuit)에 관한 것이다.
많은 집적 회로, 특히 단일 전원 전압을 사용하는 것은 전원 전압보다 더 큰 매그니튜드(magnitude)를 갖는 "승압된" 전압을 발생시키기 위하여 온-칩 회로(on-chip circuitry)를 포함한다. 종종, 이 승압된 전압이 집적 회로 상에 포함된 회로의 부분들에 대한 실제 전원 전압으로서 사용된다. 예를 들어, "플래시" EEPROM 메모리들과 같은 어떤 유형들의 반도체 메모리들은 터널링 유전체(tunneling dielectric)에 걸쳐 전자들을 가속시키고 필드 효과 트랜지스터(field effect transistor) 위의 플로팅 게이트(floating gate) 상에 전하를 저장함으로써 메모리 셀에 기록한다. 현대의 디바이스들에서, 터널링 유전체에 걸친 전하의 이러한 가속은 종종 8 볼트 정도의 "기록 전압"을 필요로 하며, 메모리 셀들을 판독하는 것을 포함하는 메모리 회로의 동작들 중 나머지는 전형적으로 단지 3 볼트 정도의 전압을 필요로 한다. 2개의 상이한 전원 전압들(예를 들어, +5 및 +12 볼트)이 디바이 스를 동작시키기 위하여 제공되는 것을 필요로 하는 많은 이전의 디바이스들과 달리, 많은 현대의 디바이스들은 ("접지" 또는 VSS와 관련된) 2.5 ~ 3.3 볼트와 동일한 단일 전원 전압(통상적으로 VDD라고 칭해짐)만을 필요로 한다. 이 VDD는 전형적으로 통상적인 판독 동작 회로들을 포함하는 디바이스의 대부분에 전력을 공급하는데 사용될 수 있다. (항상 그렇게 칭해지지는 않을지라도, 레거시(legacy) 이유들 때문에 종종 VPP라고 칭해지는) 이 기록 전압은 전형적으로 별도의 전원 전압이 디바이스의 사용자에 의해 공급되는 것을 필요로 한다기보다는 오히려, (다시 VSS와 관련된) +8 볼트의 전형적인 값을 갖는 온-칩 전압 발생기에 의해 발생된다.
많은 집적 회로들에서, 이와 같은 온-칩 전압 발생기들은 주로 특히 양호한 품질 인덕터(inductor)들을 구현하는 것에 비하여, 모놀리식 집적 회로(monolithic integrated circuit) 상에 적절하게 큰 커패시터들을 구현하는 것이 역사적으로 용이하기 때문에, 용량성 전압 멀티플라이어 회로들로서 구현된다. 이러한 용량성 전압 멀티플라이어 회로들은 통상적으로 당업자들에 의해 "전하 펌프들"이라고 칭해진다. 용량성 전압 멀티플라이어 회로들과 혼동되지 않도록 하기 위하여, 전하 펌프라고 또한 종종 칭해지는 또 다른 종류의 회로들이 존재한다. 이들은 종종 위상 검출기 회로에 의해 매 사이클마다 발생된 작은 전류 펄스들을 통합하고, 결과적으로 2개의 위상 검출기 입력 신호들 사이의 위상 에러를 나타내는 아날로그 전압을 커패시터 노드(capacitor node) 상에 발생시키는데 사용된다. 각각의 사이클 동안, 전형적인 위상 검출기는 제 1 전류 펄스를 커패시터 노드 내로 "펌핑(pumping)"하고, 제 2 전류 펄스를 커패시터 노드로부터 "펌핑"한다. 위상 에러가 0인 경우에, 이러한 2개의 전류 펄스들은 동일하고, 커패시터 노드 상의 전압은 변화되지 않는다. 그러나, 하나의 입력 신호의 위상이 다른 것보다 느린 경우에, 전류 펄스들 중 하나가 진폭이 더 크거나 지속기간이 더 길거나, 또는 진폭이 크고 지속기간이 길어서, 커패시터 노드 내로의 순전하(net charge)가 0이 아니고, 전압 변화가 발생하게 된다. 이와 같은 "위상 검출기 적분기" 전하 펌프들은 기능 및 구조 둘 모두에서 상당히 상이하고, 결과적으로 용량성 전압 멀티플라이어 회로들과 관련되는 것으로 간주되지 않는다. 결과적으로, 본원에 사용되는 바와 같이, "전하 펌프"는 용량성 전압 멀티플라이어 회로와 관련되며, 문맥이 그렇게 요구하지 않는다면, 이와 같은 위상 검출기 적분기 회로들과 관련되지 않는다.
상술된 비휘발성 메모리 예에서, 전하 펌프에 의해 발생된 기록 전압은 전형적으로 디바이스에 제공된 VDD 전원 전압보다 더 높다. 다른 집적 회로들에서, 전하 펌프는 기준 전압(VSS) 이하(즉, "접지 이하")의 전압을 발생시키는데 사용될 수 있다. 예를 들어, 음의 바이어스 전압이 기판 및/또는 상기 기판 내의 CMOS 웰(well)을 바이어싱(biasing)하기 위하여 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)들, 정적 랜덤 액세스 메모리(static random access memory: SRAM), 및 다른 회로들과 같은 많은 메모리 디바이스들에서 발생된다.
VDD 이상의 승압된 전압을 발생시키는 종래의(그리고 매우 널리 공지된) 전하 펌프 회로는 "On-Chip high-Voltage Generation in NMOS Integrated Circuits Using an Improved Voltage Multiplier Technique", IEEE Journal of Solid State Circuit, Vol.SC-11, No.3, June 1976, pp. 374-378에서 John F. Dickson에 의해 설명된다. 이와 같은 전하 펌프는 복수의 직렬-접속된 전하 펌프 단들을 포함한다. 각각의 전하 펌프 단은 다이오드와 같은 전하 전달 디바이스 및 펌프 커패시터를 포함하며, 입력 노드 및 출력 노드를 갖는다. 이와 같은 회로들과 함께 사용하기 위한 상보적인 클록 신호들은 통상적으로 풀 VDD-레벨 스윙(full VDD-swing)들(즉, VSS의 로우 레벨(low level) 및 VDD의 하이 레벨(high level) 사이의 트랜지셔닝(transitioning))으로 구동된다.
더욱이, 이와 같은 전압 발생기 회로들은 또한 회로의 나머지에 비하여 상당한 량의 전력을 소모하므로, 사용자에 의해(예를 들어, VDD 전원에 의해) 공급되어야 하는 전류를 증가시킬 수 있다. 게다가, 이와 같은 전압 발생기 회로는 또한 특히 고 출력 전류 또는 큰 매그니튜드 전압이 필요한 경우에, 이들의 구현을 위해 상당한 량의 반도체 리얼 에스테이트(semiconductor real estate)를 필요로 할 수 있다.
양 및 음의 승압된 전압들 둘 모두를 필요로 하는 집적 회로 디자인에서, 2개의 개별적인 전하 펌프 회로들이 통상적으로 제공될 것이다. 하나의 이와 같은 회로는 양 전압을 발생시킬 것이고, 다른 이와 같은 회로는 음 전압을 발생시킬 것이다. 이와 같은 전하 펌프 회로들은 이러한 승압된 전압들을 발생시키기 위하여 용량성 스위칭 및 전하 공유에 의존하며, 발생될 수 있는 출력 전류의 량은 전하 펌프의 커패시터들의 물리적인 크기에 정비례한다. 각각의 전압에 대한 출력 전류 요건들 둘 모두가 상당한 경우에, 이러한 2개의 전하 펌프 회로들 각각은 큰 펌핑 커패시터들을 필요로 하므로, 상당한 귀중한 실리콘 에어리어(silicon area)를 소모할 것이다.
일부 경우들에서, 양 및 음 전압 둘 모두가 동시에 필요하지 않을 수 있다. 예를 들어, 음 전압을 필요로 하지 않는 하나의 동작 모드에서는 고전류 양 전압이 필요할 수 있고, 양 전압을 필요로 하지 않는 또 다른 동작 모드에서는 고전류 음 전압이 필요할 수 있다. 또 다른 예에서, 하나의 동작 모드에서는 고 출력 전류가 단지 양의 승압된 전압에 대해서 필요할 수 있지만, 또 다른 동작 모드에서는 더 낮은 전류 양 및 음의 승압된 전압 출력들이 필요하다.
본 발명은 일반적으로 일부 실시예들에서, 어떤 시간들에서 양 전압을 발생시키도록 구성될 수 있고 다른 시간들에서 음 전압을 발생시키도록 반전될 수 있는 개선된 전하 펌프 회로 및 이와 같은 전하 펌프 회로를 사용하는 방법들에 관한 것이다.
하나의 양상에서, 본 발명은 집적 회로 제품을 제조하는 방법을 제공한다. 일부 실시예들에서, 상기 방법은 제 1 및 제 2 전압 노드들을 형성하는 단계, 제 1 및 제 2 출력 노드들을 형성하는 단계, 및 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 제 1 다-단 전하 펌프 회로를 형성하는 단계를 포함한다. 상기 방법은 또한 상기 제 1 다-단 전하 펌프 회로의 일단부를 어떤 시간들에서 상기 제 1 전압 노드에 결합시키고 다른 시간들에서 상기 제 1 출력 노드에 결합시키는 제 1 스위치 회로를 형성하는 단계, 및 상기 다-단 전하 펌프 회로의 타단부를 어떤 시간들에서 상기 제 2 전압 노드에 결합시키고 다른 시간들에서 상기 제 2 출력 노드에 결합시키는 제 2 스위치 회로를 형성하는 단계를 포함한다.
또 다른 양상에서, 본 발명은 일부 실시예들에서, 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 다-단 전하 펌프 회로를 제공하는 단계를 포함하는 방법을 제공한다. 상기 방법은 제 1 동작 모드 동안 상기 전하 펌프 회로의 출력 노드 상에 양 전압을 전개하도록 상기 다-단 전하 펌프 회로를 선택하는 단계, 및 제 2 동작 모드 동안 상기 전하 펌프 회로의 또 다른 출력 노드 상에서 음 전압을 전개하도록 상기 다-단 전하 펌프 회로를 선택하는 단계를 포함한다.
또 다른 양상에서, 본 발명은 일부 실시예들에서, 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 다-단 전하 펌프 회로를 포함하는 회로를 제공한다. 상기 다-단 전하 펌프 회로는 제 1 동작 모드 동안 상기 전하 펌프 회로의 출력 노드 상에 양 전압을 전개하도록 선택 가능하고, 제 2 동작 모드 동안 상기 전하 펌프 회로의 또 다른 출력 노드 상에서 음 전압을 전개하도록 선택 가능하다.
또 다른 양상에서, 본 발명은 일부 실시예들에서, 제 1 및 제 2 전압 노드들, 제 1 및 제 2 출력 노드들, 및 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 제 1 다-단 전하 펌프 회로를 포함하는 회로를 제공한다. 상기 회로는 또한 상기 제 1 다-단 전하 펌프 회로의 일단부를 어떤 시간들에서 상기 제 1 전압 노드에 결합시키고 다른 시간들에서 상기 제 1 출력 노드에 결합시키는 제 1 스위치 회로, 및 상기 다-단 전하 펌프 회로의 타단부를 어떤 시간들에서 상기 제 2 전압 노드에 결합시키고 다른 시간들에서 상기 제 2 출력 노드에 결합시키는 제 2 스위치 회로를 포함한다.
또 다른 양상에서, 본 발명은 일부 실시예들에서, 복수의 직렬-접속된 방향성 펌프 단들을 포함하고 제 1 출력 전압을 발생시키도록 독립적으로 동작 가능한 제 1 다-단 전하 펌프 회로를 포함하는 회로를 제공한다. 상기 회로는 또한 복수의 직렬-접속된 방향성 펌프 단들을 포함하고 제 2 출력 전압을 발생시키도록 독립적으로 동작 가능한 제 2 다-단 전하 펌프 회로를 포함하는 제 2 다-단 전하 펌프 회로를 포함한다. 상기 회로는 또한 어느 하나가 독립적으로 동작하여 발생시킬 수 있는 것보다 더 큰 전압 또는 전류를 갖는 단일 출력 전압을 협동적으로 발생시키기 위하여, 어떤 시간들에서, 상기 제 1 다-단 전하 펌프 회로를 상기 제 2 다-단 전하 펌프 회로에 결합시키는 수단을 포함한다.
본 발명이 광범위한 디바이스들 및 구조들 중 어느 하나를 포함하는 다수의 회로들에서 유용하지만, 상기 본 발명은 어떤 저항성 수동 소자 메모리 셀들을 포함하는 것들과 같은 어떤 소거 가능한 메모리 어레이 기술들과 함께 사용될 때 특히 유익하다. 이와 같은 셀들은 프로그래밍 및 소거될 때 높은 누설 전류를 가지는 경향이 있으므로, 메모리 어레이, 특히 3-차원 메모리 어레이는 필요한 프로그래밍 및 소거 전압들에서 큰 전류들을 필요로 한다. 예를 들어, 프로그래밍 동작에서는, 양 전압 전하 펌프가 특히 고 출력 전류 값을 전달할 필요가 있을 수 있지만, 소거 동작에서는, 음 전압 전하 펌프가 특히 높은(예를 들어, 승압된 양 전압에서 필요한 임의의 전류보다 더 큰) 출력 전류 값을 전달할 필요가 있을 수 있다.
이와 같은 큰 출력 전류들은 큰 전하 펌프들을 필요로 한다. 그러나, 2개의 매우 큰 전하 펌프들 중 하나(예를 들어, 음 전압 전하 펌프)가 단지 어떤 동작 모드(들) 동안 사용되는 경우에 2개의 매우 큰 전하 펌프들을 구성하는 것은 바람직하지 않다. 다중 극성 반전 가능한 전하 펌프 회로는 본원에 설명된 바와 같이, 훨씬 더 작고, 더 낮은 전력 전하 펌프가 필요한 출력 전류들에서 필요한 전압들을 발생시키도록 한다.
본 발명은 여러 양상들에서, 모두가 본원에 더 상세히 기술된 바와 같고 첨부된 청구항들에서 설명된 바와 같이, 집적 회로, 메모리 어레이를 갖는 집적 회로들을 포함하는 것들 내에서의 구현, 이와 같은 회로들을 동작시키는 방법들, 이와 같은 회로들을 포함하는 시스템들, 및 이와 같은 회로들의 컴퓨터 판독 가능한 미디어 인코딩들에 특히 적합하다. 기판 위에 형성된 3-차원 메모리 어레이를 갖는 것들을 포함하는 광범위한 이와 같은 집적 회로가 특히 고려된다.
상술된 것은 요약이므로, 필연적으로, 세부사항의 간소화들, 일반화들 및 생략들을 포함한다. 결과적으로, 당업자들은 상기의 요약이 단지 설명적이며 임의의 방식으로 본 발명을 제한하고자 하는 것이 아니라는 점을 인식할 것이다. 청구항들에 의해서만 규정되는 바와 같은 본 발명의 다른 양상들, 독창적인 특징들, 및 장점들은 이하에 설명된 상세한 설명으로부터 명백해질 수 있다.
첨부 도면들을 참조함으로써, 본 발명이 더 양호하게 이해될 수 있고, 본 발명의 다수의 목적들, 특징들, 및 장점들이 당업자에게 분명해진다.
종래 기술이라는 라벨이 붙은 도 1은, 한 쌍의 교차-결합된 전하 전달 스위치 디바이스들을 사용하는 방향성 전하 펌프 단을 도시한 도면.
도 2는, 승압된 양 전압을 발생시키도록 구성된 전하 펌프 회로의 블록도.
도 3은, 승압된 양 전압 또는 승압된 음 전압을 발생시키도록 구성될 수 있는 본 발명에 따른 전하 펌프 회로의 블록도.
도 4는, 도 3에 도시된 회로의 예시적인 트랜지스터-레벨 구현예를 도시한 도면.
도 5는, 양의 출력 전압을 발생시키도록 구성될 때 도 4에 도시된 전하 펌프 회로의 예시적인 파형을 도시한 도면.
도 6은, 음의 출력 전압을 발생시키도록 구성될 때 도 4에 도시된 전하 펌프 회로의 예시적인 파형을 도시한 도면.
도 7은, 각각이 각각의 고 또는 저 출력 전압을 발생시키기 위하여 다른 것과 독립적으로 동작할 수 있지만, 어느 하나가 단독으로 발생시킬 수 있는 것보다 더 높은 매그니튜드 양 또는 음 전압을 발생시키기 위하여 협동할 수도 있는 2개의 다-단 전하 펌프 회로들을 포함하는 실시예를 도시한 도면.
도 8은, 2개의 다-단 전하 펌프 회로들 사이의 어떤 시간들에서의 협동 및 다른 시간들에서의 독립적인 동작을 나타내는 또 다른 실시예를 도시한 도면.
도 9는, 본 발명을 제작하는데 유용한 3중-웰 N-채널 프로세스 기술을 도시 한 도면.
도 10은, 선택되고 선택되지 않은 워드 라인들과 비트 라인들, 및 순방향 바이어스 동작 모드에서의 예시적인 바이어스 조건들을 도시한 예시적인 메모리 어레이의 개략도.
도 11은, 도 10에 도시되어 있지만, 역방향 바이어스 동작 모드에서의 예시적인 바이어스 조건들을 도시한 예시적인 메모리 어레이의 개략도.
상이한 도면들에서 유사하거나 동일한 항목들에는 동일한 참조 기호들이 병기되어 있다.
이제 도 1을 참조하면, 예시적인 방향성 전하 펌프 단(150)이 도시되어 있다. 이와 같은 전하 펌프 단(150)은 종종 전하 펌프 회로 내에 복수의 직렬-결합된 전하 펌프 단들 중 하나로서 포함된다.
전화 펌프 단(150)은 2개의 상보적인 클록(clock)들(CLK(또한 156이라는 라벨이 붙여짐) 및 CLKB(또한 158이라는 라벨이 붙여짐))에 의해 클록킹(clocking)되고, 전하는 항상 입력 단자(152)로부터 출력 단자(154)로(즉, 여기서 좌측에서 우측으로 도시되어 있음) 전달된다. CLK 신호의 상승 에지(rising edge) 상에서, 그리고 CLK가 하이로 유지되는 시간 동안, 전하가 입력 단자(152)(즉, "입력 노드")로부터 NMOS 트랜지스터(166)를 통해 커패시터(162)에 전달된다. CLK 신호의 동일한 상승 에지 동안, 전하는 또한 커패시터(160)로부터 PMOS 트랜지스터(168)를 통하여 출력 단자(154)에 전달된다.
CLKB 신호의 상승 에지 상에서, 그리고 CLKB가 하이로 유지되는 시간 동안, 전하가 입력 단자(152)로부터 NMOS 트랜지스터(164)를 통해 커패시터(160)에 전달된다. CLKB 신호의 동일한 상승 에지 동안, 전하가 또한 커패시터(162)로부터 PMOS 트랜지스터(170)를 통하여 출력 단자(154)에 전달된다.
이와 같은 방향성 전하 펌프 단들의 동작은 널리 공지되어 있고, 많은 변형들이 공지되어 있다. 예시적인 전하 펌프 회로는 그 명세서가 전체적으로 본원에 참조되어 있는 Thorp에게 2006년 4월 4일자로 허여된 미국 특허 번호 제7,023,260호에 설명되어 있다.
이제 도 2를 참조하면, 직렬-접속된 전하 펌프 단들(204, 206, 208, 210)(이들 각각은 전하 펌프 단(150) 또는 다른 적절한 방향성 전하 펌프 단들과 같이 구현될 수 있음)의 제 1 스트링(string)을 포함하고 노드(212) 상에서 양의 승압된 출력 전압(VPOS_HIGH)을 발생시키도록 구성되는 예시적인 전하 펌프 회로(200)가 도시되어 있다. 전하 펌프 회로 내에서, 소정의 전하 펌프 단의 출력 단자는 (물론, 최종적인 이와 같은 전하 펌프 단 이외의) 인접한 전하 펌프 단의 입력 단자에 결합된다. 도면의 좌측에 도시된 바와 같이, 복수의 직렬-접속된 전하 펌프 단들의 일단부는 양 전압(VDD)을 전달하는 전압 노드(202)에 결합된다. 즉, 전하 펌프 단(204)의 입력 단자(203)는 VDD 전원 공급 노드(202)에 결합된다. 이와 같은 전압 노드(202)는 전력 노드(예를 들어, 양의 "전원" 노드)일 수 있지만, 대안적으로 내부적으로 발생된 전압(예를 들어, 후술되는 바와 같이, 또 다른 전하 펌프 회로의 출력)을 전달할 수 있다. 도면의 우측에 도시된 바와 같이, 복수의 직렬-접속된 전 하 펌프 단들의 타단부는 양 전압(VPOS_HIGH)을 전달하는 출력 노드(212)에 결합된다. 즉, 전하 펌프 단(210)의 출력 단자(211)는 전하 펌프 회로(200)의 출력 노드(212)에 결합된다. 본원에 사용되는 바와 같이, 각각의 전하 펌프 단의 "입력" 노드 및 "출력" 노드의 명칭들이 전하 펌프 단을 통한 전하 전달 방향과 관련되며, 반드시 특정 접속들 또는 전압들을 나타내지는 않는다는 점이 주의되어야 한다. 이것은 이하에 제시된 실시예들의 설명들에 의해 더 명백해질 것이다.
동작 시에, 각각의 단은 종종, 널리 공지된 바와 같이, 자신의 인접한 전하 펌프 단들과 관련되는 것들과 위상이 다른 상보적인 클록들에 의해 구동된다. 예를 들어, 전하 펌프 단들(204 및 208)은 CLK 및 CLKB로 구동될 수 있는 반면, 전하 펌프 단들(206 및 210)은 CLKB 및 CLK로 구동될 수 있다. 더욱이, 전하 펌프 단들 사이의 각각의 중간 노드 상에서 발생된 전압은 각각의 단에 따라 증가한다. 즉, 당업계에 또한 공지된 바와 같이, 노드(205)의 전압은 VDD보다 더 높고, 노드(207)의 전압은 노드(205)의 전압보다 더 높은, 등등이고, 노드 출력 노드(211)의 전압은 다른 중간 노드들보다 더 높다.
이제 도 3을 참조하면, 본 발명에 따른 예시적인 전하 펌프 회로(250)가 도시되어 있다. 이 전하 펌프 회로(250)는 반전 가능한 전하 펌프 회로이며, 전하가 항상 (도시된 바와 같이) 좌측으로부터 우측으로, 또는 다르게 말하면, 각각의 전하 펌프 단의 입력으로부터 출력으로 전달된다는 사실을 사용한다. 전하 펌프 회로(250)는 전하 펌프를 양 또는 음 전하 펌프로서 구성하기 위하여 2개의 스위치 회로들(253, 254)을 포함한다. 전하 펌프 단들의 스트링의 좌측 단부에서, 제 1 스 위치 회로(253)는 전하 펌프 단(204)의 입력 단자(203)를 전압 노드(202)(여기서 VDD로 도시됨) 또는 음의 승압된 전압(VNEG_HIGH)을 전달하는 제 2 출력 노드(252) 중 하나에 결합시킨다. 전하 펌프 단들의 스트링의 우측 단부에서, 제 2 스위치 회로(254)는 전하 펌프 단(210)의 출력 단자(211)를 제 2 전압 노드(251)(여기서 GROUND 전력 노드로서 도시됨) 또는 이전과 같이 양의 승압된 전압(VPOS_HIGH)을 전달하는 제 1 출력 노드(212) 중 하나에 결합시킨다.
출력 노드(212) 상에서 양의 출력 전압(VPOS_HIGH)을 발생시키기 위하여, 제 1 스위치 회로(253)는 전하 펌프 단(204)의 입력 단자(203)를 전압 노드(202)(즉, VDD)에 결합시키도록 구성되고, 제 2 스위치 회로(254)는 전하 펌프 단(210)의 출력 단자(211)를 제 1 출력 노드(212)에 결합시키도록 구성되는데, 이 구성은 도 2에 도시된 것과 등가의 접속들을 발생시킨다. 전하는 VDD로부터 노드 A(노드 205)로, 그 후 노드 B(노드 207)로, 그 후 노드 C(노드 209)로, 그 후 출력 노드(VPOS_HIGH)로 전달된다.
출력 노드(252) 상에서 음의 출력 전압(VNEG_HIGH)을 발생시키기 위하여, 제 1 스위치 회로(253)는 전하 펌프 단(204)의 입력 단자(203)를 전하 펌프 회로 출력 노드(252)에 결합시키도록 구성되고, 제 2 스위치 회로(254)는 전하 펌프 단(210)의 출력 단자(211)를 제 2 전압 노드(251(즉, 접지)에 접속시키도록 구성된다. 전하는 음의 출력 노드(VNEG_HIGH)로부터 노드 A로, 그 후 노드 B로, 그 후 노드 C로, 그 후 접지(종종 GND 또는 VSS라고 칭해짐)로 전달된다.
이제 도 4를 참조하면, 4개의 이와 같은 단들이라기보다는 오히려 3개의 직 렬-접속된 전하 펌프 단들을 사용하는 이와 같은 전하 펌프 회로(250)의 예시적인 구현예가 도시되어 있다. 제 1 스위치 회로(253)는 둘 모두가 제어 신호(EN_NEG_HV)(또한 303이라는 라벨이 붙여짐)에 응답하는 NMOS 트랜지스터(302) 및 PMOS 트랜지스터(304)를 사용하여 구현된다. 유사하게, 제 2 스위치 회로(254)는 둘 모두가 동일한 제어 신호(EN_NEG_HV)에 응답하는 NMOS 트랜지스터(306) 및 PMOS 트랜지스터(308)를 사용하여 구현된다.
음 전압을 발생시키도록 전하 펌프 회로를 구성하기 위하여, 제어 신호(EN_NEG_HV)는 고전압, 바람직하게는 VDD 전압(예를 들어, 3.3 볼트)으로 구동된다. 결과적으로, 트랜지스터(302)가 턴 온(turn on)되어 전하 펌프 단(204)의 입력 단자(203)를 음의 출력 노드(252)에 결합시키고, 트랜지스터(304)가 턴 오프(turn off)되며, 트랜지스터(306)가 턴 온되어 전하 펌프 단(210)의 출력 단자(211)를 제 2 전압 노드(251)(즉, 접지)에 접속시키고, 트랜지스터(308)가 턴 오프된다.
양 전압을 발생시키도록 전하 펌프 회로를 구성하기 위하여, 제어 신호(EN_NEG_HV)는 저전압, 바람직하게는 GND 전압(또는 심지어 접지 이하)으로 구동된다. 결과적으로, 트랜지스터(304)가 턴 온(turn on)되어 전하 펌프 단(204)의 입력 단자(203)를 전압 노드(202)에 결합시키고, 트랜지스터(302)가 턴 오프되며, 트랜지스터(308)가 턴 온되어 전하 펌프 단(210)의 출력 단자(211)를 출력 노드(212)에 접속시키고, 트랜지스터(306)가 턴 오프된다.
도 5는 양의 출력 전압(VPOS_HIGH)을 발생시키도록 구성될 때 전하 펌프 회로(300)의 파형들을 도시한다. VDD 전압은 대략 3.3 볼트이고, 각각의 연속적인 전 하 펌프 단 출력은 더 높은 전압에 도달한다. 출력 노드(212)는 대략 11.5 볼트의 VPOS_HIGH 전압에 도달하는 것으로 도시되어 있다.
도 6은 음의 출력 전압(VNEG_HIGH)을 발생시키도록 구성될 때 전하 펌프 회로(300)의 파형들을 도시한다. VDD 전압은 다시 대략 3.3 볼트이고, 각각의 연속적인 전하 펌프 단 출력은 더 음의(즉, 더 낮은) 전압에 도달한다. 출력 노드(252)는 대략 -9.0 볼트의 VNEG_HIGH 전압에 도달하는 것으로 도시되어 있다.
상기 실시예들은 양 전압을 발생시키도록 구성될 수 있고 음 전압을 발생시키도록 반대로 구성될 수 있는 복수의 직렬-결합된 전하 펌프 회로들로서 간주될 수 있다. 부가적인 출력 전압/전류 옵션들을 제공할 수 있는 다른 전하 펌프 회로 구성들이 고려된다. 예를 들어, 도 7은 제 1 다-단 전하 펌프 회로(402)(즉, 도시된 바와 같이, 2개 이상의 직렬-결합된 전하 펌프 단들) 및 제 2 다-단 전하 펌프 회로(406)(즉, 도시된 바와 같이, 2개 이상의 직렬-결합된 전하 펌프 단들을 가짐)를 포함하는 회로(400)를 도시한다. 각각의 전하 펌프 회로(402, 406)는 각각의 고 또는 저 출력 전압을 발생시키기 위하여 다른 하나의 전하 펌프 회로와 독립적으로 동작할 수 있지만, 전하 펌프 회로들(402, 406) 둘 모두는 협동하여 어느 하나의 전하 펌프 회로가 단독으로 발생시킬 수 있는 것보다 더 높은 매그니튜드의 양 또는 음 전압을 발생시키도록 구성될 수 있다.
예를 들어, 하나의 구성에서, 회로(400)는 VPOS_OUT2 출력 노드(426) 상에 단일의 양의 고전압을 발생시키도록 구성될 수 있다. 이를 성취하기 위하여, 스위치 회로(408)는 전하 펌프 회로(402)의 입력 노드(401)를 전압 노드(418)(즉, VDD) 에 결합하고, 스위치 회로(410)는 전하 펌프 회로(402)의 출력 노드(403)를 노드(422)에 결합시키며, 스위치 회로(412)는 전하 펌프 회로(406)의 입력 노드(405)를 노드(422)에 결합시키고, 스위치 회로(414)는 전하 펌프 회로(406)의 출력 노드(407)를 출력 노드(426)에 결합시킨다. 이것은 도 2에 도시된 것과 등가의 구성을 발생시킨다.
또 다른 구성에서, 회로(400)는 VPOS_OUT1 출력 노드(420) 상에서 양의 고전압 및 VNEG_OUT2 출력 노드(424) 상에서 음의 고전압을 발생시키도록 구성될 수 있다. 이를 성취하기 위하여, 스위치 회로(408)는 전하 펌프 회로(402)의 입력 노드(401)를 VDD 전압 노드(418)에 결합시키고, 스위치 회로(410)는 전하 펌프 회로(402)의 출력 노드(403)를 VPOS_OUT1 출력 노드(420)에 결합시키며, 스위치 회로(412)는 전하 펌프 회로(406)의 입력 노드(405)를 VNEG_OUT2 출력 노드(424)에 결합시키고, 스위치 회로(414)는 전하 펌프 회로(406)의 출력 노드(407)를 (접지 전위를 전달하는) 전압 노드(428)에 결합시킨다. 각각 상술된 바와 같은 방식으로, 전하 펌프 회로들 중 어느 것도 노드(422)에 결합되지 않고, 둘 모두가 독립적으로 동작할 수 있다.
또 다른 구성에서, 회로(400)는 VNEG_OUT1 출력 노드(416) 상에서 단일의 음의 고전압을 발생시키도록 구성될 수 있다. 이를 성취하기 위하여, 스위치 회로(408)는 전하 펌프 회로(402)의 입력 노드(401)를 VNEG_OUT1 출력 노드(416)에 결합시키고, 스위치 회로(410)는 전하 펌프 회로(402)의 출력 노드(403)를 노드(422)에 결합시키며, 스위치 회로(412)는 전하 펌프 회로(406)의 입력 노드(405) 를 노드(422)에 결합시키고, 스위치 회로(414)는 전하 펌프 회로(406)의 출력 노드(407)를 접지 전압 노드(428)에 결합시킨다.
다른 실시예들에서, 부가적인 스위치 회로들이 각각의 단부를 하나 이상의 전압 노드들에 접속시키기 위하여 각각의 전하 펌프 회로의 단부들에서 포함될 수 있다. 이러한 전압 노드들 각각은 전력 노드(예를 들어, "전원" 전압, 접지 전압, 실제 전원 전압의 기능을 하는 내부적으로 발생된 전압, 등)이거나 또는 또 다른 전하 펌프 회로에 의해 발생된 노드들일 수 있다. 예를 들어, 스위치 회로(412)는 전하 펌프 회로(406)의 입력 노드를 출력 노드(424) 또는 전압 노드(422) 중 하나에 결합시키는 것으로 간주될 수 있다. 이 경우에, 전압 노드(422)는 전하 펌프 회로(402)의 (스위치 회로(410)가 적절하게 접속된다고 가정하면) 출력 노드에 결합되고, 이와 같은 전하 펌프 회로에 의해 발생된 전압을 전달한다. 각각이 2개 이상의 이와 같은 전하 펌프 단들을 포함할 확률이 더 높을지라도, 전하 펌프 회로들(402, 406) 각각이 아마도 단일 단을 포함하는 상이한 수들의 개별적인 전하 펌프 단들을 포함할 수 있다는 점이 인식되어야 한다.
부가적인 실시예에서, 스위치 회로(410)는 노드(403)를 접지에 결합시키는 스위치 레그(switch leg)를 포함한다(또는 대안적으로, 그렇게 하기 위한 또 다른 스위치 회로를 포함한다). 결과적으로, 전하 펌프 회로들(402 및 406) 둘 모두는 서로 독립적으로 음의 출력 전압들을 동시에 발생시킬 수 있지만, 훨씬 더 큰 매그니튜드의 양 및 음 전압을 협동적으로 발생시키기 위하여 함께 결합될 수 있다.
또 다른 부가적인 실시예에서, 스위치 회로(412)는 노드(405)를 VDD에 결합 시키는 스위치 레그를 포함한다(또는 대안적으로 그렇게 하기 위한 또 다른 스위치 회로를 포함한다). 결과적으로, 전하 펌프 회로들(402 및 406) 둘 모두는 서로 독립적으로 양의 출력 전압들을 동시에 발생시킬 수 있지만, 훨씬 더 큰 매그니튜드의 양 및 음 전압을 협동적으로 발생시키기 위하여 함께 결합될 수 있다.
전하 펌프 회로들 사이의 이와 같은 협동은 상기 실시예들에서 제시된 바와 같이, 어느 한 전하 펌프 회로가 단독으로 발생시킬 수 있는 것보다 더 높은 전압을 갖는 출력을 발생시키도록 하거나, 또는 어느 한 전하 펌프 회로가 단독으로 발생시킬 수 있는 것보다 더 높은 전류 케이퍼빌리티(current capability)를 갖는 출력을 발생시키도록 할 수 있다. 예를 들어, 도 8은 어느 한 전하 펌프 회로가 단독으로 발생시킬 수 있는 것보다 더 높은 전류 케이퍼빌리티를 갖는 출력을 발생시키기 위하여 협동하는 한 쌍의 전하 펌프 회로를 포함하는 회로(500)를 도시한다. 이 실시예에서, 제 1 전하 펌프 회로(502) 및 제 2 전하 펌프 회로(506)는 고전류에서 양의 고 출력 전압(VPOS_OUT1)을 발생시키기 위하여 병렬로 결합된다. 또 다른 모드에서, 제 1 전하 펌프 회로(502)는 더 낮은 전류에서 동일한 양의 고 출력 전압(VPOS_OUT1)을 발생시키도록 이전과 같이 동작하며, 제 2 전하 펌프 회로(506)는 음의 고 출력 전압(VNEG_OUT1)을 발생시키기 위하여 "반전"된다. 그렇게 하기 위하여, 스위치 회로(512)는 전하 펌프 회로(506)의 입력 노드(505)를 VNEG_OUT1 노드(516)에 결합시키도록 구성되고, 스위치 회로(514)는 전하 펌프 회로(506)의 출력 노드(507)를 접지 전압 노드(528)에 결합시키도록 구성되며, 전하 펌프 회로들(502, 506) 둘 모두는 독립적으로 동작한다. 상부 전하 펌프 회로(502)가 다른 실시예들에서, 자신(502)에게 부가적인 구성 유연성(configuration flexibility)을 제공하기 위하여 도 7에서 설명된 것과 같은 하나 이상의 스위치 회로들을 또한 포함할 수 있다는 점이 인식되어야 한다.
인식될 수 있는 바와 같이, 하나 이상의 전하 펌프 회로들의 아주 많은 변형들이 본 발명의 내용에 기초하여 배열될 수 있다. NMOS 트랜지스터들 중 어떤 NMOS 트랜지스터들의 소스 및 드레인 단자들이 양의 출력 전압을 발생시키도록 구성되는 시간들에서는 VDD 이상의 전압으로 구동되고, 음의 출력 전압을 발생시키도록 구성되는 다른 시간들에서는 VSS 이하의 전압으로 구동된다(즉, NMOS 소스 및 드레인들이 벌크 기판 전압(bulk substrate voltage) 이하에서 구동된다)는 점이 또한 상기 실시예들에서 인식될 수 있다. 이것은 3중-웰 N-채널 기술을 사용함으로써 제공된다.
예시적인 3중-웰 반도체 구조가 도 9에 도시되어 있다. PMOS 디바이스들(예를 들어, 대표적인 PMOS 디바이스가 도면의 우측에 도시되어 있음)은 종래의 N-웰(756) 내에 형성된다. NMOS 디바이스들(예를 들어, 대표적인 NMOS 디바이스가 도면의 좌측에 도시되어 있음)은 중간 깊이 P-웰(754)이 깊은 N-웰(752)에 의해 둘러싸이는 3중 웰 구조 내에 둘러싸인다. PMOS 디바이스들에 대한 모든 N-웰들(756)은 각각의 동작 모드에서 대부분의 양 전압을 공유하며, NMOS 디바이스들에 대한 P-웰들(754)은 각각의 동작 모드에서 대부분의 음 전압을 공유한다.
본 발명은 광범위한 디바이스들 및 구조들 중 어느 하나를 포함하는 다수의 회로들에서 유용한 것으로 예상된다. 그러나, 본 발명은 특히 어떤 저항성 수동 소 자 메모리 셀들을 포함하는 것들과 같은 어떤 소거 가능한 메모리 어레이 기술들과 함께 사용될 때 특히 유익하다. 이와 같은 셀들은 프로그래밍 및 소거될 때 높은 누설 전류를 갖는 경향이 있으므로, 메모리 어레이는 필요한 프로그래밍 및 소거 전압들에서 큰 전류들을 필요로 한다. 예를 들어, 프로그래밍 동작에서는, 양 전압 전하 펌프가 특히 고 출력 전류 값을 전달할 필요가 있을 수 있지만, 소거 동작에서는, 음 전압 전하 펌프가 특히 높은(예를 들어, 승압된 양 전압에서 필요한 임의의 전류보다 더 큰) 출력 전류 값을 전달할 필요가 있을 수 있다. 이것은 3-차원 메모리 어레이에서 특히 그러하다.
이와 같은 큰 출력 전류들은 큰 전하 펌프들을 필요로 한다. 그러나, 2개의 매우 큰 전하 펌프들 중 하나(예를 들어, 음 전압 전하 펌프)가 단지 어떤 동작 모드(들) 동안 사용되는 경우에 2개의 매우 큰 전하 펌프들을 구성하는 것은 바람직하지 않다. 다중 극성 반전 가능한 전하 펌프 회로는 본원에 설명된 바와 같이, 훨씬 더 작고, 더 낮은 전력 전하 펌프 회로가 필요한 출력 전류들에서 필요한 전압들을 발생시키도록 한다. 이 효과는 각각의 동작 모드 동안 각각의 전하 펌프 단의 자원들(즉, 원칙적으로 펌프 커패시터들이지만, 또한 각각의 단 내의 전하 전달 스위치 디바이스들)을 사용하는 것에 기인한다. 즉, 전하 펌프 커패시터들 모두는 각각의 동작 모드 동안 펌핑에 충분히 관여한다.
상술된 다양한 전하 펌프 회로들의 유용성을 더 충분히 인식하기 위하여, 예시적인 메모리 기술 및 대응하는 어레이 라인 바이어스 전압들이 설명될 것이다. 도 10은 가변 저항 메모리 셀들을 포함하는 예시적인 수동 소자 메모리 어레 이(100)의 개략도이다. 2개의 워드 라인들(102, 104) 뿐만 아니라, 2개의 비트 라인들(106, 108)이 도시되어 있다. 워드 라인(102)은 선택된 워드 라인(SWL)인 것으로 가정되고, 워드 라인(104)은 선택되지 않은 워드 라인(UWL)인 것으로 가정된다. 유사하게, 비트 라인(106)은 선택된 비트 라인(SBL)인 것으로 가정되고, 비트 라인(108)은 선택되지 않은 비트 라인(UBL)인 것으로 가정된다. 관련된 워드 라인 및 관련된 비트 라인 사이에서 각각 결합되는 4개의 수동 소자 메모리 셀들(101, 103, 105, 107)이 도시되어 있다.
메모리 셀(101)은 선택된 워드 라인(102) 및 선택된 비트 라인(106)과 관련되며, "S" 셀(즉, "선택된" 셀)로서 간주될 수 있다. 메모리 셀(103)은 선택되지 않은 워드 라인(104) 및 선택된 비트 라인(106)과 관련되며, "F" 셀(즉, "오프(off)" 셀)로서 간주될 수 있다. 메모리 셀(105)은 선택된 워드 라인(102) 및 선택되지 않은 비트 라인(108)과 관련되며, "H" 셀(즉, "절반-선택된" 셀)로서 간주될 수 있다. 최종적으로, 메모리 셀(107)은 선택되지 않은 워드 라인(104) 및 선택되지 않은 비트 라인(108)과 관련되며, "U" 셀(즉, "선택되지 않은" 셀)로서 간주될 수 있다.
순방향 바이어스 동작 모드에 대한 예시적인 바이어싱 조건들이 또한 도 10에 도시되어 있다. 이와 같은 순방향 바이어스 모드는 (통상적으로 이와 같은 상이한 모드들에 대한 상이한 전압 레벨들 또는 조건들과 함께) 프로그래밍 모드, 블록 소거 모드, 및 판독 모드에 사용될 수 있다. 도시된 바와 같이, 바이어스 조건들은 선택된 어레이 블록에 대한 프로그래밍 동작 모드에 적합한 것으로 간주될 수 있 고, 이와 같이 설명될 것이다.
선택된 워드 라인(102)은 VSX 전압(예를 들어, 접지)에서 바이어싱되고, 선택된 비트 라인(106)은 VSB 전압(예를 들어, +8 볼트)에서 바이어싱되며, 선택되지 않은 워드 라인(104)은 VUX 전압(예를 들어, +7.3 볼트)에서 바이어싱되고, 선택되지 않은 비트 라인(108)은 VUB 전압(예를 들어, +0.7 볼트)에서 바이어싱된다. 선택된 비트 라인 바이어스 전압(VSB)은 (선택된 워드 라인이 접지에서 바이어싱되기 때문에) 실질적으로 이 전체 전압이 선택된 메모리 셀(101) 양단에 영향을 받고, 버스들 및 어레이 라인들 자신들에서 어떤 저항성 강하들이 더 적기 때문에, 프로그래밍 전압(VPP)으로 간주될 수 있다. 선택되지 않은 비트 라인 바이어스 전압(VUB)은 또한 바람직하게는 각각의 메모리 셀의 순방향 바이어스 방향에서 명백한 "임계 전압"에 대응하는 값으로 설정되므로, 전압(VT)이 선택되지 않은 비트 라인(108) 상에서 영향을 받는 것으로 도시되어 있다. 유사하게, 선택되지 않은 워드 라인 바이어스 전압(VUX)은 또한 바람직하게는 VPP-VT의 값으로 설정된다.
이러한 바이어싱 조건들 하에서, S 셀(101)은 VPP(예를 들어, +8 볼트)와 동일한 순방향 바이어스 전압을 수신하고, F 셀(103)은 VT(예를 들어, +0.7 볼트)와 동일한 순방향 바이어스 전압을 수신하며, H 셀(105)은 VT(예를 들어, +0.7 볼트)와 동일한 순방향 바이어스 전압을 수신하고, U 셀(107)은 VPP-2VT(예를 들어, -6.6 볼트)와 동일한 역방향 바이어스 전압을 수신한다. 이러한 조건들 하에서 바이어싱될 때, 선택된 셀이 더 낮은 저항 값으로 변화되지만, F, H 및 U 셀들은 저항이 적절하게 변화되지 않는 여러 예시적인 메모리 셀 기술들이 존재한다. 예시적 인 셀들이 이하에 설명된다.
이제 도 11을 참조하면, 역방향 바이어스 동작 모드에 대한 예시적인 바이어싱 조건들(120)이 도시되어 있다. 이와 같은 역방향 바이어스 모드는 (통상적으로 이와 같은 상이한 모드들에 대한 상이한 조건들과 함께) 프로그래밍 모드 또는 블록 소거 모드에 사용될 수 있다. 도시된 바와 같이, 바이어스 조건들은 선택된 어레이 블록에 대한 프로그래밍 동작 모드 또는 소거 동작 모드 중 하나에 적합한 것으로 간주될 수 있고, 이와 같이 설명될 것이다.
바이어스 조건들(VSX, VUX, VSB, 및 VUB) 각각은 이제 현재의 동작 모드에 적절한 값들에 대해 재규정된다. 선택된 워드 라인(102)은 VRR/2(예를 들어, +6 볼트)의 VSX 전압에서 바이어싱되고, 선택된 비트 라인(106)은 -VRR/2(예를 들어, -6 볼트)의 VSB 전압에서 바이어싱된다. 선택되지 않은 워드 라인 전압(VUX) 및 선택되지 않은 비트 라인 전압(VUB)은 둘 모두 접지된다.
이러한 바이어싱 조건들 하에서, S 셀(101)은 VRR(예를 들어, -12 볼트)와 매그니튜드가 동일한 역방향 바이어스 전압을 수신하고, F 셀(103)은 VRR/2(예를 들어, -6 볼트)와 동일한 역방향 바이어스 전압을 수신하며, H 셀(105)은 VRR/2(예를 들어, -6 볼트)와 동일한 역방향 바이어스 전압을 수신한다. 당연히, U 셀(107)은 셀 양단의 바이어스를 수신하지 않는다.
이러한 조건들 하에서 바이어싱될 때, 선택된 셀이 더 낮은 저항 값으로부터 더 높은 저항 값으로 변화되지만, F, H 및 U 셀들은 저항이 적절하게 변화되지 않는 여러 예시적인 메모리 셀 기술들(이하에 참조됨)이 존재한다. 그렇지 않았더라 면 이와 같은 셀 양단에서 몇 볼트로 바이어싱될 때 상당한 량의 누설 전류를 지원할 수 있는 선택되지 않은 U 메모리 셀들이 바이어스를 가지지 않으므로 누설 전류를 가지지 않는다는 점이 또한 주의되어야 한다. 더 상세히 설명되는 바와 같이, 많은 유용한 메모리 어레이 실시예들은 H 셀들 또는 F 셀들보다 훨씬 더 많은 수의 U 셀들을 포함하며, 이와 같은 어레이는 어레이의 선택되지 않은 메모리 셀들에서 상당히 더 적은 누설 전류를 가질 것이므로, 다른 바이어싱 방식들에 의한 것보다 훨씬 더 적은 전력 소실을 가질 것이다.
이 역방향 모드에서 VRR 전압을 "분할"하고, 프로그래밍 전압의 1/2과 동일한 음 전압에서 SBL을 바이어싱하고, 프로그래밍 전압의 1/2과 동일한 양 전압에서 SWL을 바이어싱함으로써, 비트 라인 디코더 및 워드 라인 디코더 둘 모두의 전압 요건들이 상당히 완화된다. 결과적으로, 동일한 피치(pitch)의 어레이 라인들(예를 들어, 워드 라인들 및 비트 라인들)에 따라, 어레이 라인 드라이버 회로들 내의 고 전압 트랜지스터들은 자신들이 상대적으로 더 낮은 "분할된" 전압으로 디자인될 수 있기 때문에 더 적은 에어리어를 차지한다.
예시적인 디코딩 회로들 및 어레이 바이어싱 회로들을 포함하는 이와 같은 메모리 어레이의 부가적인 설명은 그 명세서가 전체적으로 본원에 참조되어 있고, 명칭이 "Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array"이며, Roy E. Scheuerlein 및 Luca G. Fasoli에 의해 2006년 7월 31일자로 출원된 미국 출원 번호 제11/461,352호에서 제공된다.
상기의 설명에 의해 인식될 수 있는 바와 같이, 순방향 동작 모드에서는, 더 큰 누설 전류들이 고 전류 케이퍼빌리티로 이와 같은 전압들(특히 VPP-VT 바이어스 전압)이 발생되는 것을 필요로 할지라도, 양 전압들만이 필요하다. 그러나, 역방향 동작 모드에서는, 각각 VPP-VT 전압보다 더 낮은 매그니튜드에서, 그리고 더 적은 출력 전류 케이퍼빌리티를 각각 필요로 하는, 양 및 음 전압들 둘 모두가 필요하다. (상술된) 3중 웰 반도체 구조는 선택된 비트 라인(들)이 음 전압이 되도록 하지만, 선택된 워드 라인(들)이 양 전압이 되도록 한다.
본원에 설명된 바와 같은 전하 펌프 회로들이 세트 동작 모드에서, 어떤 워드 라인들 및 비트 라인들 둘 모두에 결합되는 (예를 들어, 2개의 협동하는 다-단 전하 펌프 회로들에 의해 발생되는) 양 전압을 제공하고, 리셋 모드에서, (예를 들어, 독립적으로 동작하는 2개의 다-단 전하 펌프 회로들에 의해 발생되는) 양 전압 및 음 전압을 각각 어떤 워드 라인들 및 어떤 비트 라인들에 제공하는데 유용하게 사용될 수 있다는 점이 인식될 것이다.
설명된 실시예들에서, 다-단 전하 펌프 회로가 자신의 최종적인 출력 전압에 도달하기 전에 각각의 중간 단을 충전하기 위하여 시간 기간을 필요로 하기 때문에, 소정의 전하 펌프 회로가 소정의 동작 모드 동안 단일 출력 전압을 발생시키도록 구성될 것이라는 점이 고려된다. 그럼에도불구하고, 본원에 설명된 바와 같은 단일의 다중 극성 전하 펌프 회로가 동시에 회로에 의해 사용하기 위한 2개의 전압을 동시적으로 발생시키기 위하여 동작 모드들 사이에서 충분히 빨리 스위칭되는데 사용될 수 있다는 점이 고려된다.
상술된 실시예들이 상보적인 전하 펌프 단들을 제시하였지만, 임의의 방향성 전하 펌프 단이 본 발명의 일부 이점을 성취하기 위하여 사용될 수 있다. 본원에 설명되는 바와 같이, "전압 노드"는 전력 노드를 포함할 수 있고, 또 다른 다-단 전하 펌프 회로의 출력을 포함할 수 있다. "전력 노드"는 양 전압원 노드, 음 전압원 노드, 접지 노드를 포함할 수 있다.
본원에 사용되는 바와 같이, 병렬로 결합되는 것으로 설명된 2개의 회로들은 또 다른 노드를 통해 결합될 수 있다. 예를 들어, 2개의 전하 펌프 회로들은 각각의 전하 펌프 회로의 각각의 제 1 단부가 동일한 전원 노드(예를 들어, VDD)에 결합되고 각각의 전하 펌프 회로의 각각의 제 2 단부가 동일한 출력 노드에 결합되는 경우에, 병렬로 결합되는 것으로 설명될 수 있다.
전하 펌프 회로에 대해 본원에서 적용된 바와 같은 용어 "반전 가능한"은 전하 전달이 반대 방향에서 발생하는 것을 의미하는 것이 아니라, 오히려 출력이 "반대" 모드에서 전하 펌프 회로의 대향 단부로부터 취해진다는 것을 의미한다. 명세서에서의 제 1, 제 2, 제 3, 등의 요소를 지정하는 것들은 청구항들에서 반드시 요소들의 동일한 관련 넘버링을 사용하여 그렇게 해석될 필요는 없다. 이와 같은 관련 넘버링의 임의의 정렬은 제어하는 것이 아니라, 일관적인 것으로 취해져야 한다.
일부 집적 회로 디바이스들에서, 하나 이상의 전하 펌프 회로를 구현하는 것이 유용할 수 있다. 예를 들어, 하나 이상의 메모리 서브-어레이를 갖는 메모리 디바이스에서, 상이한 전하 펌프 회로가 여러 메모리 서브-어레이들 각각과 관련되거나, 모든 이와 같은 서브-어레이들과 관련될 수 있다. 반도체 기판 위에 제조된 모 놀리식 3-차원 메모리 어레이에 대한 것과 같이, 어레이가 기판 이외의 층들 상에 제조되는 어떤 메모리 기술들에 대하여, 이와 같은 전하 펌프 회로는 메모리 어레이의 외부에 에어리어를 필요로 한다기보다는 오히려, 메모리 서브-어레이 아래에 구현될 수 있다. 반도체 기판 위에 제조될 수 있는 예시적인 모놀리식 3-차원 메모리 어레이들은 그 명세서들이 전체적으로 본원에 참조되어 있는 Johnson, 등에게 허여된 미국 특허 번호 제6,034,882호; N. Johan Knall, 등에게 허여된 미국 특허 번호 제6,420,215호; Johnson, 등에게 허여된 미국 특허 번호 제6,525,953호; Vyvoda, 등에게 허여된 미국 특허 번호 제6,952,043호; 및 Scheuerlein, 등에게 허여된 미국 특허 번호 제6,545,898호에 설명되어 있다.
본원에 사용되는 바와 같이, 3-차원 메모리 어레이를 갖는 집적 회로는 하나 이상의 모놀리식 집적 회로의 어셈블리라기보다는 오히려, 모놀리식 집적 회로인 것으로 가정된다. 본 발명의 방법들 및 장치들은 또한 예를 들어, 3-차원 비휘발성 필드-프로그래밍 가능한 메모리 어레이(1회 기록 및/또는 재기록 가능한 메모리 어레이들 둘 모두)와 같은 모놀리식 3차원 메모리들에서 유용하게 이용될 수 있다. 더욱이, 본 발명의 방법들 및 장치들은 2-차원 어레이들을 포함하는 집적 회로들, 및 많은 다른 비-메모리 집적 회로들에서 유용하게 이용될 수 있다.
많은 유형들의 메모리 셀들이 역방향 바이어스(예를 들어, 상술된 리셋 모드)를 사용하여 프로그래밍될 수 있다. 이와 같은 셀들은 금속 산화물(예를 들어, 전이 금속 산화물) 및 다이오드를 갖는 수동 소자 셀을 포함한다. 다른 적절한 셀들은 다이오드 선택 소자로 저 R 상태와 고 R 상태 사이에서 프로그래밍되는 저항 성 재료를 갖는 것들을 포함한다. 예들은 프로그래밍 가능한 금속화 접속(metallization connection), GST 재료와 같은 상 변화 저항기, 유기 재료 가변 저항기, 복합 금속 산화물, 탄소 폴리머 막, 탄소 나노튜브 저항기, 도핑된 칼고겐화물 유리(doped calcogenide glass), 및 저항을 변화시키는 이동 원자들을 포함하는 쇼트키 배리어 다이오드(Schottky barrier diode)를 포함한다. 선택된 저항성 재료는 1-회-프로그래밍 가능한(OTP) 메모리 셀들 또는 다수회 판독 메모리 셀들을 제공할 수 있다. 게다가, 역방향 바이어스 응력에 의해 변경된 도전성을 갖는 폴리실리콘 다이오드가 사용될 수 있다.
유용한 2-단지 메모리 셀들의 설명들이 본원에 참조되어 있는 다음 논문들: (i) Pirovano 등의 "Electronic Switching in Phase-Change Memories", IEEE Transactions on Electronic Devices, Vol. 51, No.3, March 2003; ii) Baek 등의 "Multi-layer Cross-point Binary Oxide Resistive Memory(OxRRAM) for Post-NAND Storage Application", IEEE International Electron Devices Meeting, 2005; (iii) Baek 등의 "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEEE International Electron Devices Meeting, 2004; 및 (iv) Hwang 등의 "Writing Current Reduction for High-Density Phase-Change RAM", IEEE International Electron Devices Meetings, 2003에 제공되어 있다. 부가적인 세부사항들은 또한 본원에 참조되어 있는 미국 특허 제6,891,748호에 제공되어 있다.
반대의 리셋 동작에 유용한 메모리 셀들은 S. Brad Herner에게 허여된 명칭 이 "High-Density Three-Dimensional Memory Cell"인 미국 특허 번호 제6,952,030호; 및 또한 Tanmay Kumar, 등에 의해 2005년 9월 28일자로 출원되고(미국 특허 출원 번호 제2007/0090425호로서 공개됨), 명칭이 "Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance"인 미국 출원 번호 제11/237,167호에 설명되어 있다. 적절한 금속 산화물 메모리 셀은 S. Brad Herner에 의해 2006년 3월 31일자로 출원되고 명칭이 "Multilevel Nonvolatile Memory Cell Comprising a Resistivity-Switching Oxide or Nitride and Antifuse"인 미국 출원 번호 제11/394,903호에 제시되어 있다. 다수의 저항 상태들을 제공할 수 있는 상 변화 재료를 사용하는 적절한 메모리 셀은 Roy E. Scheuelein, 등에 의한 명칭이 "Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series"인 미국 특허 출원 공개 번호 제2005-0158950호에서 제시되어 있다. 이러한 상술된 명세서들 각각은 전체적으로 본원에 참조되어 있다. (가령, 코발트를 갖는 것들을 포함하는) 전이-금속 산화물을 갖는 다른 예시적인 메모리 셀들, 및 스티어링 요소(steering element) 요소 자체의 폴리실리콘 재료가 스위칭 가능한 저항 재료를 포함하는 예시적인 셀들은 전체적으로 본원에 참조되어 있는, Tanmay Kumar, S. Brad Herner, Roy E. Scheuerlein, 및 Christopher J. Petti에 의해 2006년 7월 31일자로 출원되고, 명칭이 "Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance"인 미국 출원 번호 제11/496,986호(미국 특허 출원 공개 번호 제2007/0072360호로서 공개됨)("MA-163-1" 출원)에 설명되 어 있다.
게다가, S. Brad Herner, 등에 의해 2005년 5월 9일자로 출원되고 명칭이 "Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material"인 미국 출원 번호 제11/125,939호는 메모리 셀의 저항이 저 저항 상태로부터 고 저항 상태로 그리고 고 저항 상태로부터 저 저항 상태로 반복적으로 스위칭될 수 있는 니켈 산화물과 같은 산화물과 직렬로 다이오드를 포함하는 유용한 재기록 가능한 메모리 셀을 개시한다. S. Brad Herner, 등에 의해 2006년 5월 31일자로 출원되고 명칭이 "Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material"인 미국 출원 번호 제11/395,995호는 순방향 바이어스를 사용하여 세팅되고 역방향 바이어스를 사용하여 리셋되는 OTP 다중-레벨 메모리 셀을 개시한다. 이러한 상술된 명세서 각각은 전체적으로 본원에 참조되어 있다.
본원에 사용되는 바와 같이, 그리고, 문맥이 다르게 요구하지 않는다면, 클록 신호들 또는 펄스 신호들의 "상보적인 쌍"은 항상 정확하게 상보적일 필요가 있는 것이 아니라, 단지 일반적으로 상보적인 신호들의 쌍을 포함하도록 의도된다. 예를 들어, 상보적인 클록 신호들은 하이로부터 로우로, 그리고 로우로부터 하이로의 각각의 이와 같은 신호의 전이 동안 중첩될 수 있다. 일부 실시예들에서, 클록들은 중첩하지 않는 양의 펄스들을 갖도록 조정될 수 있다.
본원에 사용되는 바와 같이, (클록 신호와 같은) 신호의 진폭은 신호의 하이 레벨과 로우 레벨 사이의 전압차와 관련된다. 이와 같은 신호가 자신의 로우 레벨 로서 VSS 및 접지 기준, 및 자신의 하이 레벨로서 VDD를 가지는 경우에, 신호는 VDD-레벨 신호 또는 풀 VDD-레벨 신호(full VDD-level signal)이라고 칭해질 수 있다.
본원에 사용된 일반적인 용어에 관하여, 여러 표현들 중 어느 하나가 다양한 신호들의 포함하는 회로 및 상기 회로 내의 노드들의 동작을 설명할 때 동등하게 사용될 수 있다는 점이 당업자들에 의해 인식될 것이다. 임의의 종류의 신호는 논리 신호이든지 또는 더 일반적인 아날로그 신호이든지 간에, 회로 내의 노드의 전압 레벨(또는 일부 회로 기술들에 대하여, 전류 레벨)의 물리적 형태를 취한다. 신호들이 와이어들 또는 버스들 상에서 전달된다고 생각하는 것이 정확할 수 있다. 예를 들어, 특정 회로 동작을 "회로(10)의 출력이 노드(11)의 전압을 VDD 쪽으로 구동시켜서, 신호(OUT)가 노드(11) 상에서 전달된다고 주장하는 것으로서 설명할 수 있다. 이것은 비록 성가신 표현이기는 하지만, 정확하다. 결과적으로, 이와 같은 회로 동작을 "회로(10)가 노드(11)를 하이로 구동시키는 것", 뿐만 아니라, "노드(11)가 회로(10)에 의해 하이에 이르게 되는 것", "회로(10)가 OUT 신호를 하이로 끌어당기는 것" 및 "회로(10)가 OUT을 하이로 구동시키는 것"으로서 동등하게 설명하는 것이 당업계에 널리 공지되어 있다. 회로 동작을 설명하는 이와 같은 약칭의 구들은 특히 도면들에서의 개략도들이 다양한 신호 이름들을 대응하는 회로 블록들 및 노드 이름들과 명백하게 관련시키기 때문에, 회로 동작의 세부사항들을 전달하는데 더 효율적이다. 편의상, CLK 신호를 전달하는 달리 명명된 노드는 CLK 노드라고 칭해질 수 있다. 유사하게, "하이로 끌어당기다", "하이로 구동시킨다", 및 "충전한다."와 같은 구들은 일반적으로 다르게 구별되지 않는다면, 같은 뜻이며, 구들 "로우로 끌어당기다", "로우로 구동시키다", 및 "방전한다"도 마찬가지이다. 이러한 더 간결한 서술적인 표현들의 사용이 본 명세서의 명확성 및 내용을 강화시킨다고 여겨진다. 이러한 구 및 다른 유사한 구 각각이 통상적인 회로 동작을 설명하는데 상호 교환 가능하게 사용될 수 있고, 미묘한 추론들이 본 설명 내에서 변화된 용도로 판독되어서는 안된다는 점이 당업자들에 의해 인식되어야 한다.
전원들에 관하여, 회로에 전력을 공급하는데 사용되는 단일의 양의 전압원(예를 들어, 3.3 볼트 전원)은 종종 "VDD" 전원이라고 칭해진다. 집적 회로에서, 트랜지스터들 및 다른 회로 소자들은 실제로 VDD 단자 또는 VDD 노드에 접속되는데, 상기 VDD 단자 또는 VDD 노드는 그 후에 VDD 전원에 동작적으로 접속된다. "VDD에 연결된" 또는 "VDD에 접속된"과 같은 구들의 구어적인 사용은 "VDD 노드에 접속된"을 의미하는 것으로 이해되며, 상기 VDD 노드는 그 후에 전형적으로 집적 회로의 테스트 또는 사용 동안 VDD 전원 전압을 실제로 수신하기 위하여 동작적으로 접속된다.
이와 같은 단일의 전원 회로에 대한 기준 전압은 종종 "VSS"라고 칭해진다. 트랜지스터들 및 다른 회로 소자들은 실제로 VSS 단자 또는 VSS 노드에 접속되는데, 상기 VSS 단자 또는 VSS 노드는 그 후에 집적 회로의 사용 중에 VSS 전원에 동작적으로 접속된다. 종종, VSS 단자는 접지 기준 전위 또는 단지 "접지"에 접속된다. (달리 규정되지 않는다면) 특정 트랜지스터 또는 회로에 의해 "접지되는" 노드를 설명하는 것은 트랜지스터 또는 회로에 의해 "로우로 끌어당겨지는 것" 또는 " 접지로 끌어당겨지는 것"과 동일하다는 것을 의미한다.
어느 정도 일반화하면, 제 1 전원 단자는 종종 "VDD"라고 칭해지고, 제 2 전원 단자는 종종 "VSS"라고 칭해진다. 용어들 둘 모두는 아래첨자들(예를 들어, VDD)을 사용하거나 사용하지 않고 나타날 수 있다. 역사적으로, 명칭 "VDD"는 MOS 트랜지스터의 드레인 단자에 접속된 DC 전압을 의미하였고, VSS는 MOS 트랜지스터의 소스 단자에 접속된 DC 전압을 의미하였다. 예를 들어, 구식의 PMOS 회로는 음의 VDD 전원을 사용하였지만, 구식의 NMOS 회로들은 양의 VDD 전원을 사용하였다. 그러나, 통상적인 용도는 종종 이 레거시를 무시하고, 물론 달리 규정되지 않는다면, 더 많은 양의 전원 전압에 대해 VDD를 사용하고 더 많은 음(또는 접지) 전원 전압에 대해 VSS를 사용한다. "VDD 전원" 및 "접지"로 기능하는 것으로 회로를 설명하는 것이 반드시 상기 회로가 다른 전원 전위들을 사용하여 기능할 수 없다는 것을 의미하지는 않는다. 다른 통상적인 전원 단자 이름들은 "VCC"(컬렉터 단자들이 없는 MOS 트랜지스터들과 함께 사용될 때에도, +5 볼트 전원 전압과 종종 같은 의미이고 바이폴라 회로들로부터의 역사적인 용어임) 및 "GND" 또는 단지 "접지"이다.
본원의 블록도들은 블록들을 접속시키는 단일 노드의 용어를 사용하여 설명될 수 있다. 그럼에도불구하고, 문맥에 의해 필요로 될 때, 이와 같은 "노드"가 실제로 차동 신호를 전달하는 한 쌍의 노드들을 나타내거나, 또는 여러 관련된 신호를 전달하거나 디지털 워드를 형성하는 복수의 신호들을 전달하는 다수의 개별적인 와이어들(예를 들어, 버스)을 나타낼 수 있다는 점이 인식되어야 한다. 본원에 사 용되는 바와 같이, 결합은 직접적 및 간접적(즉, 개재 구조들 또는 노드를 통한) 결합을 포함한다.
본원에 설명된 회로 구조들은 이산 회로 소자들을 사용하여 구현될 수 있지만, 본원에 설명된 기술들 및 다른 널리 공지된 반도체 프로세싱 기술들을 사용하여 집적 회로 내에 형성될 확률이 더 높다.
회로들 및 물리적인 구조들이 일반적으로 가정되었지만, 현대의 반도체 디자인 및 제조에서, 물리적인 구조들 및 회로들이 후속 디자인, 테스트 및 제조 활동들 뿐만 아니라, 결과적인 제조된 반도체 집적 회로들에서 사용하는데 적합한 컴퓨터 판독 가능한 서술적인 형태로 구현될 수 있다는 점이 양호하게 인식된다. 따라서, 종래의 회로들 및 구조들과 관련된 청구항들은 매체 내에 구현되든지 또는 대응하는 회로들 및/또는 구조들의 제조, 테스트, 또는 디자인 개선을 허용하기 위하여 적절한 판독기 시설들과 결합되든지 간에, 이의 특정 언어에 따라서, 컴퓨터 판독 가능한 인코딩들 및 동일한 표현들 상에서 판독될 수 있다. 본 발명은 모두가 본원에 설명되는 바와 같이, 그리고 첨부된 청구항들에서 규정되는 바와 같이, 회로들, 관련 방법들 또는 동작, 이와 같은 회로들을 제조하는 관련 방법들, 그리고 이와 같은 회로들 및 방법들의 컴퓨터-판독 가능한 매체 인코딩들을 포함하는 것으로 간주된다. 본원에 사용되는 바와 같이, 컴퓨터-판독 가능한 매체는 적어도 디스크, 테이프, 또는 다른 자기, 광, 반도체(예를 들어, 플래시 메모리 카드, ROM), 또는 전기 매체 및 네트워크, 유선, 무선 또는 다른 통신 매체를 포함한다. 회로의 인코딩은 회로 개략 정보, 물리적 배치 정보, 행동적 시뮬레이션 정보를 포함할 수 있고/있거나, 회로가 표현 또는 통신될 수 있는 임의의 다른 인코딩을 포함할 수 있다.
상기의 상세한 설명은 본 발명의 많은 가능한 구현예들 중 몇 가지만을 설명하였다. 이 때문에, 이 상세한 설명은 제한들이 아니라, 단지 설명이다. 본 발명의 정신과 범위로부터 벗어남이 없이, 본원에 기술된 설명에 기초하여 본원에 개시된 실시예들의 변화들 및 변경들이 행해질 수 있다. 더욱이, 상술된 실시예들은 단독으로 뿐만 아니라, 다양한 조합들로 사용되는 것으로 명확하게 고려된다. 본 발명의 범위를 규정하게 되는 것은 모든 등가물들을 포함하는 단지 다음의 청구항들이다. 따라서, 본원에 설명되지 않은 다른 실시예들, 변화들, 및 개선들이 반드시 본 발명의 범위로부터 배제되지는 않는다.
상술한 바와 같이, 본 발명은, 반도체 전압 발생기 회로, 보다 구체적으로는 용량성 전압 멀티플라이어 회로를 제공하는데 사용된다.

Claims (46)

  1. 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 다-단 전하 펌프 회로를 포함하고,
    상기 다-단 전하 펌프 회로는, 제 1 동작 모드 동안 상기 전하 펌프 회로의 출력 노드 상에 양 전압을 전개하도록 선택 가능하고 제 2 동작 모드 동안 상기 전하 펌프 회로의 또 다른 출력 노드 상에서 음 전압을 전개하도록 선택 가능한, 회로.
  2. 제 1항에 있어서, 각각의 방향성 펌프 단은 하나 이상의 펌프 커패시터들을 포함하고, 각각의 방향성 펌프 단은 양의 전압 출력을 발생시키는데 사용되며 음의 전압 출력을 발생시키는데 또한 사용되는, 회로.
  3. 제 1항에 있어서, 상기 회로는 벌크 기판 전위에 대하여 상기 복수의 펌프 단들 내의 회로 노드들 상에서 어떤 시간들에서 양 전압들을 허용하고 다른 시간들에서 음 전압들을 허용하기 위하여 3중 웰 반도체 기술을 사용하여 제조되는, 회로.
  4. 제 1항에 있어서, 각각의 펌프 단은 서로 실질적으로 다른 위상에서 각각 동 작하는 한 쌍의 전하 전달 스위치 회로들을 포함하는, 회로.
  5. 제 1항에 있어서, 상기 제 1 동작 모드에서, 상기 복수의 직렬-접속된 펌프 단들의 제 1 단부는 제 1 전압 노드에 결합되고, 상기 복수의 직렬-접속된 펌프 단들의 제 2 단부는 상기 전하 펌프 회로의 제 2 출력 노드에 결합되며,
    상기 제 2 동작 모드에서, 상기 복수의 직렬-접속된 펌프 단들의 상기 제 2 단부는 제 2 전압 노드에 결합되고, 상기 복수의 직렬-접속된 펌프 단들의 상기 제 1 단부는 상기 전하 펌프 회로의 제 1 출력 노드에 결합되는, 회로.
  6. 제 5항에 있어서, 상기 제 1 전압 노드는 상기 제 2 전압 노드 상에서 전달되는 제 2 전압보다 더 큰 제 1 전압을 전달하고,
    상기 제 2 출력 노드는 상기 제 1 동작 모드에서, 상기 제 1 전압 노드 상에서 전달되는 상기 제 1 전압보다 더 큰 전압을 전달하며,
    상기 제 1 출력 노드는 상기 제 2 동작 모드에서, 상기 제 2 전압 노드 상에서 전달되는 상기 제 2 전압보다 더 낮은 전압을 전달하는, 회로.
  7. 제 5항에 있어서, 상기 복수의 직렬-접속된 펌프 단들의 상기 제 1 단부를 어떤 시간들에서 상기 제 1 전압 노드에 결합시키고 다른 시간들에서 상기 제 1 출력 노드에 결합시키는 제 1 스위치 회로와,
    상기 복수의 직렬-접속된 펌프 단들의 상기 제 2 단부를 어떤 시간들에서 상 기 제 2 전압 노드에 결합시키고 다른 시간들에서 상기 제 2 출력 노드에 결합시키는 제 2 스위치 회로를
    더 포함하는, 회로.
  8. 제 1항에 있어서, 어떤 시간들에서 단일 출력 전압을 발생시키기 위하여 상기 제 1 다-단 전하 펌프 회로와 협동하여 결합되고 다른 시간들에서 제 1 및 제 2 전하 펌프 회로들이 별도의 출력 전압들을 발생시키도록 독립적으로 동작하도록 결합해제되는 제 2 다-단 전하 펌프 회로를 더 포함하는, 회로.
  9. 제 8항에 있어서, 상기 협동은 이와 같은 협동이 없는 경우보다 단일 출력 전압에 대해 더 큰 출력 전류를 발생시키는, 회로.
  10. 제 9항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 자신의 각각의 단부들에서 병렬로 결합되는, 회로.
  11. 제 10항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 다른 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 하나의 다-단 전하 펌프 회로가 양 전압을 발생시키고 다른 하나의 다-단 전하 펌프 회로가 음 전압을 발생시키는, 회로.
  12. 제 8항에 있어서, 상기 협동은 이와 같은 협동이 없는 경우보다 단일 출력 전압에 대해 더 큰 출력 전압을 발생시키는, 회로.
  13. 제 12항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 자신의 단부들에서 직렬로 접속되는, 회로.
  14. 제 13항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 다른 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 하나의 다-단 전하 펌프 회로가 양 전압을 발생시키고 다른 하나의 다-단 전하 펌프 회로가 음 전압을 발생시키는, 회로.
  15. 제 13항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 다른 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 상기 제 1 및 제 2 동작 모드들 둘 모두가 상이한 매그니튜드들을 갖는 양 전압들 또는 상이한 매그니튜드들을 갖는 음 전압들 중 하나를 발생시키는, 회로.
  16. 제 1항에 있어서, 전하 펌프 회로 출력 전압들에 응답하는 지원 회로를 갖는 메모리 어레이를 더 포함하며,
    상기 제 1 동작 모드는 제 1 메모리 어레이 동작 모드를 포함하고,
    상기 제 2 동작 모드는 제 2 메모리 어레이 동작 모드를 포함하는, 회로.
  17. 제 8항에 있어서, 상기 제 1 동작 모드에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 협동하여 단일 출력 전압을 발생시키고,
    상기 제 2 동작 모드에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 하나의 다-단 펌프 회로가 양의 출력 전압을 발생시키고 다른 하나의 다-단 펌프 회로가 음의 출력 전압을 발생시키는, 회로.
  18. 제 17항에 있어서, 워드 라인들 및 비트 라인들을 가지며 상기 전하 펌프 회로에 응답하는 상기 워드 라인들 및 비트 라인들에 대한 지원 회로를 가지는 메모리 어레이를 더 포함하며,
    상기 제 1 동작 모드에서, 상기 단일 출력 전압이 워드 라인들 및 비트 라인 중 어느 하나에 결합되고,
    상기 제 2 동작 모드에서, 상기 양의 출력 전압 및 상기 음의 출력 전압 중 하나가 상기 워드 라인들 중 어떤 워드 라인들에 결합되고, 상기 양의 출력 전압 및 상기 음의 출력 전압 중 다른 하나가 상기 비트 라인들 중 어떤 비트 라인들에 결합되는, 회로.
  19. 제 18항에 있어서, 상기 메모리 어레이는 수동 소자 메모리 셀들을 포함하는, 회로.
  20. 제 1 및 제 2 전압 노드와,
    제 1 및 제 2 출력 노드와,
    각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을
    포함하는 제 1 다-단 전하 펌프 회로와,
    상기 제 1 다-단 전하 펌프 회로의 일단부를 어떤 시간들에서 상기 제 1 전압 노드에 결합시키고 다른 시간들에서 상기 제 1 출력 노드에 결합시키는 제 1 스위치 회로와,
    상기 다-단 전하 펌프 회로의 타단부를 어떤 시간들에서 상기 제 2 전압 노드에 결합시키고 다른 시간들에서 상기 제 2 출력 노드에 결합시키는 제 2 스위치 회로를
    포함하는, 회로.
  21. 제 20항에 있어서, 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 제 2 다-단 전하 펌프 회로와,
    어떤 시간들에서 상기 제 2 다-단 전하 펌프 회로의 일단부를 상기 제 1 다-단 전하 펌프 회로의 일단부에 결합시키는 스위치 회로를
    더 포함하는, 회로.
  22. 제 21항에 있어서, 제 3 전압 노드와,
    제 3 출력 노드와,
    상기 제 2 다-단 전하 펌프 회로의 일단부를 어떤 시간들에서 상기 제 3 전압 노드에 결합시키고 다른 시간들에서 상기 제 3 출력 노드에 결합시키는 제 3 스위치 회로와,
    상기 제 2 다-단 전하 펌프 회로의 타단부를 어떤 시간들에서 상기 제 1 및 제 2 전압 노드들 중 하나에 결합시키고 다른 시간들에서 상기 제 1 및 제 2 출력 노드들 중 하나에 결합시키는 제 4 스위치를
    더 포함하는, 회로.
  23. 제 21항에 있어서, 전하 펌프 회로 출력 전압들에 응답하는 지원 회로를 갖는 메모리 어레이를 더 포함하며,
    제 1 모드는 제 1 메모리 어레이 동작 모드를 포함하고,
    제 2 모드는 제 2 메모리 어레이 동작 모드를 포함하는, 회로.
  24. 복수의 직렬-접속된 방향성 펌프 단들을 포함하고 제 1 출력 전압을 발생시키도록 독립적으로 동작 가능한 제 1 다-단 전하 펌프 회로와,
    복수의 직렬-접속된 방향성 펌프 단들을 포함하고 제 2 출력 전압을 발생시키도록 독립적으로 동작 가능한 제 2 다-단 전하 펌프 회로와,
    어느 하나의 다-단 전하 펌프 회로가 독립적으로 동작하여 발생시킬 수 있는 것보다 더 큰 전압 또는 전류를 갖는 단일 출력 전압을 협동적으로 발생시키기 위하여, 어떤 시간들에서 상기 제 1 다-단 전하 펌프 회로를 상기 제 2 다-단 전하 펌프 회로에 결합시키는 수단을
    포함하는, 회로.
  25. 제 24항에 있어서, 제 1 동작 모드에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 협동하여 단일 출력 전압을 발생시키고,
    제 2 동작 모드에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 하나의 다-단 전하 펌프 회로가 양의 출력 전압을 발생시키고 다른 하나의 다-단 전하 펌프 회로가 음의 출력 전압을 발생시키는, 회로.
  26. 제 25항에 있어서, 워드 라인들 및 비트 라인들을 가지며 상기 전하 펌프 회로에 응답하는 상기 워드 라인들 및 비트 라인들에 대한 지원 회로를 가지는 메모리 어레이를 더 포함하며,
    상기 제 1 동작 모드에서, 상기 단일 출력 전압이 워드 라인들 및 비트 라인들 둘 모두에 결합되고,
    상기 제 2 동작 모드에서, 상기 양의 출력 전압 및 상기 음의 출력 전압 중 하나가 상기 워드 라인들 중 어떤 워드 라인들에 결합되고, 상기 양의 출력 전압 및 상기 음의 출력 전압 중 다른 하나가 상기 비트 라인들 중 어떤 비트 라인들에 결합되는, 회로.
  27. 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 다-단 전하 펌프 회로를 제공하는 단계와,
    제 1 동작 모드 동안 상기 전하 펌프 회로의 출력 노드 상에 양 전압을 전개하도록 상기 다-단 전하 펌프 회로를 선택하는 단계와,
    제 2 동작 모드 동안 상기 전하 펌프 회로의 또 다른 출력 노드 상에서 음 전압을 전개하도록 상기 다-단 전하 펌프 회로를 선택하는 단계를
    포함하는, 방법.
  28. 제 27항에 있어서, 각각의 방향성 펌프 단은 하나 이상의 펌프 커패시터들을 포함하고, 상기 방법은,
    상기 제 1 동작 모드 동안 양 전압 출력을 발생시키도록 각각의 방향성 펌프 단을 사용하는 단계와,
    상기 제 2 동작 모드 동안 음 전압 출력을 발생시키도록 각각의 방향성 펌프 단을 사용하는 단계를
    더 포함하는, 방법.
  29. 제 27항에 있어서, 다-단 전하 펌프 회로를 제공하는 상기 단계는,
    벌크 기판 전위에 대하여 상기 복수의 펌프 단들 내의 회로 노드들 상에서 어떤 시간들에서 양 전압들을 허용하고 다른 시간들에서 음 전압들을 허용하기 위하여 3중 웰 반도체 기술을 사용하여 상기 다-단 전하 펌프 회로를 제조하는 단계를 포함하는, 방법.
  30. 제 27항에 있어서, 상기 제 1 동작 모드에서, 상기 복수의 직렬-접속된 펌프 단들의 제 1 단부를 제 1 전압 노드에 결합시키고, 상기 복수의 직렬-접속된 펌프 단들의 제 2 단부를 상기 전하 펌프 회로의 제 2 출력 노드에 결합시키는 단계와,
    상기 제 2 동작 모드에서, 상기 복수의 직렬-접속된 펌프 단들의 상기 제 2 단부를 제 2 전압 노드에 결합시키고, 상기 복수의 직렬-접속된 펌프 단들의 상기 제 1 단부를 상기 전하 펌프 회로의 제 1 출력 노드에 결합시키는 단계를
    더 포함하는, 방법.
  31. 제 30항에 있어서, 상기 제 1 전압 노드 상에서 제 1 전압을 전달하고, 상기 제 2 전압 노드 상에서 제 2 전압을 전달하는 단계로서, 상기 제 1 전압이 상기 제 2 전압보다 더 큰, 전달 단계와,
    상기 제 1 동작 모드에서, 상기 제 1 전압 노드 상에서 전달되는 상기 제 1 전압보다 더 큰 전압을 상기 제 2 출력 노드 상에서 발생시키는 단계와,
    상기 제 2 동작 모드에서, 상기 제 2 전압 노드 상에서 전달되는 상기 제 2 전압보다 더 적은 전압을 상기 제 1 출력 노드 상에서 발생시키는 단계를
    더 포함하는, 방법.
  32. 제 30항에 있어서, 상기 복수의 직렬-접속된 펌프 단들의 상기 제 1 단부를 어떤 시간들에서 상기 제 1 전압 노드에 결합시키고 다른 시간들에서 상기 제 1 출력 노드에 결합시키는 단계와,
    상기 복수의 직렬-접속된 펌프 단들의 상기 제 2 단부를 어떤 시간들에서 상기 제 2 전압 노드에 결합시키고 다른 시간들에서 상기 제 2 출력 노드에 결합시키는 단계를
    더 포함하는, 방법.
  33. 제 27항에 있어서, 어떤 시간들에서, 단일 출력 전압을 발생시키기 위하여 상기 제 1 다-단 전하 펌프 회로와 협동하여 제 2 다-단 전하 펌프 회로를 결합시키는 단계와,
    다른 시간들에서, 각각 별도의 출력 전압들을 발생시키도록 제 1 및 제 2 전하 펌프 회로들을 독립적으로 동작시키는 단계를
    더 포함하는, 방법.
  34. 제 33항에 있어서, 상기 협동은 이와 같은 협동이 없는 경우보다 단일 출력 전압에 대해 더 큰 출력 전류를 발생시키는, 방법.
  35. 제 34항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 자신의 각각의 단부들에서 병렬로 결합되는, 방법.
  36. 제 35항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 다른 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 하나의 다-단 전하 펌프 회로가 양 전압을 발생시키고 다른 하나의 다-단 전하 펌프 회로가 음 전압을 발생시키는, 방법.
  37. 제 33항에 있어서, 상기 협동은 이와 같은 협동이 없는 경우보다 단일 출력 전압에 대해 더 큰 출력 전압을 발생시키는, 방법.
  38. 제 37항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 자신의 단부들에서 직렬로 결합되는, 방법.
  39. 제 38항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 다른 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 하나의 다-단 전하 펌프 회로가 양 전압을 발생시키고 다른 하나의 다-단 전하 펌프 회로가 음 전압을 발생시키는, 방법.
  40. 제 38항에 있어서, 상기 제 1 및 제 2 동작 모드들 중 다른 하나에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 다-단 전하 펌프 회로 둘 모두가 상이한 매그니튜드들을 갖는 양 전압들 또는 상이한 매그니튜드들을 갖는 음 전압들 중 하나를 발생시키는, 방법.
  41. 제 27항에 있어서, 하나 이상의 전하 펌프 회로 출력 전압들을 메모리 어레이에 대한 지원 회로에 결합시키는 단계를 더 포함하며,
    상기 제 1 동작 모드는 제 1 메모리 어레이 동작 모드를 포함하고,
    상기 제 2 동작 모드는 제 2 메모리 어레이 동작 모드를 포함하는, 방법.
  42. 제 33항에 있어서, 상기 제 1 동작 모드에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 협동하여 단일 출력 전압을 발생시키고,
    상기 제 2 동작 모드에서, 상기 제 1 및 제 2 다-단 전하 펌프 회로들은 독립적으로 동작하여, 하나의 다-단 전하 펌프 회로가 양의 출력 전압을 발생시키고 다른 하나의 다-단 전하 펌프 회로가 음의 출력 전압을 발생시키는, 방법.
  43. 제 42항에 있어서, 상기 제 1 동작 모드에서, 상기 단일 출력 전압을 메모리 어레이의 워드 라인들 및 비트 라인들 둘 모두에 결합시키는 단계와,
    상기 제 2 동작 모드에서, 상기 양의 출력 전압 및 음의 출력 전압 중 하나를 상기 워드 라인들 중 어떤 워드 라인들에 결합시키고, 상기 양의 출력 전압 및 음의 출력 전압 중 다른 하나를 상기 비트 라인들 중 어떤 비트 라인들에 결합시키는 단계를
    더 포함하는, 방법.
  44. 집적 회로 제품을 제조하는 방법에 있어서,
    제 1 및 제 2 전압 노드들을 형성하는 단계와,
    제 1 및 제 2 출력 노드들을 형성하는 단계와,
    각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포함하는 제 1 다-단 전하 펌프 회로를 형성하는 단계와,
    상기 제 1 다-단 전하 펌프 회로의 일단부를 어떤 시간들에서 상기 제 1 전압 노드에 결합시키고 다른 시간들에서 상기 제 1 출력 노드에 결합시키는 제 1 스위치 회로를 형성하는 단계와,
    상기 다-단 전하 펌프 회로의 타단부를 어떤 시간들에서 상기 제 2 전압 노드에 결합시키고 다른 시간들에서 상기 제 2 출력 노드에 결합시키는 제 2 스위치 회로를 형성하는 단계를
    포함하는, 집적 회로 제품 제조 방법.
  45. 제 44항에 있어서, 각각의 단이 자신의 각각의 입력으로부터 자신의 각각의 출력으로 전하를 전달하도록 구성되는 복수의 직렬-접속된 방향성 펌프 단들을 포 함하는 제 2 다-단 전하 펌프 회로를 형성하는 단계와,
    상기 제 2 다-단 전하 펌프 회로의 일단부를 어떤 시간들에서 상기 제 1 다-단 전하 펌프 회로의 일단부에 결합시키는 스위치 회로를 형성하는 단계를
    더 포함하는, 집적 회로 제품 제조 방법.
  46. 제 45항에 있어서, 제 3 전압 노드를 형성하는 단계와,
    제 3 출력 노드를 형성하는 단계와,
    상기 제 2 다-단 전하 펌프 회로의 일단부를 어떤 시간들에서 상기 제 3 전압 노드에 결합시키고 다른 시간들에서 상기 제 3 출력 노드에 결합시키는 제 3 스위치 회로를 형성하는 단계와,
    상기 제 2 다-단 전하 펌프 회로의 타단부를 어떤 시간들에서 상기 제 1 및 제 2 전압 노드들 중 하나에 결합시키고 다른 시간들에서 상기 제 1 및 제 2 출력 노드들 중 하나에 결합시키는 제 4 스위치 회로를 형성하는 단계를
    더 포함하는, 집적 회로 제품 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902915B2 (en) * 2009-06-08 2011-03-08 Freescale Semiconductor, Inc. Method and circuit for charging and discharging a circuit node
KR101024632B1 (ko) * 2009-11-12 2011-03-25 매그나칩 반도체 유한회사 차지펌프 회로 및 이의 차지펌핑 방법
US8897073B2 (en) * 2012-09-14 2014-11-25 Freescale Semiconductor, Inc. NVM with charge pump and method therefor
TWI486929B (zh) * 2013-05-13 2015-06-01 Sitronix Technology Corp Can produce self-voltage or negative voltage switching circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602794A (en) * 1995-09-29 1997-02-11 Intel Corporation Variable stage charge pump
KR0179852B1 (ko) * 1995-10-25 1999-04-15 문정환 차지 펌프 회로
JP2845206B2 (ja) * 1996-08-15 1999-01-13 日本電気株式会社 高電圧発生回路
JP3580693B2 (ja) * 1998-03-19 2004-10-27 シャープ株式会社 チャージ・ポンプ回路
JP4026947B2 (ja) * 1998-08-24 2007-12-26 株式会社ルネサステクノロジ 昇圧回路
US6452438B1 (en) * 2000-12-28 2002-09-17 Intel Corporation Triple well no body effect negative charge pump
US6914791B1 (en) * 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
JP2005129815A (ja) * 2003-10-27 2005-05-19 Nec Kansai Ltd チャージポンプ回路
US6980045B1 (en) * 2003-12-05 2005-12-27 Xilinx, Inc. Merged charge pump

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