JP5273681B2 - 複極性可逆型チャージポンプ回路および関連する方法 - Google Patents
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Description
本発明は、半導体電圧発生回路に関し、特定的には容量性電圧乗算回路に関する。
多くの集積回路、特に単独の電源電圧を用いるものは、電源電圧より大きい大きさを有する「ブースト」電圧を生成するためのオンチップ回路を含む。このブースト電圧は、しばしば、集積回路上に含まれる回路の一部のための真の(veritable)電源電圧として用いられる。たとえば、「フラッシュ」EEPROMメモリのような、特定のタイプの半導体メモリは、トンネル誘電体において電子を加速し、かつ電界効果トランジスタ上のフローティングゲートに電荷を蓄えることによってメモリセルに書き込む。現代の素子では、このトンネル誘電体での電荷の加速は、しばしば8Vのオーダの「書込電圧」を必要とするが、メモリセルの読み出しを含むメモリ回路の残りの動作は、典型的には、3Vのオーダの電圧しか必要としない。素子を動作させるために2つの異なった電源電圧(たとえば、+5Vと+12V)を供給することが必要とされる多くのかつての素子とは違って、多くの現代の素子は、(「接地」またはVSSに対して)2.5〜3.3Vに等しい、(通常は、VDDと呼ばれる)単独の電源電圧のみが必要とされる。このVDD電源電圧は、典型的には、普通の読出動作回路を含むほとんどの素子に電力を供給するために利用される。(しばしば、ただし常時ではないが、古くからの理由でVPPと呼ばれる)書込電圧は、素子のユーザによって供給される個別の電源電圧を要求するというよりは、(再びVSSに対して)+8Vの典型的な値を有するオンチップ電圧発生器によって生成される。
モリ(Static Random Access Memory:SRAM)およびその他の回路などの多くのメモリ素子では、基板および/または基板内のCMOS井戸(well)にバイアスをかけるために、負のバイアス電圧が生成される。
正および負の両方のブースト電圧が必要とされる集積回路設計においては、2つの別個のチャージポンプ回路が通常備えられる。一方の回路が正電圧を生成し、他方が負電圧を生成する。このようなチャージポンプ回路は、これらのブースト電圧を生成するために、容量性スイッチングおよび電荷共有に依存しており、生成され得る出力電流量は、チャージポンプのキャパシタの物理的大きさに直接的に比例する。もし、各電圧の出力電流要求が、両方とも非常に大きいものであれば、これら2つのチャージポンプ回路の各々は、大きなポンプキャパシタを必要とし、したがって、かなりの量の貴重なシリコン領域を消費することになる。
段チャージポンプ回路の一方の端部を、あるときには第1の電圧ノードに結合し、またあるときには第1の出力ノードに結合する第1のスイッチ回路を形成するステップと、前記第1の多段チャージポンプ回路の他方の端部を、あるときには第2の電圧ノードに結合し、またあるときには第2の出力ノードに結合する第2のスイッチ回路を形成するステップとを含む。
添付の図面を参照することによって、本発明が容易に理解され、その多くの目的、特徴および利点が、この技術に精通する当業者に明らかにされる。
詳細な説明
図1を参照して、典型的な方向性チャージポンプ段150が示される。このようなチャージポンプ段150は、しばしば、チャージポンプ回路に、直列接続された複数のチャージポンプ段の1つとして含まれる。
ジポンプ段206および210は、CLKBおよびCLKで駆動される。さらに、チャージポンプ段間の各中間ノードに生成される電圧は、各段で増加する。つまり、これもまたこの分野で良く知られているように、ノード205の電圧はVDDよりも高く、ノード207の電圧はノード205の電圧よりも高くなどというようになり、出力ノード211の電圧は他の中間ノードの電圧よりも高くなる。
フされる。
る。どちらのチャージポンプ回路もノード422には結合されず、両方が独立して動作し、各々は上記でそれぞれ説明した態様で動作する。
構成され、両方のチャージポンプ回路502,506は独立して動作する。他の実施の形態においては、上位の(upper)チャージポンプ回路502にさらなる構成の柔軟性を与えるために、上位のチャージポンプ回路502は、図7に記載されているような1つまたはより多くのスイッチ回路を含んでもよいことが理解されるべきである。
6V)のVSX電圧にバイアスがかけられ、選択されたビットライン106は−VRR/2(たとえば、−6V)のVSB電圧にバイアスがかけられる。選択されていないワードライン電圧VUXおよび選択されていないビットライン電圧VUBの両方は接地される。
et al.)「ポストNAND型記憶装置アプリケーションのための多層クロスポイント型二元酸化物抵抗変化型メモリ(OxRRAM)(Multi-layer Cross-point Binary Oxide
Resistive Memory (OxRRAM) for Post-NAND Storage Application)」,アイ・イー・イー・イー 国際電子デバイス会議(IEEE International Electron Devices Meeting), 2005、(iii)ベイクら(Baek et al.)「非対称単極電圧パルスにより駆動される単独の二元酸化物を用いた高度にスケーラブルな不揮発性メモリ(Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses)」アイ・イー・イー・イー 国際電子デバイス会議(IEEE International
Electron Devices Meeting), 2004、(iv)フワンら(Hwang et al.)「高密度位相変化型RAMのための書込電流低減(Writing Current Reduction for High-Density Phase-Change RAM)」アイ・イー・イー・イー 国際電子デバイス会議(IEEE International Electron Devices Meeting), 2003。さらなる詳細は、また、米国特許番号第6,891,748号に示されており、引用によりここに援用される。
Change Material in Series)」と題された米国特許出願公開番号第2005−0158950号に示されている。これら上記の開示の各々は、全体として引用によりここに援用される。(たとえば、コバルトを含む)遷移金属酸化物を有する他の典型的なメモリセル
、およびステアリング素子(steering element)のポリシリコン材料それ自体が切替可能な抵抗材料を備える典型的なセルが、タンメイ・クマー(Tanmay Kumar)、S・ブラッド・ハーナー(S. Brad Herner)、ロイ・E・シュアラインら(Roy E. Scheuerlein)およびクリストファ・J・ペティ(Christopher J. Petty)により2006年7月31日に出願され、(米国特許出願公開番号第2007/0072360号として発行された)、「トリマブル抵抗を有する切替可能な半導体メモリ素子を備えたメモリセルを用いるための方法(Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance)」と題された米国特許出願番号第11/496,986号(「MA163−1」出願)に示されており、全体として引用によりここに援用される。
想起させるからである。便宜上、CLK信号を伝達する他の名前のないノードは、CLKノードと呼んでもよい。同様に、「highに引き上げる」、「highに駆動する」および「充電する」のような語句は、もし区別が不可能でなければ一般的に同意語であり、「lowに引き下げる」、「lowに駆動する」および「放電する」の語句も同様である。これらのより簡潔な記述表現を用いることは、本開示の明瞭さおよび教示を高めることになると考えられる。本分野の当業者であれば、これらのまたは他の類似の語句の各々は、共通の回路動作を表現するために同じ意味で用いられてもよく、わずかな推測も、この表現のさまざまな使用に読み込まれるべきではない。
Claims (14)
- 回路であって、
直列接続された複数の方向性ポンプ段を含む第1の多段式チャージポンプ回路、および
直列接続された複数の方向性ポンプ段を含む第2の多段式チャージポンプ回路を備え、
前記第1の多段式チャージポンプ回路は、前記第2の多段式チャージポンプ回路と独立して、第1の出力電圧を発生するよう動作可能であり、
前記第2の多段式チャージポンプ回路は、前記第1の多段式チャージポンプ回路と独立して、第2の出力電圧を発生するように動作可能であり、
あるときには、各々が独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する協調的な出力電圧を協働して生成するために、前記第1の多段式チャージポンプ回路を前記第2の多段式チャージポンプ回路へ結合するための手段をさらに備え、
前記第1の出力電圧、前記第2の出力電圧、および前記協調的な出力電圧のうちの1つは、前記第1の出力電圧、前記第2の出力電圧、および前記協調的な出力電圧のうちの他の1つとは極性が反対であり、
前記第1の多段式チャージポンプ回路は、第1の動作モードにおいて、前記多段式第1のチャージポンプ回路の第1の出力ノードに正電圧を生成するよう構成可能であり、第2の動作モードにおいて、前記第1の多段式チャージポンプ回路の第2の出力ノードに負電圧を生成するよう構成可能である、回路。 - 第1および第2の電圧ノードと、
前記第1の多段式チャージポンプ回路の一方の端部を、あるときには前記第1の電圧ノードへ結合し、またあるときには前記第1の出力ノードへ結合する第1のスイッチ回路と、
前記第1の多段式チャージポンプ回路の他方の端部を、あるときには前記第2の電圧ノードへ結合し、またあるときには前記第2の出力ノードへ結合する第2のスイッチ回路とをさらに備える、請求項1に記載の回路。 - 第3の電圧ノードと、
第3の出力ノードと、
前記第2の多段式チャージポンプ回路の一方の端部を、あるときには前記第3の電圧ノードへ結合し、またあるときには前記第3の出力ノードへ結合する第3のスイッチ回路と、
前記第2の多段式チャージポンプ回路の他方の端部を、あるときは前記第1および第2の電圧ノードの一方に結合し、またあるときには前記第1および第2の出力ノードの他方に結合する第4のスイッチ回路とをさらに備える、請求項2に記載の回路。 - 回路であって、
直列接続された複数の方向性ポンプ段を含む第1の多段式チャージポンプ回路、および
直列接続された複数の方向性ポンプ段を含む第2の多段式チャージポンプ回路を備え、
前記第1の多段式チャージポンプ回路は、前記第2の多段式チャージポンプ回路と独立して、第1の出力電圧を発生するよう動作可能であり、
前記第2の多段式チャージポンプ回路は、前記第1の多段式チャージポンプ回路と独立して、第2の出力電圧を発生するように動作可能であり、
あるときには、各々が独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する協調的な出力電圧を協働して生成するために、前記第1の多段式チャージポンプ回路を前記第2の多段式チャージポンプ回路へ結合するための手段をさらに備え、
前記第1の出力電圧、前記第2の出力電圧、および前記協調的な出力電圧のうちの1つは、前記第1の出力電圧、前記第2の出力電圧、および前記協調的な出力電圧のうちの他の1つとは極性が反対であり、
前記第1および第2の多段式チャージポンプ回路両者は、互いに独立して動作する場合、同一極性の第1および第2の電圧をそれぞれ生成する、回路。 - 前記第1の動作モードにおいては、前記第1および第2の多段式チャージポンプ回路は、前記協調的な出力電圧を生成するために協働し、
前記第2の動作モードにおいては、前記第1および第2の多段式チャージポンプ回路は、互いに独立して動作し、一方は正の出力電圧を生成するとともに他方は負の出力電圧を生成する、請求項1から3のいずれかに記載の回路。 - ワードラインおよびビットライン、および前記ワードラインおよびビットラインに対して前記チャージポンプ回路に応答するサポート回路を有するメモリアレイをさらに備え、
前記第1の動作モードにおいては、前記協調的な出力電圧が前記ワードラインおよびビットラインのうちの特定のものと結合され、
前記第2の動作モードにおいては、前記正の出力電圧および負の出力電圧の一方が、前記ワードラインのうちの特定のものと結合され、前記正の出力電圧および負の出力電圧の他方が、前記ビットラインのうちの特定のものと結合される、請求項5に記載の回路。 - 前記メモリアレイは、
受動素子メモリセルを含む、請求項6に記載の回路。 - 方法であって、
第1の動作モードにおいて、第1の多段式チャージポンプ回路の出力ノードに正電圧を生成するステップと、
第2の動作モードにおいて、前記第1の多段式チャージポンプ回路の他の出力ノードに負電圧を生成するステップと、
あるときには、第2の多段式チャージポンプ回路を、前記第1および第2の多段式チャージポンプ回路が各々独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する協調的な出力電圧を生成するために、前記第1の多段式チャージポンプ回路と協働するように結合するステップと、
またあるときには、前記第1および第2のチャージポンプ回路が各々個別の出力電圧を生成するように、前記第1および第2のチャージポンプ回路を互いに独立して動作させるステップと、
前記第1の多段式チャージポンプ回路を、前記第1の動作モードにおいて、前記第1のチャージポンプ回路の第1の出力ノードに正電圧を生成するよう構成可能とし、前記第2の動作モードにおいて、前記第1のチャージポンプ回路の第2の出力ノードに負電圧を生成するよう構成可能とするステップとを備える、方法。 - 前記第1の動作モードにおいて、前記第1の多段式チャージポンプ回路の第1の端部を、第1の電圧ノードに結合し、前記第1の多段式チャージポンプ回路の第2の端部を、前記第1の多段式チャージポンプ回路の第2の出力ノードに結合するステップと、
前記第2の動作モードにおいて、前記第1の多段式チャージポンプ回路の第2の端部を、第2の電圧ノードに結合し、前記第1の多段式チャージポンプ回路の第1の端部を、前記第1の多段式チャージポンプ回路の第1の出力ノードに結合するステップとをさらに備える、請求項8に記載の方法。 - 前記第1および第2の動作モードのいずれか一方において、前記第1および第2の多段式チャージポンプ回路は、それぞれの端部が並列に結合され、
前記協働は、このような協働がない場合よりも、前記協調的な出力電圧に対してより大きい出力電流をもたらす、請求項8に記載の方法。 - 前記第1および第2の動作モードのいずれか一方において、前記第1および第2の多段式チャージポンプ回路は、その端部が直列に結合され、
前記協働は、このような協働がない場合よりも、前記協調的な出力電圧に対してより大きい出力電圧をもたらす、請求項8に記載の方法。 - 方法であって、
第1の動作モードにおいて、第1の多段式チャージポンプ回路の出力ノードに正電圧を生成するステップと、
第2の動作モードにおいて、前記第1の多段式チャージポンプ回路の他の出力ノードに負電圧を生成するステップと、
あるときには、第2の多段式チャージポンプ回路を、前記第1および第2の多段式チャージポンプ回路が各々互いに独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する協調的な出力電圧を生成するために、前記第1の多段式チャージポンプ回路と協働するように結合するステップと、
またあるときには、前記第1および第2のチャージポンプ回路が各々個別の出力電圧を生成するように、前記第1および第2のチャージポンプ回路を互いに独立して動作させるステップと、
前記第1の多段式チャージポンプ回路を、前記第1の動作モードにおいて、前記第1のチャージポンプ回路の第1の出力ノードに正電圧を生成するよう構成可能とし、前記第2の動作モードにおいて、前記第1のチャージポンプ回路の第2の出力ノードに負電圧を生成するよう構成可能とするステップとを備え、
前記第1および第2の動作モードにおいて、前記第1および第2のチャージポンプ回路が互いに独立して動作するとき、前記第1および第2の多段式チャージポンプ回路は、それぞれ同一極性の第1および第2の電圧を前記出力電圧として生成する、方法。 - 前記第1の動作モードにおいて、前記第1および第2の多段式チャージポンプ回路は、前記協調的な出力電圧を生成するために協働し、
前記第2の動作モードにおいて、前記第1および第2の多段式チャージポンプ回路は、互いに独立して動作し、一方は正の出力電圧を生成するとともに他方は負の出力電圧を生成する、請求項8、10および11のいずれかに記載の方法。 - 前記第1の動作モードにおいて、前記協調的な出力電圧を、メモリアレイのワードラインおよびビットラインのうちの特定のものに結合するステップと、
前記第2の動作モードにおいて、前記正の出力電圧および負の出力電圧の一方を、前記ワードラインのうちの特定のものと結合し、前記正の出力電圧および負の出力電圧の他方を、前記ビットラインのうちの特定のものと結合するステップとをさらに備える、請求項13に記載の方法。
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