JP4026947B2

JP4026947B2 - 昇圧回路

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Publication number: JP4026947B2
Application number: JP23707198A
Authority: JP
Inventors: 和彦福島; 敦男山口
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Current assignee: Renesas Technology Corp
Priority date: 1998-08-24
Filing date: 1998-08-24
Publication date: 2007-12-26
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置などに用いられる昇圧回路に関する。
【０００２】
【従来の技術】
一般に半導体記憶装置は、電源電圧を所定の高電圧に昇圧して所定の回路部に供給するための昇圧回路を備えている。図６に従来の昇圧回路の回路図を示す。昇圧回路は複数の昇圧段ＣＰ_i（i=1…n）からなり、１つの昇圧段ＣＰ_iは、ＮＭＯＳトランジスタＮＴ_iとポンピング用キャパシタＣ_iとからなる。ＮＭＯＳトランジスタＮＴ_iのゲートとドレインは接続され、その接続点にコンデンサＣ_iの一端が接続される。コンデンサＣ_iの他端は、奇数段の昇圧段ではクロックclkに、偶数段の昇圧段ではクロック/clkに接続される。クロックclkは電源電圧Ｖddレベル、または０Ｖレベルを所定の周期で交互に出力する。クロックclkとクロック/clkとは互いに相補的な値を出力する。
【０００３】
上記の昇圧回路では、このクロックclk、/clkの周期的な変化に伴い、奇数段と偶数段の昇圧段におけるＮＭＯＳトランジスタＮＴ_i（i=1…n）が交互にオン・オフし、ポンピング用キャパシタＣ_iに蓄積された電荷が順次、次の昇圧段に送られる。これにより各昇圧段において、ノードＮＤ_iが順次昇圧され、電源電圧Ｖ_ddを昇圧した所定の高電圧が出力電圧Ｖ_outとして得られる。
【０００４】
図７は上記の昇圧回路におけるn-2〜n段目の昇圧段のノードＮＤ_i（i=n-2〜n）の電位を示した図である。ここで、クロックclkが電源電圧Ｖ_ddレベル、クロック/clkが０Ｖレベルとなる期間を期間Ａと、クロックclkが０Ｖレベル、クロック/clkが電源電圧Ｖ_ddレベルとなる期間を期間Ｂとしている。
【０００５】
この図に示すように、期間Ｂにおいては、n-１段のノードＮＤ_n-1の電位は、その前段であるn-２段のノードＮＤ_n-2の電位よりＮＭＯＳトランジスタＮＴ_nのしきい値電圧Ｖ_th分だけ低い値となる。また、期間Ａにおいては、n段のノードＮＤ_nの電位は、n-１段のノードＮＤ_n-1の電位よりしきい値電圧Ｖ_th分だけ低い値となっている。
【０００６】
【発明が解決しようとする課題】
このように、図６に示す従来の昇圧回路では前段の昇圧段から次段の昇圧段への昇圧過程において、しきい値電圧Ｖ_th分だけ損失が生じる。
【０００７】
また、このような昇圧回路においては基板バイアス効果が動作に影響する。すなわち、ＮＭＯＳトランジスタのソース電圧が上昇すると基板バイアス効果によりＮＭＯＳトランジスタのしきい値Ｖ_thが増加する。このため、昇圧段の段数が増加するほど、ＮＭＯＳトランジスタＮＴ_nのしきい値Ｖ_thが高くなり、前述のしきい値Ｖ_thによる損失はより大きくなり、昇圧効率が大幅に悪化する。また、しきい値電圧Ｖ_thが大きくなると、スイッチング動作が正常に行われなくなるという問題があり、このため、昇圧段の段数が制限され、高い出力電圧が得られないという問題がある。
【０００８】
これらの問題を解決したものに特開平８−３２２２４１号公報に開示された昇圧回路がある。図８にその昇圧回路の主要部の回路図を示す。
【０００９】
この昇圧回路は、各昇圧段ＣＰ_i（i=1…n）において、ポンピング用キャパシタＣ_iと、ポンピング用キャパシタＣ_iに蓄積された電荷を伝達させるためのトランスファーゲートＰＴＧ_iとを有する。トランスファーゲートＰＴＧ_iはＰＭＯＳトランジスタで構成される。さらに、各昇圧段ＣＰ_i（i=1…n）において、トランスファーゲートＰＴＧ_iのオン・オフを制御するためのＰＭＯＳトランジスタＰＴ_iとＮＭＯＳトランジスタＮＴ_iの直列回路を有する。
【００１０】
この昇圧回路では、奇数段の昇圧段におけるポンピング用キャパシタＣ_iにクロックclkが印加され、偶数段の昇圧段におけるポンピング用キャパシタＣ_iにクロック/clkが印加される。これらのクロックclk、/clkの変化に伴い、各昇圧段のポンピング用キャパシタＣ_iに蓄積された電荷が、トランスファーゲートＰＴＧ_iを介して、次の昇圧段に送られることにより、各昇圧段のノードＮＤ_iが順次昇圧される。
【００１１】
この昇圧動作中、昇圧回路において、トランスファーゲートＰＴＧ_iのオン・オフは、ＰＭＯＳトランジスタＰＴ_iとＮＭＯＳトランジスタＮＴ_iの直列回路により制御され、これによって前述のしきい値電圧Ｖ_thによる昇圧時の損失の問題を解決している。
【００１２】
さらに、この昇圧回路ではトランスファーゲートＰＴＧ_i等を構成するＰＭＯＳトランジスタのＮウェルを、ＰＭＯＳトランジスタ毎に分割して形成している。これにより、ＰＭＯＳトランジスタにおける基板バイアス効果の影響を防止している。
【００１３】
しかし、この昇圧回路では、ＮＭＯＳトランジスタについて基板バイアス効果は防止できない。したがって、昇圧段の後段においては、基板バイアス効果によりＮＭＯＳトランジスタが正常に動作しない可能性がある。
【００１４】
図９は上記の昇圧回路におけるn-2〜n段目の昇圧段のノードＮＤ_i（i=n-2〜n）の電位を示した図である。この図に示すように、この昇圧回路では、期間Ａと期間Ｂとで昇圧段のノード電位が異なる。例えば、ノードＮＤ_n-1においては、期間Ａの電位は期間Ｂの電位よりも高くなる。したがって、ＰＭＯＳトランジスタのバックゲートが接続されるＮウェルの電位がクロックclkの電位に応じて変化し、このため、この電位変化に伴ないＮウェルにおいて消費電流が生じる。Ｎウェルの占める領域は比較的大きいため、この消費電流も大きくなり、これにより昇圧回路の効率が悪くなる。
【００１５】
以上のように、従来の昇圧回路では、昇圧回路を構成するＭＯＳトランジスタのしきい値電圧Ｖ_th分の損失、基板バイアス効果、クロックに応じたノード電位変化によりＮウェル中に生ずる消費電流等の問題により効率が低下し、また、昇圧能力に限界があった。
【００１６】
本発明は、上記問題を解決すべくなされたものであり、その目的とするところは、昇圧時の効率を向上させ、また、高い電圧が得られる昇圧回路を提供することにある。
【００１７】
【課題を解決するための手段】
第１の発明に係る昇圧回路は、第１のノードと第２のノードとを有し、上記第１のノードから上記第２のノードへ電荷を供給することにより上記第２のノードの電位を上記第１のノードに対して上昇させる昇圧段が複数接続されて構成される。このとき、各昇圧段において、その段の昇圧段の第１のノードは、その前の段の昇圧段の第２のノードと接続される。
【００１８】
上記昇圧段は、上記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第１のチャージポンプ部と、記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第２のチャージポンプ部とからなる。上記第１のチャージポンプ部と上記第２のチャージポンプ部とは、一方が第２のノードへ電荷を供給する間、他方が第１のノードを介して入力した電荷を蓄積するように相補的に動作する。
【００１９】
上記第１のチャージポンプ部は、第１のクロックに一端が接続された第１のポンピング用キャパシタと、ドレインが該第１のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第１のＮＭＯＳトランジスタと、ドレインが上記第１のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第１のＰＭＯＳトランジスタとからなる。
【００２０】
また、上記第２のチャージポンプ部は、上記第１のクロックと相補的な値をとる第２のクロックに一端が接続された第２のポンピング用キャパシタと、ドレインが該第２のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第２のＮＭＯＳトランジスタと、ドレインが上記第２のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第２のＰＭＯＳトランジスタとからなる。
【００２１】
このとき、上記第１のＮＭＯＳトランジスタと上記第１のＰＭＯＳトランジスタの各ゲートは上記第２のポンピング用キャパシタを介して上記第２のクロックに接続され、上記第２のＮＭＯＳトランジスタと上記第２のＰＭＯＳトランジスタの各ゲートは上記第１のポンピング用キャパシタを介して上記第１のクロックに接続されている。
【００２２】
また、第１及び第２のＰＭＯＳトランジスタは、Ｐ基板表面に１つまたは複数の昇圧段毎に分離して形成されたＮウェルに形成され、第１及び第２のＮＭＯＳトランジスタは、上記Ｎウェル表面に形成されたＰウェルに形成される。
【００２６】
【発明の実施の形態】
以下に本発明に係る昇圧回路の実施の形態を添付の図面を用いて説明する。
【００２７】
実施の形態１．
図１の（ａ）に実施の形態１の昇圧回路の回路図を示す。図に示すように昇圧回路は複数の昇圧段ＣＰ₁〜ＣＰ_nが順次接続されて構成される。各昇圧段ＣＰ₁〜ＣＰ_nには、電源電圧Ｖ_ddまたは０Ｖを出力するクロックclkと、クロックclkと相補的な値を取るクロック/clkとが印加されている。各昇圧段の構成はそれぞれ同様であるため、以下では各昇圧段を代表してｎ段目の昇圧段ＣＰ_nについて構成を説明する。
【００２８】
昇圧段ＣＰ_nは、電荷を取り込む入力ノードとしてノードＮＤ_n-1と、電荷を送り込む出力ノードとしてノードＮＤ_nとを有する。ノードＮＤ_n-1はまた前段の昇圧段ＣＰ_n-1の出力ノードとなる。
【００２９】
さらに、昇圧段ＣＰ_nはノードＮＤ_n-1を介して取り込んだ電荷をノードＮＤ_nに送ることによりノードＮＤ_nの電位を上昇させる第１および第２のチャージポンプ部１１、１３からなる。これらの第１のチャージポンプ部１１と第２のチャージポンプ部１３とは後述するように相補的に動作する。
【００３０】
第１および第２のチャージポンプ部１１、１３はそれぞれ、ポンピング用キャパシタＣ１_n、Ｃ２_nと、からポンピング用キャパシタＣ１_n、Ｃ２_nに電荷を蓄積させるためのＮＭＯＳトランジスタＮT１_n、ＮT２_nと、ポンピング用キャパシタＣ１_n、Ｃ２_nに蓄積した電荷をノードＮＤ_nへ送るためのＰＭＯＳトランジスタＰT１_n、ＰT２_nとからなる。
【００３１】
第１のチャージポンプ部１１において、ＮＭＯＳトランジスタＮT１_nのソースはノードＮＤ_n-1に、ドレインはポンピング用キャパシタＣ１_nを介してクロックclkに接続される。ＰＭＯＳトランジスタＰT１_nのドレインはポンピング用キャパシタＣ１_nを介してクロックclkに、ソースはノードＮＤ_nに接続される。ＮＭＯＳトランジスタＮＴ１_nのゲートとＰＭＯＳトランジスタＰＴ１_nのゲートとは、ポンピング用キャパシタＣ２_nを介してクロック/clkに接続される。ここで、ＮＭＯＳトランジスタＮＴ１_n及びＰＭＯＳトランジスタＰＴ１_nのそれぞれのゲートとポンピング用キャパシタＣ２_nの接続点をノードＮＤ２_nとする。
【００３２】
同様に、第２のチャージポンプ部１３において、ＮＭＯＳトランジスタＮT２_nのソースはノードＮＤ_n-1に、そのドレインはポンピング用キャパシタＣ２_nを介してクロック/clkに接続される。ＰＭＯＳトランジスタＰT２_nのドレインはポンピング用キャパシタＣ２_nを介してクロック/clkに、そのソースはノードＮＤ_nに接続される。ＮＭＯＳトランジスタＮＴ２_n及びＰＭＯＳトランジスタＰＴ２_nのそれぞれのゲートはキャパシタＣ１_nを介してクロックclkに接続される。ここで、ＮＭＯＳトランジスタＮＴ２_nおよびＰＭＯＳトランジスタＰＴ２_nのそれぞれのゲートとポンピング用キャパシタＣ１_nの接続点をノードＮＤ１_nとする。
【００３３】
なお、本実施形態の昇圧回路では、各昇圧段において、ＰＭＯＳトランジスタＰＴ１_i、ＰＴ２_i（i=1…n）は、Ｐ型基板（以下、「Ｐ基板」という。）内に形成されたＮウェル上に形成されるが、このとき、このＮウェルは１つまたは複数の昇圧段毎に分離して形成される。これにより基板バイアス効果を防止できる。
【００３４】
以下に、昇圧回路の動作を説明する。なお、以下ではｎ段目の昇圧段ＣＰ_nの動作を中心に説明する。昇圧段ＣＰ_nにおいては、２つのチャージポンプ部１１、１３が相補的に動作することによりノードＮＤ_nの電位を上昇させる。昇圧回路全体では、各昇圧段ＣＰ_i（i=1…n）によりノードＮＤ_iの電位を順次上昇させ、最終的にノードＮＤ_nから出力電圧Ｖ_outを得る。
【００３５】
ここで、図１の（ｂ）に示すように、クロックclkが電源電圧Ｖ_dd、クロック/clkが０Ｖとなる期間を期間Ａと、クロックclkが０Ｖ、クロック/clkが電源電圧Ｖ_ddとなる期間を期間Ｂとし、それぞれの期間での昇圧段ＣＰ_nの動作を説明する。
【００３６】
期間Ａでは、クロックclkが電源電圧Ｖ_ddとなるためノードＮＤ１_nの電位はキャパシタＣ１_nの容量結合により電源電圧Ｖ_ddだけ昇圧され、また、クロック/clkは０ＶとなるためノードＮＤ２_nの電位は引き下げられる。これにより、ＮＭＯＳトランジスタＮＴ２_nと、ＰＭＯＳトランジスタＰＴ１_nとがオンする。このとき、ＰＭＯＳトランジスタＰＴ２_nと、ＮＭＯＳトランジスタＮＴ１_nとはオフする。
【００３７】
第２のチャージポンプ部１３において、ＮＭＯＳトランジスタＮＴ２_nがオンすることにより、ノードＮＤ_n-1とキャパシタＣ２_nの一端とが接続される。したがって、前段の昇圧段ＣＰ_n-1からノードＮＤ_n-1を介してキャパシタＣ２_nに電荷が送られ、キャパシタＣ2_nに電荷が蓄積される。
【００３８】
また、第１のチャージポンプ部１１において、ＰＭＯＳトランジスタＰＴ１_nがオンすることにより、ノードＮＤ_nがキャパシタＣ１_nの一端と接続される。したがって、キャパシタＣ１_nに蓄積された電荷がノードＮＤ_nに送られるため、ノードＮＤ_nがの電位が上昇する。
【００３９】
期間Ｂでは、クロック/clkが電源電圧Ｖ_ddとなるためノードＮＤ２_nの電位はポンピング用キャパシタＣ２_nの容量結合により電源電圧Ｖ_ddだけ昇圧される。また、クロックclkは０ＶとなるためノードＮＤ１_nの電位は引き下げられる。これにより、ＮＭＯＳトランジスタＮＴ１_nと、ＰＭＯＳトランジスタＰＴ２_nとがオンする。このとき、ＰＭＯＳトランジスタＰＴ１_nと、ＮＭＯＳトランジスタＮＴ２_nとはオフする。
【００４０】
第１のチャージポンプ部１１において、ＮＭＯＳトランジスタＮＴ１_nがオンすることにより、ノードＮＤ_n-1とキャパシタＣ１_nの一端とが接続される。したがって、前段の昇圧段ＣＰ_n-1からノードＮＤ_n-1を介してキャパシタＣ１_nに電荷が送られ、キャパシタＣ１_nに電荷が蓄積される。
【００４１】
また、第２のチャージポンプ部１３において、ＰＭＯＳトランジスタＰＴ２_nがオンすることにより、ノードＮＤ_nがポンピング用キャパシタＣ２_nの一端と接続される。したがって、ポンピング用キャパシタＣ２_nに蓄積された電荷がノードＮＤ_nに送られるため、ノードＮＤ_nの電位が上昇する。
【００４２】
また、期間Ａまたは期間Ｂのいずれにおいても、電源電圧Ｖ_ddを出力するクロック側に接続されたポンピング用キャパシタＣ１_n、Ｃ２_nにノードＮＤ_nが接続されるため、期間Ａ、Ｂによらず、すなわち、クロックclk、/clkの変化によらずノードＮＤ_nが昇圧される。
【００４３】
図２は、増幅段ＣＰ_nにおける期間Ａ及び期間Ｂでの各ノードの電圧の変化を示した図である。図に示すように、増幅段ＣＰ_n-1の出力ノードであるノードＮＤ_n-1の電位、及び増幅段ＣＰ_nの出力ノードであるノードＮＤ_nの電位は、期間Ａ、Ｂによらず一定となる。
【００４４】
したがって、他の昇圧段ＣＰ_i（i＝1…n-1）においても、期間Ａでは第１のチャージポンプ部（キャパシタＣ１_i）により、期間Ｂでは第２のチャージポンプ部（キャパシタＣ２_i）によりノードＮＤ_iを昇圧する。このように２つのチャージポンプを用いて、常に全昇圧段の出力ノードＮＤ_iを高い電位にすることができる。すなわち、出力ノードＮＤ_iの電位をクロックの変位によらず一定とすることができる。これにより、各昇圧段の出力ノードに接続されるＰＭＯＳトランジスタのＮウェル電位がクロックに応じて変化しないため、クロックに応じてＮウェルに発生する消費電流を低減できる。また、１つの昇圧段において２つのチャージポンプ部により交互に昇圧動作を行うため昇圧能力が向上する。
【００４５】
また、第１および第２のチャージポンプ部においては、ポンピング用キャパシタに対して、前の昇圧段から電荷を充電するときはＮＭＯＳトランジスタを介して行い、次の昇圧段に蓄積した電荷を送るときはＰＭＯＳトランジスタを介して行っている。このとき、これらのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのスイッチング動作の制御、すなわち、ゲート電圧の制御は、それらのトランジスタのドレインに接続されたクロックと相補的な値をとるクロックに基づいて制御されている。これによって、昇圧動作におけるしきい値電圧Ｖ_th分の損失を発生させないようにしている。
【００４６】
なお、上記昇圧回路では、１段目の昇圧段ＣＰ₁のノードＮＤ₀に電源電圧Ｖ_ddを接続し、ｎ段目の昇圧段ＣＰ_nのノードＮＤ_nから出力電圧Ｖ_outを取り出すようにしていたが、ｎ段目の昇圧段ＣＰ_nのノードＮＤ_nを接地（基準電位線に接続）し、１段目の昇圧段ＣＰ₁のノードＮＤ₀から出力電圧Ｖ_outを取り出すようにしてもよい。このように構成した場合は出力電圧Ｖ_outとして負電圧が得られる。
【００４７】
実施の形態２．
図３は、実施の形態２の昇圧回路が形成された半導体基板の断面図である。実施の形態１ではＰＭＯＳトランジスタを形成するためのＮウェルをＰＭＯＳトランジスタ毎に分離して形成していたが、本実施形態の昇圧回路では、図３の（ａ）に示すように、Ｐ基板２１中にＮウェル２３を１つの昇圧段毎に分離して形成し、このＮウェル２３内にＰ型拡散層２９を形成してＰＭＯＳトランジスタＰＴ１₁、ＰＴ２₁…を形成する。さらに、Ｎウェル２３内にＰウェル２５を形成し、このＰウェル２５内にＮ型拡散層２７を形成してＮＭＯＳトランジスタＮＴ１₁、ＮＴ２₁…を形成する。
【００４８】
このように、Ｎウェル２３内に、ＮＭＯＳトランジスタのＰウェル２５を形成し、Ｐウェル２５をＰ基板２１から浮遊させることにより、その中に形成されるＮＭＯＳトランジスタのソースと、Ｐウェル２５とが等電位になるため、基板バイアス効果を防止できる。これにより、後方の昇圧段におけるしきい値電圧の上昇を防止できる。すなわち、後方の昇圧段においても、ＮＭＯＳトランジスタのスイッチングを確実に行うことができるようになり、昇圧回路において高い段数の昇圧段を備えることができるため、高い昇圧能力の昇圧回路を実現できる。
【００４９】
なお、図３の（ａ）では、１つの昇圧段毎にＮウェル２３を分離して形成したが、図３の（ｂ）に示すように２つの昇圧段毎にＮウェル２３を分離して形成してもよく、さらに複数の所定数の昇圧段毎に分離して形成してもよい。同様に、Ｐウェル２５についても１つまたは複数の昇圧段毎に分離して形成する。
【００５０】
実施の形態３．
一般にＰ基板の不純物濃度は低いほど基板バイアス効果が抑えられる。したがって、不純物濃度の低い基板上に昇圧回路を形成することが好ましい。しかし、最近の半導体技術における設計の微細化に伴い、不純物濃度は高い値が要求されている。
【００５１】
そこで、本実施形態では、半導体記憶装置等が形成される半導体基板上において、昇圧回路が形成される部分のＰ型不純物濃度を、昇圧回路以外の回路が形成される部分の不純物濃度よりも低くすることにより、他の回路部に影響を与えずに昇圧回路における基板バイアス効果を抑制する。
【００５２】
すなわち、図４に示すように、Ｐ基板２１ａ上に、Ｐ基板２１ａより高い不純物濃度でＰウェル３１を形成し、このＰウェル３１上に昇圧回路以外の回路部を構成するトランジスタを形成する。昇圧回路については、Ｐ基板２１ａ上にＮ型拡散層２７を拡散させてＮＭＯＳトランジスタＮＴ１_i、ＮＴ２_iを形成し、また、Ｐ基板２１ａ上にＮウェル２３を形成し、Ｎウェル内にＰ型拡散層を拡散させてＰＭＯＳトランジスタＰＴ１_i、ＰＴ２_iを形成するようにする。
【００５３】
このように昇圧回路部のみを低い不純物濃度のＰ基板２１ａ上に形成することにより、実施の形態２のようにＰウェル２５をＰ基板２１から分離して形成しなくても、基板バイアス効果の影響を抑制できる。
【００５４】
実施の形態４．
図５は、実施の形態４の昇圧回路の構成を示した図である。本実施形態の昇圧回路は昇圧回路４１と出力選択回路４３とを備える。ここで、昇圧回路４１は上記の実施の形態で示した昇圧回路である。
【００５５】
出力選択回路４３は、２つのＰＭＯＳトランジスタＰ₁、Ｐ₂とからなる。ＰＭＯＳトランジスタＰ₁のドレインは昇圧回路４１の出力に接続され、そのゲートは電源電圧Ｖ_ddに接続される。ＰＭＯＳトランジスタＰ₂のドレインは電源電圧Ｖ_ddに接続され、そのゲートは昇圧回路４１の出力に接続される。ＰＭＯＳトランジスタＰ₁、Ｐ₂のそれぞれのソースは出力選択回路４３の出力端に接続される。
【００５６】
このように構成される出力選択回路４３は、昇圧回路４１から十分に昇圧された電圧が出力されると、ＰＭＯＳトランジスタＰ₁がオンし、ＰＭＯＳトランジスタＰ₂がオフする。これにより、出力選択回路４３は昇圧回路４１からの高電圧を出力電圧Ｖ_outとして出力する。
【００５７】
一方、昇圧回路４１からの出力電圧が電源電圧Ｖ_ddに対して十分に低い場合は、ＰＭＯＳトランジスタＰ₂がオンし、ＰＭＯＳトランジスタＰ₁がオフする。これにより出力選択回路４３は電源電圧Ｖ_ddを出力電圧Ｖ_outとして出力する。
【００５８】
このように、出力選択回路４３は昇圧回路４１の出力に基づき、昇圧回路４１からの出力電圧または電源電圧Ｖ_ddのいずれかを選択的に出力する。
【００５９】
したがって、以上のような出力選択回路４３を昇圧回路４１の終端に設けることにより、昇圧回路４１の出力または電源電圧Ｖ_ddのいずれかの電圧の選択が可能となる。
【００６０】
なお、昇圧回路４１においてクロックclk、/clkの供給を停止し、昇圧回路４１の各昇圧段ＣＰ_i（i=1…n）の各ノードをグランド電位にすることにより昇圧回路４１の出力電圧を０Ｖにすなわち十分に低くすることができる。
【００６１】
【発明の効果】
本発明の昇圧回路は、複数の昇圧段が接続されて構成され、各昇圧段は、第１及び第２のチャージポンプ部を有する。第１のチャージポンプ部と第２のチャージポンプ部とが相補的に動作する。これにより、昇圧段の第２のノードの電位が常に一定の電位に保持されるため、このノード電位の変動に伴う消費電流が発生しないため昇圧効率が向上する。さらに、１つの昇圧段において、２つのチャージポンプ部を用いて相補的に第２のノードの電位を上昇させるため、高い昇圧効率が得られる。
【００６２】
また、上記第１及び第２のチャージポンプ部を、ポンピング用キャパシタと、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとで構成し、ポンピング用キャパシタに対する電荷の充電をＮＭＯＳトランジスタを介して行い、電荷の放電をＰＭＯＳトランジスタを介して行う。これにより、各昇圧段におけるしきい値電圧Ｖthの損失をなくすことができ、高い昇圧効率が得られる。
【００６３】
また、ＰＭＯＳトランジスタのＮウェルを所定の昇圧段数毎に分離して形成するため、ＰＭＯＳトランジスタに対する基板バイアス効果が抑えられ、高い昇圧能力の昇圧回路が実現できる。
【図面の簡単な説明】
【図１】（ａ）実施の形態１の昇圧回路の回路図、および（ｂ）クロックの波形を示す図。
【図２】実施の形態１の昇圧回路のｎ段目の昇圧段における各ノードの電位の変化を示した図。
【図３】実施の形態２の昇圧回路が形成された半導体基板の断面図。（ａ）は１つの昇圧段毎にＮウェルを形成した図、（ｂ）は２つの昇圧段毎にＮウェルを形成した図。
【図４】実施の形態３の昇圧回路が形成された半導体基板の断面図。
【図５】実施の形態４の昇圧回路の構成を示す図。
【図６】従来の昇圧回路の回路図。
【図７】図６に示す従来の昇圧回路の各ノードの電位の変化を示した図。
【図８】従来の別の昇圧回路の回路図。
【図９】図８に示す従来の昇圧回路の各ノードの電位の変化を示した図。
【符号の説明】
１１第１のチャージポンプ部、１３第２のチャージポンプ部、２１,２１ａＰ基板、２３Ｎウェル、２５Ｐウェル、４１昇圧回路、４３出力選択回路、clk，/clk クロック、Ｃ１_i、Ｃ２_i（i=1…n）ポンピング用キャパシタ、ＣＰ_i（i=1…n）昇圧段、ＮＤ_i，ＮＤ１_i，ＮＤ２_iノード、ＮＴ１_i、ＮＴ２_i（i=1…n）ＮＭＯＳトランジスタ、ＰＴ１_i、ＰＴ２_i（i=1…n）ＰＭＯＳトランジスタ、Ｖ_dd 電源電圧。

Claims

第１のノードと第２のノードとを有し、上記第１のノードから上記第２のノードへ電荷を供給することにより上記第２のノードの電位を上記第１のノードに対して上昇させる昇圧段が複数接続され、各昇圧段においてその段の昇圧段の第１のノードがその前の昇圧段の第２のノードと接続されるように構成された昇圧回路であって、
上記昇圧段は、
上記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第１のチャージポンプ部と、
上記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第２のチャージポンプ部とからなり、
上記第１のチャージポンプ部と上記第２のチャージポンプ部とは、一方が第２のノードへ電荷を供給する間、他方が第１のノードを介して入力した電荷を蓄積するように相補的に動作し、
（ａ）上記第１のチャージポンプ部は、
第１のクロックに一端が接続された第１のポンピング用キャパシタと、
ドレインが該第１のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第１のＮＭＯＳトランジスタと、
ドレインが上記第１のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第１のＰＭＯＳトランジスタとからなり、
（ｂ）上記第２のチャージポンプ部は、
上記第１のクロックと相補的な値をとる第２のクロックに一端が接続された第２のポンピング用キャパシタと、
ドレインが該第２のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第２のＮＭＯＳトランジスタと、
ドレインが上記第２のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第２のＰＭＯＳトランジスタとからなり、
（ｃ）上記第１のＮＭＯＳトランジスタと上記第１のＰＭＯＳトランジスタの各ゲートは上記第２のポンピング用キャパシタを介して上記第２のクロックに接続され、上記第２のＮＭＯＳトランジスタと上記第２のＰＭＯＳトランジスタの各ゲートは上記第１のポンピング用キャパシタを介して上記第１のクロックに接続され、
（ｄ）上記第１及び第２のＰＭＯＳトランジスタは、Ｐ基板表面に１つまたは複数の昇圧段毎に分離して形成されたＮウェルに形成され、
（ｅ）上記第１及び第２のＮＭＯＳトランジスタは、上記Ｎウェル表面に形成されたＰウェルに形成される、
ことを特徴とする昇圧回路。
請求項１に記載の昇圧回路において、
最終の昇圧段の第２のノードの電圧と電源電圧とに基づき、上記第２のノードの電圧または上記電源電圧のいずれかを出力する出力選択回路をさらに備えたことを特徴とする昇圧回路。
請求項１に記載の昇圧回路において、
最初の昇圧段の第１のノードが昇圧回路の入力ノードとして使用され、最後の昇圧段の第２のノードが昇圧回路の出力ノードとして使用され、出力ノードの電圧は入力ノードの電圧より高いことを特徴とする昇圧回路。
請求項１に記載の昇圧回路において、
最初の昇圧段の第１のノードが昇圧回路の出力ノードとして使用され、最後の昇圧段の第２のノードが昇圧回路の入力ノードとして使用され、出力ノードの電圧は入力ノードの電圧より低いことを特徴とする昇圧回路。