KR100419925B1 - 서플라이전압에대한출력전압의의존성을줄인전압증배기 - Google Patents

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Abstract

프로그래밍 플래시 EEPROM 등에 필요한 전압 배율 장치이다. 서플라이 전압의 심한 진동이 허용되는 집적회로에서도 출력전압을 비교적 간단하고 양호하게 조절할 수 있다.

Description

서플라이 전압에 대한 출력 전압의 의존성을 줄인 전압 증배기{VOLTAGE MULTIPLIER WITH AN OUTPUT VOLTAGE PRACTICALLY INDEPENDENT OF THE SUPPLY VOLTAGE}
예를 들어, 플래시 EEPROM과 같은 휘발성 메모리(non-volatile memory)를 프로그램하기 위하여, 소위 전압 펌프(voltage pump)에 의해서 생성된 거의 30볼트에 가까운 "고전압"이 사용된다. 이러한 전압 펌프는 용량성 전압 증배의 원리에 따라 동작하며, 펌프단마다 하나의 MOS 다이오드와 하나의 커패시터를 갖는다. 큰 일정한 내부 정격 전압을 보장하는 조절되는 전압 펌프가 서플라이 전압에서 상당한 진동이 허용되는 집적회로에 이용된다. 이러한 전하 또는 전압 펌프는 예를 들어 2.5볼트와 같은 작은 서플라이 전압의 경우에도 내부적으로 필요한 정격 전압 예를 들어 5볼트에 이르도록 설계되어야 한다. 그러나, 그 결과 약 5 또는 6볼트의 높은 서플라이 전압에서 짧은 시간에 상당히 높은 전압, 즉 20 또는 30볼트에 도달하게 되며, 이는 조절 문제를 야기할 수 있다.
우메짜와(Umezawa) 등에 의한 공개, 즉 고체회로의 IEEE 저널, 27권11번(1992)의 "A 5-V Only Operation 0.6㎛ Flash EEPROM with Row Decoder Scheme in Triple-Well Structure"는 고전압 PMOS 트랜지스터와 추가 부스트(boost) 트랜지스터를 갖는 전압 증배기를 개시하고 있다. 그러나, 이 장치는 서플라이 전압에서의 심한 변동이 허용되는 집적회로용으로는 부적합하다.
유럽 출원 0 350 462는 전압 증배기의 출력 전압 조절을 개시하고 있으며, 여기서 클럭 신호는 주파수가 출력 전압에 의존하는 링 발진기에서 나온다.
유럽 출원 0 135 889는 전압 증배 회로를 개시하고 있으며, 여기서 p-채널 트랜지스터의 기판은 서플라이 전압에 영구 연결되고, n-채널 트랜지스터의 기판은 기준-접지 전위에 영구 연결된다.
유럽 출원 0 678 970은 전압 증배 회로를 개시하고 있으며, 여기서는 각각 2개의 트랜지스터 및 2개의 커패시터를 포함하는 동일한 방식의 다수의 단이 제공되며, 모든 트랜지스터의 기판 단자는 공통의 전압 레벨을 갖는다.
본 발명은 전압 증배 장치(apparatus for voltage multiplication)에 관한 것이다.
다음의 도면을 참조하여 본 발명을 상세히 설명한다. 도면에서,
도 1은 본 발명에 따른 장치의 회로도.
도 2는 공지의 전압 증배기와 본 발명에 따른 장치에서 펌프 전압의 함수로서 출력 전압을 도시하고 있는 다이어그램이다.
본 발명의 목적은 펌프 전압 또는 서플라이 전압에 대한 출력 전압의 의존성이 낮고 서플라이 전압의 최광 범위에 적합한 전압 증배기를 명시하는데 있다.
이러한 목적은 청구항 제 1항의 특징에 의한 발명으로 달성된다. 유익한 세부내용은 종속항으로 달성된다.
출력 전압(Vpmp)을 생성하는 본 발명에 따른 4-단 장치가 도 1의 예에 의해 도시되고 있으며, 제 1 단은 MOS 트랜지스터(X1), NMOS 트랜지스터(Y1), 커패시터(11), 및 커패시터(12)를, 제 2 단은 NMOS 트랜지스터(X2, Y2) 및 커패시터(21, 22)를, 제 3 단은 NMOS 트랜지스터(X3, Y3) 및 커패시터(31, 32)를, 그리고 제 4 단은 NMOS 트랜지스터(X4, Y4) 및 커패시터(41, 42)를 갖는다. 본 발명에 따른 장치의 입력 전압(Vin)은 트랜지스터(X1)의 제 1 단자로 공급되고, 이 단자는 트랜지스터(Y1)의 제 1 단자에 연결되어 제 1 단의 입력을 구성한다. 트랜지스터(X1)의 게이트는 트랜지스터(Y1)의 제 2 단자에 연결되고, 또한 커패시터(11)를 경유하여 클럭 입력(F4)에 연결된다. 제 1 단의 출력은 트랜지스터(Y1)의 제 2 단자에 그리고 트랜지스터(X1)의 제 2 단자에 연결되고, 또한 커패시터(12)를 경유하여 클럭 신호 입력 단자(F1)에 연결된다. 제 2 단의 입력은 제 1 단의 출력에 연결되고, 제 2 단의 출력은 제 3 단의 입력에 연결된다. 제 2 단의 설계는 제 1 단의 설계와 일치하지만, 커패시터(11)와는 달리 커패시터(21)는 클럭 신호 입력 단자(F4)에 연결되는 것이 아니라 클럭 신호 입력 단자(F2)에 연결되며, 커패시터(12)와는 달리 커패시터(22)는 클럭 신호 입력 단자(F1)에 연결되는 것이 아니라 클럭 신호 입력 단자(F3)에 연결된다. 제 3 단 및 제 4 단은 설계와클럭 신호 공급의 측면에서 처음 두 개의 단과 일치하고, 제 2 단에 이어서 연결된다. 순방향-바이어스된 다이오드(D)가 제 4 단의 출력에 구비되고, 상기 다이오드의 캐소드 단자에는 출력 전압(Vpmp)이 존재한다.
부스트 트랜지스터(Y1 ... Y4)가 전압 펌프의 효율을 개선시키기는 하지만, 본 발명에 절대적으로 필요한 것은 아니다.
펌프 클럭 신호(F1, F3)와 부스트 클럭 신호(F2, F4)는 발진기 및 그 다음에 연결된 트리거 로직 장치에 의해 서플라이 전압(Vdd)으로부터 생성되며, 이 경우 서플라이 전압은 예를 들어 2.5볼트에서 5.5볼트 사이에서 변동한다. 이 경우 클럭 신호 전압(F1 ... F4)은 서플라이 전압과 동일 범위에서 변동한다. 레귤레이터 유닛에 의해서, 예를 들어 비례/미분 레귤레이터 유닛(PD)에 의해서 전압에 적합한 레귤레이터가 제공된다면 기판 단자를 특별히 연결하지 않으면서도 상응하는 입력 전압(Vin)에 대하여 소정의 출력 전압(Vpmp)이 형성된다.
간단한 P 레귤레이터 또는 더 효율적이지만 더 복잡한 PID 레귤레이터가 레귤레이터 유닛으로 이용될 수도 있다.
또한, 본 발명에 따른 장치는 조절되는 전압 증배기를 포함하고, 이는 p-채널 트랜지스터(M1, M2, 및 M3)를 가지며, 이러한 트랜지스터(M1 ... M3)는 직렬로 연결되고, 두 개의 트랜지스터(M2, M3)는 전류 제한 다이오드로서 연결된다. 전류 제한 다이오드 대신에 하나 또는 그 이상의 저항과 같은 다른 전류 제한 엘리먼트가 고려될 수 있다. 트랜지스터(M1)의 제 1 단자는 출력 전압(Vpmp)에 연결되고, 게이트는 Vdd에 연결되며, 제 2 단자는 트랜지스터(M2)의 제 1 단자에 연결된다. 트랜지스터(M1) 및 트랜지스터(M2)의 접속노드는 트랜지스터(X1 ... X4 및 Y1 ... Y4)의 모든 기판 단자(substrate terminal)에 웰 전압(well voltage; Vw)을 공급한다. 트랜지스터(M2)의 제 2 단자 및 게이트 단자는 트랜지스터(M3)의 제 1 단자 및 기판 단자에 연결된다. 트랜지스터(M3)의 제 2 단자 및 게이트는 단자는 기준 접지 전위(gnd)에 연결된다.
본 발명에서, 존재하는 고전압 CMOS 트랜지스터의 기판 제어 효과는 조절이 훨씬 더 간단해지도록 낮은 서플라이 전압(Vdd)에서는 전압 펌프를 보다 효율적으로 만들며 높은 서플라이드 전압(Vdd)에서는 전압 펌프는 감손하는 데 의도적으로 이용된다. 도 2에 도시된 바와 같이, 조절되는 Vpmp의 전압 변화가 2.5볼트 내지 5.5볼트의 Vdd의 전압 변화가 주어지는 경우 12.6볼트에서 단지 4.5볼트까지만 줄어들기 때문에, 조절이 더 간단해진다.
이를 위하여, 부스트된 전하 펌프내의 부스트 진폭을 약 1볼트까지 감소시킬 필요가 있으며, 이는 기판 제어 효과가 발생하도록 하기 위함이다. 트랜지스터(M1 ... M3)의 전압 분배기는 트랜지스터(M1)의 게이트를 통해 서플라이 전압(Vdd)을 디커플링(decoupling)함으로써, 낮은 기판 제어 팩터에 상응하는 높은 서플라이 전압(Vdd)에서 트랜지스터(X1 ... X4) 및 만약 필요하다면 트랜지스터(Y1 ... Y4)의기판 단자에 낮은 웰 바이어스 전압(Vw)을 생성한다.
예를 들어, 2.5볼트의 서플라이 전압(Vdd)에서, 웰 바이어스 전압(Vw)은 예를 들어 약 4.3볼트이며, 약 4.7볼트의 서플라이 전압값부터는 거의 일정한 0.7볼트의 값에 이른다. 3.1볼트 이하의 서플라이 전압(Vdd)에서, 누설 전류가 순방향-바이어스된 다이오드를 통해 트랜지스터(X1 ... X4) 그리고 필요하다면 (Y1 ... Y4)의 소스와 p-타입 웰(well) 사이에서 흘러, 웰 바이어스 전압(Vw)을 감소시킨다. 트랜지스터(M1 ... M3)로 구성된 전압 분배기가 없는 장치에 대한 4.4볼트/1볼트와 비교하여, 트랜지스터(M1 ... M3)로 구성된 전압 분배기의 선형적으로 조절된 범위에 있어서, 즉 3.1볼트 내지 4.7볼트의 서플라이 전압에 있어서 출력 전압에 대한 펌프 전압의 감도는 0.9볼트/1볼트가 얻어진다. 이러한 서플라이 전압(Vdd)에 대한 펌프 출력 전압의 낮은 의존성은 조절을 상당히 간단화시킨다.
도 2는 하나의 다이어그램을 도시하고 있으며, 여기서 출력 전압(Vpmp)은 부스트/펌프 펄스(F1 ... F4)의 진폭에 대해 그려져 있고, 본 발명에 따른 장치에 대해서는 그래프 1로서, 트랜지스터(M1 ... M3)로 구성된 전압 분배기가 없는 장치에 대해서는 그래프 2로서 그려져 있다. 서플라이 전압(Vdd)에 부합하는 펄스(F1 및 F3)의 펌프 전압 진폭과 도 2의 다이어그램은 본 발명에 따른 장치에서 서플라이 전압(Vdd)에 대한 펌프 전압(Vpmp)의 보다 낮은 의존성을 정성적으로 반영하고 있다. 부스트 펄스는 1볼트의 진폭을 갖는 것이 바람직하다.

Claims (5)

  1. 전압 증배기로서,
    제 1 펌프 트랜지스터(X1)가 상기 전압 증배기의 입력(Vin)에 직접 연결되고, 최종 펌프 트랜지스터(X4)가 직접 또는 간접적으로 상기 전압 증배기의 출력(Vpmp)에 연결되는 직렬 회로로서 접속되는 적어도 두 개 이상의 펌프 트랜지스터(X1 ... X4);
    홀수번 펌프 트랜지스터(X1, X3)의 게이트가 제 1 커패시터(11, 31)를 경유하여 연결되는 제 1 클럭 신호 입력 단자(F4);
    짝수번 펌프 트랜지스터(X2, X4)가 또 다른 제 1 커패시터(21, 41)를 경유하여 연결되는 제 2 클럭 신호 입력 단자(F2);
    상기 직렬 회로의 홀수번 접속 노드(X1, X2; X3, X4)가 제 2 커패시터(12, 32)를 경유하여 연결되는 제 3 클럭 신호 입력 단자(F1);
    상기 직렬 회로의 짝수번 접속 노드(X2, X3; X4, Vpmp또는 X4, D)가 또 다른 제 2 커패시터(22, 42)를 경유하여 연결되는 제 4 클럭 신호 입력 단자(F3);
    상기 전압 증배기의 출력(Vpmp)에 연결되고, 상응하는 입력 전압(Vin)에서 원하는 출력 전압(Vpmp)이 세팅되도록 상기 제 1, 제 2, 제 3, 및 제 4 클럭 신호 입력 단자(F1 ... F4)를 온/오프 스위치하는 레귤레이터(PD); 및
    상기 전압 증배기의 출력에 나타나는 전압(Vpmp)의 부분 전압(Vw)을 상기 적어도 두 개 이상의 펌프 트랜지스터(X1 ... X4)의 모든 기판 단자에 공급하는 전압 분배기를 구비하는 것을 특징으로 하는 전압 증배기.
  2. 제 1항에 있어서,
    적어도 두 개 이상의 부스터 트랜지스터(Y1 ... Y4)를 더 포함하며, 상기 각 펌프 트랜지스터의 게이트가 상기 각 부스터 트랜지스터(Y1 ... Y4)를 경유하여 선행 펌프 트랜지스터에 대한 각 접속 노드에 연결되고, 상기 각 부스터 트랜지스터의 게이트는 다음 펌프 트랜지스터 또는 상기 전압 증배기의 입력(Vin)에 대한 각 접속 노드에 연결되고;
    상기 부스터 트랜지스터(Y1 ... Y4) 및 상기 펌프 트랜지스터(X1 ... X4)의 모든 상기 기판 단자에는 상기 전압 분배기에 의해 형성된 상기 부분 전압(Vw)이 공급되는 것을 특징으로 하는 전압 증배기.
  3. 제 1항 또는 제 2항에 있어서,
    상기 전압 분배기는 p-채널 MOS 트랜지스터(M1)와 전류-제한 엘리먼트(M2, M3)의 직렬 회로로 형성되고,
    상기 부분 전압(Vw)은 기준-접지 전위(gnd)에 연결된 전류-제한 엘리먼트(M2, M3)와 상기 p-채널 MOS 트랜지스터(M1) 사이의 접속 노드에 제공되고,
    상기 접속 노드 이외의 제 1 MOS 트랜지스터(M1)의 단자는 상기 전압 증배기의 출력(Vpmp)에 연결되고, 그리고
    상기 p-채널 MOS 트랜지스터(M1)의 게이트 단자는 상기 서플라이 전압(Vdd)에 연결되는 것을 특징으로 하는 전압 증배기.
  4. 제 1항 또는 제 2항에 있어서,
    두 개의 또다른 MOS 트랜지스터(M2, M3)는 다이오드로서 연결되어 상기 전류-제한 엘리먼트를 형성하는 것을 특징으로 하는 전압 증배기.
  5. 제 1항 또는 제 2항에 있어서,
    상기 펌프 및 부스터 클럭 신호(F1 ... F4)를 온/오프 스위칭하는 상기 레귤레이터 디바이스(PD)는 비례/미분 레귤레이터를 포함하는 것을 특징으로 하는 전압 증배기.
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