KR100518245B1 - 저전압 챠지 펌프 회로 - Google Patents

Abstract

본 발명은 MOS 트랜지스터의 임계(Threshold)전압 분만큼의 펌핑 손실(Pumping loss)을 감소시킴으로서, 종래의 챠지펌프회로에 비하여 저 전압, 높은 펌핑 이득 및 높은 출력전압울 갖도록하여 챠지 펌프회로의 성능을 개선시키기 위한 저 전압 챠지 펌프 회로에 관한 것이다.

이를 위해 본 발명은 외부 전원전압이 인가되는 1단의 MOS 트랜지스터와,

외부 발진기에서 생성되는 서로 다른 위상을 갖는 펌핑 클럭펄스가 펌핑용 캐패시터들을 통해 교대로 인가되는 2단∼N단의 MOS 트랜지스터와,

이 1단∼N단의 MOS 트랜지스터들의 게이트측에 연결되어 MOS 트랜지스터의 임계전압에 따른 펌핑손실을 감소시키기 위한 펌핑손실 감소 수단과,

이 N단 MOS 트랜지스터의 출력단에 연결된 전하 저장용 캐패시터(Cf)를 포함하여 구성되어, DRAM을 포함한 전원전압이 낮은 아날로그회로에서도 정상적인 동작이 가능하고, 또한 종래의 챠지펌프회로에 비하여 높은 펌핑이득과 출력전압을 얻을 수 있는 효과가 있는 것이다.

Description

저전압 챠지 펌프 회로{Charge pump circuit for low voltage operation}

본 발명은 저 전압 챠지 펌프 회로에 관한 것으로, 특히 MOS 트랜지스터의 임계(Threshold)전압 분만큼의 펌핑 손실(Pumping loss)을 감소시킴으로서, 종래의 챠지펌프회로에 비하여 저 전압, 높은 펌핑 이득 및 높은 출력전압울 갖도록하여 챠지 펌프회로의 성능을 개선시키기 위한 것이다.

종래의 펌프회로는 도 1a 에 도시한 바와 같이 이른바, 딕슨 챠지 펌프(Dickson charge pump)회로라 불리우는 회로가 제안된 바 있다.

이 회로는 외부 전원전압(VDD)이 인가되는 1단의 MOS 트랜지스터(M1)와, 외부 발진기(도시 생략됨)에서 생성되는 서로 다른 위상을 갖는 펌핑 클럭펄스(VP11),(VP12)가 펌핑용 캐패시터(C1∼C4)를 통해 교대로 인가되는 2단∼5단의 MOS 트랜지스터(M2∼M5)와, 상기 5단 MOS 트랜지스터(M5)의 출력단에 연결된 전하 저장용 캐패시터(Cf)로 연결 구성되어져있다.

이와 같이 구성된 종래의 챠지 펌프 회로의 동작을 도1b를 참조하여 설명한다.

먼저, 외부 발진기에서 공급되는 약 60 MHZ의 펌핑 클럭 펄스(VP11),(VP12)의 크기는 약 3.0V인 외부 전원 전압(VDD)과 동일하게 설정되고, 서로 180도의 위상차를 갖는다. 또한, MOS 트랜지스터(M1∼M5)들은 다이오드와 같은 역할을 하기 때문에 전하(Charge)는 오직 한 방향으로만 증가하게된다.

따라서, 결합 캐패시터인 펌핑용 캐패시터(C1∼C4)를 거쳐 2개의 펌핑 클럭 펄스(VP11,VP12)는 전하를 MOS 트랜지스터(M2∼M5)를 통해 증가하는 방향으로 가해주게 된다.

예로서, 펌핑 클럭 펄스(VP11)가 '로우'에서 '하이'로 변환되고, 펌핑 클럭 펄스(VP12)가 '하이' 에서 '로우'로 변환되면, MOS 트랜지스터(M2)의 게이트측에 가해지는 전압(V1)은 펌핑 클럭 펄스(VP11)의 캐패시터(C1)를 통한 펌핑 작용에 의해 도1b에 나타낸 바와 같이 Vs1+Δv로 되고, 이때 MOS 트랜지스터(M3)의 게이트측에 가해지는 전압(V2)은 Vs2 전압값으로 고정되어 있다.

상기한 전압(Vs1)과 전압(Vs2)은 각각 전압(V1)과 전압(V2)의 설정상태(Steady-state)전압을 나타내고, Δv는 펌핑작용에 의한 미소 증가 전압을 나타낸다.

이 경우 MOS 트랜지스터(M1)과(M3)는 역 바이어스상태가 되며, 전하는 전압(V1)상태에서 전압(V2)상태로 MOS 트랜지스터(M2)를 통해 천이된다.

여기서, 챠지 펌핑을 위한 필요조건은 하기식1과 같이 Δv가 MOS 트랜지스터(M2)의 임계전압(Vtn)보다 커야 한다.

Δv 〉Vtn --------------(식 1)

두 번째 단에서 전압의 펌핑이득(Gv2)은 전압(V1)과 전압(V2)의 차이로 정의 되며, 하기식2와 같다.

Gv2 = V2 -V1 = ΔV - Vtn --------------(식 2)

그러나, 상기식2에서 펌핑 이득(Gv2)은 클럭의 주파수가 높기 때문에 전압(V2)값은 예상치보다 낮아지게 된다.

한편, 펌핑 클럭 펄스(VP11)가 '하이'에서 '로우'로 변환되고, 펌핑 클럭 펄스(VP12)가 '로우' 에서 '하이'로 변환될 경우에도 전술한 바와 같은 동작으로 전하는 전압(V2)상태에서 전압(V3)상태로 MOS 트랜지스터(M3)를 통해 천이한다.

또한, 이와 같은 동작은 다른 모든 MOS 트랜지스터에서도 행해지므로 각각의 노드(Node)전압은 펌핑 클럭 펄스의 반복에 따라 증가하게 된다.

이와 같이 하여 최종단에 나타나는 전압(V5)은 인가된 전원전압(VDD)보다 높은 전압이 나타나게 된다.

최근에 와서, 디바이스의 고용량화 및 고집적화 추세에 따라 반도체소자는 더욱더 미세화되고 있는 실정이므로 디바이스의 외부 전원전압을 승압하여 내부전원을 발생시켜 디바이스의 동작전원으로 사용하고있는 추세이다.

이에 발맞추어 DRAM을 포함한 대부분의 아날로그회로 들에서 전원전압(VDD)이 약 2∼3.3V 범위로 낮아지고 이에 따라 펌핑 작용에 의한 미소 증가 전압(ΔV)도 낮아지고 있다. 만일 펌핑 작용에 의한 미소 증가 전압(ΔV)이 MOS 트랜지스터의 임계전압(Vtn)보다 크지 않게 되면, 펌핑이득(Gv2)은 '0'에 가깝게되며, 펌핑에 따른 이득은 거의 없게된다.

그러나, 상기한 종래의 챠지 펌프 회로는 최종 출력단에서 MOS 트랜지스터의 임계전압(Vth)만큼의 펌핑 손실이 발생하여 최종 출력단에서 원하는 출력전압을 얻기위해서는 많은시간이 소요되는 문제점이 있었다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하고자하여 제안된 것으로서, DRAM을 포함한 전원전압이 낮은 아날로그회로에서도 정상적인 동작이 가능하고, 또한 종래의 챠지펌프회로에 비하여 높은 펌핑이득과 출력전압을 얻을 수 있도록 한 저전압 챠지 펌프 회로를 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명의 기술적 수단은

외부 전원전압이 인가되는 1단의 MOS 트랜지스터와,

외부 발진기에서 생성되는 서로 다른 위상을 갖는 펌핑 클럭펄스가 펌핑용 캐패시터들을 통해 교대로 인가되는 2단∼N단의 MOS 트랜지스터와,

이 1단∼N단의 MOS 트랜지스터들의 게이트측에 연결되어 MOS 트랜지스터의 임계전압에 따른 펌핑손실을 감소시키기 위한 펌핑손실 감소 수단과,

이 N단 MOS 트랜지스터의 출력단에 연결된 전하 저장용 캐패시터(Cf)를 포함하여 구성됨을 특징으로 한다.

이하, 본 발명을 첨부된 실시예의 도면을 참조하여 설명한다.

도2는 본 발명에 의한 실시예의 저 전압 챠지 펌프 회로 구성도를 나타낸 것으로서, 종래회로와 대비를 용이하게 하기위해 5단 구성을 예로서 나타낸 것이다.

이는 외부 전원전압(VDD)이 인가되는 1단의 MOS 트랜지스터(M1)와, 외부 발진기에서 생성되는 서로 다른 위상을 갖는 펌핑 클럭펄스(VP11),(VP12)가 펌핑용 캐패시터(C1∼C4)들을 통해 교대로 인가되는 2단∼5단의 MOS 트랜지스터(M2∼M5)와,

상기 1단∼5단의 MOS 트랜지스터(M1∼M5)들의 게이트측에 연결되어 MOS 트랜지스터의 임계전압에 따른 펌핑손실을 감소시키기 위한 펌핑 손실 감소 수단(10)과,

상기 5단 MOS 트랜지스터(M5)의 출력단에 연결된 전하 저장용 캐패시터(Cf)를 포함하여 구성된다.

또한, 상기한 펌핑 손실 감소 수단(10),(11),(12),(13),(14)은 MOS 트랜지스터(M1∼M5)의 게이트측에 초기 전압을 인가하기 위한 MOS 트랜지스터(M6∼M10)와, MOS 트랜지스터의 임계전압에 따른 펌핑 손실을 감소시키기 위한 펌핑용 캐패시터(CA∼CE)로 구성된다.

또한, 상기한 펌핑용 캐패시터(CA∼CE)는 MOS형 캐패시터를 사용하는 것이 바람직하다.

본 발명에서는 5단의 MOS 트랜지스터 구성을 예로서 설명하였으나, 이것에 한정되는 것만은 아니고, N단(N; 자연수)으로 확장할 수도 있다.

이와 같이 구성된 본 발명의 동작을 도2b를 참조하여 설명하면 다음과 같다.

먼저, 전술한 비와 같이 외부 발진기에서 공급되는 약 60 MHZ의 펌핑 클럭 펄스(VP11),(VP12)의 크기는 약 3.0V인 외부 전원 전압(VDD)과 동일하게 설정되고, 서로 180도의 위상차를 갖는다.

또한, MOS 트랜지스터(M1∼M5)들은 다이오드와 같은 역할을 하기 때문에 전하(Charge)는 오직 한 방향으로만 증가하게된다.

따라서, 결합 캐패시터인 펌핑용 캐패시터(C1∼C4)를 거쳐 2개의 펌핑 클럭 펄스(VP11,VP12)는 전하를 MOS 트랜지스터(M2∼M5)를 통해 증가하는 방향으로 가해주게 된다.

이 경우 상기식 2은 하기식 3과 같이 표현할 수가 있다.

V2 = V1 +(ΔV-Vtn) ----------- (식 3)

상기식 3에서 약 0.7V 가까이 되는 임계전압(Vtn)의 영향을 제거한다고 가정하면,

V2 = V1 + ΔV로서 펌핑 이득을 높일 수가 있다.

이와 같이 펌핑 이득을 높이기 위해서 본 발명에서는 다이오드 역할을 하는 MOS 트랜지스터(M1∼M5)의 각각의 게이트측에 높은 전압을 가해줄 수 있는 펌핑용 캐패시터(CA∼CE)를 연결하고 MOS 트랜지스터(M1∼M5)의 드레인측과 게이트측 간에 MOS 트랜지스터(M1∼M5)의 게이트측에 초기전압을 인가하기 위한 MOS 트랜지스터(M6∼M10)를 연결한 것이다.

예로서, 도2a에서 펌핑 클럭 펄스(VP11)가 '로우'에서 '하이'로 변환되고, 펌핑 클럭 펄스(VP12)가 '하이' 에서 '로우'로 변환되면, MOS 트랜지스터(M2)의 드레인측에 가해지는 전압(V11)은 펌핑 클럭 펄스(VP11)의 캐패시터(C1)를 통한 펌핑 작용에 의해 도2b에 나타낸 바와 같이 Vs1+Δv로 되고, 이때 MOS 트랜지스터(M3)의 드레인측에 가해지는 전압(V12)은 Vs2 전압값으로 고정되어 있다.

상기한 전압(Vs1)과 전압(Vs2)은 각각 전압(V11)과 전압(V12)의 설정상태(Steady-state)전압을 나타내고, Δv는 펌핑작용에 의한 미소 증가 전압을 나타낸다.

이 경우 MOS 트랜지스터(M1)과(M3)는 역 바이어스상태가 되며, 전하는 전압(V11)상태에서 전압(V12)상태로 MOS 트랜지스터(M2)를 통해 천이된다.

이때 MOS 트랜지스터(M2)의 게이트측에 연결된 캐패시터(CB)를 통해 펌핑 클럭 펄스(VP11)로 펌핑하여 MOS 트랜지스터(M2)를 충분히 높은 전압으로 턴온 시키게 된다.

이와 같이 하면 V12 = V11 + ΔV 가되어, MOS 트랜지스터(M2)의 임계전압에 의한 Vtn 만큼의 손실을 감소 시킬 수가 있다.

이러한 동작원리로서 MOS 트랜지스터(M2)의 후단에 연결된 MOS 트랜지스터(M3∼M5)들의 게이트측에 펌핑용 캐패시터(CB∼CE)를 각각 연결하여 모든단의 Vtn 손실을 제거할 수 가 있다.

한편, 펌핑 클럭 펄스(VP11)가 '하이'에서 '로우'로 변환되고, 펌핑 클럭 펄스(VP12)가 '로우' 에서 '하이'로 변환될 경우에도 전술한 바와 같은 동작으로 전하는 전압(V12)상태에서 전압(V13)상태로 MOS 트랜지스터(M3)를 통해 천이한다.

또한, 이와 같은 동작은 다른 모든 MOS 트랜지스터에서도 행해지므로 각각의 노드(Node)전압은 펌핑 클럭 펄스의 반복에 따라 증가하게 된다.

이와 같이 하여 최종단에 나타나는 전압(V15)은 인가된 전원전압(VDD)보다 높은 전압이 나타나게 된다.

즉, 본 발명에서는 전압(V11)이 MOS 트랜지스터(M2)를 통해 다음단 전압(V12)으로 전달될 때, MOS 트랜지스터(M2)를 턴온 시키기 위한 Vtn 만큼의 전압 손실을 방지하기 위해 MOS 트랜지스터(M2)의 게이트측에 펌핑 캐패시터(CB)를 펌핑을 시킴으로서, 전압(V12)은 항상 전압(V11)에 비해 그다지 손실이 없이 전달될 수가 있다.

도 3은 본 발명과 종래 회로의 전압-전류 특성 비교 그래프도를 나타낸 것으로서, 도시한 바와 같이 외부 전원 전압(VDD)를 3V로 고정시키고, 출력단의 전류값을 50∼300㎂ 까지 변화시키면서 챠지 펌핑을 시작한 후 800 ns 후의 출력전압을 나타낸 것으로서, 예로서 80 ㎂ 이상의 전류소모가 필요한 회로에서는 본 발명의 챠지회로가 종래경우에 비해 훨씬 높은 출력 전압을 얻을 수 있음을 알 수가 있다.

이것은 바꾸어 말하면, 특정한 전압레벨에 도달 할 때까지 본 발명이 종래 경우보다 훨씬 빠른 동작을 행한다는 것을 의미하는 것이다.

이상에서 설명한 바와 같이 본 발명은 DRAM을 포함한 전원전압이 낮은 아날로그회로에서도 정상적인 동작이 가능할 뿐만 아니라 종래의 챠지펌프회로에 비하여 높은 펌핑이득과 출력전압을 얻을 수 있는 효과가 있다.

도 1a는 종래의 챠지 펌프 회로 구성도.

도 1a는 종래의 챠지 펌프 회로의 전압 파형도.

도 2a는 본 발명에 의한 저 전압 챠지 펌프 회로 구성도.

도 2b는 본 발명에 의한 저 전압 챠지 펌프 회로의 전압 파형도.

도 3은 본 발명과 종래 회로의 전압-전류 특성 비교 그래프도.

*도면의 주요부분에대한 부호의 설명*

10: 펌핑 손실 감소 수단 M1∼M10: MOS 트랜지스터

CA∼CE, C1∼C4: 펌핑용 캐패시터 Cf: 전하 저장용 캐패시터

Claims (3)

1. 외부 전원전압이 인가되는 1단의 MOS 트랜지스터와,

   외부 발진기에서 생성되는 서로 다른 위상을 갖는 펌핑 클럭펄스가 펌핑용 캐패시터들을 통해 교대로 인가되는 2단∼N단의 MOS 트랜지스터와,

   상기 1단∼N단의 MOS 트랜지스터들의 게이트측에 연결되어 MOS 트랜지스터의 임계전압에 따른 펌핑 손실을 감소시키기 위한 펌핑 손실 감소 수단과,

   상기 N단 MOS 트랜지스터의 출력단에 연결된 전하 저장용 캐패시터를 포함하여 구성됨을 특징으로 하는 저 전압 챠지 펌프 회로.
2. 청구항 1에 있어서,

   상기 펌핑 손실 감소 수단은 상기 1단∼N단 MOS 트랜지스터의 각각의 게이트측에 초기 전압을 인가하기 위한 별도의 펌핑 MOS 트랜지스터들과,

   MOS 트랜지스터의 임계전압에 따른 펌핑 손실을 감소시키기 위한 펌핑용 캐패시터들을 연결구성 한 것이 특징인 저 전압 챠지 펌프 회로.
3. 청구항 2에 있어서,

   상기 펌핑용 캐패시터는 MOS형 인 것이 특징인 저 전압 챠지 펌프 회로.