KR100483298B1 - 차지 펌프 회로 및 이것을 이용한 비휘발성 메모리의 동작방법 - Google Patents

차지 펌프 회로 및 이것을 이용한 비휘발성 메모리의 동작방법 Download PDF

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Abstract

종래의 정부(正負) 양(兩) 전압 발생용 차지 펌프 회로는 정·부전압 쌍방의 발생이 가능하지만 소망하는 고전압 출력이 얻어지지 않는다는 문제가 있었다.
외부 전원과 제 1 내부 노드 사이에 접속되는 제 1 역류 방지 회로와, 제 1 내부 노드에 접속하여 제 1 출력 전위를 출력하는 제 1 출력 노드와, 접지 전위를 받는 제 2 전원 노드와 제 2 내부 노드 사이에 접속되는 제 2 역류 방지 회로와, 제 2 내부 노드에 접속하여 제 2 출력 전위를 출력하는 제 2 출력 노드와, 제 1 내부 노드와 제 2 내부 노드 사이에 접속되어, 제 1 내부 노드의 전위보다도 제 2 내부 노드의 전위를 높게 하는 전압 발생 회로를 구비하되, 이것은 제 1 내부 노드로부터 제 2 내부 노드를 향해 전류를 공급하도록 마련된 다이오드 소자와, 제 1, 제 2 내부 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 포함하며, 반도체 기판 상 또는 내부에 형성하여 이루어지도록 차지 펌프 회로를 구성했다.

Description

차지 펌프 회로 및 이것을 이용한 비휘발성 메모리의 동작 방법{CHARGE PUMP CIRCUIT AND OPERATION METHOD OF A NON-VOLATILE MEMORY USING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로, 특히, 외부로부터 공급되는 전원 전위에 의해 정전압 또는 부전압을 발생하는 차지 펌프 회로 및 이를 이용한 비휘발성 메모리의 동작 방법에 관한 것이다.
반도체 집적 회로에 대해 외부로부터 공급되는 전원은, 보통, 단일 전원 또는 2 전원이지만, 플래시 메모리 등 복수의 전원을 필요로 하는 전자 장치는 내부에서 소망하는 전압을 발생시킬 필요가 있어서, 이 역할을 하는 회로가 일반적으로 차지 펌프 회로라고 불리는 것이다. 이 차지 펌프 회로는 복수의 커패시터, 드라이버, 발진기로 이루어지는 것으로, 최근, 반도체 집적 회로의 발전에 따라, 저소비 전력화를 목표로 하기 때문에 전원 전압을 내리지 않을 수가 없게 되었다. 그 때문에, 저 전압으로부터의 차지-업이 꼭 필요하게 되어, 커패시터·드라이버의 단수가 증가하는 경향이 있다. 그러나, 메모리 어레이부는 미세화가 진행하는 데 대하여, 전원부(차지 펌프 등)에서의 미세화는 곤란한 것이 현 상태이다.
도 16은, 예컨대, 일본 특허 공개 제2000-49299호 공보에 개시되는 종래의 정전압 발생용 차지 펌프 회로의 구성을 나타내는 회로도이며, 이것은 외부 전원 이상의 정전압을 발생시키는 회로이다. 도면에서, 참조 부호 41, 42는 인버터이며 드라이버(104)를 구성하고, 참조 부호 51∼53은 다이오드, 참조 부호 61∼63은 커패시터, 참조 부호 71은 내부 회로, 배선 용량 등에 의한 부하 커패시터, 참조 부호 101은 Vdd 전위를 공급하는 외부 전원, 참조 부호 102는 GND 전위를 공급하는 접지, 참조 부호 105는 발진기, 참조 부호 108는 NMOS 트랜지스터(N 채널 MOS 트랜지스터), N1∼N4, N11, N12는 노드이다.
여기서, 외부 전원(101)이란 사용자가 반도체 집적 회로를 사용하기 위해서 인가하는 전원이다. 또한, 다이오드(51∼53), 커패시터(61∼63), 드라이버(104)는 정전압 발생용 차지 펌프 회로에 필요한 소자이며, 발진기(105)는 정전압 발생용 차지 펌프 회로를 동작시키는 데 필요한 펄스 형상의 입력 신호를 발생시키는 회로이다. 이 발진기(105)로부터 발생한 입력 신호가 클록 신호 Φ로서, 드라이버(104)를 구성하는 인버터(41)에 입력되고 반전되어 클록 신호 /Φ로 되고, 이것이 노드 N11에서 분기되어 한 쪽은 커패시터(62)로 작용하며, 다른 쪽은 다음 인버터(42)에 입력되고 반전되어 클록 신호 Φ로 되돌아가고, 이것이 노드 N12를 지나서 커패시터(61, 63)에 작용한다.
또한, 외부 전원(101)과 접속하는 NMOS 트랜지스터(108)는 커패시터(61∼63) 및 부하 커패시터(71)에 전하를 충전하고, 또한, 정전압으로 승압한 전하가 접지(102)로 유입되는 것을 방지하는 트랜지스터로서 작용하는 것이다. 또, 부하 커패시터(71)는 플래시 메모리 등의 비휘발성 메모리 어레이의 디코더, 웰 등으로 이루어지며, 차지 펌프 회로에서 충전하는 커패시터이다. 또한, NVth는 NMOS 트랜지스터(108)의 임계값을 나타내고, 한편, Vth는 다이오드(51∼53) 각각의 임계값을 나타내는 것으로 한다.
다음으로 동작에 대하여 설명한다.
정전압 발생용 차지 펌프 회로의 초기 상태를 도 17에 나타낸다. 여기서는, NMOS 트랜지스터(108)의 게이트에 H 레벨(인에이블 신호)이 입력되어 활성 상태, 즉, 온 상태로 되어, 부하 커패시터(71)에는 Vdd - (NVth + 3Vth)의 전하가 충전된다. 그리고, 도 18에 도시하는 바와 같이, 차지-업 상태에서는, 상기의 초기 상태에 대하여 발진기(105)로부터 발생한 입력 신호(INPUT)를 드라이버(104)에 입력하고, 이 드라이버(104)를 구성하는 인버터(41, 42)를 거쳐 발생하는 상보인 클록 신호 Φ, /Φ가 커패시터(61∼63)에 대하여 교대로 인가되어, 다이오드의 특성에 근거하여 각각이 펌프-업(pump-up)한다. 이에 따라, 출력 POUT은 최고 3Vdd - (NVth + 3Vth)의 전압까지 승압할 수 있다.
한편, 도 19는 종래의 부전압 발생용 차지 펌프 회로의 구성을 나타내는 회로도이며, 외부 전원(101) 이상의 부전압을 발생시키는 회로이다. 도면에서, 참조 부호 113은 PMOS 트랜지스터(P 채널 MOS 트랜지스터)이며, 다른 구성은 도 18과 마찬가지이기 때문에 중복 설명을 생략한다. 이 PMOS 트랜지스터(113)는 커패시터(61∼63) 및 부하 커패시터(71)에 전하를 충전하는 한편, 부전압으로 승압한 전하가 외부 전원인 접지(102)로 공급되는 것을 방지하기 위한 트랜지스터로서 작용한다. 또, PVth는 PMOS 트랜지스터(113)의 임계값을 나타낸다.
여기서, 정전압 발생용과 부전압 발생용의 차지 펌프 회로의 양자 사이의 차이는, 커패시터(61∼63, 71)에 충전되는 전하가 반대로 되는 점에만 있고, 초기 상태로부터 차지-업 상태에 이르는 동작 내용은 마찬가지이기 때문에 그 설명은 생략한다. 이 부전압 발생용 차지 펌프 회로에서는, 출력 NOUT은 최고 -3Vdd + (PVth + 3Vth)의 전압까지 승압할 수 있다.
다음에, 도 20 및 도 21은, 예컨대, 일본 특허 공개 평성 제7-177729호 공보에 개시되는 종래의 차지 펌프 회로의 구성을 나타내는 회로도로, 전자가 정전압 출력 상태, 후자가 부전압 출력 상태를 나타내는 것이며, 하나의 차지 펌프 회로로 정전압과 부전압의 쌍방을 발생시킬 때의 문제점을 설명한다. 도면에서, 참조 부호 64는 커패시터, 참조 부호 109는 PMOS 트랜지스터이며, 다른 구성은 상기 도 18, 19의 회로 구성과 마찬가지이다. 상기의 정전압·부전압 중 어느 한 쪽밖에 발생시킬 수 없는 차지 펌프 회로와의 차이는, 노드 N4에 PMOS 트랜지스터(109)를 거쳐 접지(102)를 접속하고, 또한, 커패시터(64)를 부하 커패시터(71) 대신에 마련하고, 이에 따라 발진기(105)로부터 생성되는 입력 신호를 드라이버(104)를 거쳐 클록 신호 Φ, /Φ로서 받도록 해 놓은 점에 있다.
다음으로 동작에 대하여 설명한다.
정전압을 발생시키기 위해서는, 도 20을 참고로, NMOS 트랜지스터(108)의 게이트에 H 레벨을 입력하고, PMOS 트랜지스터(109)의 게이트에 H 레벨을 입력함으로써, NMOS 트랜지스터(108)는 온 상태로 되는 한편, PMOS 트랜지스터(109)는 오프 상태로 된다. 이에 의해, 이 차지 펌프 회로는 도 16에 나타낸 회로 구성과 동등해지므로, 드라이버(104)를 구성하는 인버터(41, 42)를 거쳐 상보인 클록 신호 Φ, /Φ(Vdd 전위)가 커패시터(61∼64)에 입력됨으로써 노드 N1∼N4의 전위는 펄스 형상의 클록 신호 Φ, /Φ와 동기하여 오르내리고, 다이오드(51∼53)의 특성에 따라 커패시터(61∼64)는 펌프-업하여 정전압 출력 POUT이 인가된다.
한편, 부전압을 발생시키기 위해서는, 도 21을 참고로, NMOS 트랜지스터(108)의 게이트에 L 레벨을 입력하고, PMOS 트랜지스터(109)의 게이트에 L 레벨을 입력함으로써, NMOS 트랜지스터(108)는 오프 상태로 되는 한편, PMOS 트랜지스터(109)는 온 상태로 된다. 이에 의해, 이 차지 펌프 회로는 도 19에 나타낸 회로 구성과 동등해지므로, 마찬가지로 해서, 커패시터(61∼64)는 펌프-업하여 부전압 출력 NOUT가 인가된다.
종래의 차지 펌프 회로는 이상과 같이 회로가 구성되어 있기 때문에, 이하의 문제점이 있었다.
도 20에서 정전압 발생 시에는, 상기한 바와 같이, NMOS 트랜지스터(108)가 Vdd-Vth 전위를 충전하기 위해서 온 상태, PMOS 트랜지스터(109)는 접지(102)로 전하가 방전하지 않도록 오프 상태(Vdd 전위)로 되게 하는 것이지만, 정전압 출력 POUT은 Vdd 이상의 전위가 되기 때문에, PMOS 트랜지스터(109)로부터 접지(102)로 방전하고, 그로 인해 전위가 올라가지 않고 소망하는 정의 고전압 출력은 얻어지지 않는다.
또한, 도 21에서 부전압 발생 시에도, PMOS 트랜지스터(109)가 GND + Vth 전위를 충전하기 위해서 온 상태, NMOS 트랜지스터(108)는 전원(101)으로부터 전하가 충전되지 않도록 오프 상태(GND 전위)로 되게 하는 것이지만, 부전압 출력 NOUT은 GND 이하의 전위가 되기 때문에, NMOS 트랜지스터(108)를 통해 전원(101)으로부터 Vdd 전위가 충전되고, 그로 인해 전위가 내려가지 않고 부의 고전압 출력도 얻어지지 않는다.
이와 같이, 종래의 정부 양 전압 발생용 차지 펌프 회로는 정전압 및 부전압의 양 전원을 발생시킬 수 있지만, 소망하는 고전압 출력이 얻어지지 않는다는 문제가 있었다.
또한, 차지 펌프 회로를 이용하여 플래시 메모리 등의 비휘발성 메모리를 동작시키는 경우에는, 그 플로팅 게이트와 웰에 상반되는 고전압을 인가하여 전자를 주입, 인출할 필요가 있지만, 정전압과 부전압의 쌍방을 발생시키는 차지 펌프 회로를 이용한 비휘발성 메모리의 동작 방법에 있어서는, 정전압 발생용과 부전압 발생용으로 독립된 차지 펌프 회로를 사용하는 경우와 다르고, 워드선 및 웰에 대하여 동시에 정전압과 부전압을 인가할 수 없다는 문제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 정전압 및 부전압의 쌍방 전원 발생을 소망하는 고전압으로 안정되게 실현하는 차지 펌프 회로 및 그것을 이용한 비휘발성 메모리의 동작 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 차지 펌프 회로는 제 1 전원 전위를 받는 제 1 전원 노드와, 이 제 1 전원 노드와 제 1 내부 노드 사이에 접속되는 제 1 역류 방지 수단과, 제 1 내부 노드에 접속하여 제 1 출력 전위를 출력하는 제 1 출력 노드와, 제 1 전원 전위보다도 낮은 제 2 전원 전위를 받는 제 2 전원 노드와, 이 제 2 전원 노드와 제 2 내부 노드 사이에 접속되는 제 2 역류 방지 수단과, 제 2 내부 노드에 접속하여 제 2 출력 전위를 출력하는 제 2 출력 노드와, 제 1 내부 노드와 제 2 내부 노드 사이에 접속되어, 제 1 내부 노드의 전위보다도 제 2 내부 노드의 전위를 높게 하는 전압 발생 수단을 구비하되, 전압 발생 수단은 제 1 내부 노드로부터 제 2 내부 노드를 향해 전류를 공급하도록 마련된 다이오드 소자와, 제 1, 제 2 내부 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 포함하며, 반도체 기판 상 또는 그 내부에 형성하여 이루어지는 것이다.
본 발명에 따른 차지 펌프 회로는, 다이오드 소자가 복수개가 직렬 접속하여 이루어지고, 이들 다이오드 소자끼리 접속하는 접속 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 구비한 것이다.
본 발명에 따른 차지 펌프 회로는, 제 1 역류 방지 수단은 제 1 전원 전위 측에서 다이오드 소자 및 P 채널 MOS 트랜지스터가 직렬 접속하고, 또한, 제 2 역류 방지 수단은 제 2 전원 전위 측에서 다이오드 소자 및 N 채널 MOS 트랜지스터가 직렬 접속하여 이루어지는 것이다.
본 발명에 따른 차지 펌프 회로는, 제 1 역류 방지 수단의 다이오드 소자 및 P 채널 MOS 트랜지스터 사이에는 제 1 전환 회로가 접속하고, 또한, 제 2 역류 방지 수단의 다이오드 소자 및 N 채널 MOS 트랜지스터 사이에는 제 2 전환 회로가 접속하여 이루어지는 것이다.
본 발명에 따른 차지 펌프 회로는, 제 1 역류 방지 수단의 출력과 제 1 내부 노드 사이에 제 1 스위치 수단을 마련하고, 또한, 해당 출력과 접속 노드 사이에도 제 2 스위치 수단을 마련하고, 제 1 내부 노드에 접속하는 커패시터의 다른 전극에는 제 3 스위치 수단을 더 마련하여 이루어지는 것이다.
본 발명에 따른 차지 펌프 회로는, 다이오드 소자가 폴리다이오드로 이루어지는 것이다.
본 발명에 따른 차지 펌프 회로는, 다이오드 소자가 웰 다이오드로 이루어지는 것이다.
본 발명에 따른 차지 펌프 회로는, 웰 다이오드가 P 형 반도체 기판에 형성된 하부 N 웰과, 이 하부 N 웰 내에 형성된 P 웰과, 이 P 웰 내에 형성된 N 웰과, 소스 측을 접지에 접속하고, 또한, 드레인 측을 하부 N 웰에 접속하는 N 채널 MOS 트랜지스터를 구비하는 것이다.
본 발명에 따른 비휘발성 메모리의 동작 방법은, 제 1 전원 전위를 받는 제 1 전원 노드와, 이 제 1 전원 노드와 제 1 내부 노드 사이에 접속되는 제 1 역류 방지 수단과, 제 1 내부 노드에 접속하여 제 1 출력 전위를 출력하는 제 1 출력 노드와, 제 1 전원 전위보다도 낮은 제 2 전원 전위를 받는 제 2 전원 노드와, 이 제 2 전원 노드와 제 2 내부 노드 사이에 접속되는 제 2 역류 방지 수단과, 제 2 내부 노드에 접속하여 제 2 출력 전위를 출력하는 제 2 출력 노드와, 제 1 내부 노드와 제 2 내부 노드 사이에 접속되고, 제 1 내부 노드의 전위보다도 제 2 내부 노드의 전위를 높게 하는 전압 발생 수단을 구비하되, 전압 발생 수단은 제 1 내부 노드로부터 제 2 내부 노드를 향해 전류를 공급하도록 마련된 다이오드 소자와, 제 1, 제 2 내부 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 포함하며, 반도체 기판 상 또는 그 내부에 형성되어 이루어지는 차지 펌프 회로를 갖고, 이것을 이용한 비휘발성 메모리는 기판 내부에 형성된 웰 상에 절연막을 거쳐 기억 동작 및 소거 동작을 하기 위한 워드선과 접속하는 제어 게이트와, 기억 소자로서의 플로팅 게이트를 갖고, 워드선 및 웰에 대하여 차지 펌프 회로로부터 공급되는 정전압 및 부전압을 일정 기간 교대로 인가하는 것이다.
본 발명에 따른 비휘발성 메모리의 동작 방법은, 동작 안정 후에는 워드선과 웰 사이에 소정의 전위를 유지하기 위한 최소한의 전하를 공급하는 것이다.
이하, 본 발명의 일 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 차지 펌프 회로의 구성을 나타내는 회로도이며, 도면에서, 참조 부호 41, 42는 인버터이며 드라이버(104)를 구성하고, 참조 부호 51∼53, 117, 118은 다이오드, 참조 부호 61∼64는 커패시터, 참조 부호 101은 Vdd 전위(제 1 전원 전위)를 공급하는 외부 전원, 참조 부호 102는 GND 전위(제 2 전원 전위)를 공급하는 접지, 참조 부호 105는 발진기, 참조 부호 115는 PMOS 트랜지스터(P 채널 MOS 트랜지스터), 참조 부호 116은 NMOS 트랜지스터(N 채널 트랜지스터), N1∼N4, N11∼N13은 노드이다. 또, 다이오드(51∼53)는 직렬 접속하여 전압 발생 회로(전압 발생 수단)를 구성하고, 노드 N1과 노드 N4는 각각 제 1 및 제 2 내부 노드로서 전압 발생 회로의 부전압 출력 NOUT와 정전압 출력 POUT을 접속하고 있다.
여기서, 외부 전원(101)은 사용자가 반도체 집적 회로를 사용하기 위해서 인가하는 전원이다. 또한, 다이오드(51∼53), 커패시터(61∼64), 드라이버(104)는 차지 펌프 회로에 필요한 소자이며, 발진기(105)는 차지 펌프 회로를 동작시키는 데 필요한 펄스 형상의 입력 신호를 발생시키는 회로이다. 이 발진기(105)로부터 발생한 펄스 형상의 입력 신호가, 클록 신호 Φ로서 드라이버(104)를 구성하는 인버터(41)에 입력되고 반전되어 클록 신호 /Φ로 되며, 이것이 노드 N11에서 분기되어 한 쪽은 커패시터(62)에 작용하고, 또한, 다른 쪽은 다음 인버터(42)에 입력되고 반전되어 클록 신호 Φ로 되돌아가, 이것이 노드 N12를 경유하여 커패시터(61, 63)에 작용한다.
본 실시예 1의 회로 구성에서는, Vdd 전위의 공급 측에서 다이오드(117)와 PMOS 트랜지스터(115)가 직렬 접속하여 제 1 역류 방지 회로를 구성하고, 마찬가지로 접지 전위 GND의 공급 측에서 다이오드(118)와 NMOS 트랜지스터(116)가 직렬 접속하여 제 2 역류 방지 회로를 구성하는 점에 특징이 있다. 또, DVth는 다이오드(117, 118)의 임계값을 나타낸다.
다음으로 동작에 대하여 설명한다.
정전압 발생 시에는, 도 2를 참고로, PMOS 트랜지스터(115)의 게이트에 L 레벨을 입력하고, NMOS 트랜지스터(116)의 게이트에 L 레벨을 입력함으로써, PMOS 트랜지스터(115)는 온 상태로 되는 한편, NMOS 트랜지스터(116)는 오프 상태로 된다. 이에 따라, 이 차지 펌프 회로는 도 16의 정전압 발생용 차지 펌프 회로와 마찬가지로 되기 때문에, 드라이버(104)를 구성하는 인버터(41, 42)를 거쳐 상보인 클록 신호 Φ, /Φ(Vdd 레벨)가 커패시터(61∼64)에 입력됨으로써 노드 N1∼N4의 전위는 펄스 형상의 클록 신호 Φ, /Φ와 동기하여 오르내리고, 다이오드(51∼53)의 특성에 따라 커패시터(61∼64)는 펌프-업함으로써, 소망하는 고전압으로 정전압 출력 POUT이 노드 N4를 거쳐 인가된다.
예컨대, 노드 N1, N3의 전위가 상승했을 때, 인접하는 노드 N2, N4의 전위는 내려가려 하지만, 다이오드(51∼53)의 작용에 의해, 노드 N1 -> 노드 N2, 노드 N3 -> 노드 N4 부분으로 전류가 흘러, 노드 N2, N4의 전위는 크게 내려가지 않는다.
또, 종래는 정전압 출력 POUT의 출력 전압이 Vdd 전위 이상의 전위가 된 상태에서 접지(102)로 방전하여 전위가 올라가지 않았지만, 본 실시예 1에서는, 제 2 역류 방지 회로에 포함되는 NMOS 트랜지스터(116)의 드레인이 노드 N4와 접속하여, 그 게이트에 L 레벨, 즉, GND 전위가 인가되어 오프 상태로 머무르기 때문에 방전을 방지할 수 있다.
한편, 부전압 발생 시에는, 도 3을 참고로, PMOS 트랜지스터(115)의 게이트에 H 레벨을 입력하고, NMOS 트랜지스터(116)의 게이트에 H 레벨을 입력함으로써, PMOS 트랜지스터(115)는 오프 상태로 되는 한편, NMOS 트랜지스터(116)는 온 상태로 된다. 이에 따라, 이 차지 펌프 회로는 도 17의 부전압 발생용 차지 펌프 회로와 마찬가지로 되기 때문에, 노드 N1∼N4의 전위는 상보인 클록 신호 Φ, /Φ와 동기하여 오르내리고, 다이오드(51∼53)의 특성에 따라 커패시터(61∼64)는 펌프-업함으로써, 소망하는 고전압으로 부전압 출력 NOUT가 노드 N1을 거쳐 인가된다.
또, 종래는 부전압 출력 NOUT의 출력 전압이 GND 전위 이하의 전위가 된 상태에서 외부 전원(101)로 방전되어 전위가 내려가지 않았지만, 본 실시예 1에서는, 제 1 역류 방지 회로에 포함되는 PMOS 트랜지스터(115)의 드레인이 노드 N1과 접속해서, 그 게이트에 H 레벨, 즉, Vdd 전위가 인가되어 오프 상태로 머무르기 때문에 방전을 방지할 수 있다.
이상과 같이, 이 실시예 1에 따르면, 하나의 차지 펌프 회로에서 정전압·부전압의 쌍방을 발생시키는 회로 구성에 있어서, 외부 전원(101)측에 제 1 역류 방지 회로를 마련하고, 또한, 접지(102) 측에 제 2 역류 방지 회로를 마련하도록 구성했기 때문에, 외부 전원(101)으로부터 충전되거나, 접지(102)로 방전하거나 하는 전하의 역류 현상을 방지할 수 있고, 정전압 출력 및 부전압 출력의 어느 방향에 대해서도 소망하는 고전압 출력을 실현할 수 있다는 효과가 얻어진다.
또, 상기에서는 전압 발생 회로로서 다이오드(51∼53)가 직렬 접속된 구성을 나타내었지만, 다이오드(52, 53)를 생략한 차지 펌프 회로 구성으로도 정·부 양쪽의 고전압 출력은 얻을 수 있다.
(실시예 2)
도 4는 본 발명의 실시예 2에서 고려해야 할 점을 설명하기 위한 회로도이며, 도 1∼도 3에 나타낸 상기 실시예 1에 따른 차지 펌프 회로를 이용하고 있다. 또한, 도 5 및 도 6은 각각 외부 전원(101)측의 제 1 역류 방지 회로의 개략 단면도와, 접지(102)측의 제 2 역류 방지 회로의 개략 단면도이다.
도면에서, 참조 부호 21은 N 웰, 참조 부호 31은 P 웰, 참조 부호 23, 33은 게이트, 참조 부호 22a, 22b는 P+확산층, 참조 부호 32a, 32b는 N+확산층이며, 그 밖의 구성은 상기 실시예 1과 마찬가지이기 때문에 그 중복 설명을 생략한다. 또, 설명을 위해, 이하, 다이오드(117, 118)의 임계값은 DVth로 나타내고, P+확산층과 N 웰 사이 및 N+확산층과 P 웰 사이의 P-N 접합의 임계값을 Vth로 나타낸다.
본 실시예 2에서는, 동작 시에 제 1, 제 2 역류 방지 회로를 구성하는 각 트랜지스터의 확산-웰 사이의 접합부에 높은 전압이 가해져 파괴될 가능성이 있기 때문에 이것을 고려했다.
즉, 부전압 발생 시에는, 도 5에 도시하는 바와 같이, 부전압 출력에 이어지는 P+확산층(22a)과 N 웰(21) 사이에 「부전압 출력 NOUT + (Vdd -(DVth + Vth))」의 전압이 가해지고, 한편, 정전압 발생 시에는, 도 6에 도시하는 바와 같이, 정전압 출력에 이어지는 N+확산(32a)과 P 웰(31) 사이에 「정전압 출력 POUT - (DVth + Vth)」의 전압이 가해진다. 따라서, 정·부 어느 쪽의 전압이든간에 고전압을 발생시키는 경우에는 접합 내압을 초과하여 누설 전류가 발생해서, 기대하는 전위가 발생할 수 없게 될 가능성이 있다.
이 점에 감안하여, 본 실시예 2에서는, 제 1, 제 2 역류 방지 회로에 있어서 각각 제 1, 제 2 전환 회로를 마련하여 누설 전류를 제어하고자 하는 것이다. 도 7은 본 발명의 실시예 2에 따른 차지 펌프 회로의 구성을 나타내는 회로도이며, 도면에서, 참조 부호 43, 44는 각각 제어 신호 CS1, CS2가 입력되는 인버터, 참조 부호 201, 202는 각각 제 1, 제 2 전환 회로, QP1∼QP4는 PMOS 트랜지스터, QN1∼QN4는 NMOS 트랜지스터, NA, NB는 노드이며, 그 밖의 구성은 상기 실시예 1과 마찬가지이기 때문에 그 중복 설명은 생략한다.
다음에 도 7을 참고로 동작에 대하여 설명한다.
부전압 발생 시에는 제 1 역류 방지 회로가 작동하지만, 이것에 포함되는 PMOS 트랜지스터(115)의 소스 측(노드 NA)을 GND, 즉, 접지 전위로 함으로써, 부전압 출력 NOUT에 이어지는 P+확산층(22a)과 N 웰(21) 사이를 「부전압 출력 NOUT - Vth」의 전압으로 하여 접합부에 가해지는 전압을 내리고자 하는 것이다. 즉, 제어 신호 CS1이 인버터(43)를 거쳐 제 1 전환 회로(201)에 입력되고, QP1과 QN1의 게이트에 H 레벨이 입력되면, QP1은 오프, QN1은 온이 되어 GND가 접지(102)로부터 공급되어, 노드 NA는 접지 전위로 유지된다. 이 때, QP2와 QN2의 게이트에는 GND , 즉, L 레벨이 입력되기 때문에 QP2는 온, QN2는 오프로 되어, 다이오드(117)를 거쳐 QP1과 QN1의 게이트에 Vdd 전위, 즉, 제어 신호 CS1과 동일한 H 레벨이 인가된다.
한편, 정전압 발생 시에는 제 2 역류 방지 회로가 작동하지만, 이것에 포함되는 NMOS 트랜지스터(116)의 소스 측(노드 NB)을 Vdd 전위로 함으로써, 정전압 출력 POUT에 이어지는 N+확산층(32a)과 P 웰(31) 사이를 「정전압 출력 POUT - (Vdd - Vth)」의 전압으로 하여 접합부에 가해지는 전압을 내리고자 하는 것이다. 즉, 제어 신호 CS2가 인버터(44)를 거쳐 제 2 전환 회로(202)에 입력되어, QP4와 QN4의 게이트에 L 레벨이 입력되면, QP4는 온, QN4는 오프로 되어 Vdd 전위가 외부 전원(101)으로부터 공급되어, 노드 NB는 Vdd 전위로 유지된다. 이 때, QP3과 QN3의 게이트에는 Vdd , 즉, H 레벨이 입력되기 때문에 QP3은 오프, QN3은 온으로 되어, 다이오드(118)를 거쳐 QP4와 QN4의 게이트에 접지 전위, 즉, 제어 신호 CS2와 동일한 L 레벨이 인가된다.
이상과 같이, 이 실시예 2에 따르면, 상기 실시예 1에 따른 차지 펌프 회로의 회로 구성에 있어서, 제 1, 제 2 전환 회로를 각각 제 1, 제 2 역류 방지 회로에 마련하여 구성하기 때문에, 정전압·부전압의 쌍방에 있어서 내압을 확보하여, 보다 고전압을 안정적으로 발생시킬 수 있는 효과가 얻어진다.
(실시예 3)
도 8은 본 발명의 실시예 3에서 고려해야 할 점을 설명하기 위한 개략도이며, 도 9는 실시예 3에 따른 차지 펌프 회로의 구성을 나타내는 회로도이다. 도면에서, Q0은 1 회당 공급 전하량(수 pF), Q1은 부하 커패시터 분량의 전하량(수 pF), ΔQ는 잉여분의 전하량, SW1, SW2, SW3은 스위치(제 1 ∼ 제 3 스위치 수단), N21은 노드, 참조 부호 125는 최소 단위이며, 그 밖의 구성은 상기 실시예 1과 마찬가지이기 때문에 중복 설명은 생략한다.
일반적으로, 차지 펌프 회로는 커패시터와 다이오드가 최소 단위(125)로 되고, 이것을 직렬로 복수개 접속함으로써 높은 전위를 발생시킨다. 이 접속하는 개수가 많을수록 높은 전압을 발생시킬 수 있어서 공급 전류도 커진다. 그러나, 정전압과 부전압 사이에서는 필요한 전압이 다른 경우가 있고, 또한, 필요한 전압이 복수인 경우도 있다.
또한, 고려해야 할 점으로서, 워드선, 웰 등에 의한 부하 커패시터보다 1 회당 공급 전하량이 많은 경우, 필요 이상의 전하가 공급되어 전위가 기대보다 높아져, 기대해야 할 출력 특성이 얻어지지 않을 가능성이 있다. 이것을 도 8을 참고로 설명하면, 1 회당 공급 전하량 Q0이 부하 커패시터에 공급되어, 부하 커패시터 분량의 전하량 Q1에 부가하여 잉여분 ΔQ가 생기면, 필요 이상의 전하가 해당 부하 커패시터에 공급되어 전위가 기대보다 높아진다.
그래서, 본 실시예 3에서는, 부하 커패시터에 따라 차지 펌프 회로의 단수를 변경하도록 했다. 이것을 도 9를 참고로 설명하면, 다이오드(51∼53)가 3개 직렬 접속한 3단의 차지 펌프 회로를 나타내고 있지만, 부하 커패시터가 작게 2단의 직렬 접속으로 충분히 소망하는 특성이 얻어지는 것으로 가정한다. 예컨대, 스위치 SW1, SW2를 오프, 스위치 SW3을 온 상태로 하면, 처음 단의 커패시터(61)를 충전하기 위한 경로(노드 N12로부터 노드 N1)와, 커패시터(61)를 차지-업하는 경로(노드 N21로부터 노드 N1)를 분리하는 것으로 처음 단의 커패시터를 뛰어넘어, 다음 단의 커패시터(62)에 전하를 충전할 수 있고, 이에 따라 다음 단 이후의 커패시터(62, 63)에서 차지-업을 실행함으로써 기대하는 출력 특성이 얻어지는 것이다.
이상과 같이, 이 실시예 3에 따르면, 정·부 양 전압 발생용의 차지 펌프 회로에 있어서, 예컨대, 부전압 발생 시는 직렬 접속한 다이오드(51∼53)가 3단 필요하지만, 정전압 발생 시는 다이오드(52, 53)가 2단밖에 필요없는 경우에는, 스위치 SWl∼SW3의 전환 조작에 의해, 정전하 공급용의 PMOS 트랜지스터(115)의 접속을 온 상태로 한 스위치 SW3을 거쳐 2단 째의 다이오드(52)로 이동해서, 불필요한 커패시터, 즉, 커패시터의 드라이버(104)에 의한 승압을 정지함으로써, 부하 커패시터에 의해 차지 펌프의 단수를 변경할 수 있어서, 이에 의해 소비 전력을 최소한으로 할 수 있는 효과가 얻어진다.
(실시예 4)
도 10은 본 발명의 실시예 4에서 고려해야 할 점을 설명하기 위한 회로도이며, 도 10(a)는 직렬 접속한 다이오드 소자로서 폴리다이오드를 이용하여, 드라이버에 VDC를 접속하여 구성하는 회로도를 나타내고, 도 10(b)는 폴리다이오드의 개략 단면도를 나타낸다. 도면에서, 참조 부호 81∼83은 폴리다이오드, 참조 부호 106은 승압 전원 공급용 VDC이며, 다른 구성은 상기 실시예 1과 마찬가지이다.
이와 같은 폴리다이오드(81∼63)를 사용한 경우에는, PN 접합 내압이 4.8V밖에 안 되기 때문에, 차지 펌프 회로의 드라이버(104)의 전원을 VDC(106)를 이용하여, 외부 전원을 승압하여 내압을 갖게 하도록 하고 있다. 따라서, 이 VDC(106)를 부가하여 사용하기 때문에 소비 전력의 증대가 염려된다.
이 점에 감안하여, 본 실시예 4에서는 폴리다이오드(81∼83)의 대신에 트리플 웰의 웰 다이오드를 마찬가지로 3단으로 직렬 접속하여 이용하도록 했다. 도 11은 본 발명의 실시예 4에 이용되는 웰 다이오드의 일례를 나타내는 개략 단면도이며, 도면에서, 참조 부호 1001은 P 형 반도체 기판, 참조 부호 1002는 하부 N 웰, 참조 부호 1003은 P 웰, 참조 부호 1004는 N 웰, 참조 부호 1005는 NMOS 트랜지스터이다. 이 도 11의 회로 구성에서는, 예컨대, 폴리다이오드(81)의 위치에 대용하는 웰 다이오드를 마련하고, 다음 단의 커패시터로서 커패시터(61)를 접속하여, 전단의 커패시터로서 커패시터(62)를 접속한다. 또, 다른 폴리다이오드(82, 83)에 웰 다이오드를 마련하는 경우도 마찬가지이다.
이 웰 다이오드의 작성 방법은 보통의 P 형 반도체 기판(1001)에 붕소(B) 등의 이온 주입에 의해 하부 N 웰(1002)을 형성하고, 이 영역 내에 P 웰(1003)을 비소(As), 인(P) 등을 이온 주입하여 형성하며, 이 영역 내에 붕소(B) 등의 이온 주입에 의해 N 웰(1004)을 더 형성한 후에, 하부 N 웰(1002)에 NMOS 트랜지스터(1005)의 드레인을 접속하여, 접지(102)로부터 접지 전위를 공급할 수 있도록 하고 있다.
다음으로 동작에 대하여 설명한다.
정전압 발생 시에는, NMOS 트랜지스터(1005)의 게이트에 L 레벨을 인가하여, 하부 N 웰(1002)을 오픈으로 하고, 한편, 부전압 발생 시에는, NMOS 트랜지스터(1005)의 게이트에 H 레벨을 부여하여, 하부 N 웰(1002)을 접지 전위로 고정한다.
이상과 같이, 본 실시예 4에 따르면, 정·부 양 전압 발생용의 차지 펌프 회로에 있어서, 직렬 접속되는 폴리다이오드(81∼83)를 트리플 웰의 웰 다이오드로써 대용하여 구성하면, 강압 전압 공급용의 VDC를 사용하지 않아, 그 만큼 소비 전력을 절약할 수 있다는 효과가 얻어진다.
(실시예 5)
도 12는 본 발명의 실시예 5에 이용되는 플래시 메모리를 나타내는 개략 단면도이며, 도 13은 이 플래시 메모리의 종래 동작 방법의 설명도이다. 도면에서, 참조 부호 31은 P 형 반도체 기판, 참조 부호 32a, 32b는 N+웰, 참조 부호 34는 플로팅 게이트, 참조 부호 35는 제어 게이트이다.
동작에 대해서는, 보통, 플로팅 게이트(34)에 전자가 있는 상태와 없는 상태로, 각각 데이터「1」, 「0」을 기억하는 것이며, 이상의 동작을 FN(Fowler-Nordeheim) 터널 현상을 이용한 효과에 근거하여, 제어 게이트(35)와 접속하는 워드선과, 기판(31)에 접속하는 웰에 대하여 상반하는 고전압을 인가하여, 플로팅 게이트(34)에 대해 전자의 주입, 인출을 실행하는 것이다. 여기서, 설명을 위해, 워드선에 부의 고전압, 웰에 정의 고전압을 인가하여, 플로팅 게이트(34)내의 전자를 웰로 인출하는 경우에 대하여, 도 13을 참고로 생각한다. 종래는, 정전압 발생용과 부전압 발생용의 차지 펌프 회로를 전용으로 부여하기 위해서, 정전압 발생 기간 PT로서 정전압 VP을 웰에 공급하는 동시에, 부전압 발생 기간 NT로서 부전압 VN을 제어 게이트(35)에 공급하도록 하고 있었다.
그러나, 본 발명의 실시예 5에 따른 플래시 메모리의 동작 방법에 있어서는, 정·부 양전압을 하나의 차지 펌프 회로에서 발생시키기 때문에, 정전압 VP와 부전압 VN의 공급 타이밍을 조정할 필요가 있다.
그래서, 그 동작에 대하여, 도 14(a) 및 도 14(b)를 참고로 설명하면, 오프 리크(off-leak)를 고려하면서, 펌핑(pumping)의 초기에는, 예컨대, 부전압 발생 기간 NT로서 일정 시간 t1에 선행하여 부전압 VN을 워드선에 접속하는 제어 게이트(35)에 공급해 두고, 경과한 후에, 이번에는 정전압 발생 기간 PT로서 일정 시간 t2에 정전압 VP를 웰에 공급하도록 해서, 웰과 제어 게이트(35)에 교대로 반복하여 전압을 발생시켜서, 플로팅 게이트(35)와 웰 사이에 전계를 가하여 전자를 웰로 인출하는 것이다.
또, 도 15에 도시한 바와 같이, 시작할 때에는, 상기 실시예 1∼4에서 언급한 정·부 양 전압 발생용의 하나의 차지 펌프 회로를 이용하여 교대로 반복하여 전압을 발생시켜서, 플로팅 게이트(35)와 웰 사이에 전계를 가하고, 시작한 후에는, 필요 최소한의 펌프로 전계를 유지하여 전자를 웰로 인출하도록 하면, 회로 전체의 소비 전력을 절약할 수 있게 된다.
이상과 같이, 본 발명의 실시예 5에 따르면, FN 효과에 근거하여 소거·기록 동작을 하는 플래시 메모리 등의 비휘발성 메모리에 있어서, 오프 리크를 고려하여, 워드선과 웰에 교대로 전하를 공급하면서, 소거·기록 동작을 하도록 구성했기 때문에, 정·부 양전압을 발생할 수 있는 하나의 차지 펌프 회로로써 비휘발성 메모리를 동작시킬 수 있어서, 회로 전체를 작은 면적에 구성할 수 있는 효과가 얻어진다. 또한, 승강압(昇降壓)이 안정된 후에는, 작은 차지 펌프로 전위를 유지할 수 있으므로 회로 전체의 소비 전력을 절약하는 효과가 얻어진다.
이상과 같이, 본 발명에 따르면, 제 1 전원 전위를 받는 제 1 전원 노드와 제 1 내부 노드 사이에 접속되는 제 1 역류 방지 수단과, 제 1 전원 전위보다도 낮은 제 2 전원 전위를 받는 제 2 전원 노드와 제 2 내부 노드 사이에 접속되는 제 2 역류 방지 수단을 마련하되, 전압 발생 수단은 제 1 내부 노드로부터 제 2 내부 노드를 향해 전류를 공급하도록 마련된 다이오드 소자와, 제 1, 제 2 내부 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 포함하여 구성하도록 했기 때문에, 제 1 및 제 2 역류 방지 수단이 제 1 전원 전위나 제 2 전원 전위로 전하가 역류하는 현상을 방지해주므로, 정전압 출력, 부전압 출력의 어느 쪽에 대해서도 소망하는 고전압 출력이 얻어지는 효과가 있다.
본 발명에 따르면, 직렬 접속하여 이루어지는 복수개의 다이오드 소자끼리 접속하는 접속 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 구비하도록 구성했으므로, 다이오드 소자를 다단으로 마련하여 접속 노드에 대응하는 커패시터를 마련하면, 제 1 및 제 2 역류 방지 수단이 제 1 전원 전위나 제 2 전원 전위로의 전하의 역류 현상을 방지하고, 정전압 출력, 부전압 출력의 어느 쪽에 대해서도 한층 더 고전압 출력이 얻어지는 효과가 있다.
본 발명에 따르면, 제 1 역류 방지 수단은 제 1 전원 전위 측에서 다이오드 소자 및 P 채널 MOS 트랜지스터가 직렬 접속하고, 또한, 제 2 역류 방지 수단은 제 2 전원 전위 측에서 다이오드 소자 및 N 채널 MOS 트랜지스터가 직렬 접속하여 이루어지도록 구성했기 때문에, 제 1, 제 2 역류 방지 수단을 구성하는 트랜지스터와 다이오드 소자의 특성에 의해, 제 1 전원 전위나 제 2 전원 전위로의 역류 현상을 방지하는 효과가 있다.
본 발명에 따르면, 제 1 역류 방지 수단의 다이오드 소자 및 P 채널 MOS 트랜지스터 사이에는 제 1 전환 회로가 접속하고, 또한, 제 2 역류 방지 수단의 다이오드 소자 및 N 채널 MOS 트랜지스터 사이에는 제 2 전환 회로가 접속하여 이루어지도록 구성했기 때문에, 부전압 발생 시에는, 제 1 전환 회로를 작동시켜 P 채널 MOS 트랜지스터의 소스 측을 제 1 전원 전위로 설정하고, 한편, 정전압 발생 시에는, 제 2 전환 회로를 작동시켜 N 채널 MOS 트랜지스터의 소스 측을 제 2 전원 전위로 설정할 수 있고, 이에 따라, 정전압·부전압의 쌍방에 있어서, 내압을 확보하여 고전압을 안정적으로 발생시킬 수 있는 효과가 얻어진다.
본 발명에 따르면, 제 1 역류 방지 수단의 출력과 제 1 내부 노드 사이에 제 1 스위치 수단을 마련하고, 또한, 해당 출력과 접속 노드 사이에도 제 2 스위치 수단을 마련하고, 제 1 내부 노드에 접속하는 커패시터의 다른 전극에는 제 3 스위치 수단을 더 마련하여 이루어지도록 구성했기 때문에, 제 1∼제 3 스위치 수단의 접속 조작에 의해 제 1 역류 방지 수단의 접속 노드로의 접속을 선택할 수 있고, 이에 따라 정·부전압 출력의 쌍방에 있어서 차지 펌프의 단수를 변경할 수 있어, 소망하는 출력이 얻어지도록 최적화할 수 있는 효과가 있다.
본 발명에 따르면, 다이오드 소자는 폴리다이오드로 이루어지도록 구성했기 때문에, 승압 전원 공급 회로를 이용하여 폴리다이오드의 내압을 갖게 함으로써, 정전압·부전압의 쌍방에 있어서 고전압을 발생시킬 수 있는 효과가 얻어진다.
본 발명에 따르면, 다이오드 소자는 트리플 웰의 웰 다이오드로 이루어지도록 구성했기 때문에, 승압하지 않고 직접 제 1 및 제 2 전원 전위를 이용하여 구동할 수 있어, 승압 전원 공급 회로의 부가에 의한 소비 전력의 증대를 초래하는 일없이, 정전압·부전압의 쌍방에 있어서 고전압을 발생시킬 수 있는 효과가 얻어진다.
본 발명에 따르면, 웰 다이오드는 P 형 반도체 기판에 형성된 하부 N 웰과,이 하부 N 웰 내에 형성된 P 웰과, 이 P 웰 내에 형성된 N 웰과, 소스 측을 접지에 접속하고, 또한, 드레인 측을 하부 N 웰에 접속하는 N 채널 MOS 트랜지스터를 구비하도록 구성했기 때문에, 이 N 채널 MOS 트랜지스터의 게이트를 온, 오프시킴으로써, 하부 N 웰의 전위를 오픈으로 하거나, 접지 전위로 할 수 있고, 이에 따라 상기와 마찬가지로, 승압 전원 공급 회로의 부가에 의한 소비 전력의 증대를 초래하는 일없이, 정전압·부전압의 쌍방에 있어서 고전압을 발생시킬 수 있는 효과가 얻어진다.
본 발명에 따른 비휘발성 메모리의 동작 방법은, 상술한 차지-업 회로를 이용하여, 기판 내부에 형성된 웰 상에 절연막을 거쳐 기억 동작 및 소거 동작을 하기 위한 워드선과 접속하는 제어 게이트와, 기억 소자로서의 플로팅 게이트를 갖고, 차지 펌프 회로로부터 공급되는 정전압 및 부전압을 일정 기간 교대로 반복하여 발생시켜, 이것을 제어하면서 워드선 및 웰에 대하여 인가하고, 예컨대, 워드선 및 웰에 대해서는, 우선 워드선에 대하여 소정 시간에 걸쳐 부전압을 인가하고, 다음에 웰에 정전압을 인가하도록 구성했기 때문에, 오프 리크를 고려하면서 하나의 차지 펌프로 비휘발성 메모리의 소거, 기입을 행할 수 있는 효과가 있다.
본 발명에 따르면, 비휘발성 메모리의 동작 방법은, 동작 안정 후에는 워드선과 웰 사이에 소정의 전위를 유지하기 위한 최소한의 전하를 공급하도록 구성했기 때문에, 승강압 후는 작은 펌프로 전위를 유지할 수 있어 소비 전력을 절약하는 효과가 있다.
도 1은 본 발명의 실시예 1에 따른 차지 펌프 회로의 구성을 나타내는 회로도,
도 2는 본 발명의 실시예 1에 따른 차지 펌프 회로의 정전압 발생 상태를 나타내는 설명도,
도 3은 본 발명의 실시예 1에 따른 차지 펌프 회로의 부전압 발생 상태를 나타내는 설명도,
도 4는 본 발명의 실시예 2에서 고려해야 할 점을 나타내는 설명도,
도 5는 도 4의 제 1 역류 방지 회로에서의 부전압 발생 상태를 설명하는 개략 단면도,
도 6은 도 4의 제 2 역류 방지 회로에서의 정전압 발생 상태를 설명하는 개략 단면도,
도 7은 본 발명의 실시예 2에 따른 차지 펌프 회로의 구성을 나타내는 회로도,
도 8은 본 발명의 실시예 3에서 고려해야 할 점을 나타내는 개략도,
도 9는 본 발명의 실시예 3에 따른 차지 펌프 회로의 구성을 나타내는 회로도,
도 10은 본 발명의 실시예 4에서 고려해야 할 점을 나타내는 설명도,
도 11은 본 발명의 실시예 4에 이용되는 웰 다이오드의 일례를 나타내는 단면 개략도,
도 12는 보통의 플래시 메모리의 메모리 셀에 있어서의 동작을 설명하기 위한 단면 개략도,
도 13은 종래의 플래시 메모리의 동작 방법의 설명도,
도 14는 본 발명의 실시예 5에 따른 플래시 메모리의 동작 설명도,
도 15는 본 발명의 실시예 5에 따른 플래시 메모리가 시작한 후의 동작 설명도,
도 16은 종래의 정전압 발생 차지 펌프 회로의 구성을 나타내는 회로도,
도 17은 도 16의 회로의 초기 상태를 설명하는 도면,
도 18은 도 16의 회로의 차지-업(charge-up) 상태를 설명하는 도면,
도 19는 종래의 부전압 발생 차지 펌프 회로의 구성을 나타내는 회로도,
도 20은 종래의 정·부 양 전압 발생용 차지 펌프 회로의 정전압 출력 상태를 설명하는 도면,
도 21은 종래의 정·부(正·負) 양(兩) 전압 발생용 차지 펌프 회로의 부전압 출력 상태를 설명하는 도면.
도면의 주요 부분에 대한 부호의 설명
21 : N 웰 22a, 22b : P+확산층
23, 33 : 게이트 31 : P 웰
32a, 32b : N+확산층 41, 42 : 인버터
51∼53, 81∼83 : 전압 발생 수단 118 : 다이오드
61∼63 : 커패시터 101 : 외부 전원(제 1 전원 전위)
102 : 접지(제 2 전원 전위) 104 : 드라이버
105 : 발진기 120 : 정전압 출력
115 : PMOS 트랜지스터(제 1 역류 방지 수단)
116 : NMOS 트랜지스터(제 2 역류 방지 수단)
117 : 다이오드(제 1 역류 방지 수단)
118 : 다이오드(제 2 역류 방지 수단)
119 : 부전압 출력 125 : 최소 단위
CS1, CS2 : 제어 신호 QP1∼QP4 : PMOS 트랜지스터
QN1∼QN4 : NMOS 트랜지스터
SW1∼SW3 : 스위치(제 1 ∼ 제 3 스위치 수단)
N1 : 제 1 내부 노드 N2, N3, N4 : 제 2 내부 노드
N11∼N13, N21, NA, NB : 노드

Claims (3)

  1. 제 1 전원 전위를 받는 제 1 전원 노드와,
    이 제 1 전원 노드와 제 1 내부 노드 사이에 접속되는 제 1 역류 방지 수단과,
    상기 제 1 내부 노드에 접속하여 제 1 출력 전위를 출력하는 제 1 출력 노드와,
    상기 제 1 전원 전위보다도 낮은 제 2 전원 전위를 받는 제 2 전원 노드와,
    이 제 2 전원 노드와 제 2 내부 노드 사이에 접속되는 제 2 역류 방지 수단과,
    상기 제 2 내부 노드에 접속하여 제 2 출력 전위를 출력하는 제 2 출력 노드와,
    상기 제 1 내부 노드와 상기 제 2 내부 노드 사이에 접속되어, 상기 제 1 내부 노드의 전위보다도 상기 제 2 내부 노드의 전위를 높게 하는 전압 발생 수단을 구비하되,
    상기 전압 발생 수단은 상기 제 1 내부 노드로부터 상기 제 2 내부 노드를 향해 전류를 공급하도록 마련된 다이오드 소자와, 상기 제 1, 제 2 내부 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 포함하며, 반도체 기판 상 또는 그 내부에 형성하여 이루어지는
    차지 펌프 회로.
  2. 제 1 항에 있어서,
    제 1 역류 방지 수단은 제 1 전원 전위 측에서 다이오드 소자 및 P 채널 MOS 트랜지스터가 직렬 접속하고,
    또한, 제 2 역류 방지 수단은 제 2 전원 전위 측에서 다이오드 소자 및 N 채널 MOS 트랜지스터가 직렬 접속하여 이루어지는 것을 특징으로 하는
    차지 펌프 회로.
  3. 제 1 전원 전위를 받는 제 1 전원 노드와,
    이 제 1 전원 노드와 제 1 내부 노드 사이에 접속되는 제 1 역류 방지 수단과,
    상기 제 1 내부 노드에 접속하여 제 1 출력 전위를 출력하는 제 1 출력 노드와,
    상기 제 1 전원 전위보다도 낮은 제 2 전원 전위를 받는 제 2 전원 노드와,
    이 제 2 전원 노드와 제 2 내부 노드 사이에 접속되는 제 2 역류 방지 수단과,
    상기 제 2 내부 노드에 접속하여 제 2 출력 전위를 출력하는 제 2 출력 노드와,
    상기 제 1 내부 노드와 상기 제 2 내부 노드 사이에 접속되어, 상기 제 1 내부 노드의 전위보다도 상기 제 2 내부 노드의 전위를 높게 하는 전압 발생 수단을 구비하되,
    상기 전압 발생 수단은 상기 제 1 내부 노드로부터 상기 제 2 내부 노드를 향해 전류를 공급하도록 마련된 다이오드 소자와, 상기 제 1, 제 2 내부 노드에는 한 쪽 전극이 접속되고, 다른 쪽 전극에 클록 신호가 인가되는 커패시터를 포함하며, 반도체 기판 상 또는 그 내부에 형성하여 이루어지는 차지 펌프 회로를 이용한 비휘발성 메모리의 동작 방법에 있어서,
    이 비휘발성 메모리는 상기 기판 내부에 형성된 웰 상에 절연막을 거쳐 기억 동작 및 소거 동작을 하기 위한 워드선과 접속하는 제어 게이트와, 기억 소자로서의 플로팅 게이트를 갖고, 상기 워드선 및 웰에 대하여 상기 차지 펌프 회로로부터 공급되는 정전압 및 부전압을 일정 기간 교대로 인가하는 것을 특징으로 하는
    비휘발성 메모리의 동작 방법.
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Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU3915200A (en) * 1999-03-23 2000-10-09 Advanced Energy Industries, Inc. High frequency switch-mode dc powered computer system
DE10108980A1 (de) * 2001-02-23 2002-09-12 Koninkl Philips Electronics Nv Anordnung zur Ansteuerung von Anzeigeeinheiten mit adaptiver Startsequenz
JP3818873B2 (ja) * 2001-06-26 2006-09-06 シャープ株式会社 不揮発性半導体記憶装置
US20080131826A1 (en) * 2002-03-19 2008-06-05 Yiling Xie Lighter with replaceable fuel cartridge
US6657875B1 (en) * 2002-07-16 2003-12-02 Fairchild Semiconductor Corporation Highly efficient step-down/step-up and step-up/step-down charge pump
US6809986B2 (en) * 2002-08-29 2004-10-26 Micron Technology, Inc. System and method for negative word line driver circuit
US20040056704A1 (en) * 2002-09-25 2004-03-25 Aalami Dean D. Apparatus for supplying high voltages with low power for solid state detectors and grids
EP2256910B1 (en) * 2003-05-13 2012-12-05 Fujitsu Semiconductor Limited Semiconductor integrated circuit device
US7227764B2 (en) 2003-05-29 2007-06-05 Macronix International Co., Ltd. Voltage-regulating device for charge pump
TW200427223A (en) * 2003-05-29 2004-12-01 Macronix Int Co Ltd Voltage stabilizer of charge pump
US7250807B1 (en) * 2003-06-05 2007-07-31 National Semiconductor Corporation Threshold scaling circuit that minimizes leakage current
US7088171B2 (en) * 2003-06-13 2006-08-08 Texas Instruments Incorporated Charge pump with constant output current
CN1477773B (zh) * 2003-07-11 2010-12-08 清华大学 基于耦合电容共享的电荷泵电路
JP4400336B2 (ja) * 2003-08-27 2010-01-20 株式会社デンソー 電子制御装置
CN100353458C (zh) * 2003-12-10 2007-12-05 上海华虹Nec电子有限公司 用于非挥发性存储器电路的电荷泵
US7494066B2 (en) * 2003-12-19 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN100409549C (zh) * 2004-02-26 2008-08-06 圆创科技股份有限公司 防止反向电流的电荷泵及转换电压的方法
JP4557577B2 (ja) * 2004-03-26 2010-10-06 三洋電機株式会社 チャージポンプ回路
US7234055B2 (en) * 2004-08-24 2007-06-19 Inventec Corporation Computer operating booting system making use of multi-buttons
TW200620795A (en) * 2004-12-10 2006-06-16 Asour Technology Inc Voltage-doubling circuit
US20090219079A1 (en) * 2005-09-02 2009-09-03 Nxp B.V. Charge pump circuit for rfid integrated circuits
JP2007082364A (ja) * 2005-09-16 2007-03-29 Rohm Co Ltd 昇圧回路を有する電子回路とそれを有する電気機器
KR100633440B1 (ko) 2005-10-18 2006-10-16 삼성전자주식회사 고전압 발생 효율을 향상시키는 고전압 발생회로 및 이를포함하는 불휘발성 반도체 메모리 장치
JP4849907B2 (ja) * 2006-02-22 2012-01-11 セイコーインスツル株式会社 チャージポンプ回路
US7626865B2 (en) * 2006-06-13 2009-12-01 Micron Technology, Inc. Charge pump operation in a non-volatile memory device
KR100812086B1 (ko) * 2006-11-30 2008-03-07 동부일렉트로닉스 주식회사 반도체 소자의 전압조절장치
JP5222628B2 (ja) * 2007-05-31 2013-06-26 株式会社半導体エネルギー研究所 半導体装置
JP2009076188A (ja) * 2007-08-24 2009-04-09 Renesas Technology Corp 不揮発性半導体記憶装置
US8044705B2 (en) * 2007-08-28 2011-10-25 Sandisk Technologies Inc. Bottom plate regulation of charge pumps
US7667529B2 (en) * 2007-11-07 2010-02-23 Orlando Consuelo Charge pump warm-up current reduction
US7969235B2 (en) * 2008-06-09 2011-06-28 Sandisk Corporation Self-adaptive multi-stage charge pump
US8710907B2 (en) * 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
US7733126B1 (en) * 2009-03-31 2010-06-08 Freescale Semiconductor, Inc. Negative voltage generation
US7973592B2 (en) * 2009-07-21 2011-07-05 Sandisk Corporation Charge pump with current based regulation
US8339183B2 (en) * 2009-07-24 2012-12-25 Sandisk Technologies Inc. Charge pump with reduced energy consumption through charge sharing and clock boosting suitable for high voltage word line in flash memories
JP2011083050A (ja) * 2009-10-02 2011-04-21 Panasonic Corp チャージポンプ回路、チャージポンプ回路の制御方法
US20110133820A1 (en) * 2009-12-09 2011-06-09 Feng Pan Multi-Stage Charge Pump with Variable Number of Boosting Stages
US20110148509A1 (en) * 2009-12-17 2011-06-23 Feng Pan Techniques to Reduce Charge Pump Overshoot
WO2012063494A1 (ja) * 2010-11-12 2012-05-18 旭化成エレクトロニクス株式会社 チャージ・ポンプ回路及びその制御方法、半導体集積回路
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
US8294509B2 (en) 2010-12-20 2012-10-23 Sandisk Technologies Inc. Charge pump systems with reduction in inefficiencies due to charge sharing between capacitances
US8710908B2 (en) 2011-01-28 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump and method of biasing deep N-well in charge pump
US8699247B2 (en) 2011-09-09 2014-04-15 Sandisk Technologies Inc. Charge pump system dynamically reconfigurable for read and program
US8514628B2 (en) 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
US8400212B1 (en) 2011-09-22 2013-03-19 Sandisk Technologies Inc. High voltage charge pump regulation system with fine step adjustment
US8897073B2 (en) * 2012-09-14 2014-11-25 Freescale Semiconductor, Inc. NVM with charge pump and method therefor
US8710909B2 (en) 2012-09-14 2014-04-29 Sandisk Technologies Inc. Circuits for prevention of reverse leakage in Vth-cancellation charge pumps
US9312688B1 (en) * 2012-09-28 2016-04-12 Maxim Integrated Products, Inc. Power supply protection system
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8867281B2 (en) * 2013-03-15 2014-10-21 Silicon Storage Technology, Inc. Hybrid chargepump and regulation means and method for flash memory device
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9385600B2 (en) * 2013-11-22 2016-07-05 Texas Instruments Incorporated Low-loss step-up and step-down voltage converter
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
JP2015142449A (ja) * 2014-01-29 2015-08-03 ラピスセミコンダクタ株式会社 チャージポンプ回路
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
JP6232464B2 (ja) * 2016-04-20 2017-11-15 株式会社フローディア 不揮発性半導体記憶装置
ITUA20164741A1 (it) 2016-06-29 2017-12-29 St Microelectronics Srl Circuito di lettura di uno stadio circuitale a lunga costante di tempo e relativo metodo di lettura
CN108390425B (zh) * 2018-02-01 2021-08-10 Tcl移动通信科技（宁波）有限公司 移动终端外部充电芯片切换方法、移动终端及存储介质
US10707749B2 (en) * 2018-07-31 2020-07-07 Samsung Electronics Co., Ltd. Charge pump, and high voltage generator and flash memory device having the same
US20210218330A1 (en) * 2020-01-09 2021-07-15 Winbond Electronics Corp. Charge pump device and method for providing pump voltage
TWI726670B (zh) * 2020-04-01 2021-05-01 華邦電子股份有限公司 電荷泵裝置和提供泵電壓的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009268B1 (ko) * 1993-04-16 1995-08-18 삼성전자주식회사 반도체 메모리장치의 고전압 스위치회로
KR19980047425A (ko) * 1996-12-14 1998-09-15 김광호 반도체 장치의 챠지 펌프 회로
JPH11186503A (ja) * 1997-12-24 1999-07-09 Hitachi Ltd 昇圧回路、半導体記憶装置、及びデータ処理装置
JPH11265593A (ja) * 1998-03-16 1999-09-28 Nec Corp 負電圧チャージポンプ回路
KR20000027824A (ko) * 1998-10-29 2000-05-15 김영환 반도체장치의 차지펌프
JP2000270541A (ja) * 1999-03-18 2000-09-29 Toshiba Corp チャージポンプ回路
JP2000331489A (ja) * 1999-05-18 2000-11-30 Hitachi Ltd 半導体装置及びマイクロコンピュータ
KR100282050B1 (ko) * 1998-05-25 2001-03-02 다니구찌 이찌로오, 기타오카 다카시 정 전압과 부 전압을 발생시킬 수 있는 차지 펌프 회로및 이것을 구비하는 불휘발성 반도체 기억 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6318594A (ja) * 1986-07-10 1988-01-26 Nec Corp 半導体装置
JPH0343834Y2 (ko) * 1987-10-26 1991-09-13
JP3285443B2 (ja) 1993-12-22 2002-05-27 三菱電機株式会社 チャージポンプ
JPH09198887A (ja) * 1996-01-12 1997-07-31 Nec Corp 高電圧発生回路
JP2845206B2 (ja) * 1996-08-15 1999-01-13 日本電気株式会社 高電圧発生回路
JP2000049299A (ja) * 1998-05-25 2000-02-18 Mitsubishi Electric Corp チャージポンプ回路およびそれを備える不揮発性半導体記憶装置
JP2000123587A (ja) * 1998-10-15 2000-04-28 Sony Corp プリチャージ回路を備えたチャージポンプ回路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009268B1 (ko) * 1993-04-16 1995-08-18 삼성전자주식회사 반도체 메모리장치의 고전압 스위치회로
KR19980047425A (ko) * 1996-12-14 1998-09-15 김광호 반도체 장치의 챠지 펌프 회로
JPH11186503A (ja) * 1997-12-24 1999-07-09 Hitachi Ltd 昇圧回路、半導体記憶装置、及びデータ処理装置
JPH11265593A (ja) * 1998-03-16 1999-09-28 Nec Corp 負電圧チャージポンプ回路
KR100282050B1 (ko) * 1998-05-25 2001-03-02 다니구찌 이찌로오, 기타오카 다카시 정 전압과 부 전압을 발생시킬 수 있는 차지 펌프 회로및 이것을 구비하는 불휘발성 반도체 기억 장치
KR20000027824A (ko) * 1998-10-29 2000-05-15 김영환 반도체장치의 차지펌프
JP2000270541A (ja) * 1999-03-18 2000-09-29 Toshiba Corp チャージポンプ回路
JP2000331489A (ja) * 1999-05-18 2000-11-30 Hitachi Ltd 半導体装置及びマイクロコンピュータ

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Publication number Publication date
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US6538930B2 (en) 2003-03-25
CN1177369C (zh) 2004-11-24

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