KR20010050536A - 반도체 집적 회로 - Google Patents

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Abstract

칩의 점유 면적을 작게 하면서 소비 전력을 저감할 수 있는 반도체 집적 회로를 제공한다.
본 발명은 연산 증폭기(1), 인버터 IV1, 링오실레이터(2), 차지 펌프(3), 캐패시터 C1, C2로 이루어지는 용량 분압 회로(4), 저항 R1, R2로 이루어지는 제1 저항 분압 회로(5), 저항 R1, R2 간에 접속된 트랜지스터 스위치 SW1, 및 용량 분압 회로(4)과 제1 저항 분압 회로(5)의 각 분압 출력 단자 간에 접속된 트랜지스터 스위치 SW2를 포함한다. 차지 펌프(3)가 승압 동작을 행하고 있지 않은 대기 상태 시에는 트랜지스터 스위치 SW1, SW2를 오프하여, 제1 저항 분압 회로(5)에 전류가 흐르지 않도록 하여 용량 분압 회로(4)만으로 승압 전압 Vpp의 전압 검지를 행하기 때문에, 대기 상태 시의 소비 전력을 저감할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 외부로부터 공급된 전원 전압을 이용하여, DRAM 등의 반도체 장치의 내부에서 사용되는 내부 전압을 발생하는 반도체 집적 회로에 관한 것이다.
반도체 장치(예를 들면, DRAM) 내부에서 복수의 전압 레벨의 전압을 사용하는 경우가 있다. 이러한 경우, 외부로부터 공급된 전원 전압을 반도체 장치의 내부에서 승압 혹은 강압하는 회로를 포함한다.
도 12는 이 종류의 종래의 승압 회로의 개략 구성도이다. 도 12의 회로는 연산 증폭기(1), 연산 증폭기(1)의 플러스측 입력 단자에 접속된 저항 분압 회로(5), 연산 증폭기(1)의 출력 단자에 접속된 인버터 IV1, 인버터 IV1의 출력에 의해 제어되는 링오실레이터(2), 링오실레이터(2)의 출력에 의해 제어되는 차지 펌프(3), 및 차지 펌프(3)의 출력 단자에 접속된 캐피시터 Cpp를 포함한다.
저항 분압 회로(5)는 차지 펌프(3)에서 승압된 승압 전압 Vpp를 분압한다. 연산 증폭기(1)는 저항 분압 회로(5)의 분압 전압 TAP와 기준 전압 VBGR을 비교하고, 전자의 전압 레벨쪽이 높으면 플러스 신호를 출력하고, 후자의 전압 레벨쪽이 높으면 마이너스 신호를 출력한다. 따라서, 인버터 IV1의 출력 OSCE는 분압 전압 TAP〉기준 전압 VBGR일 때 로우 레벨이 되며, 분압 전압 TAP〈기준 전압 VBGR일 때 하이 레벨이 된다.
또, 기준 전압 VBGR은 온도 특성을 갖지 못한 도시되지 않은 대역 갭 기준 회로의 출력 전압으로 예를 들면 VBGR=1.25V로 설정된다.
도 13은 도 12의 승압 회로에서 승압된 승압 전압 Vpp, 분압 전압 TAP 및 인버터 IV1의 출력 OSCE의 각 전압 파형도이다. 이하, 도 13의 전압 파형도에 기초하여 도 12의 승압 회로의 동작을 설명한다.
승압 전압 Vpp가 안정 상태에서부터 저하하고, 분압 전압 TAP가 기준 전압 VBGR보다도 낮아지면, 인버터 IV1의 출력이 로우 레벨에서부터 하이 레벨로 변화한다. 이에 따라, 링오실레이터(2)가 발진 동작을 개시하고, 그에 따라서 차지 펌프(3)도 승압 동작을 개시한다.
승압 전압 Vpp가 높아지면 곧 분압 전압 TAP가 기준 전압 VBGR보다도 커져서, 인버터 IV1의 출력이 로우 레벨로 변화한다. 이에 따라, 링오실레이터(2)는 발진 동작을 정지하고, 그에 따라 차지 펌프(3)도 승압 동작을 정지한다.
이상의 동작을 반복함으로써, 승압 전압 Vpp는 식 1로 나타내는 전압치가 된다.
Vpp={1+(R2/R1)}×VBGR (1)
도 14는 도 12의 연산 증폭기(1)의 등가 회로도이다. 도 14의 연산 증폭기(1)는 전류 미러를 구성하는 PMOS 트랜지스터 Q1, Q2, 입력 신호의 논리에 따라서 온·오프하는 NMOS 트랜지스터 Q3, Q4, 연산 증폭기(1)를 인에이블 상태(활성 상태)로 하는지의 여부를 전환하는 NMOS 트랜지스터 Q5, 및 연산 증폭기(1)의 출력을 유효하게 하는지의 여부를 전환하는 NMOS 트랜지스터 Q6을 포함한다.
도 14의 트랜지스터 Q3의 게이트 전압이 트랜지스터 Q4의 게이트 전압보다도 높으면 트랜지스터 Q3이 온이 되고, 그에 따라서 트랜지스터 Q1, Q2가 온이 되어 VOUT는 플러스 전원 전압 Vcc와 대략 같아진다. 반대로, 트랜지스터 Q4의 게이트 전압이 트랜지스터 Q3의 게이트 전압보다도 낮으면 트랜지스터 Q4가 온이 되고, Vout는 접지 전압과 대략 같아진다.
최근의 DRAM이나 FRAM 등은 소비 전력의 저감을 위해 메모리의 동작 상태 시와 대기 상태 시에 승압 회로의 제어를 전환하고, 동작 상태 시에만 승압 회로를 동작시킨다. 그런데, 승압 회로에서 승압된 승압 전압은 메모리 내부의 수많은 장소에서 사용되기 때문에 승압 회로의 부하는 꽤 무거워진다. 따라서, 소비 전력의 저감을 위해서, 동작 상태 시에만 승압 회로를 동작시키도록 하면, 승압 전압이 원하는 전압에 달하기까지 상당한 시간이 걸리게 된다.
그래서, 도 15에 도시한 바와 같이, 동작 상태 시의 전압 제어 회로(21a)와 대기 시의 전압 제어 회로(21b)를 포함하는 승압 회로가 제안되고 있다. 전압 제어 회로(21a, 21b)의 회로 구성은 거의 동일하지만, 전압 제어 회로(21b) 내의 연산 증폭기(1s)는 저소비 전력형이고 또한 전압 제어 회로(21b) 내의 저항 R1H, R2H는 전압 제어 회로(21a) 내의 저항 R1L, R2L의 저항치보다도 크다.
도 15의 연산 증폭기(1a)는, 동작 상태 시를 나타내는 신호 active가 하이 레벨일 때만 동작하고, 연산 증폭기(1b)는 대기 시를 나타내는 신호 standby가 하이 레벨일 때만 동작한다.
그러나, 도 15의 승압 회로에는 이하의 문제가 있다. 대기 상태 시에는 반도체 장치 내의 대부분의 회로는 동작하지 않기 때문에, 승압 회로의 구동 능력을 가능한 한 제한하는 것이 바람직하다. 그 때문에, 연산 증폭기(1s)의 소비 전류를 적게 함과 함께, 저항 분압 회로(5)를 구성하는 저항 R1H, R2H의 저항치를 가능한 한 크게 하여 관통 전류를 적게 할 필요가 있다.
연산 증폭기(1s)의 소비 전류를 적게 하는 것은 종래 알려진 기술로, 전류를 제한하기 위한 트랜지스터를 추가함으로서 용이하게 실현 가능하다. 그런데, 저항 분압 회로를 구성하는 저항 R1H, R2H를 고저항으로 하면, 그에 따라 저항 배선이 차지하는 면적이 증대하고 저항 배선의 부유 용량도 증대한다. 그 결과, RC 지연량이 커지며 전압의 피드백 제어가 둔해진다.
이상에서는, 승압 회로에 대해서만 설명하였지만 강압 회로의 경우도 마찬가지의 문제가 생긴다.
도 16은 종래의 강압 회로의 개략 구성도이다. 도 16의 강압 회로는 연산 증폭기(1), PMOS 트랜지스터 Q8, 저항 분압 회로(5)를 구성하는 저항 R1, R2로 구성된다. 강압 전압 Vout이 원하는 전압보다도 낮아지면, 저항 분압 회로(5)의 분압 전압 TAP이 기준 전압 VBGR보다도 낮아진다. 그에 따라서, 연산 증폭기(1)의 출력 전압은 낮아지며 트랜지스터 Q8은 오프 된다. 이에 따라, 강압 전압 Vout을 높게 하는 것과 같은 제어가 행해진다.
또한, 도 17은 동작 상태 시의 전압 제어 회로와 대기 시의 전압 제어 회로를 포함하는 강압 회로의 회로도이다. 도 17의 회로는 동작 상태 시에는 스위치를 온 하고 대기 시에는 스위치를 온 한다.
도 17의 강압 회로도, 도 12의 승압 회로와 마찬가지로, 저항 분압 회로(5)를 포함하기 때문에, 대기 시에 소비 전력을 저감하고자 하면, 칩의 점유 면적이 증가함과 함께, 배선 지연도 증대하고 제조 비용도 커진다는 문제가 있다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 그 목적은 칩의 점유 면적이 작아도 소비 전력을 저감할 수 있는 반도체 집적 회로를 제공하는데 있다.
상술한 과제를 해결하기 위해서, 본 발명은 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하는 내부 전압 생성 수단, 복수의 저항 소자를 포함하고 상기 내부 전압을 각 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하는 제1 저항 분압 회로, 및 기준 전압과 상기 제1 분압 전압과의 비교 결과에 따라서 상기 내부 전압 생성 수단을 제어하는 비교 수단을 포함한 반도체 집적 회로에 있어서, 상기 내부 전압 생성 수단의 출력 단자와 접지 단자 간에 직렬 접속된 복수의 캐패시터 소자를 포함하고 상기 복수의 캐패시터 소자 간으로부터 제2 분압 전압을 출력하는 용량 분압 회로를 포함하고, 상기 비교 수단은, 상기 내부 전압 생성 수단의 동작 기간 중은 상기 기준 전압과 상기 제1 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 수단의 동작을 계속하는지의 여부를 판단하고, 상기 내부 전압 생성 수단의 비동작 기간 중에는 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 수단을 동작시키고, 상기 제1 저항 분압 회로는 상기 내부 전압 생성 수단이 동작하고 있는 동안만 전류가 흐르도록 상기 비교 수단에 의해 제어된다.
본 발명에서는 내부 전압 생성 수단의 비동작 기간 중에는 제1 저항 분압 회로에 전류가 흐르지 않도록 하여, 용량 분압 회로의 분압 출력에 의해 내부 전압을 제어하기 때문에 소비 전력을 저감할 수 있다.
본 발명에서는, 내부 전압 생성 수단의 동작 상태에 의해 제1 및 제2 스위치 수단을 전환하기 때문에, 내부 전압 생성 수단이 동작 중에는 추종성이 우수하도록 내부 전압을 제어할 수 있고 또한 내부 전압 생성 수단의 비동작 기간 중에는 소비 전력을 저감할 수 있다.
본 발명에서는, 내부 전압 생성 수단의 동작 상태에 따라서 제1 차동 증폭기에 입력되는 전압을 전환하기 때문에, 한 개의 차동 증폭기로 내부 전압의 제어를 행할 수 있다.
본 발명에서는, 제1 차동 증폭기의 전원 단자에 전압을 공급하는지의 여부를 제어하는 제2 차동 증폭기를 설치하기 때문에, 필요한 경우만 제1 차동 증폭기의 전원 단자에 전압을 공급할 수 있어, 제1 차동 증폭기의 소비 전력을 억제할 수 있다.
본 발명에서는, 제2 차동 증폭기를 저소비 전력형의 회로에서 구성하기 때문에, 제2 차동 증폭기에 항상 전원 전압을 공급하여도, 전체로서의 소비 전력은 증가하지 않는다.
본 발명에서는, 제2 저항 분압 회로를 설치하기 때문에, 비교 수단의 입력 단자가 부유 상태가 되지는 않고 소비 전력을 저감할 수 있다.
본 발명에서는, 제1 및 제2 저항 분압 회로의 저항비를 대략 같게 하기 때문에, 양자의 분압 출력 전압이 대략 같아지며 또한 제1 저항 분압 회로 내의 각 저항 소자의 임피던스는 제2 저항 분압 회로 내의 각 저항 소자의 임피던스보다도 작기 때문에, 제2 저항 분압 회로의 소비 전력을 억제할 수 있다.
본 발명에서는, 용량 분압 회로 내의 각 캐패시터 소자를 공핍형으로 하기 때문에, PN 접합에 의한 누설이 일어나지 않게 된다.
본 발명에서는, 제1 및 제2 스위치 수단을 CMOS 트랜지스터로 구성하기 때문에, 트랜지스터의 임계치의 영향을 받지 않게 된다.
또한, 상술한 과제를 해결하기 위해서, 본 발명은 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하는 내부 전압 생성 수단, 복수의 저항 소자를 포함하고 상기 내부 전압을 각 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하는 제1 저항 분압 회로, 기준 전압과 상기 제1 분압 전압과의 비교 결과에 따라 상기 내부 전압 생성 수단을 제어하는 비교 수단을 포함한 반도체 집적 회로에 있어서, 상기 내부 전압 생성 수단의 출력 단자와 접지 단자 간에 직렬 접속된 복수의 캐패시터 소자를 포함하고 상기 복수의 캐패시터 소자 간으로부터 제2 분압 전압을 출력하는 용량 분압 회로를 포함하고, 상기 비교 수단은, 상기 내부 전압 생성 수단의 비동작 기간 중에는 상기 제1 저항 분압 회로에는 전류가 흐르지 않도록 제어하고, 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 수단을 동작시킨다.
본 발명에서는, 내부 전압 생성 수단의 비동작 기간 중에는 제1 저항 분압 회로에 전류가 흐르지 않도록 하여, 용량 분압 회로의 분압 출력에 의해 내부 전압을 제어하기 때문에, 소비 전력을 저감할 수 있다.
또한, 본 발명은 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하고, 상기 내부 전압을 복수의 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하고, 상기 내부 전압과 접지 간을 용량 결합시켜, 상기 용량 결합에 의해 제2 분압 전압을 출력하고, 상기 내부 전압 생성이 행해지고 있는 동안은 기준 전압과 상기 제1 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성을 계속하는지의 여부를 판단하고, 상기 내부 전압 생성이 행해지고 있지 않은 동안은 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성을 개시하고, 상기 전원 전압을 승압 또는 강압한 전압이 생성되어 있는 동안만 상기 제1 분압 전압을 출력한다.
본 발명에서는, 내부 전압 생성이 행해지고 있지 않은 동안은 제1 분압 전압을 출력시키지 않고, 제2 분압 출력에 의해 내부 전압을 제어하기 때문에, 소비 전력을 저감할 수 있다.
또한, 본 발명은 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하고, 상기 내부 전압을 복수의 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하고, 상기 내부 전압과 접지 간을 용량 결합시켜, 상기 용량 결합에 의해 제2 분압 전압을 출력하고, 상기 전원 전압을 승압 또는 강압한 내부 전압이 생성되어 있지 않은 동안은 상기 제1 분압 전압을 대략 접지 레벨로 하고, 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성을 개시한다.
본 발명에서도, 내부 전압 생성이 행해지고 있지 않은 동안은 제1 분압 전압을 출력시키지 않고, 제2 분압 출력에 의해 내부 전압을 제어하기 때문에, 소비 전력을 저감할 수 있다.
도 1은 제1 실시 형태의 승압 회로의 회로도.
도 2는 제2 실시 형태의 승압 회로의 회로도.
도 3은 연산 증폭기(61)의 내부 구성을 나타내는 회로도.
도 4는 도 2의 승압 회로의 승압 전압 Vpp와, 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압과, 전원 제어 회로(6)의 출력 전압 SOSCE와, 인버터의 출력 전압 OSCE와의 전압 파형도.
도 5는 제3 실시 형태의 승압 회로의 회로도.
도 6은 승압 회로 내의 용량 분압 회로 주변의 회로도.
도 7은 캐패시터 C1'의 단면 구조를 나타내는 도면.
도 8은 도 6의 트랜지스터 스위치 SW1, SW2를 CMOS 구조로 한 예를 나타내는 도면.
도 9는 도 1과 마찬가지로 제1 저항 분압 회로에 병렬로 용량 분압 회로를 접속한 강압 회로의 회로도.
도 10은 도 2와 마찬가지로 연산 증폭기의 전원 단자에 전압을 공급하는지의 여부를 제어하는 전원 제어 회로(6)를 포함하는 강압 회로의 회로도.
도 11은 도 5와 마찬가지로 제2 저항 분압 회로를 추가한 강압 회로의 회로도.
도 12는 종래의 승압 회로의 개략 구성도.
도 13은 도 12의 승압 회로에서 승압된 승압 전압 Vpp, 분압 전압 TAP 및 인버터 IV1의 출력 OSCE의 각 전압 파형도.
도 14는 도 12의 연산 증폭기의 등가 회로도.
도 15는 동작 상태 시의 전압 제어 회로와, 대기 시의 전압 제어 회로를 포함하는 승압 회로의 회로도.
도 16은 종래의 강압 회로의 개략 구성도.
도 17은 동작 상태 시의 전압 제어 회로와 대기 시의 전압 제어 회로를 포함하는 강압 회로의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 61 : 연산 증폭기
2 : 링오실레이터
3 : 차지 펌프
4 : 용량 분압 회로
5 : 제1 저항 분압 회로
6 : 전원 제어 회로
7 : 제2 저항 분압 회로
이하, 본 발명에 따른 반도체 집적 회로에 대하여 도면을 참조하면서 구체적으로 설명한다. 이하에서는, 반도체 집적 회로의 일례로서 외부로부터 공급된 전원 전압을 승압하는 승압 회로 혹은 전원 전압을 강압하는 강압 회로에 대하여 설명한다. 또, 이하에서는 승압 전압이란 외부로부터 공급된 전원 전압을 승압하여 얻어진 내부 전압, 그리고 강압 전압이란 외부로부터 공급된 전원 전압을 강압하여 얻어진 내부 전압을 의미한다.
〈제1 실시 형태〉
제1 실시 형태는 승압 회로의 대기 상태 시에서의 소비 전력을 적게 한 것을 특징으로 한다.
도 1은 제1 실시 형태의 승압 회로의 회로도이다. 도 1에서는, 도 12와 공통된 구성 부분에는 동일 부호를 붙이고 있으며 이하에서는 상위점을 중심으로 설명한다.
도 1의 승압 회로는 도 12와 마찬가지로, 연산 증폭기(제1 차동 증폭기 ; 1), 인버터 IV1, 링오실레이터(2), 및 차지 펌프(3)를 포함한다. 이 외, 도 1의 승압 회로는 승압 전압 Vpp와 접지 전압 간에 직렬 접속된 캐패시터 C1, C2로 이루어지는 용량 분압 회로(4), 승압 전압 Vpp와 접지 전압 간에 직렬 접속된 저항 R1, R2로 이루어지는 제1 저항 분압 회로(5), 저항 R1, R2 간에 접속된 트랜지스터 스위치(제1 스위치 수단) SW1, 및 용량 분압 회로(4) 및 제1 저항 분압 회로(5)의 각 분압 출력 단자 간에 접속된 트랜지스터 스위치(제2 스위치 수단) SW2를 갖는다. 트랜지스터 스위치 SW1, SW2의 게이트 단자에는 모두 인버터 IV1의 출력 OSCE가 입력된다. 연산 증폭기(1)는 도 14와 마찬가지로 구성되어 있다. 도 1의 링오실레이터(2)와 차지 펌프(3)는 내부 전압 생성 수단에 대응한다.
다음에, 도 1의 승압 회로의 동작을 설명한다. 정상 상태에서는 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압과 마이너스측 입력 단자의 전압 VBGR은 동일 전압이 된다. 승압 전압 Vpp가 원하는 전압을 넘으면, 연산 증폭기(1)의 출력 전압은 플러스 전압이 되며, 인버터 IV1의 출력 OSCE는 로우 레벨이 된다. 따라서, 링오실레이터(2)는 발진 동작을 정지하고, 그에 따라서 차지 펌프(3)는 승압 동작을 정지한다.
이 상태에서 시간이 경과하면, 승압 전압 Vpp의 공급을 받는 도시되지 않는 부하 회로 내의 트랜지스터의 PN 접합 용량으로부터의 누설에 의해 승압 전압 Vpp는 서서히 저하한다.
곧, 승압 전압 Vpp가 원하는 전압보다도 낮아지면, 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압은 기준 전압 VBGR보다도 낮아져서, 연산 증폭기(1)의 출력 전압이 낮아져서 인버터 IV1의 출력은 하이 레벨이 된다. 이에 따라, 링오실레이터(2)는 발진 동작을 개시하고, 그에 따라 차지 펌프(3)도 승압 동작을 개시한다.
또한, 인버터 IV1의 출력이 하이 레벨이 되면 트랜지스터 스위치 SW1, SW2가 모두 온하고, 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압은 저항 R1, R2의 접속점 TAPR과 동일 전위가 된다. 이와 같이, 차지 펌프(3)가 승압 동작을 행하고 있는 동안은 저항 R1, R2에 의해 승압 전압 Vpp의 제어가 행해진다.
한편, 승압 전압 Vpp가 원하는 전압을 넘으면, 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압은 기준 전압 VBGR보다도 커지며 인버터 IV1의 출력 OSCE는 로우 레벨로 변화한다. 이에 따라, 링오실레이터(2)는 발진 동작을 정지하고, 차지 펌프(3)도 승압 동작을 정지한다.
이 상태에서는 트랜지스터 스위치 SW1, SW2가 모두 오프하고, 저항 R1, R 2에 전류가 흐르지 않게 되기 때문에, 승압 전압 Vpp의 전압 검지는 캐패시터 C1, C2에만 의해 행해진다. 이와 같이, 차지 펌프(3)가 승압 동작을 행하고 있지 않은 동안 즉 승압 전압 Vpp의 하강 시에는 캐패시터 C1, C2에 의해 승압 전압 Vpp의 전압 검지가 행해진다. 그리고, 승압 전압 Vpp가 원하는 전압을 하회하면, 인버터 IV1의 출력이 다시 하이 레벨이 되며 차지 펌프(3)는 승압 동작을 재개한다.
이상으로 설명한 바와 같이, 제1 실시 형태에서는 제1 저항 분압 회로(5)를 구성하는 저항 R1, R2 간에 트랜지스터 스위치 SW1을 설치함과 함께, 연산 증폭기(1)의 플러스측 입력 단자에 용량 분압 회로(4)를 접속하고, 차지 펌프(3)가 승압 동작을 행하고 있지 않은 대기 상태 시에는 제1 저항 분압 회로(5)에 전류가 흐르지 않도록 하여 용량 분압 회로(4)만으로 승압 전압 Vpp의 전압 검지를 행하기 때문에, 대기 상태 시의 소비 전력을 저감할 수 있다.
〈제2 실시 형태〉
제2 실시 형태는 제1 실시 형태보다도 더 소비 전력의 저감을 도모한 것이다.
도 2는 제2 실시 형태의 승압 회로의 회로도이다. 도 2에서는 도 1과 공통되는 구성 부분에는 동일 부호를 붙이고 있으며, 이하에서는 상위점을 중심으로 설명한다. 도 2의 승압 회로는, 연산 증폭기(1)의 전원 단자에 전압을 공급하는지의 여부를 제어하는 전원 제어 회로(6)를 갖는 점에 특징이 있다.
전원 제어 회로(6)는 연산 증폭기(제2 차동 증폭기 ; 61)와, 연산 증폭기(61)의 출력 단자에 접속된 인버터 IV2를 갖는다. 연산 증폭기(61)는 연산 증폭기(1)에 비하여 동작 속도는 느리지만, 동작 전류가 작아 저소비 전력형의 회로에서 구성되고 있다. 또한, 연산 증폭기(61)는 연산 증폭기(1)와 마찬가지로 용량 분압 회로(4)의 분압 전압 TAPC와 기준 전압 VBGR을 비교한다. 다만, 연산 증폭기(1)와 달리 연산 증폭기(61)의 전원 단자에는 항상 전원 전압 Vcc가 공급된다.
도 3은 연산 증폭기(61)의 내부 구성을 나타내는 회로도이다. 도 3에서는 도 14의 연산 증폭기(1)와 공통되는 구성 부분에는 동일 부호를 붙이고 있다. 도 2의 연산 증폭기(61)는 도 3에 도시한 바와 같이, 트랜지스터 Q3, Q4와 트랜지스터 Q5 간에 접속된 트랜지스터 Q7을 갖는다. 이 트랜지스터 Q7의 게이트 전압 BIAS를 제어함으로써, 트랜지스터 Q1 ∼ Q4에 흐르는 전류를 제한할 수 있어 소비 전류의 저감을 도모할 수 있다.
도 4는 도 2의 승압 회로의 승압 전압 Vpp, 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압, 전원 제어 회로(6)의 출력 전압 SOSCE, 인버터 IV1의 출력 전압 OSCE의 전압 파형도이다.
이하, 도 4의 전압 파형도에 기초하여 도 2의 승압 회로의 동작을 설명한다. 정상 상태에서는 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압과 기준 전압 VBGR은 동 전위가 된다. 승압 전압 Vpp가 원하는 전압을 넘으면, 연산 증폭기(1)의 출력 전압은 높아지며 인버터 IV1의 출력 전압 OSCE는 로우 레벨이 된다. 이에 따라, 링오실레이터(2)는 발진 동작을 정지하고, 차지 펌프(3)도 승압 동작을 정지한다. 이 상태에서는 트랜지스터 스위치 SW1, SW2는 모두 오프하고, 승압 전압 Vpp의 전압 검지는 용량 분압 회로(4)에 의해 행해진다.
또한, 연산 증폭기(61)의 출력 전압도 하이 레벨이 되며, 인버터 IV2의 출력 전압은 로우 레벨이 되기 때문에, 연산 증폭기(1)의 전원 단자에는 전압은 공급되지 않게 되며, 연산 증폭기(1)는 중지 상태가 된다. 이와 같이, 차지 펌프(3)가 승압 동작을 행하고 있지 않은 동안은 제1 저항 분압 회로(5)에 전류가 흐르지 않을 뿐만아니라 연산 증폭기(1) 내부에도 전류가 흐르지 않게 되며 소비 전력을 보다 한층 더 저감할 수 있다.
한편, 승압 전압 Vpp가 원하는 전압보다 낮아지면, 전원 제어 회로(6) 내의 연산 증폭기(61)의 출력 전압이 낮아져서, 인버터 IV2의 출력이 하이 레벨이 되기 때문에, 연산 증폭기(1)의 전원 단자에 전압이 공급되어, 연산 증폭기(1)는 동작을 재개한다. 이 상태에서는 연산 증폭기(1)의 출력은 로우 레벨이 되기 때문에, 링오실레이터(2)는 발진 동작을 개시하고, 그에 따라 차지 펌프(3)는 승압 동작을 개시한다.
또한, 동시에 트랜지스터 스위치 SW1, SW2가 모두 온하고, 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압은 제1 저항 분압 회로(5)의 분압 전압 TAPR와 대략 같은 전압이 된다. 이와 같이, 차지 펌프(3)가 승압 동작을 행하고 있는 동안은 제1 저항 분압 회로(5)에 전류가 흐름과 함께, 연산 증폭기(1)에 전원 전압이 공급되어, 연산 증폭기(1)는 제1 저항 분압 회로(5)에 의해 승압 전압 Vpp의 전압 제어를 행한다.
이상으로 설명한 바와 같이, 제2 실시 형태에서는 차지 펌프(3)가 승압 동작을 행하지 않은 동안은 승압 전압 Vpp의 전압 제어를 행하는 연산 증폭기(1)에 전원 전압을 공급하지 않도록 하였기 때문에, 제1 실시 형태 보다도 더 소비 전력을 저감할 수 있다.
〈제3 실시 형태〉
제3 실시 형태는 제1 및 제2 실시 형태의 변형예이며, 차지 펌프(3)가 승압 동작을 행하고 있지 않을 때, 연산 증폭기(1)의 플러스측 입력 전압이 부정이 되지 않도록 한 것이다.
도 5는 제3 실시 형태의 승압 회로의 회로도이다. 도 5에서는 도 2와 공통되는 구성 부분에는 동일 부호를 붙이고 있으며 이하에서는 상위점을 중심으로 설명한다.
도 5의 승압 회로는 도 2의 회로에 제2 저항 분압 회로(7)를 새롭게 추가한 것이다. 제2 저항 분압 회로(7)는 승압 전압 Vpp와 접지 전압 간에 직렬 접속된 저항 R1', R2'를 갖는다.
도 2에 도시하는 제2 실시 형태의 경우, 차지 펌프(3)가 승압 동작을 행하지 않은 경우는 트랜지스터 스위치 SW1, SW2가 모두 오프되고, 연산 증폭기(1)의 플러스측 입력 단자는 캐패시터 C1, C2의 접속점에만 접속된다. 이 때문에, 연산 증폭기(1)의 플러스측 입력 단자는 완전히 부유 상태가 된다. 이상적인 상태에서는 캐패시터 C1, C2의 용량비에 따른 전압이 연산 증폭기(1)의 플러스측 입력 단자에 입력되지만, 실제에서는 노드 TAPC에 접속되는 트랜지스터 스위치 SW2의 드레인단의 PN 접합으로부터의 누설에 의해 서서히 전압이 저하하고, 차지 펌프(3)의 동작 횟수가 증가하게 되며 결과로서 대기 상태에서의 소비 전력이 증가하게 된다.
한편, 도 5와 같이 캐패시터 C1, C2에 병렬로 저항 R1', R2'를 추가하면, 대기 상태일 때, 연산 증폭기(1)의 플러스측 입력 전압은 부유 상태가 되지 않게 된다.
저항 R1', R2'의 저항비는 저항 R1, R2의 저항비와 동일하게 하는 것이 바람직하지만, 반드시 같지 않아도 된다. 다만, 저항 R1', R2'의 저항치를 저항 R1, R2의 저항치보다도 크게 하는 것이 바람직하다. 예를 들면, 전자의 저항치가 후자의 100배이면, 대기 상태 시에 저항 R1', R2'에 흐르는 전류를, 동작 상태 시에 저항 R1, R2에 흐르는 전류의 100분의 1로 할 수 있다.
이와 같이, 제3 실시 형태에서는 용량 분압 회로(4)에 병렬로 제2 저항 분압 회로(7)를 새롭게 설치하기 위해서, 차지 펌프(3)의 비동작 시에 연산 증폭기(1)의 플러스측 입력 단자가 부유 상태가 되지 않게 된다. 따라서, 플러스측 입력 단자의 레벨이 변동하지 않게 되며 소비 전력을 저감할 수 있다. 또한, 제3 실시 형태는 도 2와 마찬가지로 용량 분압 회로(4)를 갖기 때문에, 승압 전압 Vpp가 어떠한 원인으로 급변해도 추종성 좋게 전압 변동을 억제하는 것과 같은 제어가 가능해지며 승압 전압 Vpp의 변동을 억제할 수 있다.
또, 도 5의 제2 저항 분압 회로(7)를 도 1의 회로에 설치해도 된다. 이에 따라, 도 1의 회로에서도 차지 펌프(3)의 비동작 시에 연산 증폭기(1)의 플러스측 입력 단자가 부유 상태가 되지 않게 되며 소비 전력을 보다 저감할 수 있게 된다.
〈제4 실시 형태〉
제4 실시 형태는, 공핍형의 캐패시터를 설치함으로써 캐패시터의 접속점이 부유 상태가 되어도, 트랜지스터의 PN 접합에 의한 누설이 일어나지 않도록 한 것이다.
도 6은 승압 회로 내의 용량 분압 회로(4) 주변의 회로도이다. 도 6에 도시한 바와 같이, 용량 분압 회로(4)는 승압 전압 Vpp와 접지 전압 간에 직렬 접속된 2개의 공핍형의 캐패시터 C1', C2'를 갖는다.
도 7은 캐패시터 C1'의 단면 구조를 나타내는 도면이다. 도시한 바와 같이, MOS 트랜지스터의 드레인 단자 D와 소스 단자 S를 접지 전압으로 함으로써, 드레인 단자와 기판 간의 PN 접합에 의한 누설이 일어나지 않도록 하고 있다. 한편, 도 7의 캐패시터 C2'는 MOS 트랜지스터의 드레인 단자와 소스 단자를 전원 전압으로 함으로써, PN 접합에 의한 누설이 일어나지 않도록 하고 있다.
또한, 도 8은 도 6의 트랜지스터 스위치 SW1, SW2를 CMOS 구조로 한 것이다. CMOS 구조로 함으로써, MOS 트랜지스터의 임계치의 영향을 받지 않게 되며, 제1 저항 분압 회로(5)의 저항비에 따른 전압이나 용량 분압 회로(4)의 용량비에 따른 전압을 정확하게 연산 증폭기(1)에 전달할 수 있다.
〈그 밖의 실시 형태〉
상술한 각 실시 형태에서는 승압 회로의 소비 전력을 저감하는 예에 대하여 설명하였지만, 본 발명은 강압 회로에 대해서도 마찬가지로 적용 가능하다.
예를 들면, 도 9는 도 1과 마찬가지로 제1 저항 분압 회로(5)에 병렬로 용량 분압 회로(4)를 접속한 강압 회로의 회로도이다.
구체적으로 도 9의 강압 회로는 연산 증폭기(1), PMOS 트랜지스터 Q8, 강압 전압 Vout과 접지 전압 간에 직렬 접속된 캐패시터 C1, C2로 이루어지는 용량 분압 회로(4), 강압 전압 Vout과 접지 전압 간에 직렬 접속된 저항 R1, R2로 이루어지는 제1 저항 분압 회로(5), 저항 R1, R2 간에 접속된 트랜지스터 스위치(제1 스위치 수단) SW1, 및 용량 분압 회로(4) 및 제1 저항 분압 회로(5)의 각 분압 출력 단자 간에 접속된 트랜지스터 스위치(제2 스위치 수단) SW2를 갖는다. 트랜지스터 스위치 SW1, SW2의 게이트 단자에는 모두 연산 증폭기(1)의 출력 OSCE가 입력된다.
강압 전압 Vout이 원하는 전압보다도 낮아지면 저항 분압 회로(5)의 분압 전압 TAPR이 기준 전압 VBGR보다도 낮아진다. 그에 따라서, 연산 증폭기(1)의 출력 전압은 낮아지며 트랜지스터 Q8은 온한다. 이에 따라, 강압 전압 Vout을 높게 하는 것과 같은 제어가 행해진다. 이 상태에서는 트랜지스터 스위치 SW1, SW2가 모두 오프되고, 저항 R1, R2에 전류가 흐르지 않게 되기 때문에, 강압 전압 Vout의 전압 검지는 캐패시터 C1, C2에만 의해 행해지며 소비 전력을 저감할 수 있다. 또한 용량 분압 회로(4)를 갖기 때문에, 강압 전압 Vout이 어떠한 원인으로 급변해도 추종성이 우수하도록 전압 변동을 억제할 수 있다.
또, 강압 전압 Vout이 원하는 전압보다도 높아지면 저항 분압 회로(5)의 분압 전압 TAPR이 기준 전압 VBGR보다도 높아진다. 그에 따라, 연산 증폭기(1)의 출력 전압은 높아지며, 트랜지스터 Q8은 오프된다. 이에 따라, 강압 전압 Vout을 낮게 하는 것과 같은 제어가 행해진다.
또한, 도 10의 강압 회로는 연산 증폭기(1)의 전원 단자에 전압을 공급하는지의 여부를 제어하는 전원 제어 회로(6)를 갖는 점에 특징이 있다. 도 10에서는 도 9과 공통되는 구성 부분에는 동일 부호를 붙이고 있으며, 이하에서는 상위점을 중심으로 설명한다.
전원 제어 회로(6)는 연산 증폭기(제2 차동 증폭기 ; 61)와, 연산 증폭기(61)의 출력 단자에 접속된 인버터 IV2를 갖는다. 연산 증폭기(61)는 연산 증폭기(1)에 비하여 동작 속도는 느리지만, 도 3에 도시한 바와 같이 동작 전류가 적어서 저소비 전력형의 회로로 구성되고 있다. 또한, 연산 증폭기(61)는 연산 증폭기(1)와 마찬가지로, 용량 분압 회로(4)의 분압 전압 TAPC와 기준 전압 VBCR을 비교한다. 다만, 연산 증폭기(1)와 달리 연산 증폭기(61)의 전원 단자에는 항상 전원 전압 Vcc가 공급된다.
도 10에서 정상 상태에서는 연산 증폭기(1)의 플러스측 입력 단자 TAPC의 전압과 기준 전압 VBGR은 동일 전위가 된다. 강압 전압 Vout이 원하는 전압을 넘으면, 연산 증폭기(1)의 출력 전압은 높아지며 트랜지스터 Q8이 오프되고 강압 동작이 행해진다. 이 상태에서는 트랜지스터 스위치 SW1, SW2는 모두 온되고 강압 전압 Vout의 전압 검지는 저항 분압 회로(5)와 용량 분압 회로(4)에 의해 행해진다.
또한, 연산 증폭기(61)의 출력 전압도 하이 레벨이 되며 인버터 IV2의 출력 전압은 로우 레벨이 되기 때문에, 연산 증폭기(1)의 전원 단자에는 전압은 공급되지 않게 되며, 연산 증폭기(1)는 중지 상태가 된다. 이와 같이, 강압 동작을 행하는 경우에는 연산 증폭기(1) 내부에 전류가 흐르지 않게 되며 소비 전력을 저감할 수 있다.
한편, 강압 전압 Vout이 원하는 전압보다 낮아지면 전원 제어 회로(6) 내의 연산 증폭기(61)의 출력 전압이 낮아지며, 인버터 IV2의 출력이 하이 레벨이 되기 때문에, 연산 증폭기(1)의 전원 단자에 전압이 공급되어 연산 증폭기(1)는 동작을 재개한다. 이 상태에서는 연산 증폭기(1)의 출력은 로우 레벨이 되기 때문에, 트랜지스터 Q8이 온되고 강압 전압 Vout을 높게 하는 동작이 행해진다.
또한, 동시에 트랜지스터 스위치 SW1, SW2가 모두 오프되고 강압 전압 Vout의 전압 검지는 용량 분압 회로(4)에 의해 행해진다.
이상으로 설명한 바와 같이, 본 실시 형태에서는 강압 동작을 행하는 경우는 연산 증폭기(1)에 전원 전압을 공급하지 않도록 하였기 때문에, 도 9의 실시 형태보다도 더 소비 전력을 저감할 수 있다.
또한, 도 11의 강압 회로는 도 10의 회로에 제2 저항 분압 회로(7)를 새롭게 추가한 것이다. 제2 저항 분압 회로(7)는 강압 전압 Vout과 접지 전압 간에 직렬 접속된 저항 R1', R2'를 갖는다.
도 10에 도시하는 실시 형태의 경우, 강압 전압 Vout이 원하는 전압보다도 낮아지면, 트랜지스터 스위치 SW1, SW2가 모두 오프되고, 연산 증폭기(1)의 플러스측 입력 단자는 캐패시터 C1, C2의 접속점에만 접속된다. 이 때문에, 연산 증폭기(1)의 플러스측 입력 단자는 완전히 부유 상태가 된다, 이상적인 상태에서는 캐패시터 C1, C2의 용량비에 따른 전압이 연산 증폭기(1)의 플러스측 입력 단자에 입력되지만, 실제로는 노드 TAPC에 접속되는 트랜지스터 스위치 SW2의 드레인단의 PN 접합으로부터의 누설에 의해, 서서히 전압이 저하하고, 트랜지스터 Q8은 온한다. 이에 따라, 강압 전압 Vout을 높게 하는 것과 같은 제어를 행하는 횟수가 증가하게 되며 결과로서 소비 전력이 증가하여 버린다.
한편, 도 11과 같이, 캐패시터 C1, C2에 병렬로 저항 R1', R2'를 추가하면, 연산 증폭기(1)의 플러스측 입력 전압은 부유 상태가 되지 않게 된다.
저항 R1', R2'의 저항비는 저항 R1, R2의 저항비와 동일하게 하는 것이 바람직하지면, 반드시 동일하지 않아도 된다. 다만, 저항 R1', R2'의 저항치를 저항 R1, R2의 저항치보다도 크게 하는 것이 바람직하다, 예를 들면, 전자의 저항치가 후자의 100배이면, 대기 상태 시에 저항 R1', R2'에 흐르는 전류를 동작 상태 특히 저항 R1, R2에 흐르는 전류의 100분의 1로 할 수 있다.
이와 같이 도 11에 도시하는 실시예에서는 용량 분압 회로(4)에 병렬로 제2 저항 분압 회로(7)를 새롭게 설치하기 때문에, 강압 전압을 높게 하는 동작 시에 연산 증폭기(1)의 플러스측 입력 단자가 부유 상태가 되지 않게 된다. 따라서, 플러스측 입력 단자의 레벨이 변동하지 않게 되며 소비 전력을 저감할 수 있다. 또한, 본 실시 형태는 도 9와 마찬가지로 용량 분압 회로(4)를 갖기 때문에, 강압 전압 Vout이 어떠한 원인으로 급변해도 추종성이 우수하도록 전압 변동을 억제하는 것과 같은 제어가 가능해진다.
도 9 ∼ 도 11의 강압 회로는 링오실레이터(2)와 차지 펌프(3) 대신에 PMOS 트랜지스터 Q8을 갖는 것 외에는, 도 1 등에 도시한 승압 회로와 마찬가지로 구성된다. 따라서, 강압 회로에서도 칩 사이즈를 크게 하지 않고 소비 전력을 저감할 수 있다.
이상 상세하게 설명한 바와 같이, 본 발명에 따르면, 내부 전압 생성 수단이 동작하지 않은 대기 상태 시는 저항 분압 회로에 전류가 흐르지 않도록 하여 용량 분압 회로에 의해 내부 전압의 전압 레벨을 검출하기 때문에, 대기 상태 시의 소비 전력을 저감할 수 있다.
또한, 용량 분압 회로는 전압의 추종성에 있어서 우수하기 때문에, 내부 전압이 급변해도 바로 내부 전압을 원래로 되돌리는 것과 같은 피드백 제어를 행할 수 있다.

Claims (15)

  1. 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하는 내부 전압 생성 수단,
    복수의 저항 소자를 포함하고, 상기 내부 전압을 각 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하는 제1 저항 분압 회로, 및
    기준 전압과 상기 제1 분압 전압과의 비교 결과에 따라서 상기 내부 전압 생성 수단을 제어하는 비교 수단
    을 포함한 반도체 집적 회로에 있어서,
    상기 내부 전압 생성 수단의 출력 단자와 접지 단자 간에 직렬 접속된 복수의 캐패시터 소자를 포함하고, 상기 복수의 캐패시터 소자 사이로부터 제2 분압 전압을 출력하는 용량 분압 회로를 포함하고,
    상기 비교 수단은, 상기 내부 전압 생성 수단의 동작 기간 중에는 상기 기준 전압과 상기 제1 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 수단의 동작을 계속하는지의 여부를 판단하고, 상기 내부 전압 생성 수단의 비동작 기간 중에는 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 수단을 동작시키고,
    상기 제1 저항 분압 회로는, 상기 내부 전압 생성 수단이 동작하고 있는 동안에만 전류가 흐르도록 상기 비교 수단에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제1 저항 분압 회로 내의 각 저항 소자에 전류를 흘리는지의 여부를 전환하는 제1 스위치 수단, 및 상기 제1 저항 분압 회로의 분압 출력 단자와 상기 용량 분압 회로의 분압 출력 단자 간에 접속된 제2 스위치 수단을 포함하고,
    상기 비교 수단은,
    상기 전원 전압을 승압한 내부 전압이 소정의 제1 전압을 넘은 경우 또는 상기 전원 전압을 강압한 내부 전압이 상기 소정의 제1 전압과는 다른 소정의 제2 전압 이하인 경우에는, 상기 제1 저항 분압 회로 내의 각 저항 소자에 전류가 흐르지 않도록 상기 제1 스위치 수단을 전환 제어하고 또한 상기 제1 저항 분압 회로의 분압 출력 단자와 상기 용량 분압 회로의 분압 출력 단자가 차단되도록 상기 제2 스위치 수단을 전환 제어하고 또한 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 따라서 상기 내부 전압 생성 수단을 동작시키는지의 여부를 판단하고,
    상기 전원 전압을 승압한 내부 전압이 상기 소정의 제1 전압 이하인 경우 또는 상기 전원 전압을 강압한 내부 전압이 상기 소정의 제2 전압을 넘은 경우에는, 상기 제1 저항 분압 회로 내의 각 저항 소자에 전류가 흐르도록 상기 제1 스위치 수단을 전환 제어하고 또한 상기 제1 저항 분압 회로의 분압 출력 단자와 상기 용량 분압 회로의 분압 출력 단자가 접속되도록 상기 제2 스위치 수단을 전환 제어하고 또한 상기 기준 전압과 상기 제1 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 수단의 동작을 계속하는지의 여부를 판단하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 비교 수단은, 상기 내부 전압 생성 수단을 동작시키는지의 여부를 나타내는 신호를 출력하는 제1 차동 증폭기를 포함하고,
    상기 제1 차동 증폭기는, 상기 내부 전압 생성 수단의 동작 기간 중은 상기 제1 분압 전압과 상기 기준 전압과의 비교 결과에 따른 전압을 출력하고, 상기 내부 전압 생성 수단의 비동작 기간 중에는 상기 제2 분압 전압과 상기 기준 전압과의 비교 결과에 따른 전압을 출력하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 비교 수단은, 상기 제1 차동 증폭기의 전원 단자에 전원 전압을 공급하는지의 여부를 전환하는 제2 차동 증폭기를 포함하고,
    상기 제2 차동 증폭기는, 상기 내부 전압 생성 수단의 동작 기간 중에는 상기 제1 분압 전압과 상기 기준 전압과의 비교 결과에 기초하여 상기 제1 차동 증폭기의 전원 단자에 전원 전압을 공급하는지의 여부를 판단하고, 상기 내부 전압 생성 수단의 비동작 기간 중에는 상기 제2 전압과 상기 기준 전압과의 비교 결과에 기초하여 상기 제1 차동 증폭기의 전원 단자에 전원 전압을 공급하는지의 여부를 판단하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 제2 차동 증폭기는, 상기 제1 차동 증폭기보다도 저소비 전력형의 회로에서 구성되는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    복수의 저항 소자를 포함하고, 상기 내부 전압을 각 저항 소자의 저항비로 분압한 제3 분압 전압을 출력하는 제2 저항 분압 회로를 포함하고,
    상기 제2 저항 분압 회로의 분압 출력 단자와 상기 용량 분압 회로의 분압 출력 단자를 접속한 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 제1 저항 분압 회로 내의 각 저항 소자의 저항비와, 상기 제2 저항 분압 회로 내의 각 저항 소자의 저항비를 대략 같게 하고, 또한 상기 제1 저항 분압 회로 내의 저항 소자 각각의 임피던스를 상기 제2 저항 분압 회로 내의 저항 소자 각각의 임피던스보다도 작게 하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 용량 승압 회로 내의 각 캐패시터 소자는 공핍형 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적 회로.
  9. 제2항에 있어서, 상기 제1 및 제2 스위치 수단은 CMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적 회로.
  10. 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하는 내부 전압 생성 수단,
    복수의 저항 소자를 포함하고, 상기 내부 전압을 각 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하는 제1 저항 분압 회로, 및
    기준 전압과 상기 제1 분압 전압과의 비교 결과에 따라서 상기 내부 전압 생성 수단을 제어하는 비교 수단
    을 포함한 반도체 집적 회로에 있어서,
    상기 내부 전압 생성 수단의 출력 단자와 접지 단자 간에 직렬 접속된 복수의 캐패시터 소자를 포함하고, 상기 복수의 캐패시터 소자 사이로부터 제2 분압 전압을 출력하는 용량 분압 회로를 포함하고,
    상기 비교 수단은, 상기 내부 전압 생성 수단의 비동작 기간 중에는 상기 제1 저항 분압 회로에는 전류가 흐르지 않도록 제어하고 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 수단을 동작시키는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서,
    상기 제1 저항 분압 회로 내의 각 저항 소자에 전류를 흘리는지의 여부를 전환하는 제1 스위치 수단, 및 상기 제1 저항 분압 회로의 분압 출력 단자와 상기 용량 분압 회로의 분압 출력 단자 간에 접속된 제2 스위치 수단을 포함하고,
    상기 비교 수단은, 상기 전원 전압을 승압한 내부 전압이 제1 소정의 전압을 넘은 경우 또는 상기 전원 전압을 강압한 내부 전압이 상기 제1 소정 전압과는 다른 제2 소정의 전압 이하인 경우에는, 상기 제1 저항 분압 회로 내의 각 저항 소자에 전류가 흐르지 않도록 상기 제1 스위치 수단을 전환 제어하고 또한 상기 제1 저항 분압 회로의 분압 출력 단자와 상기 용량 분압 회로의 분압 출력 단자가 차단되도록 상기 제2 스위치 수단을 전환 제어하는 것을 특징으로 하는 반도체 집적 회로.
  12. 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하고,
    상기 내부 전압을 복수의 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하고,
    상기 내부 전압과 접지 간을 용량 결합시켜, 상기 용량 결합에 의해 제2 분압 전압을 출력하고,
    상기 내부 전압 생성이 행해지고 있는 동안은 기준 전압과 상기 제1 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성을 계속하는지의 여부를 판단하고, 상기 내부 전압 생성이 행하고 있지 않은 동안은 상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성을 개시하고,
    상기 전원 전압을 승압 또는 강압한 전압이 생성되어 있는 동안만 상기 제1 분압 전압을 출력하는 것을 특징으로 하는 반도체 집적 회로의 내부 전압 제어 방법.
  13. 제12항에 있어서, 상기 전원 전압을 승압한 내부 전압이 제1 소정의 전압을 넘은 경우 또는 상기 전원 전압을 강압한 내부 전압이 상기 제1 소정 전압과는 다른 제2 소정의 전압 이하인 경우에는 상기 제1 분압 전압의 출력을 대략 접지 레벨로 하고,
    상기 대략 접지 레벨이 된 제1 분압 전압과 상기 용량 결합을 전기적으로 분리시키고,
    상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 따라서 상기 내부 전압 생성을 행하는지의 여부를 판단하고,
    상기 전원 전압을 승압한 내부 전압이 상기 제1 소정 전압 이하인 경우 또는 상기 전원 전압을 강압한 내부 전압이 상기 제2 소정 전압을 넘은 경우에는 상기 제1 분압 전압을 상기 저항비로 분압한 전압으로 하고,
    상기 저항비로 분압한 전압이 된 제1 분압 전압과 상기 용량 결합을 전기적으로 결합시키고,
    상기 기준 전압과 상기 저항비로 분압한 전압이 된 제1 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성 동작을 계속하는지의 여부를 판단하는 것을 특징으로 하는 반도체 집적 회로의 내부 전압 제어 방법.
  14. 외부로부터 공급된 전원 전압을 승압 또는 강압한 내부 전압을 생성하고,
    상기 내부 전압을 복수의 저항 소자의 저항비로 분압한 제1 분압 전압을 출력하고,
    상기 내부 전압과 접지 간을 용량 결합시켜서, 상기 용량 결합에 의해 제2 분압 전압을 출력하고,
    상기 전원 전압을 승압 또는 강압한 내부 전압이 생성되어 있지 않은 동안은 상기 제1 분압 전압을 대략 접지 레벨로 하고,
    상기 기준 전압과 상기 제2 분압 전압과의 비교 결과에 기초하여 상기 내부 전압 생성을 개시하는 것을 특징으로 하는 반도체 집적 회로의 내부 전압 제어 방법.
  15. 제14항에 있어서, 상기 전원 전압을 승압한 내부 전압이 소정의 제1 전압을 넘은 경우 또는 상기 전원 전압을 강압한 내부 전압이 상기 소정의 제1 전압과는 다른 소정의 제2 전압 이하인 경우에는 상기 제1 분압 전압의 출력을 상기 대략 접지 레벨로 하고,
    상기 대략 접지 레벨이 된 제1 분압 전압과 상기 용량 결합을 전기적으로 분리시키는 것을 특징으로 하는 반도체 집적 회로의 내부 전압 제어 방법.
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