KR19990069223A - 반도체 메모리 장치의 내부 전압 발생 회로 - Google Patents

Abstract

본 발명의 반도체 메모리 장치의 내부 전압 발생 회로는, 전원 전압을 분배하여 제 2 기준 전압을 발생하되, 칩 선택 신호가 하이로 인가되면 칩 선택 신호가 인가되지 않을 때보다 높아진 제 2 기준 전압을 발생하고, 상기 칩 선택 신호가 로우로 인가되면 상기 칩 선택 신호가 하이로 인가될 때보다 낮아진 제 2 기준 전압을 발생하는 제 1 분압 회로와, 제 1 기준 전압과 상기 제 1 분압 회로의 전압을 비교하여 제 1 비교 신호를 발생하되, 상기 제 1 분압 회로에 상기 칩 선택 신호가 하이로 인가되면 로우 레벨의 상기 제 1 비교 신호가 발생되고, 상기 칩 선택 신호가 로우로 인가되면 하이 레벨일 때보다 높은 로우 레벨의 상기 제 1 비교 신호가 발생되는 제 1 비교 회로와, 상기 제 2 기준 전압과 분압을 비교하여 제 2 비교 신호를 발생하되, 상기 칩 선택 신호가 하이로 인가되면 로우 레벨의 상기 제 2 비교 신호를 발생하고, 상기 칩 선택 신호가 로우로 인가되면 하이 레벨의 상기 제 2 비교 신호를 발생하는 제 2 비교 회로와, 상기 칩 선택 신호를 반전시키기 위한 반전 회로와, 상기 칩 선택 신호가 하이에서 로우로 천이되면, 하이 레벨의 반전된 칩 선택 신호가 인가되어 상기 제 2 비교 신호의 레벨을 빨리 높여주기 위한 제 1 구동 회로와, 상기 제 2 비교 신호에 응답하여 전원 전압 레벨에 상응하는 전류를 칩 내부에 공급 하기 위한 제 2 구동 회로와, 상기 제 2 기준 전압과 비교하기 위한 전압을 상기 전원 전압을 분배하여 상기 제 2 비교 회로에 인가하기 위한 전압을 발생하는 제 2 분압 회로를 포함한다.

Description

반도체 메모리 장치의 내부 전압 발생 회로(INTERNAL VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 내부 전압 발생 회로에 관한 것이다.

반도체 집적 회로는 외부 전원 전압의 변화에 대한 의존도를 줄이거나 반도체 공정에서 게이트 산화막의 두께를 줄여 트랜지스터의 전류 특성을 높여 AC 특성을 향상시키거나 전력 소모를 줄이는데에 내부 전압 발생(Internal Voltage Generating) 회로를 사용한다.

집적도의 증가로 트랜지스터의 크기가 상대적으로 작아지고 게이트 산화막의 두께가 줄어들었을 때 강한 전계가 트랜지스터에 걸리면 트랜지스터가 파괴되기 때문에 내부 전압 발생 회로를 사용하여 외부 전원 전압을 강하시켜 칩의 내부에 강하된 전압으로 동작한다.

도 1은 종래의 내부 전압 발생 회로에 관한 회로도이다.

상기 내부 전압 발생 회로는 기준 전압 발생기(10), 제 1 비교기(20), 제 1 분압 회로(30), 제 2 비교기(40), 제 2 분압 회로(50), 제 3 비교기(60), 구동 회로(70) 그리고, 제 3 분압 회로(80)로 구성되어 있다.

상기 제 1 분압 회로(30)는 PMOS 트랜지스터(31), 제 1 저항(32), N 개의 PMOS 트랜지스터들로 구성된다. 상기 제 2 분압 회로(50)는 PMOS 트랜지스터(51), 바이폴라 트랜지스터(52), 제 1 저항(53), 제 2 저항(54), 제 3 저항(55)으로 구성된다. 상기 제 3 비교기(60)는 제 1 PMOS 트랜지스터(61), 제 2 PMOS 트랜지스터(62), 바이폴라 트랜지스터(63), 제 1 NMOS 트랜지스터(64), 제 2 NMOS 트랜지스터(65), 제 3 NMOS 트랜지스터(66), 제 4 NMOS 트랜지스터(67), 제 5 NMOS 트랜지스터(68), 제 6 NMOS 트랜지스터(69)로 구성된다.

상기 구동 회로(70)는 하나의 PMOS 트랜지스터(71)로 구성된다. 상기 제 3 분압 회로(80)는 바이폴라 트랜지스터(81), 제 1 NMOS 트랜지스터(82), 제 2 NMOS 트랜지스터(83)로 구성된다. 상기 기준 전압 발생기(10)에서 발생된 기준 전압은 상기 제 1 비교기(20)의 반전 단자에 인가되고, 상기 제 1 비교기(20)에서 상기 제 1 분압 회로(30)의 초기 전압이 상기 제 1 비교기(20)의 비반전 단자에 인가된다. 상기 제 1 비교기(20)는 상기 두 전압을 비교하여 출력된 제 1 비교 신호(com1)는 상기 제 1 분압 회로(30)의 PMOS 트랜지스터(31)에 인가되어 분배된 제 1 기준 전압(REF1)을 출력한다.

상기 제 1 기준 전압(REF1)은 상기 제 2 비교기(40)의 반전 단자에 인가되고 상기 제 2 비교기(40)에서 상기 제 2 분압 회로(50)의 초기 전압이 상기 제 2 비교기(40)의 비반전 단자에 인가된다. 상기 제 2 비교기(40)는 상기 두 전압을 비교하여 출력된 제 2 비교 신호(com2)는 상기 제 2 분압 회로(50)의 PMOS 트랜지스터(51)에 인가되어 분배된 제 2 기준 전압(REF2)을 출력한다.

제 3 비교기(60)는 상기 제 2 기준 전압(REF2)은 분배된 전압을 비교한다. 상기 제 2 기준 전압(REF2)이 분배된 전압보다 높고, 칩 선택 신호(CSI)가 하이일 때 제 1 NMOS 트랜지스터(64)는 온 된다. 제 6 NMOS 트랜지스터(69)도 온 되어 전원으로부터 인가된 전압은 상기 트랜지스터들을 통해 흐르게 되어 제 1 노드(A)의 전위는 낮아진다.

상기 제 3 비교기(60)로부터 출력된 로우 레벨의 비교 신호(com3)는 구동 회로(70)의 PMOS 트랜지스터(71)의 게이트로 인가됨으로써, 상기 PMOS 트랜지스터(71)는 온 되고 상기 전원 전압 레벨에 상응하는 전류가 칩 내부(IVCO)로 흐른다. 상기 칩 선택 신호(CSI)가 로우일 때는 상기 제 6 NMOS 트랜지스터(69)가 오프되고 전류 통로가 차단되어 제 2 노드(B)의 전위가 상승한다. 제 1 NMOS 트랜지스터(64)와 제 6 NMOS 트랜지스터(69)의 게이트(SRA, SRB) 전위도 상승함으로써 제 1 노드(A)의 전위도 상승한다. 하이 레벨의 제 3 비교 신호(com3)가 상기 구동 회로(70)의 PMOS 트랜지스터(71)의 게이트에 인가되어 상기 PMOS 트랜지스터(71)는 오프된다.

그러나, 상기 칩 선택 신호(CSI)가 로우일 때 칩은 스탠 바이 상태로 동작하는데, 상기 제 2 NMOS 트랜지스터(65)의 게이트(SRB)의 상승은 상기 제 3 비교 신호(com3)의 하이로의 천이가 늦어짐으로써 칩이 스탠 바이 상태에서도 상기 구동 회로(70)의 PMOS 트랜지스터(71)가 온 상태로 있는 동안 전류가 계속 흐르게 된다.

따라서, 본 발명의 목적은 칩 선택 신호가 하이에서 로우로 천이할 때 구동 회로가 빠르게 응답하여 스탠 바이시 흐르는 전류를 방지하기 위한 내부 전압 발생 회로를 제공하는 것이다.

도 1은 종래의 내부 전압 발생 회로를 보여주는 회로도;

도 2는 본 발명의 실시예에 따른 내부 전압 발생 회로를 보여주는 회로도; 그리고

도 3은 종래와 본 발명의 실시예에 따른 파형도;

*도면의 주요부분에 대한 부호 설명

100 : 기준 전압 발생기 200 : 제 1 비교기

300 : 제 1 분압 회로 400 : 제 2 비교기

500 : 제 2 분압 회로 600 : 제 3 비교기

700 : 반전기 90 : 제1 구동 회로

800 : 제 2 구동 회로 900 : 제 3 분압 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 전원 전압을 분배하여 제 2 기준 전압을 발생하되, 칩 선택 신호가 하이로 인가되면 칩 선택 신호가 인가되지 않을 때보다 높아진 제 2 기준 전압을 발생하고, 상기 칩 선택 신호가 로우로 인가되면 상기 칩 선택 신호가 하이로 인가될 때보다 낮아진 제 2 기준 전압을 발생하는 제 1 분압 회로와; 제 1 기준 전압과 상기 제 1 분압 회로의 전압을 비교하여 제 1 비교 신호를 발생하되, 상기 제 1 분압 회로에 상기 칩 선택 신호가 하이로 인가되면 로우 레벨의 상기 제 1 비교 신호가 발생되고, 상기 칩 선택 신호가 로우로 인가되면 하이 레벨일 때보다 높은 로우 레벨의 상기 제 1 비교 신호가 발생되는 제 1 비교 회로와; 상기 제 2 기준 전압과 분압을 비교하여 제 2 비교 신호를 발생하되, 상기 칩 선택 신호가 하이로 인가되면 로우 레벨의 상기 제 2 비교 신호를 발생하고, 상기 칩 선택 신호가 로우로 인가되면 하이 레벨의 상기 제 2 비교 신호를 발생하는 제 2 비교 회로과; 상기 칩 선택 신호를 반전시키기 위한 반전 회로과; 상기 칩 선택 신호가 하이에서 로우로 천이되면, 하이 레벨의 반전된 칩 선택 신호가 인가되어 상기 제 2 비교 신호의 레벨을 빨리 높여주기 위한 제 1 구동 회로과; 상기 제 2 비교 신호에 응답하여 전원 전압에 상응하는 전류를 칩 내부에 공급하기 위한 제 2 구동 회로과; 상기 제 2 기준 전압과 비교하기 위한 전압을 상기 전원 전압을 분배하여 상기 제 2 비교 회로에 인가하기 위한 전압을 발생하는 제 2 분압 회로를 포함한다.

(작용)

이와 같은 장치에 의하면, 칩 선택 신호가 하이에서 로우로 천이할 때 스탠 바이시 칩으로의 전류 흐름을 막을 수 있다.

(실시예)

본 발명의 실시예에 따른 참조도면 도 2 및 도 3에 의거하여 설명하면 다음과 같다.

본 발명의 내부 전압 발생 회로는 기준 전압 발생기(100), 제 1 비교기(200), 제 1 분압 회로(300), 제 2 비교기(400), 제 2 분압 회로(500), 제 3 비교기(600), 반전기(700), 제 1 구동 회로(90), 제 2 구동 회로(800), 제 3 분압 회로(900)로 구성되어 있다.

상기 제 1 비교기(200)는 반전 단자와 비반전 단자 그리고 출력 단자로 구성되고, 상기 반전 단자는 상기 기준 전압 발생기(100)에 연결된다. 상기 제 1 분압 회로(300)는 PMOS 트랜지스터(310), 저항(320), N 개의 PMOS 트랜지스터들로 구성된다. 상기 PMOS 트랜지스터(310)는 소스, 게이트, 드레인을 가지며 상기 소스는 전원 단자에 연결되고 상기 게이트는 상기 제 1 비교기(200)의 출력단자에 연결된다.

상기 저항(320)은 두 개의 단자를 가지며 하나의 단자는 상기 PMOS 트랜지스터의 드레인에 연결되고, 다른 하나의 단자는 상기 제 1 비교기(200)의 비반전 단자에 연결된다. 상기 N개의 PMOS 트랜지스터들은 상기 저항(320)의 다른 하나의 단자에 소스가 연결되고, 직렬로 연결되어 있다. 상기 제 2 비교기(400)는 반전 단자와 비반전 단자 그리고 출력 단자로 구성되고, 상기 반전단자는 상기 제 1 분압 회로(300)의 저항(320)의 다른 하나의 단자에 연결된다.

상기 제 2 분압 회로(500)는 PMOS 트랜지스터(510), 바이폴라 트랜지스터(520), 제 1 저항(530), 제 2 저항(540), 제 3 저항(550), NMOS 트랜지스터(560)로 구성된다. 상기 PMOS 트랜지스터(510)는 소스, 게이트, 드레인을 가지며, 상기 소스는 전원 단자에 연결되고, 상기 게이트는 상기 제 2 비교기(400)의 출력 단자에 연결된다.

상기 바이폴라 트랜지스터(520)는 에미터, 베이스, 컬렉터를 가지며 상기 베이스와 컬렉터는 상기 PMOS 트랜지스터(510)의 드레인에 연결된다. 상기 제 1 저항(530)은 두 개의 단자를 가지며 하나의 단자는 상기 바이폴라 트랜지스터(520)의 에이터에 연결된다. 상기 제 2 저항(540)은 두 개의 단자를 가지며 하나의 단자는 상기 제 1 저항(530)의 다른 하나의 단자에 연결된다.

상기 제 3 저항(550)은 두 개의 단자를 가지며 하나의 단자는 상기 제 2 저항(540)의 다른 하나의 단자에 연결되고, 다른 하나의 단자는 접지에 연결된다. 상기 NMOS 트랜지스터는 소스, 게이트, 드레인을 가지며 상기 소스는 접지에 연결되고, 상기 게이트는 칩 선택 신호(CSI)가 인가되고, 상기 드레인은 상기 제 3 저항(550)의 하나의 단자에 연결된다.

상기 제 3 비교기(600)는 바이폴라 트랜지스터(610), 제 1 NMOS 트랜지스터(620), 제 1 PMOS 트랜지스터(630), 제 2 PMOS 트랜지스터(640), 제 2 NMOS 트랜지스터(650), 제 3 NMOS 트랜지스터(660), 제 4 NMOS 트랜지스터(670), 제 5 NMOS 트랜지스터(680), 제 6 NMOS 트랜지스터(690)로 구성된다.

상기 바이폴라 트랜지스터(610)는 에미터, 베이스 컬렉터를 가지며 상기 베이스와 컬렉터는 상기 제 2 분압 회로(500)의 바이폴라 트랜지스터(520)의 컬렉터에 연결된다. 상기 제 1 NMOS 트랜지스터(620)는 소스, 게이트, 드레인을 가지며 상기 게이트는 상기 바이폴라 트랜지스터(610)의 에미터에 연결되어 있다.

상기 제 1 PMOS 트랜지스터(630)는 소스, 게이트, 드레인을 가지며 상기 드레인은 상기 제 1 NMOS 트랜지스터(620)의 드레인에 연결되고, 상기 소스는 전원 단자와 연결된다. 상기 제 2 PMOS 트랜지스터(640)는 소스, 게이트, 드레인은 가지며, 상기 소스는 전원단자에 연결된다.

상기 제 2 NMOS 트랜지스터(650)는 소스, 게이트, 드레인을 가지며, 상기 드레인은 상기 제 2 PMOS 트랜지스터(640)의 드레인에 연결되고, 상기 소스는 상기 제 1 NMOS 트랜지스터(620)의 소스에 연결된다. 상기 제 2 PMOS 트랜지스터(640)의 게이트와 드레인은 상호 접속되어 있다.

상기 제 3 NMOS 트랜지스터(660)는 소스, 게이트, 드레인을 가지며, 상기 드레인은 상기 제 1 NMOS 트랜지스터(620)의 소스에 연결되고, 상기 게이트는 상기 제 2 비교기(400)의 반전 단자에 연결된다. 상기 제 4 NMOS 트랜지스터(670)는 소스, 게이트, 드레인을 가지며 상기 드레인은 상기 제 3 NMOS 트랜지스터(660)의 소스에 연결되고, 상기 게이트는 상기 제 2 비교기(400)의 반전 단자에 연결되고, 상기 소스는 접지에 연결된다.

상기 제 5 NMOS 트랜지스터(680)는 소스, 게이트, 드레인을 가지며, 상기 드레인은 상기 제 1 NMOS 트랜지스터(620)의 소스에 연결되고, 상기 게이트는 상기 제 3 NMOS 트랜지스터(660)의 게이트에 연결된다. 상기 제 6 NMOS 트랜지스터(690)는 소스, 게이트, 드레인을 가지며 상기 드레인은 상기 제 5 NMOS 트랜지스터(680)의 소스에 연결되고, 상기 드레인에는 상기 칩 선택 신호(CSI)가 인가되고, 상기 소스는 접지에 연결된다.

상기 반전기(700)는 하나의 인버터(710)로 구성되고, 상기 인버터(710)의 입력단은 상기 칩 선택 신호(CSI)가 인가된다. 상기 제 1 구동 회로(90)는 하나의 PMOS 트랜지스터(91)로 구성되고, 상기 PMOS 트랜지스터(91)는 소스, 게이트, 드레인을 가진다. 상기 소스는 상기 반전기(710)의 출력단에 연결되고, 상기 게이트는 상기 제 3 비교 회로(600)의 제 1 PMOS 트랜지스터(630)와 제 2 PMOS 트랜지스터(640)의 게이트에 연결되고, 드레인은 상기 제 1 PMOS 트랜지스터(630)의 드레인에 연결된다.

상기 제 2 구동 회로(800)는 하나의 PMOS 트랜지스터(810)로 구성되고, 상기 PMOS 트랜지스터(810)는 소스, 게이트, 드레인을 가진다. 상기 소스는 상기 전원 단자에 연결되고, 상기 게이트는 상기 제 1 PMOS 트랜지스터(630)의 드레인에 연결된다.

상기 제 3 분압 회로(900)는 바이폴라 트랜지스터(910), 제 1 NMOS 트랜지스터(920), 제 2 NMOS 트랜지스터(930)로 구성된다. 상기 바이폴라 트랜지스터(910)는 에미터, 베이스, 컬렉터를 가지며 상기 베이스와 컬렉터는 상기 제 2 구동 회로(800)의 PMOS 트랜지스터(810)의 드레인에 연결되고 상기 에미터는 상기 제 2 NMOS 트랜지스터(650)의 게이트에 연결된다.

상기 제 1 NMOS 트랜지스터(920)는 소스, 게이트, 드레인을 가지며, 상기 드레인은 상기 바이폴라 트랜지스터(910)의 에미터에 연결되고, 상기 게이트는 상기 제 5 NMOS 트랜지스터(680)의 게이트에 연결된다. 상기 제 2 NMOS 트랜지스터(930)는 소스, 게이트, 드레인을 가지며 사이 드레인은 상기 제 1 NMOS 트랜지스터(920)의 소스에 연결되고, 상기 게이트는 상기 제 1 NMOS 트랜지스터(920)의 게이트에 연결되고, 상기 소스는 접지에 연결된다.

본 발명의 실시예에 따른 내부 전압 발생 회로의 동작을 보면 다음과 같다.

기준 전압 발생기(100)로부터 발생된 기준 전압(REF0)은, 제 1 비교기(200)에서 제 1 분압 회로(300)의 초기 전압과 비교되어 제 1 비교 신호(com1')을 출력한다. 상기 제 1 비교 신호(com1')가 상기 제 1 분압 회로(300)에 인가되면 분배되어 상기 제 1 분압 회로(300)는 제 1 기준 전압(REF1)을 출력한다.

상기 제 1 기준 전압(REF1)은 제 2 비교기(400)의 반전 단자에 인가되고, 칩 선택 신호(CSI)가 하이 레벨일 때 제 3 저항(550)에 걸린 전압(V0)은 작아지고, 전압 분배에 의해 낮은 전압이 피드 백(peedback)되어 상기 제 2 비교기(400)의 비반전 단자에 인가되어 비교된다. 상기 제 2 비교기(400)로부터 출력된 제 2 비교 신호(com2')가 낮은 레벨로 PMOS 트랜지스터(510)의 게이트로 인가되면 상기 PMOS 트랜지스터(510)의 걸린 저항이 작아 전압 분배에 의해 향상된 제 2 기준 전압(REF2)을 출력한다.

상기 칩 선택 신호(CSI)가 하이 레벨에서 로우 레벨로 천이하면, 제 3 저항(550)에 걸린 전압은 커지고 전압 분배에 의해 상기 칩 선택 신호(CSI)가 하이 레벨일 때보다 높은 전압이 피드백되어 상기 제 2 비교기(400)의 비반전 단자에 인가되어 비교된다. 상기 제 2 비교기로부터 출력된 제 2 비교 신호(com2')는 칩 선택 신호(CSI)가 하이 레벨일 때보다 조금 높은 레벨로 상기 PMOS 트랜지스터(510)의 게이트로 인가되면 상기 PMOS 트랜지스터(510)에 걸린 저항이 조금 커져 전압 분배에 의해 하락된 제 2 기준 전압(REF2)을 출력한다.

상기 제 2 기준 전압(REF2)이 분배된 전압보다 높고, 칩 선택 신호(CSI)가 하이로 인가되면, 상기 제 1 NMOS 트랜지스터(620), 제 3 NMOS 트랜지스터(660), 제 4 NMOS 트랜지스터(670), 제 5 NMOS 트랜지스터(680), 제 6 NMOS 트랜지스터(690)가 온 되어 전류가 흐르게 된다. 그러면 제 1 노드(A)와 제 2 노드(B)의 전위가 낮아지고, 상기 제 3 비교기(600)로부터 출력된 로우 레벨의 제 3 비교 신호(com3')가 제 2 구동 회로(800)의 PMOS 트랜지스터(810)의 게이트로 인가되면 상기 PMOS 트랜지스터(810)는 온 되어 전원 전압 레벨에 상응하는 전류를 칩 내부에 공급하게 된다.

칩 선택 신호(CSI)가 하이에서 로우로 천이되면, 제 6 NMOS 트랜지스터(690)는 오프되어 제 5 NMOS 트랜지스터(680)와 함께 차단되고, 상기 칩 선택 신호(CSI)는 반전기(700)의 인버터(710)를 통해 반전되어 PMOS 트랜지스터(91)의 소스에 인가된다. 상기 제 5 NMOS 트랜지스터(680)와 제 6 NMOS 트랜지스터(690)가 오프되어 제 2 노드(B)의 레벨이 상승하게 되고, 상기 제 1 NMOS 트랜지스터(620)와 제 2 NMOS 트랜지스터(650)의 게이트 노드들(SRA, SRB)의 레벨도 상승하여 제 1 노드(A)의 전위가 상승한다.

그리고, 상기 PMOS 트랜지스터(91)에 반전된 칩 선택 신호의 인가로 상기 제 1 노드(A)의 전위가 더 빨리 상승해 하이 레벨의 상기 제 3 비교 신호(com3')가 제 2 구동 회로(800)의 PMOS 트랜지스터(810)를 오프시킨다. 상기 제 2 구동 회로(800)로부터 인가된 전압은 제 3 분압 회로(900)에서 분배되어 상기 제 2 기준 전압(REF2)과 비교하기 위한 분배된 전압이 발생된다.

따라서, 상기 칩 선택 신호(CSI)가 하이로 인가되면 상기 제 2 분압 회로(500)는 향상된 제 2 기준 전압(REF2)을 출력하고, 상기 제 3 비교기(600)의 제 1 NMOS 트랜지스터(620)의 게이트 전위가 상승함으로써 제 6 NMOS 트랜지스터(690)도 온 되어 제 1 노드(A)의 전위가 빨리 낮아져 제 2 구동 회로(800)의 PMOS 트랜지스터(810)가 빠르게 온 된다.

반대로, 상기 칩 선택 신호(CSI)가 하이에서 로우로 천이하면, 상기 제 2 분압 회로(500)는 하락된 제 2 기준 전압(REF2)을 출력하고, 상기 제 3 비교기(600)의 제 1 NMOS 트랜지스터(620)의 게이트 전위가 낮아짐으로써 전류의 방전이 지연된다. 그리고, 상기 제 3 비교기(600)의 제 2 PMOS 트랜지스터(601)의 소스에 인가되는 반전된 칩 선택 신호에 의해 제 1 노드(A)의 전위가 빨리 상승해서 제 2 구동 회로(800)의 PMOS 트랜지스터(810)를 빠르게 오프시킴으로써 스탠 바이시의 전류 소모를 막을 수 있다.

도 3은 종래와 본 발명의 실시예에 따른 파형도를 나타낸 것으로서, 칩 선택 신호가 로우일 때는 본 발명의 상기 제 3 비교 신호(com3')의 레벨이 종래의 제 3 비교 신호(com3)의 레벨보다 빠르게 상승하여 내부 전압(IVCO)이 감소되었다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

본 발명에 따르면, 반전된 칩 선택 신호가 인가되는 트랜지스터를 사용하여 칩 선택 신호가 로우에서 하이로 천이할 때 구동 회로가 빠르게 응답함으로써 스탠 바이시 전류의 소모를 막을 수 있다.

Claims (1)

1. 전원 전압을 분배하여 제 2 기준 전압을 발생하되, 칩 선택 신호가 하이로 인가되면 칩 선택 신호가 인가되지 않을 때보다 높아진 제 2 기준 전압을 발생하고, 상기 칩 선택 신호가 로우로 인가되면 상기 칩 선택 신호가 하이로 인가될 때보다 낮아진 제 2 기준 전압을 발생하는 제 1 분압 수단과;

   제 1 기준 전압과 상기 제 1 분압 수단의 전압을 비교하여 제 1 비교 신호를 발생하되, 상기 제 1 분압 수단에 상기 칩 선택 신호가 하이로 인가되면 로우 레벨의 상기 제 1 비교 신호가 발생되고, 상기 칩 선택 신호가 로우로 인가되면 하이 레벨일 때보다 높은 로우 레벨의 상기 제 1 비교 신호가 발생되는 제 1 비교 수단과;

   상기 제 2 기준 전압과 분압을 비교하여 제 2 비교 신호를 발생하되, 상기 칩 선택 신호가 하이로 인가되면 로우 레벨의 상기 제 2 비교 신호를 발생하고, 상기 칩 선택 신호가 로우로 인가되면 하이 레벨의 상기 제 2 비교 신호를 발생하는 제 2 비교 수단과;

   상기 칩 선택 신호를 반전시키기 위한 반전 수단과;

   상기 칩 선택 신호가 하이에서 로우로 천이되면, 하이 레벨의 반전된 칩 선택 신호가 인가되어 상기 제 2 비교 신호의 레벨을 빨리 높여주기 위한 전류를 공급하기 위한 제 1 구동 수단과;

   상기 제 2 비교 신호에 응답하여 전원 전압 레벨에 상응하는 전류를 칩 내부에 공급 하기 위한 제 2 구동 수단과;

   상기 제 2 기준 전압과 비교하기 위한 전압을 상기 전원 전압을 분배하여 상기 제 2 비교 수단에 인가하기 위한 전압을 발생하는 제 2 분압 수단을 포함하는 내부 전압 발생 회로.