JP4062405B2 - 電源電圧レベル検出器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、外部から供給される電源電圧のレベルを検出する装置に関し、特に基準電圧と比較電圧との差を感知して所望のレベルの電圧を検出できるようにした電源電圧レベル検出器に関する。
【0002】
【従来の技術】
一般に、半導体素子は種々の回路から出来ており、各回路は外部から供給される電源電圧で動作する。ところで、電源電圧のレベルが変動して各回路の動作電圧範囲から外れると回路の誤動作が発生するため、電源電圧のレベルを感知して、回路が適正レベルの電圧範囲内で正常的に動作できるようにしなければならない。
【0003】
例えば、メモリ素子のワードラインに適正のバイアス電圧が印加されるようにするためのクランプ(clamping)回路またはブースト(boosting)回路の場合、電源電圧の変動に応じて出力電圧が変動するため、電源電圧の変動を感知して、適正範囲内の電圧が出力されるようにしなければならない。このような電源電圧のレベル感知のために電源電圧レベル検出器が用いられる。
【0004】
電源電圧レベル検出器は、図1に示すように、制御信号ctrlbに応じて一定レベルの基準電圧Vrefを発生させるための基準電圧発生部1と、制御信号ctrlbに応じて外部から供給される電源電圧VDDより変化率の大きい比較電圧afvdd/hfvddを発生するための比較電圧発生部2と、制御信号ctrlbに応じて基準電圧Vrefと比較電圧afvdd/hfvddとを比較して電源電圧VDDが所定のレベルより高い場合、ハイ状態の信号vdd_detを出力し、所定のレベルより低い場合、ロー状態の信号vdd_detを出力するための比較部3とからなる。
【0005】
ところで、従来の電源電圧レベル検出器は、図8に示すように、電源電圧VDDの変化幅に比べて比較電圧発生部2からの電圧afvddの変化幅が小さいため、検出速度が遅いだけでなく、ノイズによってセンシングマージン(sensing margin)が減少するという短所がある。
【0006】
即ち、従来の比較電圧発生部2は、図2に示すように、制御信号ctrlbによってPMOSトランジスタP1がターンオンすると、抵抗R1及びR2によって分配された電圧hfvddが出力されるように構成されるため、図8に示すように、基準電圧Vrefと比較電圧hfvddとの差が小さく、これにより比較部3の出力が遅くなり、少ないノイズによっても誤動作が生ずる恐れがある。
【0007】
【発明が解決しようとする課題】
従って、本発明の目的は、電源電圧の変化による比較電圧の変化が大きくなるように比較電圧発生部を構成することにより、かかる短所を解消できる電源電圧レベル検出器を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するための本発明に係る電源電圧レベル検出器は、制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、制御信号に応じて基準電圧と比較電圧とを比較して所定の信号を出力する比較部とからなり、比較電圧発生部は、制御信号に応じて動作し、ソースが電源電圧に接続された第1PMOSトランジスタと、第1PMOSトランジスタのドレインとノードとの間に接続された抵抗と、電源電圧と出力端子との間に接続され、制御信号に応じて動作する第2PMOSトランジスタと、出力端子と接地との間に接続され、ゲートがノードに接続された第1NMOSトランジスタとからなることを特徴とする。
【0009】
前記第1NMOSトランジスタは、トリプル構造のウェルを有する基板に形成され、Pウェルはノードに接続され、Nウェルは電源電圧に接続され、基板は接地に接続されるように構成されたことを特徴とする。
【0010】
また、本発明に係る他の電源電圧レベル検出器は、制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、制御信号に応じて基準電圧と比較電圧とを比較し、所定の信号を出力する比較部とからなり、比較電圧発生部は、制御信号に応じて動作し、ソースが電源電圧に接続された第1PMOSトランジスタと、第1PMOSトランジスタのドレインとノードとの間に接続された抵抗と、ノードと接地との間に接続されたダイオードと、電源電圧と出力端子との間に接続され、制御信号に応じて動作する第2PMOSトランジスタと、出力端子と接地との間に接続され、ゲートがノードに接続された第1NMOSトランジスタとから構成されることを特徴とする。
【0011】
【発明の実施の形態】
本発明は、図1に示すように、制御信号ctrlbに応じて一定レベルの基準電圧Vrefを発生させるための基準電圧発生部1と、制御信号ctrlbに応じて外部から供給される電源電圧VDDより変化率の大きい比較電圧afvdd/hfvddを発生するための比較電圧発生部2と、制御信号ctrlbに応じて基準電圧vrefと比較電圧afvdd/hfvddとを比較し、電源電圧VDDが所定のレベルより高い場合、ハイ状態の信号vdd_detを出力し、所定のレベルより低い場合、ロー状態の信号vdd_detを出力するための比較部3とからなる電源電圧レベル検出器を提供する。
【0012】
特に、本発明の電源電圧レベル検出器において、比較電圧発生部2は、電源電圧VDDの変化による比較電圧afvddの変化が従来より大きくなるように構成され、これにより基準電圧Vrefと比較電圧afvddとの差を感知する比較部3のセンシングマージンが向上する。
【0013】
このために、本発明は、電源電圧VDDの変化による比較電圧afvddの変化が大きくなるように、比較電圧発生部2を次のように構成する。
【0014】
以下、添付図に基づいて本発明を詳細に説明する。図3及び図4は本発明の比較電圧発生部を説明するための回路図である。
【0015】
図3(a)は本発明に係る比較電圧発生部の基本回路を示す。制御信号ctrlbに応じて動作するPMOSトランジスタP11のソースが電源電圧VDDに接続され、PMOSトランジスタP11のドレインとノードbiasとの間に抵抗R11が接続される。
【0016】
また、電源電圧VDDと出力端子afvddとの間に、制御信号ctrlbに応じて動作するPMOSトランジスタP12が接続され、出力端子afvddと接地との間に、ゲートが前記ノードbiasに接続された第1NMOSトランジスタN11が接続される。
【0017】
この際、前記NMOSトランジスタN11は、図5に示すように、トリプル構造のウェルを有する基板10に形成されるが、Pウェル12のピックアップ領域15は前記ノードbiasに接続され、Nウェル11のピックアップ領域16は電源電圧VDDに接続され、前記基板10のピックアップ領域17はソース13と共に接地に接続される。
【0018】
図3(b)は図3(a)のような基本回路で前記ノードbiasと接地との間に、制御信号ctrlbに応じて動作する第2NMOSトランジスタN12を連結した回路、図4(a)は図3(b)の回路でNMOSトランジスタN12のゲートに、反転された制御信号ctrlbを供給するためのインバータI11をさらに連結した回路、図4(b)は図3(a)のような基本回路でノードbiasの初期化のためにノードと接地との間に抵抗R12を連結した回路である。
【0019】
このように構成された比較電圧発生部2の動作は次のように行われる。待機状態において、前記制御信号ctrlbはハイ状態に維持され、前記PMOSトランジスタP11及びPMOSトランジスタP12はターンオフし、ノードbiasがフローティング(floating)されるにつれて、NMOSトランジスタN11のゲートとPウェル12がフローティング状態に維持され、不要な電力消耗が発生しなくなる。
【0020】
前記制御信号ctrlbがロー状態に遷移するとともに電源電圧VDDが1.7V以下の区間で、前記PMOSトランジスタP11、PMOSトランジスタP12、NMOSトランジスタN12がターンオンする。
【0021】
この際、飽和状態になっていないノードの電位は、前記NMOSトランジスタN11のゲート及びPウェルのピックアップ領域15に印加されるが、ノードの電位が上昇しながら前記NMOSトランジスタN11のチャネル幅が増加すると同時に、Pウェルのピックアップ領域15とソース13間のPN接合が順方向バイアス状態になることにより、DTMOS(Dynamic Threshold MOSfet)動作が誘導されて前記NMOSトランジスタN11のしきい値電圧Vthが低くなる。
【0022】
結果的に、前記PMOSトランジスタP11がターンオンした状態であるが、前記NMOSトランジスタN11の電荷駆動能力が一層強くなって、図8のように従来の比較電圧hfvddより低い比較電圧afvddが出力される。
【0023】
一方、電源電圧VDDが1.7V以上の区間では、抵抗R11を介して流れる電流が順方向バイアス状態のPウェルのピックアップ領域15とソース13間のPN接合によって十分に流れるため、ノードbiasの電位が電源電圧VDDに応じて線形的に増加せず、一定の飽和状態に達する。
【0024】
従って、電源電圧VDDが増加しても、前記NMOSトランジスタN11のゲート電圧の増加またはDTMOS動作による効果はそれ以上向上しないため、前記NMOSトランジスタN11の電荷駆動能力は変動しない一方、PMOSトランジスタP12の電荷駆動能力は電源電圧VDDの増加によって大幅増加するので、出力される比較電圧afvddは図8に示すように急速に上昇する。
【0025】
図9において、波形Aは抵抗R11を介して流れる電流、波形BはNMOSトランジスタN12を介して流れる電流、波形CはPMOSトランジスタP12を介して流れる電流、波形DはNMOSトランジスタN11のソース13を介して接地へ流れる電流、波形EはNMOSトランジスタN11のPウェル12とソース13間のPN接合によって流れる電流をそれぞれ示す。
【0026】
図6及び図7は本発明の他の実施例に係る比較電圧発生部を説明するための回路図である。
【0027】
図6(a)は本発明の他の実施例に係る比較電圧発生部の基本回路を示す。制御信号ctrlbに応じて動作するPMOSトランジスタP21のソースが電源電圧VDDに接続され、PMOSトランジスタP21のノードbiasと接地との間に抵抗R21が接続され、ノードbiasと接地との間にダイオードD21が接続される。
【0028】
また、電源電圧VDDと出力端子afvddとの間に、制御信号ctrlbに応じて動作するPMOSトランジスタP22が接続され、出力端子afvddと接地端子との間に、ゲートが前記ノードbiasに接続されたNMOSトランジスタN21が接続される。
【0029】
図6(b)は図6(a)のような基本回路で前記ノードbiasと接地との間に、制御信号ctrlbに応じて動作するNMOSトランジスタN22を連結した回路、図7(a)は図6(b)の回路でNMOSトランジスタN22のゲートに、反転された制御信号ctrlbを供給するためのインバータI21をさらに連結した回路、図7(b)は図6(a)のような基本回路でノードbiasの初期化のためにノードbiasと接地との間に抵抗R22を連結した回路である。
【0030】
このように構成された比較電圧発生部2の動作は次のように行われる。待機状態において、前記制御信号ctrlbはハイ状態に維持され、前記PMOSトランジスタP21及びPMOSトランジスタP22はターンオンし、ノードbiasがフローティングされるにつれて、NMOSトランジスタN21のゲートがフローティング状態に維持され、不要な電力消耗が発生しなくなる。
【0031】
前記制御信号ctrlbがロー状態に遷移するとともに電源電圧VDDが1.7V以下の区間で、前記PMOSトランジスタP21、PMOSトランジスタP22、NMOSトランジスタN22がターンオンする。
【0032】
この際、飽和状態になっていないノードbiasの電位は、前記NMOSトランジスタN21のゲート及びダイオードD21に印加されるが、ノードbiasの電位が上昇しながら前記NMOSトランジスタN21のチャネル幅が増加すると同時にダイオードD21が順方向バイアス状態になることにより、DTMOS動作が誘導されて前記NMOSトランジスタN21のしきい値電圧Vthが低くなる。
【0033】
結果的に、前記PMOSトランジスタP21がターンオンした状態であるが、前記NMOSトランジスタN21の電荷駆動能力が一層強くなって、図8のように従来の比較電圧hfvddより低い比較電圧afvddが出力される。
【0034】
一方、電源電圧VDDが1.7V以上の区間では、抵抗R21を介して流れる電流が順方向バイアス状態のダイオードD21を介して十分に流れるため、ノードbiasの電位が電源電圧VDDに応じて線形的に増加せず、一定の飽和状態に達する。
【0035】
従って、電源電圧VDDが増加しても、前記NMOSトランジスタN21のゲート電圧の増加またはDTMOS動作による効果はそれ以上向上しないため、前記NMOSトランジスタN21の電荷駆動能力は変動しない一方、PMOSトランジスタP22の電荷駆動能力は電源電圧VDDの増加によって大幅増加するので、出力される比較電圧afvddは図8に示すように急速に上昇する。
【0036】
本発明は電源電圧VDDの変化による比較電圧afvddの変化が大きくなるようにするため、図5に示すトリプル構造のウェルを有する基板10に形成されたNMOSトランジスタN11を使用する。
【0037】
電源電圧VDDが低い区間では、PMOSトランジスタP12のチャネルが弱く形成され、電荷駆動能力が弱くなる。一方、抵抗R11によって分配された電圧がNMOSトランジスタN11のゲートへ供給されるにつれて、Pウェル15とソース13間のPN接合が順方向バイアス状態になり、これによりDTMOS動作が誘導されてNMOSトランジスタN11のしきい値電圧Vthが低くなる。即ち、NMOSトランジスタN11の電荷駆動能力がPMOSトランジスタP12より強くなって、低い比較電圧afvddが出力される。
【0038】
また、電源電圧VDDが高い区間では、ノードbiasの電位が飽和状態になるので、NMOSトランジスタN11の電荷駆動能力は制限される反面、PMOSトランジスタP12の電荷駆動能力は増加し、出力される比較電圧afvddが引き続き上昇する。
【0039】
この際、NMOSトランジスタN11のPウェル15とソース13間のPN接合が順方向バイアス状態になることにより、NMOSトランジスタN11の電荷駆動能力が向上し、接地を介した放電が活発に行われるため、ノードbiasの電位が飽和状態になる。
【0040】
【発明の効果】
上述したように、本発明は、電源電圧VDDの変化による比較電圧afvddの変化が大きくなるように電源電圧レベル検出器の比較電圧発生部を構成することにより、基準電圧Vrefと比較電圧afvddとの差を感知する比較部のセンシングマージンが向上し、ノイズによる誤動作が防止されて安定的な動作が実現する。
【図面の簡単な説明】
【図1】電源電圧レベル検出器のブロック図である。
【図2】従来の比較電圧発生部を説明するための回路図である。
【図3】本発明に係る比較電圧発生部を説明するための回路図である。
【図4】本発明に係る比較電圧発生部を説明するための回路図である。
【図5】本発明に用いられるトリプル構造のウェルを有するトランジスタを説明するための素子の断面図である。
【図6】本発明の他の実施例に係る比較電圧発生部を説明するための回路図である。
【図7】本発明の他の実施例に係る比較電圧発生部を説明するための回路図である。
【図8】比較電圧発生部の動作を説明するための各部の直流電圧波形図である。
【図9】比較電圧発生部の動作を説明するための各部の電流波形図である。
【符号の説明】
1 基準電圧発生部
2 比較電圧発生部
3 比較部
10 基板
11 Nウェル
12 Pウェル
13 ソース
14 ドレイン
15 Pウェルのピックアップ領域
16 Nウェルのピックアップ領域
17 基板のピックアップ領域
Claims (7)
- 制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、前記制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、前記制御信号に応じて前記基準電圧と比較電圧とを比較して所定の信号を出力する比較部とからなり、前記比較電圧発生部は、前記制御信号に応じて動作し、ソースが電源電圧に接続された第1PMOSトランジスタと、前記第1PMOSトランジスタのドレインとノードとの間に接続された抵抗と、電源電圧と出力端子との間に接続され、前記制御信号に応じて動作する第2PMOSトランジスタと、前記出力端子と接地との間に接続され、ゲートが前記ノードに接続された第1NMOSトランジスタとからなることを特徴とする電源電圧レベル検出器。
- 前記第1NMOSトランジスタは、トリプル構造のウェルを有する基板に形成され、Pウェルはノードに接続され、Nウェルは電源電圧に接続され、基板は接地に接続されるように構成されたことを特徴とする請求項1記載の電源電圧レベル検出器。
- 前記ノードと接地との間に接続され、前記制御信号に応じて動作する第2NMOSトランジスタと、前記第2NMOSトランジスタのゲートに、反転された前記制御信号を供給するために接続されるインバータとをさらに含んでなることを特徴とする請求項1記載の電源電圧レベル検出器。
- 前記ノードの初期化のために前記ノードと接地との間に接続された抵抗をさらに含んでなることを特徴とする請求項1記載の電源電圧レベル検出器。
- 制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、前記制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、前記制御信号に応じて前記基準電圧と比較電圧とを比較し、所定の信号を出力する比較部とからなり、前記比較電圧発生部は、前記制御信号に応じて動作し、ソースが電源電圧に接続された第1PMOSトランジスタと、前記第1PMOSトランジスタのドレインとノードとの間に接続された抵抗と、前記ノードと接地との間に接続されたダイオードと、電源電圧と出力端子との間に接続され、前記制御信号に応じて動作する第2PMOSトランジスタと、前記出力端子と接地との間に接続され、ゲートが前記ノードに接続された第1NMOSトランジスタとから構成されることを特徴とする電源電圧レベル検出器。
- 前記ノードと接地との間に接続され、前記制御信号に応じて動作する第2NMOSトランジスタと、前記第2NMOSトランジスタのゲートに、反転された前記制御信号を供給するために接続されるインバータとをさらに含んでなることを特徴とする請求項5記載の電源電圧レベル検出器。
- 前記ノードの初期化のために前記ノードと接地との間に接続された抵抗をさらに含んでなることを特徴とする請求項5記載の電源電圧レベル検出器。
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