JP2010124590A - 昇圧回路 - Google Patents

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Abstract

【課題】昇圧立ち上がり時間を短くすることができる昇圧回路を提供する。
【解決手段】昇圧回路の動作を制御するためのスイッチ回路として、昇圧回路の昇圧電圧出力端子と分圧回路の間に、ゲートを電源端子に接続されソース及びバックゲートを昇圧電圧出力端子に接続されたＰＭＯＳトランジスタを設けた。よって、昇圧動作開始直後はＰＭＯＳトランジスタがオフするので、比較回路の反転入力端子はプルダウンされる。従って、比較回路１３は昇圧動作信号を出力し、昇圧回路は直ちに昇圧を開始するので、昇圧立ち上がり時間が短くなる。
【選択図】図１

Description

本発明は、昇圧回路に関する。
従来の昇圧回路について説明する。図２は、従来の昇圧回路を示す図である。
信号ＥＷがハイ信号になると、ＮＭＯＳトランジスタ５５がオンする。すると、昇圧電圧ＶＰＰ及び接地電圧ＶＳＳに基づいた分圧電圧ＶＦＢと基準電圧ＶＲＥＦとに基づき、比較回路５２は電源電圧ＶＣＣが昇圧するよう動作する。分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いと、比較回路５２はハイ信号を出力し、パルス信号ＣＬＫがアンド回路５３を介して昇圧部５４に入力する。すると、昇圧部５４は電源電圧ＶＣＣを昇圧する。分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高いと、比較回路５２はロー信号を出力し、アンド回路５３はロー信号を昇圧部５４に入力させる。すると、昇圧部５４は電源電圧ＶＣＣを昇圧しない。
信号ＥＷがローになると、ＮＭＯＳトランジスタ５５のゲートとソースとバックゲートとが接地電圧ＶＳＳになるので、ＮＭＯＳトランジスタ５５はオフする。よって、昇圧電圧出力端子と分圧回路５１とＮＭＯＳトランジスタ５５と接地端子との経路に電流が流れない。この時、比較回路５２の反転入力端子は分圧回路５１によってプルアップする。また、アンド回路５３はロー信号を昇圧部５４に入力させる（例えば、特許文献１参照）。
特開２００８−０１１６３５号公報（図６〜７）
しかし、昇圧動作開始直後において、比較回路５２の反転入力端子は分圧回路５１によってプルアップするので、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高くなり、比較回路５２はロー信号を出力し、アンド回路５３はロー信号を昇圧部５４に入力させてしまう。つまり、昇圧動作開始直後で、昇圧部５４は電源電圧ＶＣＣを昇圧するべきであるのに昇圧しなくなってしまう。よって、昇圧立ち上がり時間が不必要に長くなってしまう。
本発明は、上記課題に鑑みてなされ、昇圧立ち上がり時間を短くすることができる昇圧回路を提供する。
本発明は、上記課題を解決するため、昇圧電圧を分圧した分圧電圧を出力する分圧回路と、入力した分圧電圧と基準電圧とを比較する比較回路と、比較回路の出力信号によって電源電圧を昇圧して昇圧電圧出力端子に出力する昇圧部と、昇圧電圧出力端子と分圧回路の間に設けられ、昇圧電圧が所定の電圧よりも高いとオンするスイッチと、を備えた昇圧回路を提供する。
本発明の昇圧回路では、昇圧動作開始直後にＰＭＯＳトランジスタ１１がオフするので、比較回路１３の反転入力端子は分圧回路１２によってプルダウンされる。従って、比較回路１３は昇圧動作信号を出力し、昇圧回路は直ちに昇圧を開始するので、昇圧立ち上がり時間が短くなる。
以下、本発明の実施形態を、図面を参照して説明する。
まず、昇圧回路の構成について説明する。図１は、本発明の昇圧回路を示す図である。
［要素］本発明の昇圧回路は、ＰＭＯＳトランジスタ１１、分圧回路１２、比較回路１３、昇圧部１５を備える。昇圧部１５は、発振回路１４及びディスチャージ回路１６を有する。
［要素の接続関係］ＰＭＯＳトランジスタ１１は、ゲートを電源端子に接続され、ソース及びバックゲートを昇圧電圧出力端子に接続され、ドレインを分圧回路１２の入力端子に接続される。分圧回路１２は、ＰＭＯＳトランジスタ１１のドレインと接地端子との間に設けられる。比較回路１３は、電源端子と接地端子との間に設けられ、非反転入力端子を基準電圧端子に接続され、反転入力端子を分圧回路１２の出力端子に接続され、出力端子を昇圧部１５の入力端子に接続され、制御端子をイネイブル端子に接続される。昇圧部１５は、電源端子と接地端子との間に設けられ、出力端子を昇圧電圧出力端子に接続され、制御端子をイネイブル端子に接続される。昇圧部１５は、発振回路１４とディスチャージ回路１６を備えている。発振回路１４は、電源端子と接地端子との間に設けられ、入力端子を比較回路１３の出力端子に接続され、制御端子をイネイブル端子に接続される。ディスチャージ回路１６は、電源端子と接地端子との間に設けられ、出力端子を昇圧電圧出力端子に接続され、制御端子をイネイブル端子に接続される。
［要素の機能］本発明の昇圧回路は、電源端子の電源電圧ＶＣＣを昇圧して昇圧電圧ＶＰＰを昇圧電圧出力端子から出力する。分圧回路１２は、昇圧電圧ＶＰＰを分圧し、分圧電圧ＶＦＢを出力する。ＰＭＯＳトランジスタ１１は、ゲートが電源端子に接続されソース及びバックゲートが昇圧電圧出力端子に接続されているので、昇圧電圧ＶＰＰが電源電圧ＶＣＣとＰＭＯＳトランジスタ１１の閾値電圧の絶対値とを加算した電圧よりも高いとオンする。比較回路１３は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較し、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いとハイ信号を出力し、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高いとロー信号を出力する。発振回路１４は、比較回路１３の出力信号がハイ信号であると発振してパルス信号を出力し、比較回路１３の出力信号がロー信号であると発振しない。昇圧部１５は、発振回路１４のパルス信号に基づき、電源電圧ＶＣＣを昇圧して昇圧電圧ＶＰＰを出力する。ディスチャージ回路１６は、信号ＥＮに基づき、昇圧電圧出力端子を昇圧電圧ＶＰＰから電源電圧ＶＣＣにディスチャージする。
昇圧部１５は、電源電圧ＶＣＣを昇圧する回路であり、例えば、チャージポンプ回路である。発振回路１４は、パルス信号を出力する回路であり、例えば、リングオシレータ回路、ＣＲ発振回路、水晶発振回路などである。
次に、本発明の昇圧回路の動作について説明する。
信号ＥＮがハイ信号になって比較回路１３と発振回路１４と昇圧部１５とによる昇圧動作が始まると、昇圧電圧ＶＰＰ及び接地電圧ＶＳＳに基づいた分圧電圧ＶＦＢと基準電圧ＶＲＥＦとに基づき、比較回路１３は電源電圧ＶＣＣが昇圧するよう動作する。分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いと、比較回路１３はハイ信号を出力し、発振回路１４が発振してパルス信号を出力する。すると、昇圧部１５は電源電圧ＶＣＣを昇圧する。分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高いと、比較回路１３はロー信号を出力し、発振回路１４が発振しない。すると、昇圧部１５は電源電圧ＶＣＣを昇圧しない。
ここで、昇圧動作前では、ディスチャージ回路１６によって昇圧電圧ＶＰＰは電源電圧ＶＣＣになっている。すると、ＰＭＯＳトランジスタ１１のゲートとソースとバックゲートとが電源電圧ＶＣＣになるので、ＰＭＯＳトランジスタ１１はオフしている。よって、比較回路１３の反転入力端子は分圧回路１２によってプルダウンしている。この時、昇圧動作開始直後の比較回路１３において、非反転入力端子に基準電圧ＶＲＥＦが入力し、反転入力端子に接地電圧ＶＳＳが入力するので、出力端子からハイ信号が出力する。このハイ信号により、昇圧動作開始直後では、発振回路１４は直ちに発振してパルス信号を出力し、このパルス信号により、昇圧部１５は電源電圧ＶＣＣを直ちに昇圧し始める。
信号ＥＮがロー信号になると、ディスチャージ回路１６が昇圧電圧ＶＰＰを電源電圧ＶＣＣにディスチャージする。すると、ＰＭＯＳトランジスタ１１のゲートとソースとバックゲートとが電源電圧ＶＣＣになるので、ＰＭＯＳトランジスタ１１はオフする。よって、昇圧電圧出力端子とＰＭＯＳトランジスタ１１と分圧回路１２と接地端子との経路に電流が流れない。この時、比較回路１３の反転入力端子は分圧回路１２によってプルダウンする。また、比較回路１３と発振回路１４と昇圧部１５とは動作しなくなる。
［効果］上記のような回路構成にすると、昇圧動作開始直後にＰＭＯＳトランジスタ１１がオフするので、比較回路１３の反転入力端子は分圧回路１２によってプルダウンされる。従って、比較回路１３は昇圧動作信号を出力し、昇圧回路は直ちに昇圧を開始するので、昇圧立ち上がり時間が短くなる。
また、ＰＭＯＳトランジスタ１１のゲートを制御するための制御配線が不要になるので、その分、面積が小さくなる。また、ノイズ源が少なくなる。
［補足］なお、比較回路１３は、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いとハイ信号を出力し、発振回路１４は、比較回路１３の出力信号がハイ信号であると発振する。しかし、比較回路１３は、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いとロー信号を出力し、発振回路１４は、比較回路１３の出力信号がロー信号であると発振しても良い。
また、信号ＥＮがロー信号になると比較回路１３と発振回路１４と昇圧部１５とによる昇圧動作が停止するが、ハイ信号になると停止しても良い。
本発明の昇圧回路を示す図である。 従来の昇圧回路を示す図である。
符号の説明
１２ 分圧回路
１３ 比較回路
１４ 発振回路
１５ 昇圧部
１６ ディスチャージ回路

Claims (3)

  1. 電源電圧を昇圧した昇圧電圧を昇圧電圧出力端子から出力する昇圧回路であって、
    前記昇圧電圧を分圧した分圧電圧を出力する分圧回路と、
    前記分圧電圧と基準電圧とを入力し、前記分圧電圧と前記基準電圧とを比較する比較回路と、
    前記比較回路の出力信号を入力し、前記出力信号によって前記電源電圧を昇圧して、前記昇圧電圧を前記昇圧電圧出力端子に出力する昇圧部と、
    前記昇圧電圧出力端子と前記分圧回路の間に設けられ、前記昇圧電圧が所定の電圧よりも高いとオンするスイッチと、
    を備えることを特徴とする昇圧回路。
  2. 前記スイッチがＭＯＳトランジスタであり、
    前記所定の電圧が前記電源電圧と前記ＭＯＳトランジスタの閾値電圧の絶対値を加算した電圧である請求項１に記載の昇圧回路。
  3. 前記昇圧回路は更にディスチャージ回路を備え、
    前記ディスチャージ回路は、前記昇圧電圧出力端子を前記昇圧電圧から前記電源電圧にディスチャージすることを特徴とする請求項２に記載の昇圧回路。
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