JP7003003B2

JP7003003B2 - 電源回路

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Publication number: JP7003003B2
Application number: JP2018117743A
Authority: JP
Inventors: 健一永松
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2018-06-21
Filing date: 2018-06-21
Publication date: 2022-01-20
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Description

本発明は電源回路に関し、例えば安定した出力電圧を生成するのに適した電源回路に関する。

半導体装置では、プロセスの微細化に伴って、各トランジスタの耐圧が低下している。そのため、半導体装置を駆動するための電圧を生成する電源回路は、トランジスタが破壊しないように、リップル成分（変動幅、ゆらぎ）の少ない安定した電圧を生成することが求められている。

リップル成分を抑制する技術が特許文献１に開示されている。特許文献１に開示された電源回路は、クロック信号により昇圧動作するチャージポンプと、チャージポンプの出力電圧の分圧電圧と基準電圧とを比較するコンパレータと、コンパレータによる比較結果に基づいてチャージポンプへのクロック信号の供給の可否を制御するＮＡＮＤ回路と、を備える。ここで、この電源回路では、コンパレータの速度が、チャージポンプの出力電圧の分圧電圧が基準電圧を上回った時点からコンパレータの出力電圧が反転するまでは速く、かつ、チャージポンプの出力電圧の分圧電圧が基準電圧を下回った時点からコンパレータの出力電圧が反転するまでは遅くなるように制御される。それにより、この電源回路は、負荷への出力電流が小さい場合に、チャージポンプの出力電圧のリップル成分を抑制することができる。

特開２００５－２７８３８３号公報

しかしながら、特許文献１に開示された構成では、コンパレータの速度が、チャージポンプの出力電圧の分圧電圧が基準電圧を下回った時点からコンパレータの出力電圧が反転するまでは遅くなるように制御されるため、負荷への出力電流が大きくなるほど、チャージポンプの出力電圧のリップル成分が大きくなってしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、電源回路は、外部出力電圧に応じた分圧電圧と、第１基準電圧及び第２基準電圧のそれぞれと、を比較して、比較結果を出力する比較部と、前記比較部による比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、を備える。

また、他の実施の形態によれば、電源回路は、外部出力電圧に応じた第１分圧電圧及び第２分圧電圧のうち選択された何れかの分圧電圧と、基準電圧と、を比較するコンパレータと、前記コンパレータによる比較結果に基づいて、前記第１分圧電圧及び前記第２分圧電圧の何れかを選択し、前記選択された分圧電圧として出力する選択回路と、前記コンパレータによる比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、を備える。

前記一実施の形態によれば、負荷への出力電流の大きさに関係なく、安定した出力電圧を生成することが可能な電源回路を提供することができる。

実施の形態１にかかる電源回路の構成例を示す図である。図１に示す電源回路に設けられた選択回路の具体的な構成例を示す図である。図１に示す電源回路の動作を示すタイミングチャートである。基準電圧Ｖｒｅｆに使用される２種類の基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の設定値と、出力電圧Ｖｏｕｔと、の関係を示す図である。出力端子ＯＵＴに付加される安定化容量の容量値と、出力電圧Ｖｏｕｔと、の関係を示す図である。実施の形態１にかかる電源回路の変形例を示す図である。実施の形態２にかかる電源回路の構成例を示す図である。図７に示す電源回路の動作を示すタイミングチャートである。実施の形態２にかかる電源回路の変形例を示す図である。実施の形態３にかかる電源回路の構成例を示す図である。図１０に示す電源回路に設けられた制御回路の具合的な構成例を示す図である。図１１に示す制御回路の動作を示すタイミングチャートである。実施の形態２にかかる電源回路の変形例を示す図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

＜実施の形態１＞
図１は、実施の形態１にかかる電源回路１の構成例を示す図である。
図１に示すように、電源回路１は、昇圧回路１１と、選択回路１２と、コンパレータ１３と、否定論理積回路（以下、ＮＡＮＤ回路と称す）１４と、抵抗素子Ｒ１と、を備える。選択回路１２及びコンパレータ１３によって比較部１０が構成されている。

昇圧回路１１は、所謂チャージポンプであって、クロック信号ＣＬＫが供給されることによって電圧Ｖｏｕｔを昇圧させる。なお、昇圧回路１１は、クロック信号ＣＬＫが供給されない場合には、電圧Ｖｏｕｔの昇圧を行わない。この場合、電圧Ｖｏｕｔは下降する。昇圧回路１１の出力電圧Ｖｏｕｔは、電源回路１の出力端子ＯＵＴを介して外部に出力される。

抵抗素子Ｒ１は、抵抗素子Ｒ１ａ，Ｒ１ｂによって構成され、電源回路１の出力端子ＯＵＴと、接地電圧端子ＧＮＤと、の間に直列に設けられている。抵抗素子Ｒ１は、抵抗素子Ｒ１ａ，Ｒ１ｂ間のノードＮ０の電圧Ｖｄを出力する。換言すると、抵抗素子Ｒ１は、電源回路１の出力端子ＯＵＴの電圧Ｖｏｕｔを、抵抗素子Ｒ１ａ，Ｒ１ｂの抵抗比で分圧して、分圧電圧Ｖｄとして出力する。

選択回路１２は、コンパレータ１３から出力される電圧Ｖｃに基づいて、基準電圧Ｖｒｅｆ１及び基準電圧Ｖｒｅｆ２の何れかを選択して基準電圧Ｖｒｅｆとして出力する。なお、本実施の形態では、基準電圧Ｖｒｅｆ１が基準電圧Ｖｒｅｆ２よりも大きい場合を例に説明する。

例えば、コンパレータ１３からＬレベルの電圧Ｖｃが出力されている場合、選択回路１２は、基準電圧Ｖｒｅｆ１を選択して基準電圧Ｖｒｅｆとして出力する。それに対し、コンパレータ１３からＨレベルの電圧Ｖｃが出力されている場合、選択回路１２は、基準電圧Ｖｒｅｆ２を選択して基準電圧Ｖｒｅｆとして出力する。

（選択回路１２の具体的な構成例）
図２は、選択回路１２の具体的な構成例を示す回路図である。
図２に示すように、選択回路１２は、インバータＩＮＶ１と、トランスファゲートＴＧ１と、トランスファゲートＴＧ２と、を有する。トランスファゲートＴＧ１は、ＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１からなる。トランスファゲートＴＧ２は、ＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２からなる。

トランスファゲートＴＧ１は、外部から基準電圧Ｖｒｅｆ１が供給される選択回路１２の入力端子ｉ１と、選択回路１２の出力端子ｏ１と、の間に設けられ、コンパレータ１３から選択回路１２の入力端子ｓ１を介して供給された電圧Ｖｃ、及び、当該電圧ＶｃをインバータＩＮＶ１によって論理反転させた電圧Ｖｃｂに基づいて、オンオフを切り替える。トランスファゲートＴＧ１は、外部から基準電圧Ｖｒｅｆ２が供給される選択回路１２の入力端子ｉ２と、選択回路１２の出力端子ｏ１と、の間に設けられ、コンパレータ１３から選択回路１２の入力端子ｓ１を介して供給された電圧Ｖｃ、及び、当該電圧ＶｃをインバータＩＮＶ１によって論理反転させた電圧Ｖｃｂに基づいて、トランスファゲートＴＧ１と相補的にオンオフを切り替える。

具体的には、トランスファゲートＴＧ１において、トランジスタＭＰ１，ＭＮ１は、選択回路１２の入力端子ｉ１と、選択回路１２の出力端子ｏ１と、の間に並列に設けられ、それぞれゲートに供給された電圧Ｖｃ，Ｖｃｂに基づいてオンオフを切り替える。トランスファゲートＴＧ２において、トランジスタＭＰ２，ＭＮ２は、選択回路１２の入力端子ｉ２と、選択回路１２の出力端子ｏ１と、の間に並列に設けられ、それぞれゲートに供給された電圧Ｖｃｂ，Ｖｃに基づいて、トランジスタＭＰ１，ＭＮ１と相補的にオンオフを切り替える。

例えば、コンパレータ１３からＬレベルの電圧Ｖｃが出力された場合、トランスファゲートＴＧ１はオンし、かつ、トランスファゲートＴＧ２はオフする。そのため、選択回路１２は、基準電圧Ｖｒｅｆ１を基準電圧Ｖｒｅｆとして出力端子ｏ１から出力する。それに対し、コンパレータ１３からＨレベルの電圧Ｖｃが出力された場合、トランスファゲートＴＧ１はオフし、かつ、トランスファゲートＴＧ２はオンする。そのため、選択回路１２は、基準電圧Ｖｒｅｆ２を基準電圧Ｖｒｅｆとして出力端子ｏ１から出力する。

なお、選択回路１２の構成は、図２に示す構成に限られず、図２に示す構成と同等の機能を実現可能な他の構成に適宜変更可能である。

図１に戻り、説明を続ける。
コンパレータ１３は、分圧電圧Ｖｄと基準電圧Ｖｒｅｆとを比較して、比較結果である電圧Ｖｃを出力する。理想的には、コンパレータ１３は、電圧Ｖｄが基準電圧Ｖｒｅｆ以上の場合にＬレベルの電圧Ｖｃを出力し、電圧Ｖｄが基準電圧Ｖｒｅｆ未満の場合にＨレベルの電圧Ｖｃを出力する。

ＮＡＮＤ回路１４は、所謂イネーブル回路であって、コンパレータ１３の出力電圧Ｖｃに基づいて、昇圧回路１１に対してクロック信号ＣＬＫを出力するか否かを制御する。例えば、コンパレータ１３からＬレベルの信号が出力されている場合、ＮＡＮＤ回路１４は、クロック信号ＣＬＫに関わらずＨレベルの信号を出力する。つまり、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を停止させる。このとき、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を行わない。それに対し、コンパレータ１３からＨレベルの信号が出力されている場合、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫ（厳密に言えば、本例ではクロック信号ＣＬＫの反転信号）の供給を行う。このとき、昇圧回路１１は、出力電圧Ｖｏｕｔを昇圧させる。なお、ＮＡＮＤ回路１４は、例えば論理積回路（ＡＮＤ回路）など、コンパレータ１３の出力電圧Ｖｃに基づいて昇圧回路１１へのクロック信号ＣＬＫの供給の可否を制御可能な他の回路に適宜変更可能である。

（電源回路１の動作）
続いて、図３を用いて、電源回路１の動作について説明する。
図３は、電源回路１の動作を示すタイミングチャートである。なお、以下では、昇圧回路１１を駆動する電源電圧ＶＤＤが２Ｖ、昇圧回路１１の出力電圧Ｖｏｕｔのターゲット電圧が１０Ｖ、抵抗素子Ｒ１ａ，Ｒ１ｂの抵抗比Ｒ１ａ：Ｒ１ｂが９：１、基準電圧Ｖｒｅｆ１が１．０５Ｖ、基準電圧Ｖｒｅｆ２が０．９５Ｖである場合を例に説明する。

図３に示すように、昇圧回路１１による出力電圧Ｖｏｕｔの昇圧開始直後は、出力電圧Ｖｏｕｔは、電源電圧ＶＤＤ（＝２Ｖ）以上、かつ、ターゲット電圧（＝１０Ｖ）以下を示している（時刻ｔ１０）。例えば、出力電圧Ｖｏｕｔが５Ｖを示す場合、出力電圧Ｖｏｕｔの分圧電圧Ｖｄは０．５Ｖを示す。このとき、分圧電圧Ｖｄは、選択回路１２によって基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の何れが基準電圧Ｖｒｅｆとして選択されているかに関わらず、基準電圧Ｖｒｅｆよりも小さくなる。そのため、コンパレータ１３は、Ｈレベルの電圧Ｖｃを出力する。

コンパレータ１３からＨレベルの電圧Ｖｃが出力されている場合、選択回路１２は、基準電圧Ｖｒｅｆ２（＝０．９５Ｖ）を選択して基準電圧Ｖｒｅｆとして出力する。また、このとき、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を行う。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を継続する。

出力電圧Ｖｏｕｔが上昇すると、それに伴って、出力電圧Ｖｏｕｔの分圧電圧Ｖｄも上昇する。したがって、しばらくすると、分圧電圧Ｖｄは、基準電圧Ｖｒｅｆ（＝０．９５Ｖ）に達する（時刻ｔ１１）。しかしながら、コンパレータ１３は、コンパレータ１３のオフセット電圧、コンパレータ１３の反応速度、及び、昇圧回路１１によって決まる出力電圧Ｖｏｕｔの昇圧速度などの影響を受けて、出力電圧ＶｃをＨレベルに維持する。

その後、出力電圧Ｖｏｕｔがさらに上昇し、それに伴って、分圧電圧Ｖｄが上昇すると、コンパレータ１３は、出力電圧ＶｃをＨレベルからＬレベルに切り替える（時刻ｔ１２）。例えば、出力電圧Ｖｏｕｔがターゲット電圧（＝１０Ｖ）を超えて１１Ｖを示す場合、出力電圧Ｖｏｕｔの分圧電圧Ｖｄは１．１Ｖを示す。このとき、分圧電圧Ｖｄは、基準電圧Ｖｒｅｆ（＝１．０５Ｖ）よりも大きくなるため、コンパレータ１３は、Ｌレベルの電圧Ｖｃを出力する。

それにより、選択回路１２は、基準電圧Ｖｒｅｆ２から基準電圧Ｖｒｅｆ１（＝１．０５Ｖ）に選択を切り替えて基準電圧Ｖｒｅｆとして出力する。また、このとき、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を停止させる。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を停止させる。それにより、出力電圧Ｖｏｕｔは、下降し始める。

出力電圧Ｖｏｕｔが下降すると、それに伴って、出力電圧Ｖｏｕｔの分圧電圧Ｖｄも下降する。したがって、しばらくすると、分圧電圧Ｖｄは、基準電圧Ｖｒｅｆ（＝１．０５Ｖ）に達する（時刻ｔ１３）。しかしながら、コンパレータ１３は、コンパレータ１３のオフセット電圧、コンパレータ１３の反応速度、及び、昇圧回路１１の出力電流負荷によって決まる出力電圧Ｖｏｕｔの下降速度などの影響を受けて、出力電圧ＶｃをＬレベルに維持する。

その後、出力電圧Ｖｏｕｔがさらに下降し、それに伴って、分圧電圧Ｖｄが下降すると、コンパレータ１３は、出力電圧ＶｃをＬレベルからＨレベルに切り替える（時刻ｔ１４）。それにより、選択回路１２は、基準電圧Ｖｒｅｆ１から基準電圧Ｖｒｅｆ２（＝０．９５Ｖ）に選択を切り替えて基準電圧Ｖｒｅｆとして出力する。また、このとき、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を再開させる。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を再開させる。

その後、時刻ｔ１５以降では、時刻ｔ１１～ｔ１５の動作が繰り返される。

ここで、昇圧回路１１のリップル上昇成分は、時刻ｔ１１から時刻ｔ１２にかけて上昇した分圧電圧Ｖｄの上昇分Ｖｄｕｐに比例する正の値を示す。また、昇圧回路１１のリップル下降成分は、時刻ｔ１３から時刻ｔ１４にかけて下降した分圧電圧Ｖｄの下降分Ｖｄｄｗｎに比例する負の値を示す。したがって、昇圧回路１１のリップル成分は、リップル上昇成分とリップル下降成分との和、即ち、電圧Ｖｄｕｐと電圧Ｖｄｄｗｎとの和に比例する値を示す。しかしながら、電圧Ｖｄｕｐと電圧Ｖｄｄｗｎとは、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２間の電位差の分だけ重複している。そのため、昇圧回路１１のリップル成分は、その基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２間の電位差に比例する値の分だけ抑制される。

このように、本実施の形態にかかる電源回路１は、出力電圧Ｖｏｕｔの分圧電圧Ｖｄと、選択的に用いられる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の何れかと、の比較結果に基づいて、昇圧回路１１による出力電圧Ｖｏｕｔの昇圧の可否を制御している。それにより、本実施の形態にかかる電源回路１は、昇圧回路１１のリップル上昇成分及びリップル下降成分を部分的に重複させることができるため、昇圧回路１１の全体的なリップル成分を抑制することができる。換言すると、本実施の形態にかかる電源回路１は、負荷への出力電流の大きさに関係なく、安定した出力電圧Ｖｏｕｔを生成することができる。

なお、例えば、特許文献１のように、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合、昇圧回路１１のリップル上昇成分とリップル下降成分との重複部分がないため、昇圧回路１１の全体的なリップル成分を抑制することはできない。

図４は、本実施の形態にかかる電源回路１における、基準電圧Ｖｒｅｆに使用される２種類の基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の設定値と、出力電圧Ｖｏｕｔと、の関係を示す図である。なお、図４には、比較のため、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合における出力電圧Ｖｏｕｔも示されている。

なお、図４の例では、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合、基準電圧Ｖｒｅｆは０．８０Ｖを示すものとする。また、基準電圧Ｖｒｅｆに使用される電圧が基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の２種類の場合、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の平均電圧が０．８０Ｖを示すものとする。

図４を参照すると、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合、出力電圧Ｖｏｕｔの最小値は６．９３Ｖ、最大値は７．８４Ｖ、平均値は７．４３Ｖ、最大値と最小値の差（即ち、リップル成分）は０．９１Ｖを示している。

それに対し、基準電圧Ｖｒｅｆに使用される電圧が、０．７９Ｖの基準電圧Ｖｒｅｆ１、及び、０．８２Ｖの基準電圧Ｖｒｅｆ２の２種類の場合、出力電圧Ｖｏｕｔの最小値は７．１６Ｖ、最大値は７．７５Ｖ、平均値は７．４７Ｖ、最大値と最小値の差（即ち、リップル成分）は０．５９Ｖを示している。この場合、リップル成分は、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合と比較して、約３５％抑制されている。

また、基準電圧Ｖｒｅｆに使用される電圧が、０．７８Ｖの基準電圧Ｖｒｅｆ１、及び、０．８２Ｖの基準電圧Ｖｒｅｆ２の２種類の場合、出力電圧Ｖｏｕｔの最小値は７．２６Ｖ、最大値は７．８０Ｖ、平均値は７．５７Ｖ、最大値と最小値の差（即ち、リップル成分）は０．５４Ｖを示している。この場合、リップル成分は、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合と比較して、約４１％抑制されている。

図５は、本実施の形態にかかる電源回路における、出力端子ＯＵＴに付加される安定化容量の容量値と、出力電圧Ｖｏｕｔと、の関係を示す図である。なお、図５には、比較のため、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合における出力電圧Ｖｏｕｔも示されている。

なお、図５の例では、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合、基準電圧Ｖｒｅｆが０．８０Ｖを示し、かつ、安定化容量が１６ｐＦを示すものとする。また、基準電圧Ｖｒｅｆに使用される電圧が基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の２種類の場合、基準電圧Ｖｒｅｆ１が０．７８Ｖ、基準電圧Ｖｒｅｆ２が０．８２Ｖを示すものとする。

図５を参照すると、基準電圧Ｖｒｅｆに使用される電圧が１種類、かつ、安定化容量が１６ｐＦの場合、出力電圧Ｖｏｕｔの最小値は６．９３Ｖ、最大値は７．８４Ｖ、平均値は７．４３Ｖ、最大値と最小値の差（即ち、リップル成分）は０．９１Ｖを示している。

それに対し、基準電圧Ｖｒｅｆに使用される電圧が２種類、かつ、安定化容量が１６ｐＦの場合、出力電圧Ｖｏｕｔの最小値は７．２６Ｖ、最大値は７．８０Ｖ、平均値は７．５７Ｖ、最大値と最小値の差（即ち、リップル成分）は０．５４Ｖを示している。この場合、リップル成分は、既に説明したように、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合と比較して、約４１％抑制されている。

ここで、安定化容量の容量値を８ｐＦまで小さくすると、出力電圧Ｖｏｕｔの最小値は７．０１Ｖ、最大値は７．８３Ｖ、平均値は７．５２Ｖ、最大値と最小値の差（即ち、リップル成分）は０．８２Ｖを示す。さらに、安定化容量の容量値を６ｐＦまで小さくすると、出力電圧Ｖｏｕｔの最小値は６．８８Ｖ、最大値は７．９５Ｖ、平均値は７．５０Ｖ、最大値と最小値の差（即ち、リップル成分）は１．０７Ｖを示す。したがって、安定化容量の容量値が７ｐＦ程度の場合に、出力電圧Ｖｏｕｔのリップル成分が０．９Ｖ程度になるものと考えられる。

つまり、基準電圧Ｖｒｅｆに使用される電圧が２種類の場合には、安定化容量の容量値を７ｐＦ程度にまで小さくしても、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合、かつ、安定化容量が１６ｐＦの場合と同等程度のリップル成分に抑えることができる。換言すると、本実施の形態にかかる電源回路１１は、基準電圧Ｖｒｅｆに使用される電圧が１種類の場合と比較して、より小さな回路規模で同等のリップル成分の抑制を実現することができる。

（電源回路１の変形例）
図６は、電源回路１の変形例を電源回路１ａとして示す図である。
電源回路１ａは、電源回路１と比較して、論理和回路（以下、ＯＲ回路と称す）１５をさらに備える。

ＯＲ回路１５は、所謂イネーブル回路であって、外部から供給されたイネーブル信号ＥＮと、コンパレータ１３から出力された電圧Ｖｃと、の論理和を、電圧Ｖｓｅｌとして出力する。なお、イネーブル信号ＥＮは、例えば、昇圧回路１１又はその周辺回路の動作の可否を制御するために用いられているイネーブル信号と共用されても良い。

ＯＲ回路１５は、イネーブル信号ＥＮがＨレベルの場合、コンパレータ１３の出力電圧Ｖｃに関わらずＨレベルの電圧Ｖｓｅｌを出力し、イネーブル信号ＥＮがＬレベルの場合、コンパレータ１３の出力電圧Ｖｃをそのまま電圧Ｖｓｅｌとして出力する。この電圧Ｖｓｅｌは、電圧Ｖｃの代わりに、選択回路１２及びＮＡＮＤ回路１４に入力される。

例えば、電源起動直後の所定期間、イネーブル信号ＥＮはＨレベルに設定される。それにより、コンパレータ１３の出力電圧Ｖｃが不安定な場合でも、選択回路１２及びＮＡＮＤ回路１４に入力される電圧Ｖｓｅｌを安定したレベル（Ｈレベル）に固定することができる。そして、所定期間経過後、コンパレータ１３の出力電圧Ｖｃが安定すると、イネーブル信号ＥＮはＨレベルからＬレベルに切り替わる。それにより、安定したコンパレータ１３の出力電圧Ｖｃを、電圧Ｖｓｅｌとして、選択回路１２及びＮＡＮＤ回路１４に入力することができる。

なお、ＯＲ回路１５は、イネーブル信号ＥＮに基づいてコンパレータ１３の出力電圧Ｖｃ及び固定電圧の何れかを電圧Ｖｓｅｌとして出力することが可能な他の回路に適宜変更可能である。

＜実施の形態２＞
図７は、実施の形態２にかかる電源回路２の構成例を示す図である。電源回路２は、電源回路１と比較して、選択回路１２の代わりに選択回路２１を備える。また、電源回路２には、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２が供給される代わりに基準電圧Ｖｒｅｆのみが供給されている。さらに、抵抗素子Ｒ１は、抵抗素子Ｒ１ａ，Ｒ１ｂの代わりに、抵抗素子Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅによって構成されている。以下、具体的に説明する。

図７に示すように、電源回路２は、昇圧回路１１と、選択回路２１と、コンパレータ１３と、ＮＡＮＤ回路１４と、抵抗素子Ｒ１と、を備える。

抵抗素子Ｒ１は、抵抗素子Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅによって構成され、電源回路２の出力端子ＯＵＴと、接地電圧端子ＧＮＤと、の間に直列に設けられている。抵抗素子Ｒ１は、抵抗素子Ｒ１ｃ，Ｒ１ｄ間のノードＮ１の電圧Ｖｄ１を出力するとともに、抵抗素子Ｒ１ｄ，Ｒ１ｅ間のノードＮ２の電圧Ｖｄ２を出力する。換言すると、抵抗素子Ｒ１は、電源回路２の出力端子ＯＵＴの電圧Ｖｏｕｔを、抵抗素子Ｒ１ｃと抵抗素子Ｒ１ｄ，Ｒ１ｅとの抵抗比で分圧して電圧Ｖｄ１として出力するとともに、抵抗素子Ｒ１ｃ，Ｒ１ｄと抵抗素子Ｒ１ｅとの抵抗比で分圧して電圧Ｖｄ２として出力する。

選択回路２１は、コンパレータ１３から出力される電圧Ｖｃに基づいて、分圧電圧Ｖｄ１及び分圧電圧Ｖｄ２の何れかを選択して分圧電圧Ｖｄとして出力する。なお、本実施の形態では、分圧電圧Ｖｄ１が分圧電圧Ｖｄ２よりも大きい場合を例に説明する。

例えば、コンパレータ１３からＬレベルの電圧Ｖｃが出力されている場合、選択回路２１は、分圧電圧Ｖｄ２を選択して分圧電圧Ｖｄとして出力する。それに対し、コンパレータ１３からＨレベルの電圧Ｖｃが出力されている場合、選択回路２１は、分圧電圧Ｖｄ１を選択して分圧電圧Ｖｄとして出力する。

電源回路２のその他の構成については、電源回路１の場合と同様であるため、その説明を省略する。

（電源回路２の動作）
続いて、図８を用いて、電源回路２の動作について説明する。
図８は、電源回路２の動作を示すタイミングチャートである。なお、以下では、昇圧回路１１を駆動する電源電圧ＶＤＤが２Ｖ、昇圧回路１１の出力電圧Ｖｏｕｔのターゲット電圧が１０Ｖ、抵抗素子Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅの抵抗比Ｒ１ｃ：Ｒ１ｄ：Ｒ１ｅが８．９５：０．１：０．９５、基準電圧Ｖｒｅｆが１Ｖである場合を例に説明する。

図８に示すように、昇圧回路１１による出力電圧Ｖｏｕｔの昇圧開始直後は、出力電圧Ｖｏｕｔは、電源電圧ＶＤＤ（＝２Ｖ）以上、かつ、ターゲット電圧（＝１０Ｖ）以下を示している（時刻ｔ２０）。例えば、出力電圧Ｖｏｕｔが５Ｖを示す場合、分圧電圧Ｖｄ１は０．５２５Ｖを示し、分圧電圧Ｖｄ２は０．４７５Ｖを示す。このとき、基準電圧Ｖｒｅｆ（＝１Ｖ）は、選択回路２１によって分圧電圧Ｖｄ１，Ｖｄ２のうち何れが分圧電圧Ｖｄとして選択されているかに関わらず、分圧電圧Ｖｄよりも大きくなる。そのため、コンパレータ１３は、Ｈレベルの電圧Ｖｃを出力する。

コンパレータ１３からＨレベルの電圧Ｖｃが出力されている場合、選択回路２１は、分圧電圧Ｖｄ１（＝０．５２５Ｖ）を選択して分圧電圧Ｖｄとして出力する。また、このとき、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を行う。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を継続する。

出力電圧Ｖｏｕｔが上昇すると、それに伴って、出力電圧Ｖｏｕｔの分圧電圧Ｖｄ（ここでは、Ｖｄ＝Ｖｄ１）も上昇する。したがって、しばらくすると、分圧電圧Ｖｄは、基準電圧Ｖｒｅｆ（＝１Ｖ）に達する（時刻ｔ２１）。しかしながら、コンパレータ１３は、コンパレータ１３のオフセット電圧、コンパレータ１３の反応速度、及び、昇圧回路１１によって決まる出力電圧Ｖｏｕｔの昇圧速度などの影響を受けて、出力電圧ＶｃをＨレベルに維持する。

その後、出力電圧Ｖｏｕｔがさらに上昇し、それに伴って、分圧電圧Ｖｄが上昇すると、コンパレータ１３は、出力電圧ＶｃをＨレベルからＬレベルに切り替える（時刻ｔ２２）。例えば、出力電圧Ｖｏｕｔがターゲット電圧（＝１０Ｖ）を超えて１１Ｖを示す場合、分圧電圧Ｖｄ１は１．１５５Ｖを示し、分圧電圧Ｖｄ２は１．０４５Ｖを示す。このとき、分圧電圧Ｖｄ（＝１．１５５Ｖ）は、基準電圧Ｖｒｅｆ（＝１Ｖ）よりも大きくなるため、コンパレータ１３は、Ｌレベルの電圧Ｖｃを出力する。

それにより、選択回路２１は、分圧電圧Ｖｄ１から分圧電圧Ｖｄ２に選択を切り替えて分圧電圧Ｖｄとして出力する。また、このとき、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を停止させる。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を停止させる。それにより、出力電圧Ｖｏｕｔは、下降し始める。

出力電圧Ｖｏｕｔが下降すると、それに伴って、出力電圧Ｖｏｕｔの分圧電圧Ｖｄ（ここでは、Ｖｄ＝Ｖｄ２）も下降する。したがって、しばらくすると、分圧電圧Ｖｄは、基準電圧Ｖｒｅｆ（＝１Ｖ）に達する（時刻ｔ２３）。しかしながら、コンパレータ１３は、コンパレータ１３のオフセット電圧、コンパレータ１３の反応速度、及び、昇圧回路１１の出力電流負荷によって決まる出力電圧Ｖｏｕｔの下降速度などの影響を受けて、出力電圧ＶｃをＬレベルに維持する。

その後、出力電圧Ｖｏｕｔがさらに下降し、それに伴って、分圧電圧Ｖｄが下降すると、コンパレータ１３は、出力電圧ＶｃをＬレベルからＨレベルに切り替える（時刻ｔ２４）。それにより、選択回路２１は、分圧電圧Ｖｄ２から分圧電圧Ｖｄ１に選択を切り替えて分圧電圧Ｖｄとして出力する。また、このとき、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を再開させる。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を再開させる。

その後、時刻ｔ２５以降では、時刻ｔ２１～ｔ２５の動作が繰り返される。

このように、本実施の形態にかかる電源回路２は、基準電圧Ｖｒｅｆと、選択的に用いられる分圧電圧Ｖｄ１，Ｖｄ２の何れかと、の比較結果に基づいて、昇圧回路１１による出力電圧Ｖｏｕｔの昇圧の可否を制御している。それにより、本実施の形態にかかる電源回路２は、昇圧回路１１のリップル上昇成分及びリップル下降成分を部分的に重複させることができるため、昇圧回路１１の全体的なリップル成分を抑制することができる。換言すると、本実施の形態にかかる電源回路１は、負荷への出力電流の大きさに関係なく、安定した出力電圧Ｖｏｕｔを生成することができる。

（電源回路２の変形例）
図９は、電源回路２の変形例を電源回路２ａとして示す図である。
電源回路２ａは、電源回路２と比較して、論理和回路（以下、ＯＲ回路と称す）２２をさらに備える。

ＯＲ回路２２は、所謂イネーブル回路であって、外部から供給されたイネーブル信号ＥＮと、コンパレータ１３から出力された電圧Ｖｃと、の論理和を、電圧Ｖｓｅｌとして出力する。なお、イネーブル信号ＥＮは、例えば、昇圧回路１１又はその周辺回路の動作の可否を制御するために用いられているイネーブル信号と共用されても良い。

ＯＲ回路２２は、イネーブル信号ＥＮがＨレベルの場合、コンパレータ１３の出力電圧Ｖｃに関わらずＨレベルの電圧Ｖｓｅｌを出力し、イネーブル信号ＥＮがＬレベルの場合、コンパレータ１３の出力電圧Ｖｃをそのまま電圧Ｖｓｅｌとして出力する。この電圧Ｖｓｅｌは、電圧Ｖｃの代わりに、選択回路２１及びＮＡＮＤ回路１４に入力される。

例えば、電源起動直後の所定期間、イネーブル信号ＥＮはＨレベルに設定される。それにより、コンパレータ１３の出力電圧Ｖｃが不安定な場合でも、選択回路２１及びＮＡＮＤ回路１４に入力される電圧Ｖｓｅｌのレベルを安定させることができる。そして、所定期間経過後、コンパレータ１３の出力電圧Ｖｃが安定すると、イネーブル信号ＥＮはＨレベルからＬレベルに切り替わる。それにより、安定したコンパレータ１３の出力電圧Ｖｃを、電圧Ｖｓｅｌとして、選択回路２１及びＮＡＮＤ回路１４に入力することができる。

なお、ＯＲ回路２２は、イネーブル信号ＥＮに基づいてコンパレータ１３の出力電圧Ｖｃ及び固定電圧の何れかを電圧Ｖｓｅｌとして出力することが可能な他の回路に適宜変更可能である。

＜実施の形態３＞
図１０は、実施の形態３にかかる電源回路３の構成例を示す図である。電源回路３は、電源回路１と比較して、比較部１０の代わりに比較部３０を備える。比較部３０は、コンパレータ３１と、コンパレータ３２と、制御回路３３と、を有する。

コンパレータ３１は、分圧電圧Ｖｄと基準電圧Ｖｒｅｆ１とを比較して、比較結果である電圧Ｖｃ１を出力する。理想的には、コンパレータ３１は、分圧電圧Ｖｄが基準電圧Ｖｒｅｆ１以上の場合にＨレベルの電圧Ｖｃ１を出力し、分圧電圧Ｖｄが基準電圧Ｖｒｅｆ１未満の場合にＬレベルの電圧Ｖｃ１を出力する。

コンパレータ３２は、分圧電圧Ｖｄと基準電圧Ｖｒｅｆ２とを比較して、比較結果である電圧Ｖｃ２を出力する。理想的には、コンパレータ３２は、分圧電圧Ｖｄが基準電圧Ｖｒｅｆ２以上の場合にＨレベルの電圧Ｖｃ２を出力し、分圧電圧Ｖｄが基準電圧Ｖｒｅｆ２未満の場合にＬレベルの電圧Ｖｃ２を出力する。

制御回路３３は、コンパレータ３１，３２のそれぞれから出力された電圧Ｖｃ１，Ｖｃ２に応じた電圧Ｖｃｏｕｔを出力する。

（制御回路３３の具体的な構成例）
図１１は、制御回路３３の具体的な構成例を示す図である。
図１１に示すように、制御回路３３は、排他的論理和回路（ＸＯＲ回路）３３１と、Ｄフリップフロップ３３２と、を備える。

ＸＯＲ回路３３１は、電圧Ｖｃ１，Ｖｃ２の排他的論理和を、電圧Ｖｃｉｎｔとして出力する。Ｄフリップフロップ３３２は、電圧Ｖｃｉｎｔの立ち上がりに同期して電圧Ｖｏｕｔを取り込み、論理反転させて電圧Ｖｏｕｔとして出力する。

なお、制御回路３３の構成は、図１１に示す構成に限られず、図１１に示す構成と同等の機能を実現可能な他の構成に適宜変更可能である。

図１０に戻り、説明を続ける。
ＮＡＮＤ回路１４は、制御回路３３の出力電圧Ｖｃｏｕｔに基づいて、昇圧回路１１に対してクロック信号ＣＬＫを出力するか否かを制御する。例えば、制御回路３３からＬレベルの信号が出力されている場合、ＮＡＮＤ回路１４は、クロック信号ＣＬＫに関わらずＨレベルの信号を出力する。つまり、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を停止させる。それに対し、コンパレータ１３からＨレベルの信号が出力されている場合、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫ（厳密に言えば、本例ではクロック信号ＣＬＫの反転信号）の供給を行う。このとき、昇圧回路１１は、出力Ｖｏｕｔを昇圧させる。

電源回路３のその他の構成については、電源回路１の場合と同様であるため、その説明を省略する。

（電源回路３の動作）
続いて、図１２を用いて、電源回路３の動作について説明する。
図１２は、電源回路３の動作を示すタイミングチャートである。なお、以下では、昇圧回路１１を駆動する電源電圧ＶＤＤが２Ｖ、昇圧回路１１の出力電圧Ｖｏｕｔのターゲット電圧が１０Ｖ、抵抗素子Ｒ１ａ，Ｒ１ｂの抵抗比Ｒ１ａ：Ｒ１ｂが９：１、基準電圧Ｖｒｅｆ１が１．０５Ｖ、基準電圧Ｖｒｅｆ２が０．９５Ｖである場合を例に説明する。

図１２に示すように、昇圧回路１１による出力電圧Ｖｏｕｔの昇圧開始直後は、出力電圧Ｖｏｕｔは、ターゲット電圧（＝１０Ｖ）に満たない状態である（時刻ｔ３０）。そのため、コンパレータ３１，３２は何れもＬレベルの電圧Ｖｃ１，Ｖｃ２を出力する。このとき、制御回路３３では、ＸＯＲ回路３３１がＬレベルの電圧Ｖｃｉｎｔを出力するため、Ｄフリップフロップ３３２は、初期値であるＨレベルの電圧Ｖｃｏｕｔを出力する。

制御回路３３からＨレベルの電圧Ｖｃｏｕｔが出力されるため、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を行う。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を継続する。

その後、出力電圧Ｖｏｕｔが上昇してターゲット電圧を超えると、まず、コンパレータ３２の出力電圧Ｖｃ２がＬレベルからＨレベルに切り替わり（時刻ｔ３１）、その後、コンパレータ３１の出力電圧Ｖｃ１がＬレベルからＨレベルに切り替わる（時刻ｔ３２）。それにより、制御回路３３では、ＸＯＲ回路３３１の出力電圧ＶｃｉｎｔがＬレベルからＨレベルに切り替わり（時刻ｔ３１）、その後、ＨレベルからＬレベルに切り替わる（時刻ｔ３２）。このとき、Ｄフリップフロップ３３２は、ＸＯＲ回路３３１の出力電圧Ｖｃｉｎｔの立ち上がりに同期して出力電圧ＶｏｕｔをＨレベルからＬレベルに反転させる（時刻ｔ３１）。

制御回路３３からＬレベルの電圧Ｖｃｏｕｔが出力されるため、ＮＡＮＤ回路１４は、昇圧回路１１へのクロック信号ＣＬＫの供給を停止させる。それにより、昇圧回路１１は、出力電圧Ｖｏｕｔの昇圧を停止させる。それにより、出力電圧Ｖｏｕｔは、下降し始める。

その後、出力電圧Ｖｏｕｔが下降してターゲット電圧を下回ると、まず、コンパレータ３１の出力電圧Ｖｃ１がＨレベルからＬレベルに切り替わり（時刻ｔ３３）、その後、コンパレータ３２の出力電圧Ｖｃ２がＨレベルからＬレベルに切り替わる（時刻ｔ３４）。それにより、制御回路３３では、ＸＯＲ回路３３１の出力電圧ＶｃｉｎｔがＬレベルからＨレベルに切り替わり（時刻ｔ３３）、その後、ＨレベルからＬレベルに切り替わる（時刻ｔ３４）。このとき、Ｄフリップフロップ３３２は、ＸＯＲ回路３３１の出力電圧Ｖｃｉｎｔの立ち上がりに同期して出力電圧ＶｏｕｔをＬレベルからＨレベルに反転させる（時刻ｔ３４）。

その後は、時刻ｔ３１～ｔ３４の動作が繰り返される。

このように、本実施の形態にかかる電源回路３は、出力電圧Ｖｏｕｔの分圧電圧Ｖｄと、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２のそれぞれと、の比較結果に基づいて、昇圧回路１１による出力電圧Ｖｏｕｔの昇圧の可否を制御している。それにより、本実施の形態にかかる電源回路３は、昇圧回路１１のリップル上昇成分及びリップル下降成分を部分的に重複させることができるため、昇圧回路１１の全体的なリップル成分を抑制することができる。換言すると、本実施の形態にかかる電源回路１は、負荷への出力電流の大きさに関係なく、安定した出力電圧Ｖｏｕｔを生成することができる。

（電源回路３の変形例）
図１３は、電源回路３の変形例を電源回路３ａとして示す図である。電源回路３ａは、電源回路３と比較して、論理和回路（以下、ＯＲ回路と称す）３４をさらに備える。

ＯＲ回路３４は、所謂イネーブル回路であって、外部から供給されたイネーブル信号ＥＮと、制御回路３３から出力された電圧Ｖｃｏｕｔと、の論理和を、電圧Ｖｓｅｌとして出力する。なお、イネーブル信号ＥＮは、例えば、昇圧回路１１又はその周辺回路の動作の可否を制御するために用いられているイネーブル信号と共用されても良い。

ＯＲ回路３４は、イネーブル信号ＥＮがＨレベルの場合、制御回路３３の出力電圧Ｖｃｏｕｔに関わらずＨレベルの電圧Ｖｓｅｌを出力し、イネーブル信号ＥＮがＬレベルの場合、制御回路３３の出力電圧Ｖｃｏｕｔをそのまま電圧Ｖｓｅｌとして出力する。この電圧Ｖｓｅｌは、電圧Ｖｃｏｕｔの代わりに、ＮＡＮＤ回路１４に入力される。

例えば、電源起動直後の所定期間、イネーブル信号ＥＮはＨレベルに設定される。それにより、制御回路３３の出力電圧Ｖｃｏｕｔが不安定な場合でも、ＮＡＮＤ回路１４に入力される電圧Ｖｓｅｌのレベルを安定させることができる。そして、所定期間経過後、制御回路３３の出力電圧Ｖｃｏｕｔが安定すると、イネーブル信号ＥＮはＨレベルからＬレベルに切り替わる。それにより、安定した制御回路３３の出力電圧Ｖｃｏｕｔを、電圧Ｖｓｅｌとして、ＮＡＮＤ回路１４に入力することができる。

なお、ＯＲ回路３４は、イネーブル信号ＥＮに基づいて制御回路３３の出力電圧Ｖｃｏｕｔ及び固定電圧の何れかを電圧Ｖｓｅｌとして出力することが可能な他の回路に適宜変更可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

上記実施の形態１～３では、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の値が固定されているか、または、分圧電圧Ｖｄ１，Ｖｄ２の値が固定されている場合について説明したが、これに限られない。上記実施の形態１～３に係る電源回路１～３は、例えば、出力電圧Ｖｏｕｔのリップル成分（変動幅）を測定する測定回路と、測定回路による測定結果に基づいて基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２又は分圧電圧Ｖｄ１，Ｖｄ２の値を調整する調整回路と、を備えていても良い。それにより、出力電圧Ｖｏｕｔのリップル成分をさらに抑制することが可能となる。

例えば、上記の実施の形態に係る電源回路では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１～３電源回路
１ａ電源回路
２ａ電源回路
３ａ電源回路
１０比較部
１１昇圧回路
１２選択回路
１３コンパレータ
１４否定論理積回路（ＮＡＮＤ回路）
１５論理和回路（ＯＲ回路）
２１選択回路
２２論理和回路（ＯＲ回路）
３０比較部
３１コンパレータ
３２コンパレータ
３３制御回路
３４論理和回路（ＯＲ回路）
３３１排他的論理和回路（ＸＯＲ回路）
３３２Ｄフリップフロップ
ＩＮＶ１インバータ
ＭＮ１，ＭＮ２ＮチャネルＭＯＳトランジスタ
ＭＰ１，ＭＰ２ＰチャネルＭＯＳトランジスタ
Ｎ０，Ｎ１，Ｎ２ノード
Ｒ１抵抗素子
Ｒ１ａ，Ｒ１ｂ，Ｒ１ｃ，Ｒ１ｄ，Ｒ１ｅ抵抗素子
ＴＧ１トランスファゲート
ＴＧ２トランスファゲート

Claims

外部出力電圧に応じた分圧電圧と、第１基準電圧及び第２基準電圧のそれぞれと、を比較して、比較結果を出力する比較部と、
前記比較部による比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、
前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、
を備え、
前記比較部は、
前記分圧電圧と、前記第１及び第２基準電圧のうち選択された何れかの基準電圧と、を比較して、前記比較部による比較結果として出力するコンパレータと、
前記コンパレータによる比較結果に基づいて、前記第１基準電圧及び前記第２基準電圧の何れかを選択し、前記選択された基準電圧として出力する選択回路と、
を有し、
前記選択回路は、前記分圧電圧が前記選択された基準電圧以上であることを示す比較結果が前記コンパレータから出力された場合に、前記第２基準電圧から前記第２基準電圧よりも高い前記第１基準電圧に選択を切り替えて、前記選択された基準電圧として出力し、かつ、前記分圧電圧が前記選択された基準電圧未満であることを示す比較結果が前記コンパレータから出力された場合に、前記第１基準電圧から前記第２基準電圧に選択を切り替えて、前記選択された基準電圧として出力する、
電源回路。
外部出力電圧に応じた分圧電圧と、第１基準電圧及び第２基準電圧のそれぞれと、を比較して、比較結果を出力する比較部と、
前記比較部による比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、
前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、
前記外部出力電圧の変動幅を測定する測定回路と、
前記測定回路による測定結果に基づいて、前記第１基準電圧及び前記第２基準電圧の値を調整する調整回路と、
を備え、
前記比較部は、
前記分圧電圧と、前記第１及び第２基準電圧のうち選択された何れかの基準電圧と、を比較して、前記比較部による比較結果として出力するコンパレータと、
前記コンパレータによる比較結果に基づいて、前記第１基準電圧及び前記第２基準電圧の何れかを選択し、前記選択された基準電圧として出力する選択回路と、
を有する、
電源回路。
外部出力電圧に応じた分圧電圧と、第１基準電圧及び第２基準電圧のそれぞれと、を比較して、比較結果を出力する比較部と、
前記比較部による比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、
前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、
を備え、
前記比較部は、
前記分圧電圧と、前記第１基準電圧と、を比較する第１コンパレータと、
前記分圧電圧と、前記第２基準電圧と、を比較する第２コンパレータと、
前記第１コンパレータ及び前記第２コンパレータのそれぞれの比較結果に応じた電圧を、前記比較部による比較結果として出力する制御回路と、
を有し、
前記制御回路は、
前記第１コンパレータによる比較結果と、前記第２コンパレータによる比較結果と、の排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路の出力電圧の立ち上がりに同期して、前記制御回路の出力電圧を反転させるフリップフロップ回路と、
を有する、
電源回路。
外部出力電圧に応じた分圧電圧と、第１基準電圧及び第２基準電圧のそれぞれと、を比較して、比較結果を出力する比較部と、
前記比較部による比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、
前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、
前記外部出力電圧の変動幅を測定する測定回路と、
前記測定回路による測定結果に基づいて、前記第１基準電圧及び前記第２基準電圧の値を調整する調整回路と、
を備え、
前記比較部は、
前記分圧電圧と、前記第１基準電圧と、を比較する第１コンパレータと、
前記分圧電圧と、前記第２基準電圧と、を比較する第２コンパレータと、
前記第１コンパレータ及び前記第２コンパレータのそれぞれの比較結果に応じた電圧を、前記比較部による比較結果として出力する制御回路と、
を有する、
電源回路。
外部出力電圧に応じた第１分圧電圧及び第２分圧電圧のうち選択された何れかの分圧電圧と、基準電圧と、を比較するコンパレータと、
前記コンパレータによる比較結果に基づいて、前記第１分圧電圧及び前記第２分圧電圧の何れかを選択し、前記選択された分圧電圧として出力する選択回路と、
前記コンパレータによる比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、
前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、
を備え、
前記選択回路は、前記選択された分圧電圧が前記基準電圧以上であることを示す比較結果が前記コンパレータから出力された場合に、第１分圧電圧から前記第１分圧電圧よりも低い前記第２分圧電圧に選択を切り替えて、前記選択された分圧電圧として出力し、かつ、前記選択された分圧電圧が前記基準電圧未満であることを示す比較結果が前記コンパレータから出力された場合に、前記第２分圧電圧から前記第１分圧電圧に選択を切り替えて、前記選択された分圧電圧として出力する、
電源回路。
外部出力電圧に応じた第１分圧電圧及び第２分圧電圧のうち選択された何れかの分圧電圧と、基準電圧と、を比較するコンパレータと、
前記コンパレータによる比較結果に基づいて、前記第１分圧電圧及び前記第２分圧電圧の何れかを選択し、前記選択された分圧電圧として出力する選択回路と、
前記コンパレータによる比較結果に基づいてクロック信号の出力の可否を制御する第１イネーブル回路と、
前記クロック信号が前記第１イネーブル回路を介して供給された場合に、前記外部出力電圧を昇圧する昇圧回路と、
前記外部出力電圧の変動幅を測定する測定回路と、
前記測定回路による測定結果に基づいて、前記第１分圧電圧及び前記第２分圧電圧の値を調整する調整回路と、
を備えた電源回路。