TWI652564B - 用以穩定一供應電壓之裝置及方法 - Google Patents

用以穩定一供應電壓之裝置及方法 Download PDF

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Abstract

在一特定實施中，一種用以穩定一供應電壓之設備包括一第一電流源、一第二電流源及一控制電路。該第一電流源回應於一偵測信號且具有經由一輸出節點耦接至一電壓調節器電路之一輸出端。該第二電流源亦耦接至該輸出節點。該控制電路包括回應於該偵測信號之一輸入端及耦接至該第二電流源之一輸出端。該控制電路經組態以基於該偵測信號之一經延遲版本而啟用該第二電流源。

Description

用以穩定一供應電壓之裝置及方法
本發明大體上係關於用以穩定供應電壓之裝置及方法。
技術的進步已帶來更小且更強大的計算裝置。舉例而言，包括無線電話(諸如行動電話及智慧型電話)、平板電腦及膝上型電腦之多種攜帶型個人計算裝置體積小、重量輕且易於由使用者攜帶。此等裝置可經由無線網路傳達語音及資料封包。另外，許多此類裝置併入有額外功能性，諸如數位靜態攝影機、數位視訊攝影機、數位記錄器及音訊檔案播放器。又，此等裝置可處理可執行指令，包括軟體應用程式，諸如可用以存取網際網路之網頁瀏覽器應用程式。因此，此等裝置可包括顯著的計算及網路連接能力。 為減小電壓波動，此類裝置包括利用電壓調節器之處理器核心。電壓調節器可為簡單的前饋設計，或可包括負反饋控制迴路。取決於設計，電壓調節器可用於調節一或多個交流電(AC)或直流電(DC)電壓。諸如降壓調節器之電壓調節器可由於負載電流中之陡階躍而呈現不可接受之電壓「下降(droop)」。舉例而言，當處理器核心「加電」時，較大負載電流可使供應電壓下降，直至電壓調節器可提供足夠的電流以穩定電壓。較大電壓下降可使經調節之供應電壓降至低於電路操作之最小所需位準。
根據本發明之一個實施，一種用以穩定供應電壓之設備包括第一電流源、第二電流源及控制電路。第一電流源回應於偵測信號且具有經由輸出節點耦接至電壓調節器電路之輸出端。第二電流源亦耦接至該輸出節點。控制電路包括回應於偵測信號之輸入端及耦接至第二電流源之輸出端。控制電路經組態以基於偵測信號之經延遲版本而啟用第二電流源。 根據本發明之另一實施，一種方法包括在控制電路處接收偵測信號。偵測信號指示電壓調節器電路之輸出電壓低於臨限電壓。該方法亦包括啟用回應於偵測信號之第一電流源及啟用回應於偵測信號之經延遲版本之第二電流源。 根據本發明之另一實施，一種設備包括用於將第一電流提供至輸出節點之構件。用於提供第一電流之構件回應於偵測信號，且經由輸出節點耦接至用於調節輸出節點處之電壓的構件。該設備亦包括用於將第二電流提供至輸出節點之構件。該設備進一步包括用於基於偵測信號之經延遲版本而啟用用於提供第二電流之構件的構件。 根據本發明之另一實施，一種非暫時性電腦可讀媒體包括指令，該等指令在由處理器執行時使得處理器執行包括回應於偵測信號而啟用第一電流源之操作。偵測信號指示電壓調節器電路之輸出電壓低於臨限電壓。該等操作亦包括回應於偵測信號之經延遲版本而啟用第二電流源。
下文參看圖式描述本發明之特定實施。在說明書中，貫穿圖式藉由共同參考編號指定共同特徵。 參看圖1，展示可操作以減小輸出電壓下降之系統100。系統100包括電壓調節器電路102、偵測電路104、供應電壓穩定化電路106及負載108。電壓調節器電路102可經組態以調節輸出節點110處之電壓。供應電壓穩定化電路106可經組態以回應於輸出節點110處電壓之急劇下降而使通向輸出節點110之電流190快速升高。舉例而言，當通過負載108之負載電流比電壓調節器電路102可適應所增加負載電流之瞬態響應增加得更快時，輸出節點110處之電壓下降。回應於該電壓下降，供應電壓穩定化電路106可增加電流190直至輸出節點110處之電壓穩定，且接著可在電壓調節器電路102適應所增加負載電流時降低電流190。供應電壓穩定化電路106在本文中亦被稱作異步瞬態響應加速器(ATRA) 106。 電壓調節器電路102可包括調節器供電部分170，其耦接至輸出節點110且回應於來自調節器反饋部分172之控制信號137。在一些實施中，電壓調節器電路102可包括或對應於降壓調節器。 調節器供電部分170包括閘極驅動器電路120，其耦接至上拉電晶體124之閘極及下拉電晶體126之閘極。電感器140之第一端子耦接至電晶體124、126之汲極，且電感器140之第二端子耦接至輸出節點110。電容器142之第一端子耦接至輸出節點110，且電容器142之第二端子耦接至接地。 閘極驅動器電路120經組態以回應於控制信號137而選擇性地啟動及關閉電晶體124、126中之每一者。舉例而言，閘極驅動器電路120可經組態以在控制信號137具有第一電壓位準(例如邏輯高電壓)時藉由啟動上拉電晶體124及關閉下拉電晶體126而將電感器140耦接至供應電壓(Vin)，且在控制信號137具有第二電壓位準(例如邏輯低電壓)時藉由關閉上拉電晶體124及啟動下拉電晶體126而將電感器140耦接至接地。 調節器反饋部分172耦接至輸出節點110，且經組態以基於輸出節點110處之電壓而產生控制信號137作為具有工作循環之脈寬調變(PWM)信號。調節器反饋部分172包括用於電壓產生器電路102之誤差放大器132，該誤差放大器經組態以基於第一電壓(V1 )與參考電壓(Vref)之間的差而產生電壓(Vcomp) 135。電阻器134及電容器136、138連同電阻器144、146及電容器148為經組態以實施用於誤差放大器132之III型補償網路的補償組件。 電壓調節器電路102亦包括比較器電路128、時脈及斜坡產生器130及脈寬調變(PWM)鎖存器122。比較器電路128之第一輸入端子經耦接以接收由時脈及斜坡產生器130所產生的斜坡電壓(Vramp) 131，且比較器電路128之第二輸入端子經耦接以接收來自誤差放大器132之Vcomp 135。Vramp 131可具有自低電壓位準增加且在到達高電壓位準之後重設(至低電壓位準)的電壓位準。因此，Vramp 131可以連續方式不斷地增加、重設及重複。 比較器電路128可藉由在斜坡電壓Vramp 131小於Vcomp 135時輸出低電壓且在Vramp 131超過Vcomp 135時轉變至高電壓而產生脈寬經調變信號(V2 )。PWM鎖存器122回應於比較器電路128之輸出(V2 )及來自時脈及斜坡產生器130之時脈信號129，且可包括經組態以輸出控制信號137之設定-重設(S-R)正反器。作為操作之一說明性實例，時脈信號129可首先設定PWM鎖存器122，該PWM鎖存器隨後接通上拉電晶體124。Vramp信號131可在設定PWM鎖存器122的同時(例如在時間上至少部分重疊)開始自其最低值增加。回應於電壓Vramp 131上升超過Vcomp 135，比較器電路128之輸出V2 轉變為邏輯高電壓。輸出V2 之轉變重設PWM鎖存器122，該PWM鎖存器斷開上拉電晶體124且接通下拉電晶體126。誤差放大器132緩慢地(相對於Vramp信號131轉換之速度緩慢地)調整Vcomp 135以產生PWM工作循環，該PWM工作循環使輸出端110處之電壓大致等於(或等於)參考電壓Vref。 偵測電路104亦可被稱作「下降比較器」。偵測電路104包括比較器電路150及比較器電路152。輸出節點110耦接至比較器電路150之第一輸入端子且耦接至比較器電路152之第二輸入端子。比較器電路150之第二輸入端子經耦接以接收臨限電壓(VthHi) (例如「高」臨限電壓)，且比較器電路150之第一輸入端子經耦接以接收另一臨限電壓(VthLow) (例如「低」臨限電壓)。比較器電路152經組態以回應於輸出節點110處之電壓小於VthLow而產生偵測信號112 (例如輸出邏輯高電壓)。比較器電路152可經組態以回應於輸出節點110處之電壓大於VthHi而產生重設信號114 (例如輸出邏輯高電壓)。 ATRA 106可經耦接以接收來自偵測電路104之偵測信號112及重設信號114，且接收來自時脈及斜坡產生器130之時脈信號(SlowClk) 133。ATRA 106包括多個電流源109，包括第一電流源111及第二電流源121。在一說明性實施中，電流源109 (例如第一電流源111及第二電流源121)包括p型金屬氧化物半導體(PMOS)電晶體。 ATRA 106可經組態以回應於偵測信號112而依序啟動電流源109。舉例而言，第一電流源111經組態以回應於偵測信號而產生第一電流I1 191，該偵測信號諸如指示輸出節點110處之電壓小於VthLow之偵測信號112。第二電流源121經組態以回應於偵測信號之經延遲版本而產生第二電流I2 192。舉例而言，可藉由回應於偵測信號之延遲元件(諸如一或多個緩衝器)產生偵測信號之經延遲版本，如參看圖2進一步詳細描述。多個電流源109可包括一或多個額外電流源(未圖示)，該一或多個額外電流源各自經組態以回應於偵測信號之一或多個其他經延遲版本而產生各別電流。來自多個電流源109之合併電流(若存在)作為電流190提供至輸出節點110。參看圖2至圖4進一步詳細描述ATRA 106之實例實施。 ATRA 106可經組態以基於時脈信號而關閉多個電流源109，該時脈信號諸如自時脈及斜坡產生器130接收之時脈信號133。舉例而言，ATRA 106可經組態以在偵測信號112指示輸出節點110處之電壓小於VthLow時繼續依序啟動額外電流源，從而增加電流190。回應於指示輸出節點110處之電壓已上升超過VthLow之偵測信號112，ATRA 106可經組態以停止啟動額外電流源，且可開始依序關閉被啟動的電流源，從而在可對應於時脈信號133之循環的一系列步驟中減少電流190。 在操作期間，輸出節點110處之電壓可在穩態操作期間藉由電壓調節器電路102而保持在實質上恆定的電壓位準。偵測電路104之信號112、114可指示輸出節點110處之電壓不低於VthLow且不高於VthHi (例如偵測信號112及重設信號114均為邏輯低電壓)。ATRA 106之電流源109經關閉，且基本上沒有電流自ATRA 106之輸出端子(Vout)流動至輸出節點110。 提供至負載108之負載電流的急劇增加可擾亂穩態操作。舉例而言，負載108可包括自低功率模式轉變至主動模式之一或多個處理器核心，諸如基本上同時轉變至主動模式之多個核心。負載電流之急劇增加損耗來自電壓調節器電路102之電容器142的電荷，且比調節器反饋部分172可調整控制信號137以將額外電流提供至輸出節點110更快速地降低輸出節點110處之電壓。當輸出節點110處之電壓降至低於VthLow時，偵測電路104產生指示電壓下降之偵測信號112 (例如將偵測信號112自邏輯低電壓轉變為邏輯高電壓)。 ATRA 106可藉由依序啟動多個電流源109中之電流源來回應於指示電壓下降之偵測信號112。舉例而言，ATRA 106可啟動電流源111以將電流I1 191作為電流190提供至輸出節點110。在短暫延遲之後，若偵測信號112繼續指示電壓下降，則ATRA 106可啟動第二電流源121以將合併電流I1 191 + I2 192作為電流190提供至輸出節點110。ATRA 106可在偵測信號112指示電壓下降時繼續啟動額外電流源以增加通向輸出節點之電流190。因此，隨著更多電流源109被啟動，輸出電流190可在增加電流之一系列步驟中遞增或「緩升」。輸出電流190可促進提供至負載108之負載電流，可促進對電容器142進行再充電，或其組合。 當偵測電路104偵測到輸出節點110處之電壓並未低於VthLow時，偵測電路104調整偵測信號112 (例如藉由將偵測信號112自邏輯高電壓轉變為邏輯低電壓)。ATRA 106可藉由停止電流源之依序啟動來回應於指示輸出節點110處之電壓並未低於VthLow之偵測信號112。已被啟動的電流源保持被啟動，而未啟動之電流源保持未啟動。因此，電流190在偵測信號112剛轉變之後可實質上不變。ATRA 106可以比ATRA 106啟動電流源更慢的速率開始關閉電流源。關閉電流源之速率可基於電壓調節器電路102調整由電流源之關閉而引起的電流改變之經估計或經預測速度。 在一些情況下，輸出節點110處之電壓可超出VthHi。舉例而言，負載108可包括自低功率模式轉變至主動模式且隨後快速轉變回至低功率模式之處理器核心。回應於由處理器轉變至主動模式而引起的增加的負載電流，ATRA 106使電流190快速緩升。當處理器轉變回至低功率模式後，由ATRA 106提供之電流190不再被負載108消耗且替代地可對電容器142進行充電，從而驅動輸出節點110處之電壓超過VthHi。回應於指示輸出節點110處之電壓超出VthHi的重設信號114，ATRA 106可實質上同時(而非基於時脈信號133依序地)關閉所有電流源109以終止電流190。 因此,圖1之系統100可利用ATRA 106以回應於輸出節點110處之急劇電壓下降而將電流提供至輸出節點110。ATRA 106可比電壓調節器電路102更快地回應於電壓下降且將電流190提供至輸出節點110，從而在電壓調節器電路102調整以適應導致電壓下降之負載108之增加的電流時減小電流190的量。舉例而言，ATRA 106可提供適當的「晶粒上」電流供應以防止不可接受的下降使負載電流中之「階躍」變陡，而不對電壓調節器電路102之輸出電壓產生不合需要的雜訊，且同時有效地將負載電流移動至電壓調節器電路102。因此，ATRA 106可防止數位電路(例如處理器核心) 「崩潰」或降至低於用於改良電路操作之最小所需位準。另外，相比於使用較大晶片外電容器來適應負載電流中之陡階躍的系統，藉由提供對電壓下降之快速回應，ATRA 106可使得能夠使用較小晶粒上電容器142來設計系統100以減小系統100之整體成本及大小。 為進行說明，可在系統100之設計期間，諸如在判定負載電容器142之大小(例如，電容)時，使用最大負載電流階躍、電壓調節器102之輸出電容與啟動電流源109之延遲時間(例如比較器電路152之延遲及ATRA 106中之延遲緩衝器之延遲)之間的關係。舉例而言，用於判定負載電容器142之大小的一個估計值可表達為Cload ＞= Iload * Tdelay * N / (VthLow - VminOp)，其中Iload為最大負載電流階躍，Tdelay為比較器電路152及ATRA 106之延遲緩衝器的延遲，N為ATRA 106中之電流源或階躍的數目(參看圖2至圖3進一步詳細描述)，且VminOp為電壓調節器電路102之輸出電壓Vout的最小(例如最低)可允許電壓位準。 儘管將電壓調節器電路102描述為包括降壓調節器，但在其他實施中，電壓調節器電路102可包括任何其他類型之電壓調節器。儘管將ATRA 106描繪為包括兩個電流源109，但可使用三個、四個、十個或任何其他數目個電流源109來實施ATRA 106。儘管將時脈信號133描繪為由時脈及斜坡產生器130產生，但在其他實施中，時脈信號133可由ATRA 106內或外部之另一組件(諸如環形振盪器電路)產生。在一些實施中，可省略時脈信號133，諸如在其中經啟動電流源係基於另一信號而關閉的實施中。舉例而言，經啟動電流源可基於偵測信號112之關閉(例如當輸出節點110處之電壓上升超過VthLow時)、基於重設信號114之啟動，或基於一或多個其他信號(未圖示)而關閉。為進行說明，所有經啟動電流源可回應於偵測信號112之高至低電壓轉變而關閉。作為另一實例，經啟動電流源可基於偵測信號112之一或多個經延遲版本之高至低電壓轉變而依序關閉。儘管將偵測電路104描繪為產生重設信號114且將ATRA 106描繪為回應於該重設信號114，但在其他實施中，可省略重設信號114。 參看圖2，展示ATRA 106之特定實施之電路圖。ATRA 106包括多個電流源109及多個控制電路。舉例而言，ATRA 106包括電流源111、電流源121、電流源231、電流源241及電流源251。儘管展示五個電流源，但在其他實施中，ATRA 106可包括額外(或更少)電流源。控制電路220耦接至電流源121，控制電路230耦接至電流源231，控制電路240耦接至電流源241，且控制電路250耦接至電流源251。儘管展示四個控制電路，但在其他實施中，ATRA 106可包括額外(或更少)控制電路。 根據一些實施，每一電流源111、121、231、241、251可包括PMOS電晶體。舉例而言，每一電流源111、121、231、241、251可包括有包括PMOS電晶體的電流鏡像類型之電流源。替代地，如圖2中所說明，每一電流源111、121、231、241、251可包括實質上操作為電壓控制電阻器之PMOS電晶體。在給定閘極至源極電壓(Vgs)及汲極至源極電壓(Vds)下，可設定PMOS場效電晶體(FET)之大小以具有特定電阻。因此，PMOS FET可經組態/設定大小以產生特定量之汲極電流。然而，若Vds或Vheadroom (例如Vdd - Vout)改變，則汲極電流亦改變。圖4提供經組態以在Vds或Vheadroom改變時提供實質上恆定汲極電流的電路之實例。 電流源111之源極耦接至供應電壓(Vdd)，且電流源111之汲極耦接至輸出節點110。電流源111經由耦接至電流源111之閘極的反相器216而回應於偵測信號112。反相器216可經組態以使偵測信號112反向且將經反向信號提供至電流源111之閘極。為進行說明，若偵測信號112具有邏輯高電壓位準，則反相器216可將具有邏輯低電壓位準之信號提供至電流源111之閘極。回應於接收到具有邏輯低電壓位準之信號，電流源111可操作為將輸出節點110耦接至供應電壓(Vdd)以產生第一電流I1 191的上拉電晶體。如上文所解釋，若輸出節點110之電壓低於臨限電壓(VthLow)，則偵測信號112可具有邏輯高電壓位準。因此，若輸出節點110之電壓低於臨限電壓(VthLow)，則電流源111可操作以將第一電流I1 191提供至輸出節點110。 控制電路220包括延遲元件217、邏輯反或(NOR)閘222、正反器224、邏輯及(AND)閘226及多工器(MUX) 228。延遲元件217可經組態以使偵測信號112延遲且產生偵測信號之第一經延遲版本202。舉例而言，延遲元件217可包括一或多個經串聯耦接之緩衝器、反相器或其組合。 MUX 228經耦接以在第一輸入端處接收偵測信號之第一經延遲版本202且在第二輸入端處接收偵測信號112。MUX 228之控制輸入端耦接至正反器224之輸出端(Q)。MUX 228經組態以基於控制輸入端之值而輸出偵測信號之第一經延遲版本202或偵測信號112。 及閘226具有耦接至MUX 228之輸出端的第一輸入端，且具有經耦接以接收偵測信號112的第二輸入端。及閘226之輸出端耦接至反或閘222之輸入端。及閘226之輸出端亦耦接至正反器224之設定(S)輸入端。 反或閘222具有耦接至及閘226的第一輸入端，且具有耦接至正反器224之輸出端(Q)的第二輸入端。反或閘222之輸出端耦接至電流源121之控制端子(例如閘極)。 正反器224具有耦接至及閘226之設定(S)輸入端、經耦接以接收時脈信號133之時脈(C)輸入端、耦接至控制電路230之輸出端的資料(D)輸入端，及經耦接以接收經由反相器218的重設信號114 (「重設桿(reset bar)」信號)之經反向版本的有效低重設(RB)輸入端。正反器224之輸出端(Q)耦接至MUX 228之控制輸入端且耦接至反或閘222。 控制電路220經組態以基於偵測信號之第一經延遲版本202而啟用(例如啟動)電流源121以產生第二電流I2 192。舉例而言，當正反器224之輸出Q、偵測信號112及重設信號114具有邏輯低值(LO) (使得有效低重設(RB)輸入端接收邏輯高值(HI))且偵測信號112自LO轉變為HI時，偵測信號之第一經延遲版本202在延遲元件217之延遲之後自LO轉變為HI。MUX 228輸出偵測信號之第一經延遲版本202以將HI信號提供至及閘226。由於至及閘226之兩個輸入皆為HI，因此及閘226之輸出轉變為HI。反或閘222回應於來自及閘226之HI輸出而啟動電流源121 (經由電流源121之閘極處之LO信號)。此外，在正反器224之S輸入端處所接收的來自及閘226之HI輸出設定且保持輸出Q處於HI。MUX 228亦將偵測信號之第一經延遲版本202輸出至控制電路230。 控制電路230包括延遲元件227，其經耦接以自控制電路230接收偵測信號之第一經延遲版本202且經組態以產生偵測信號之第二經延遲版本204。控制電路230亦包括經組態以回應於偵測信號之第二經延遲版本204而啟動電流源231以將電流(I3 )提供至輸出節點110的MUX 238、及閘236、反或閘232及正反器234，其方式分別類似於控制電路220之MUX 228、及閘226、反或閘222及正反器224經組態以回應於偵測信號之第一經延遲版本202而啟動電流源121。 其他控制電路240、250可包括類似組件且可以與控制電路220、230實質上類似之方式操作。舉例而言，控制電路240可經組態以基於偵測信號之第三經延遲版本206而啟用電流源241以將電流(I4 )提供至輸出節點110。以類似方式，控制電路250可經組態以基於偵測信號之第N經延遲版本(未圖示)而啟用電流源251以將電流(IN + 1 )提供至輸出節點110。 因此，若輸出節點110處之電壓降至低於電壓臨限值(VthLow)，則偵測信號112可具有邏輯高電壓位準且可基於與延遲元件217、227等相關聯之延遲次數而使得電流源111、121、231、241、251快速連續啟動。特定言之，電流源111可經組態以回應於偵測信號112而將電流I1 191提供至輸出節點110。電流源121及控制電路220包括在經組態以回應於偵測信號之第一經延遲版本202而將電流I2 192提供至輸出節點110的第一遞增電流階段292中。電流源231及控制電路230包括在經組態以回應於偵測信號之第二經延遲版本204而將電流I3 提供至輸出節點110的第二遞增電流階段294中。電流源241及控制電路240包括在經組態以回應於偵測信號之第三經延遲版本206而將電流I4 提供至輸出節點110的第三遞增電流階段296中。電流源251及控制電路250包括在經組態以回應於偵測信號之第N經延遲版本而將電流IN + 1 提供至輸出節點110的第N遞增電流階段298中。 儘管描繪四個遞增電流階段292至298，但在其他實施中，任何數目「N」之遞增電流階段可包括在ATRA 106中，其中N可為大於零之任何整數值。作為一非限制性實例，若N等於九，則ATRA 106處可存在九個遞增電流階段。如圖2中所說明，每一遞增電流階段包括經組態以回應於偵測信號112之各別經延遲版本而將遞增電流提供至輸出節點110之各別電流源及各別控制電路。隨著偵測信號112傳播通過該複數個控制電路(例如自MUX 228至延遲元件227，自MUX 238至延遲元件237，等等)，偵測信號112使得對應的電流源啟動且使得對應的正反器設定(及儲存)邏輯高電壓位準輸出。藉此，電流源可將電流提供至輸出節點110。儘管在一些實施中，遞增電流階段292至298之延遲元件中之每一者施加實質上相等的延遲，且電流源109中之每一者產生實質上相同量的電流，但在其他實施中，延遲元件可不施加實質上相等的延遲，電流源109中之一或多者可產生不同量的電流(例如較遲啟動之電流源相比於較早啟動之電流源可提供更大量之電流)，或其組合。 若偵測信號112切換至邏輯低電壓位準(例如輸出節點110處之電壓不再小於電壓臨限值(VthLow))，則回應於偵測信號終止，遞增電流階段292至298之及閘輸出邏輯低值，且電流源111、121、231、241、251之連續啟動停止。由此，將來自經啟動電流源之相對穩定量的電流提供至負載108。舉例而言，偵測信號112之邏輯高電壓位準可使得遞增電流階段依序啟動直至偵測信號112切換至邏輯低電壓位準(例如偵測信號終止)。在偵測信號終止之後，經啟動電流階段可保持被啟動(直至由另一機制關閉，諸如回應於時脈信號133或回應於重設信號114，如下文所解釋)，且未啟動電流階段保持未啟動。 在偵測信號終止之後，經啟動電流階段可回應於時脈信號133而依序關閉。在此情況下，時脈信號133對應於依序關閉電流階段之關閉時脈。為進行說明，當每一電流階段經啟動時，用於該電流階段之正反器之輸出(Q)自LO轉變為HI且經提供至先前電流階段之正反器之輸入端(D)。未啟動電流階段繼續將LO輸出至其先前電流階段。 作為一實例,若偵測信號112在遞增電流階段292及294被啟動之後但在遞增電流階段296被啟動之前轉變為LO，則正反器234之資料(D)輸入端自未啟動電流階段296接收LO信號，且正反器234之設定(S)輸入端自及閘236接收LO信號。在時脈信號133之下一脈衝處，正反器234之輸出(Q)自HI轉變為LO，從而關閉電流源231且將LO信號發送至先前電流階段292之正反器234之資料(D)輸入端。回應於時脈信號133之下一脈衝，正反器224之輸出(Q)自HI轉變為LO，從而關閉電流源121。 舉例而言，若電流源111、121、231、241被啟動，那麼在偵測信號終止之後，電流源241可關閉。電流源231可在電流源241被關閉之後關閉，電流源121可在電流源231被關閉之後關閉，且電流源111可在電流源121被關閉之後關閉。因此，基於關於圖2所展示之實施，電流源241、231、121、111基於經判定時脈週期(例如以不同時間間隔)自右向左斷開。時脈週期可經判定使得電壓調節器電路102有時間吸收由經關閉電流源供應之負載電流增量而不帶來不可接受的輸出電壓下降(例如使經調節供應電壓降至低於用於電路操作之最小所需位準之電壓下降)。根據一個實施，ATRA 106可為「可再觸發的」，使得電流源在負載處之電壓(例如輸出節點110處之電壓)再次降至低於臨限電壓(VthLow)時可依序啟動(自左向右)。 在圖2之實施中，若偵測信號112在控制電路220、230、240、250之所有正反器224、234被設定之前切換至邏輯低電壓位準，則至驅動正反器224、234之設定輸入端之邏輯及閘226、236以及驅動電流源121、231、241、251之邏輯反或閘222、232之直接Vtrip 輸入停止對控制電路220、230、240、250之正反器224、234之任何另外設定。一旦已設定特定正反器，則該特定正反器之輸出端經由多工器將邏輯及閘之其他輸入切換至偵測信號112，而非選擇通過延遲閘極之路徑。藉此，偵測信號112在已清除每一正反器之前切換至邏輯高電壓位準(此係由於輸出節點110處之電壓降至低於臨限電壓(VthLow))。因此，在下一串聯的未經設定正反器處發生設定，而不必將偵測信號112傳播通過經設定正反器之延遲閘極。 根據一個實施，正反器224、234之設定相對較快地(例如「快速地」)發生。舉例而言，延遲元件217、227、237之延遲時間類似於圖1之比較器電路152之延遲時間。為進行說明，延遲元件217、227、237中之每一者之延遲時間及比較器電路152之延遲時間可比時脈信號133之週期小(例如，小一或多個數量級)。延遲元件217、227、237之延遲時間及電流I1 、I2 、I3 等之量值可經設定，使得提供至輸出節點110之電流的增加速率基本上匹配「最壞情況」負載電流情境(例如由於同時啟動多個處理器核心)下來自輸出節點110之增加的負載電流，以保持輸出節點110處之電壓處於或高於經判定電壓位準。可藉由自控制電路250至控制電路220進行計時(例如自右向左進行計時)而清除控制電路220、230、240、250之正反器224、234。時脈週期可經判定使得電壓調節器電路102有時間吸收由於關閉電流源而偏移之電流。 因此，比較器電路152產生偵測信號112 (具有邏輯高電壓位準)，且電流源111、121、231、241、251 (例如PMOS電晶體陣列)回應於偵測信號112而啟動以將額外電流供應至負載108。只要偵測信號112具有邏輯高電壓位準，則偵測信號112 (包括其經延遲版本)可傳播通過複數個控制電路220、230、240、250，逐步啟動電流源111、121、231、241、251且將額外電流提供至負載108。當PMOS電晶體陣列提供足夠電流使輸出節點110處之電壓升高超過臨限電壓(VthLow)時，可停止電流源之啟動。在停止新電流源之啟動之後，時脈信號133可逐步清除「保持」經啟動電流源之正反器，由此提供電壓調節器電路102將吸收之較小電流增量。 因此，圖2之ATRA 106使電壓調節器電路102能夠使用負載電容之較小值，同時保持輸出節點110處之可接受的電壓下降位準。電流源(例如PMOS裝置)可用作可線性或非線性縮放之電流分流器。在一個實例中，在較遲階段經啟動之PMOS裝置可設計成具有較大大小，且因此可提供更大電流。 參看圖3，展示ATRA 106之另一特定實施之電路圖。圖3之ATRA 106之一或多個特徵可如參看圖1、圖2或兩者所描述。舉例而言，在圖3中，ATRA 106包括控制電路220、230。作為另一實例，在圖3中，ATRA 106包括電流源109，諸如電流源111、121、231、241、251。 在圖3之實例中，ATRA 106經耦接以接收第二偵測信號312 (Vtrip2 )。第二偵測信號312可由圖1之偵測電路104產生。舉例而言，偵測電路104可經組態以回應於輸出節點110處之電壓低於小於臨限電壓(VthLow)之第二臨限電壓(VthLow2)而產生第二偵測信號312。 圖3亦說明ATRA 106可包括具有三個輸入端子組態之一或多個反或閘。舉例而言，ATRA 106可包括控制電路340，其包括具有三個輸入端子組態之反或閘342。作為額外實例，ATRA 106可包括控制電路350，其包括具有三個輸入端子組態之反或閘352，且ATRA 106亦可包括控制電路360，其包括具有三個輸入端子組態之反或閘362。在圖3之實例中，反或閘362包括經耦接以接收第二偵測信號312之輸入端。控制電路340、350之一或多個額外組件可對應於圖2之控制電路220、230、240、250之一個或多個組件。 ATRA 106亦可包括控制電路370及控制電路380。控制電路370包括正反器374、及閘376、延遲元件377及MUX 378。延遲元件377可經組態以使第二偵測信號312延遲且產生第二偵測信號之第一經延遲版本302。舉例而言，延遲元件377可包括一或多個經串聯耦接之緩衝器(例如源極隨耦器電路)、反相器或其組合。 MUX 378經耦接以在第一輸入端處接收第二偵測信號之第一經延遲版本302且在第二輸入端處接收第二偵測信號312。MUX 378之控制輸入端耦接至正反器374之輸出端(Q)。MUX 378經組態以基於控制輸入端之值而輸出第二偵測信號之第一經延遲版本302或第二偵測信號312。 及閘376具有耦接至MUX 378之輸出端的第一輸入端，且具有經耦接以接收第二偵測信號312的第二輸入端。及閘376之輸出端耦接至正反器374之設定(S)輸入端。 正反器374具有耦接至及閘376之設定(S)輸入端、經耦接以接收時脈信號133之時脈(C)輸入端、耦接至控制電路380之輸出端的資料(D)輸入端，及經耦接以接收重設桿信號(例如由反相器218產生之重設信號114之經反向版本)之低有效重設(R)輸入端。正反器374之第一輸出端(Q)耦接至反或閘352之輸入端子。正反器374之第二輸出端(QB)耦接至及閘318。 及閘318包括經耦接以接收時脈信號133之第一輸入端子及耦接至正反器374之第二輸入端子。及閘318包括耦接至控制電路220、230、340、350、360之輸出端子。 在操作期間，第二偵測信號312可啟用(例如啟動)電流源361。舉例而言，偵測電路104可經組態以回應於輸出節點110處之電壓低於小於臨限電壓(VthLow)之第二臨限電壓(VthLow2)而產生第二偵測信號312。若輸出節點110處之電壓小於第二臨限電壓(VthLow2)，則第二偵測信號312可具有邏輯高電壓位準。邏輯高電壓使得反或閘362輸出邏輯低電壓以啟用電流源361。電流源361可將電流提供至輸出節點110。 控制電路370經組態以基於第二偵測信號之第一經延遲版本302而啟用(例如啟動)電流源251以產生電流。舉例而言，在第二偵測信號312自邏輯低電壓轉變為邏輯高電壓之後，延遲元件377可在啟動電流源361之後產生第二偵測信號之第一經延遲版本302。第二偵測信號之第一經延遲版本302使得MUX 378輸出邏輯高電壓，從而使得及閘376及正反器374之第一輸出端(Q)輸出邏輯高電壓。由正反器374之第一輸出端(Q)輸出之邏輯高電壓使得反或閘352輸出邏輯低電壓，從而啟用(例如啟動)電流源251以將電流提供至輸出節點110。 控制電路380可包括與控制電路370類似的組件，且可以與控制電路370實質上類似的方式操作。舉例而言，控制電路380可經組態以基於偵測信號之第三經延遲版本304而啟用電流源241以將電流提供至輸出節點110。 因此，圖3之ATRA 106可實現「中間相遇(meet in the middle)」技術，以依序啟動電流源109從而將電流提供至輸出節點110。舉例而言，在圖3中，電流源109可基於偵測信號112而自左向右依序啟動(例如，如參看圖2所描述)，且亦可基於第二偵測信號312而自右向左依序啟動。為進一步說明，在圖3中，電流源121、251可在電流源111、361啟動之後啟動，且電流源231、241可在電流源121、251啟動之後啟動。因此，電流源109可以快速方式啟動，諸如回應於輸出節點110處之電壓低於小於臨限電壓(VthLow)之第二臨限電壓(VthLow2)。 參看圖4，展示裝置400。在一些實施中，裝置400整合於圖1之系統100內。舉例而言，裝置400包括可實施為電流源109中之一或多者的電路450。在此情況下，電流源109中之一特定電流源可包括多個電晶體。 裝置400可包括一或多個電阻器，諸如電阻器402、404、406及408。在圖4中，電阻器402經耦接以接收輸出節點110處之電壓以產生第一信號，且電阻器404經耦接以接收供應電壓(Vdd)以產生第二信號。 裝置400進一步包括差動放大器412。差動放大器412包括經耦接以自電阻器402接收第一信號之第一輸入端子(例如反相輸入端子)，且進一步包括經耦接以自電阻器404接收第二信號之第二輸入端子(例如非反相輸入端子)。差動放大器412經組態以基於第一信號與第二信號之間的差產生餘量電壓Vheadroom。餘量電壓Vheadroom可指示與輸出節點110處之電壓及供應電壓(Vdd)相關聯的餘量的量。 裝置400進一步包括多個比較器電路413，諸如比較器電路414、416、418。該多個比較器電路413耦接至差動放大器412，且經耦接以接收餘量電壓Vheadroom。舉例而言，該多個比較器電路413中之每一者之第一輸入端子(例如反相輸入端子)可經耦接以接收餘量電壓Vheadroom。 該多個比較器電路413中之每一者可進一步包括經耦接以接收對應的參考電壓之第二輸入端子(例如非反相輸入端子)。舉例而言，比較器電路414之第二輸入端子可經耦接以接收參考電壓Vth6。作為額外實例，比較器電路416之第二輸入端子可經耦接以接收參考電壓Vth5，且比較器電路418之第二輸入端子可經耦接以接收參考電壓Vth0。參考電壓Vth0至Vth6可對應於電壓範圍，諸如假設Vth0 ＞ Vth1 ＞ Vth6。該多個比較器電路413經組態以產生啟用信號＜6:0＞，諸如啟用信號＜0＞、啟用信號＜5＞及啟用信號＜6＞。 電路450包括多個反-及(not-and) (反及(NAND))閘455。該多個反及閘455中之每一者包括經組態以接收啟用信號＜6:0＞中之對應信號的第一輸入端子。舉例而言，該多個反及閘455可包括具有經組態以自比較器電路414接收啟用信號＜6＞之第一輸入端子的反及閘456。該多個NAND閘455中之每一者包括耦接至反相器458之第二輸入端子。每一第二輸入端子經組態以接收由反相器458產生的閘極電壓Vgate (例如啟動信號)之經反向版本。 電路450進一步包括多個電晶體451。該多個電晶體451之源極端子可經耦接以接收電壓Vsource，且該多個電晶體451之汲極端子可經組態以產生電壓Vdrain。該多個電晶體451之汲極端子可耦接至輸出節點110。 該多個電晶體451可包括具有經耦接以接收閘極電壓Vgate之閘極端子的電晶體452。該多個電晶體451之其他電晶體可包括耦接至反及閘455之輸出端子的閘極端子。舉例而言，該多個電晶體451可包括電晶體454，其具有耦接至反及閘456之輸出端子的閘極端子。 在操作期間，比較器電路413可輸出啟用信號＜6:0＞。啟用信號＜6:0＞之每一值可回應於對應的參考電壓超出餘量電壓Vheadroom而對應於邏輯高電壓。舉例而言，比較器電路414可經組態以回應於參考電壓Vth0超出餘量電壓Vheadroom而輸出邏輯高電壓。若供應電壓Vdd與輸出節點110處之電壓之間的差相對較小，則餘量可相對較低，且比較器電路413中之較多者可產生邏輯高電壓(相比於較高餘量情形，其中電壓Vdd與輸出節點110處之電壓之間的差更大，且其中比較器電路413中之較少者或無一者產生邏輯高電壓)。 裝置400可經組態以基於餘量電壓Vheadroom來調整電流源109之電流。為進行說明，電流源109中之一或多者(諸如第一電流源111及第二電流源121)可包括電路450。在此實例中，第一電流源111之第一電流I1 191及第二電流源121之第二電流I2 192可基於餘量電壓Vheadroom而調整。 參看圖4所描述之實施可補償與供應電壓Vdd及輸出節點110處之電壓相關聯的低餘量情形。舉例而言，在其中供應電壓Vdd與輸出節點110處之電壓之間的差相對較小的狀況下，由電流源109中之一或多者所產生之電流可減小。為補償該減小的電流，裝置400可啟動多個電晶體451中之電晶體(例如，以增加提供至輸出節點110之電流的量值)。當餘量增加時，裝置400可關閉多個電晶體451中之電晶體(例如，以減小提供至輸出節點110之電流的量值)。由此，提供至輸出節點110之電流的量針對一系列餘量情形可實質上維持恆定。 參看圖5，展示一種用於將電流提供至電壓調節器電路之輸出節點的方法。可藉由圖1之系統100執行方法500。特定言之，可使用關於圖1至圖3所描述之ATRA 106來執行方法500。 方法500包括在502處在控制電路處接收偵測信號。偵測信號指示電壓調節器之輸出電壓低於臨限電壓。舉例而言，參看圖1，若(電壓調節器電路102之)輸出節點110之電壓低於臨限電壓VthLow，則偵測電路104可產生偵測信號112。如關於圖2所描述，可將偵測信號112提供至ATRA 106。ATRA 106可包括多個控制電路220、230、240、250，該多個控制電路經耦接以接收偵測信號112抑或偵測信號之經延遲版本202、204、206之。 在504處，可啟用回應於偵測信號之第一電流源。舉例而言，參看圖2，可基於偵測信號112啟用電流源111。為進行說明，若偵測信號112具有邏輯高電壓位準，則反相器216將具有邏輯低電壓位準之信號提供至電流源111之閘極。回應於接收到具有邏輯低電壓位準之信號，電流源111操作為上拉電晶體且基於供應電壓(Vdd)增加輸出節點110處之電壓。舉例而言，電流源111將電流I1 191提供至輸出節點110以增加輸出節點110處之電壓。因此，根據方法500，啟用第一電流源將第一電流提供至耦接至電壓調節器電路之輸出節點。 在506處，可啟用回應於偵測信號之經延遲版本的第二電流源。舉例而言，參看圖2，延遲元件217可使偵測信號112延遲且產生偵測信號之第一經延遲版本202。控制電路(例如MUX 238、及閘236、正反器234及反或閘222)回應於偵測信號之第一經延遲版本202而將邏輯低電壓信號提供至電流源121之閘極。因此，電流源121操作為上拉電晶體，且基於供應電壓(Vdd)增加輸出節點110處之電壓。舉例而言，電流源121將電流I2 192提供至輸出節點110以增加輸出節點110處之電壓。因此，根據方法500，啟用第二電流源將第二電流提供至輸出節點。 根據方法500，第二電流源可包括在經組態以將第二電流提供至輸出節點之第一遞增電流階段中。舉例而言，參看圖2，電流源121可包括在第一遞增電流階段292中。第一遞增電流階段292可使得能夠將電流I2 192提供至輸出節點110。方法500亦可包括依序啟動多個遞增電流階段之電流源直至偵測信號終止。舉例而言，參看圖2，可在啟動電流源121之後啟動第二遞增電流源294之電流源231，接著可啟動第三遞增電流源296之電流源241，且接著可啟動第四遞增電流源298之電流源251。由此，可依序啟動電流源121、231、241、251。若出現偵測信號終止，則可停止電流源121、231、241、251之依序啟動。舉例而言，若偵測信號112自邏輯高電壓位準切換至邏輯低電壓位準，則可停止電流源121、231、241、251之依序啟動。 根據方法500之一個實施，在偵測信號終止之後，經啟動電流源可保持被啟動，且未啟動電流源可保持未啟動。舉例而言，參看圖2，若當偵測信號112自邏輯高電壓位準切換至邏輯低電壓位準時電流源121、231經啟動且電流源241、251未啟動，則電流源121、231可保持啟動且電流源241、251可保持未啟動。方法500亦可包括回應於偵測信號之終止而依序關閉經啟動的電流源。舉例而言，在其中偵測信號112自邏輯高電壓位準切換至邏輯低電壓位準之上述情境中，電流源231可關閉，隨後電流源121關閉。 根據一個實施，方法500亦包括回應於指示輸出節點大於第二電壓臨限值之重設信號而關閉經啟動的電流源。舉例而言，參看圖1，若輸出節點110之電壓大於臨限電壓VthHi，則偵測電路104可產生重設信號114。為進行說明，重設信號114可具有邏輯高電壓位準且可被提供至ATRA 106。參看圖2，重設信號114可由反相器218反向以產生具有邏輯低電壓位準之信號。可將信號(具有邏輯低電壓位準)提供至每一正反器224、234之低有效重設端子以重設正反器224、234且關閉對應的電流源121、231。 根據方法500之一個實施，可在經啟動電流源中之一些但並非所有回應於偵測信號終止而關閉之後接收偵測信號之另一個例。舉例而言，參看圖2，當偵測信號112自邏輯高電壓位準切換至邏輯低電壓位準時，電流源121、231、241可被啟動，且電流源251可未啟動。當偵測信號112具有邏輯低電壓位準時，電流源241可回應於時脈信號113而關閉。當電流源121、231保持啟動時，偵測信號112可切換回至邏輯高電壓位準。根據方法500，可回應於接收到偵測信號之其他個例而依序啟動經關閉的電流源。舉例而言，在上述情境中，可回應於偵測信號112切換回至邏輯高電壓位準而依序啟動電流源241、251 (例如未啟動的電流源)。 參看圖6，展示包括可操作以執行關於圖1至圖5所描述之技術的組件之裝置600。裝置600包括耦接至記憶體632之處理器610，諸如數位信號處理器或中央處理單元。處理器610在耦接至圖1之電壓調節器電路102之輸出節點110的功率域612中。ATRA 106耦接至輸出節點110。儘管展示處理器610在功率域612中，但在其他實施中，替代(或除了)處理器610，諸如顯示器控制器626、CODEC 634、記憶體632、無線介面640或收發器641之一或多個其他組件可在功率域612中。 處理器610可經組態以執行儲存於記憶體632中之軟體，諸如一或多個指令668之程式。記憶體632可為包括用於減少功率域612處之故障的指令668之非暫時性電腦可讀媒體。指令668在由處理器610執行時，諸如當在處理器610內實施ATRA 106時，可使處理器啟用回應於偵測信號之第一電流源(例如圖2之電流源111)。偵測信號可指示電壓調節器電路(諸如圖1之電壓調節器電路102)之輸出電壓低於臨限電壓。指令668亦可使處理器610啟用回應於偵測信號之經延遲版本的第二電流源(例如圖2之電流源121)。在一些實施中，處理器610可經組態以根據圖5之方法500操作。舉例而言，指令668可為可執行的以使處理器610執行關於圖5所描述之操作。 無線介面640可耦接至處理器610且耦接至天線642。舉例而言，無線介面640可經由收發器641耦接至天線642。寫碼器/解碼器(CODEC) 634亦可耦接至處理器610。揚聲器636及麥克風638可耦接至CODEC 634。顯示器控制器626可耦接至處理器610且耦接至顯示裝置628。在一特定實施中，處理器610、顯示器控制器626、記憶體632、CODEC 634及無線介面640包括在系統級封裝或系統單晶片裝置622中。在一特定實施中，輸入裝置630及電源供應器644耦接至系統單晶片裝置622。此外，在一特定實施中，如圖6中所說明，顯示裝置628、輸入裝置630、揚聲器636、麥克風638、天線642及電源供應器644在系統單晶片裝置622外部。然而，顯示裝置628、輸入裝置630、揚聲器636、麥克風638、天線642及電源供應器644中之每一者可耦接至系統單晶片裝置622之一或多個組件，諸如一或多個介面或控制器。 所揭示技術中之一或多者可實施於諸如裝置600之系統或設備中，該系統或設備可包括通信裝置、固定位置資料單元、行動位置資料單元、行動電話、蜂巢式電話、衛星電話、電腦、平板電腦、攜帶型電腦、顯示裝置、媒體播放器或桌上型電腦。替代地或另外，裝置600可包括機上盒、娛樂單元、導航裝置、個人數位助理(PDA)、監視器、電腦監視器、電視、調諧器、無線電、衛星無線電、音樂播放器、數位音樂播放器、攜帶型音樂播放器、視訊播放器、數位視訊播放器、數位視訊光碟(DVD)播放器、攜帶型數位視訊播放器、衛星、車輛、整合於車輛內之組件、包括處理器或者儲存或擷取資料或電腦指令之任何其他裝置，或其組合。作為另一說明性非限制性實例，該系統或設備可包括諸如手持型個人通信系統(PCS)單元之遠端單元、諸如具有全球定位系統(GPS)能力之裝置的攜帶型資料單元、儀錶讀取裝備，或包括處理器或者儲存或擷取資料或電腦指令之任何其他裝置，或其任何組合。 儘管圖1至圖6中之一或多者可說明根據本發明之教示的系統、設備或方法，但本發明並不限於此等所說明系統、設備或方法。如本文中所說明或描述之圖1至圖6中任一者之一或多個功能或組件可與圖1至圖6中另一者之一或多個其他部分組合。因此，本文中所描述的單個實施皆不應被視為具有限制性，且本發明之實施可在不背離本發明之教示的情況下適當地組合。 結合所描述之技術，一種設備包括用於將第一電流提供至輸出節點之構件。用於提供第一電流之構件可回應於偵測信號，且經由輸出節點耦接至用於調節輸出節點處之電壓的構件。舉例而言，用於將第一電流提供至輸出節點之構件可包括圖1至圖3之ATRA 106、圖2至圖3之電流源111、圖4之裝置400、經程式化以執行圖6之指令668的處理器610，一或多個其他裝置、電路、模組，或其任何組合。用於調節輸出節點處之電壓的構件可包括圖1之電壓調節器電路102、經程式化以執行圖6之指令668的處理器610，一或多個其他裝置、電路、模組，或其任何組合。 該設備亦可包括用於將第二電流提供至輸出節點之構件。舉例而言，用於將第二電流提供至輸出節點之構件可包括圖1至圖3之ATRA 106、圖2至圖3之電流源121、圖4之裝置400、經程式化以執行圖6之指令668的處理器610，一或多個其他裝置、電路、模組，或其任何組合。 該設備亦可包括用於基於偵測信號之經延遲版本而啟用用於提供第二電流之構件的構件。舉例而言，用於啟用用於提供第二電流之構件的構件可包括圖1至圖3之ATRA 106、圖2至圖3之控制電路220、經程式化以執行圖6之指令668的處理器610，一或多個其他裝置、電路、模組，或其任何組合。 熟習此項技術者將進一步瞭解，結合本文中所揭示之實施描述之各種說明性邏輯區塊、組態、模組、電路及演算法可實施為電子硬體、由處理器執行之電腦軟體或兩者之組合。上文大體在其功能性方面描述各種說明性組件、區塊、組態、模組、電路及步驟。此功能性被實施為硬體抑或處理器可執行指令取決於特定應用及強加於整個系統的設計約束。熟習此項技術者可針對每一特定應用而以變化之方式實施所描述之功能性，但不應將此等實施決策解釋為致使脫離本發明之範疇。 結合本文中之揭示內容描述的方法或演算法之步驟可直接以硬體、由處理器執行之軟體模組或兩者之組合來實施。軟體模組可駐存於隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、可卸除式磁碟、緊密光碟唯讀記憶體(CD-ROM)或此項技術中已知的任何其他形式的非暫時性儲存媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊並將資訊寫入至儲存媒體。在替代方案中，儲存媒體可整合至處理器。處理器及儲存媒體可駐存於特殊應用積體電路(ASIC)中。ASIC可駐存於計算裝置或使用者終端機中。在替代方案中，處理器及儲存媒體可作為離散組件駐存於計算裝置或使用者終端機中。 提供先前描述以使熟習此項技術者能夠進行或使用所揭示之實施。熟習此項技術者將容易地顯而易見對此等實施之各種修改，且在不背離本發明之範疇的情況下，本文中所定義之原理可應用於其他實施。因此，本發明並非意欲限於本文中所展示之實施，而是應符合可能與如以下申請專利範圍所定義之原理及新穎特徵相一致的最廣泛範疇。
100‧‧‧系統
102‧‧‧電壓調節器電路
104‧‧‧偵測電路
106‧‧‧供應電壓穩定化電路/異步瞬態響應加速器(ATRA)
108‧‧‧負載
109‧‧‧電流源
110‧‧‧輸出節點/輸出端
111‧‧‧第一電流源
112‧‧‧偵測信號
113‧‧‧時脈信號
114‧‧‧重設信號
120‧‧‧閘極驅動器電路
121‧‧‧第二電流源
122‧‧‧脈寬調變(PWM)鎖存器
124‧‧‧上拉電晶體
126‧‧‧下拉電晶體
128‧‧‧比較器電路
129‧‧‧時脈信號
130‧‧‧時脈及斜坡產生器
131‧‧‧斜坡電壓
132‧‧‧誤差放大器
133‧‧‧時脈信號
134‧‧‧電阻器
135‧‧‧電壓
136‧‧‧電容器
137‧‧‧控制信號
138‧‧‧電容器
140‧‧‧電感器
142‧‧‧電容器
144‧‧‧電阻器
146‧‧‧電阻器
148‧‧‧電容器
150‧‧‧比較器電路
152‧‧‧比較器電路
170‧‧‧調節器供電部分
172‧‧‧調節器反饋部分
190‧‧‧電流
191‧‧‧第一電流
192‧‧‧第二電流
202‧‧‧偵測信號之第一經延遲版本
204‧‧‧偵測信號之第二經延遲版本
206‧‧‧偵測信號之第三經延遲版本
216‧‧‧反相器
217‧‧‧延遲元件
218‧‧‧反相器
220‧‧‧控制電路
222‧‧‧邏輯反或閘
224‧‧‧正反器
226‧‧‧邏輯及閘
227‧‧‧延遲元件
228‧‧‧多工器
230‧‧‧控制電路
231‧‧‧電流源
232‧‧‧反或閘
234‧‧‧正反器
236‧‧‧及閘
237‧‧‧延遲元件
238‧‧‧多工器
240‧‧‧控制電路
241‧‧‧電流源
250‧‧‧控制電路
251‧‧‧電流源
292‧‧‧第一遞增電流階段
294‧‧‧第二遞增電流階段
296‧‧‧第三遞增電流階段
298‧‧‧第N遞增電流階段
302‧‧‧第二偵測信號之第一經延遲版本
304‧‧‧偵測信號之第三經延遲版本
312‧‧‧第二偵測信號
318‧‧‧及閘
340‧‧‧控制電路
342‧‧‧反或閘
350‧‧‧控制電路
352‧‧‧反或閘
360‧‧‧控制電路
361‧‧‧電流源
362‧‧‧反或閘
370‧‧‧控制電路
374‧‧‧正反器
376‧‧‧及閘
377‧‧‧延遲元件
378‧‧‧多工器
380‧‧‧控制電路
400‧‧‧裝置
402‧‧‧電阻器
404‧‧‧電阻器
406‧‧‧電阻器
408‧‧‧電阻器
412‧‧‧差動放大器
413‧‧‧比較器電路
414‧‧‧比較器電路
416‧‧‧比較器電路
418‧‧‧比較器電路
450‧‧‧電路
451‧‧‧電晶體
452‧‧‧電晶體
454‧‧‧電晶體
455‧‧‧反及閘
456‧‧‧反及閘
458‧‧‧反相器
500‧‧‧方法
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟
600‧‧‧裝置
610‧‧‧處理器
612‧‧‧功率域
622‧‧‧系統級封裝/系統單晶片裝置
626‧‧‧顯示器控制器
628‧‧‧顯示裝置
630‧‧‧輸入裝置
632‧‧‧記憶體
634‧‧‧寫碼器/解碼器(CODEC)
636‧‧‧揚聲器
638‧‧‧麥克風
640‧‧‧無線介面
641‧‧‧收發器
642‧‧‧天線
644‧‧‧電源供應器
668‧‧‧指令
圖1為可操作以減小輸出電壓下降之系統的圖式。 圖2為可包括在圖1之系統中的用以穩定供應電壓之裝置的電路圖。 圖3為用以穩定供應電壓之裝置之另一說明性實例的圖式。 圖4為用以穩定供應電壓之裝置之電流源的一說明性實例之圖式。 圖5為用於將電流提供至電壓調節器電路之輸出節點的方法。 圖6為可包括可操作以減小輸出電壓下降之組件的裝置之方塊圖。

Claims (23)

  1. 一種設備，其包含：一第一電流源，其回應於一偵測信號且具有經由一輸出節點耦接至一電壓調節器電路之一輸出端；一第二電流源，其耦接至該輸出節點；及一控制電路，其具有回應於該偵測信號之一輸入端、耦接至該輸入端之一延遲元件及耦接至該第二電流源之一輸出端，該控制電路經組態以基於該偵測信號之一經延遲版本而啟用該第二電流源。
  2. 如請求項1之設備，其進一步包含經組態以產生該偵測信號之一偵測電路。
  3. 如請求項1之設備，其中該第一電流源及該第二電流源包含p型金屬氧化物半導體(PMOS)電晶體。
  4. 如請求項1之設備，其中該控制電路包含：一正反器，其回應於該延遲元件，其中該正反器之一輸出端耦接至該控制電路之該輸出端。
  5. 如請求項1之設備，其中該第一電流源經組態以回應於該偵測信號而將一第一電流提供至該輸出節點，其中該第二電流源及該控制電路包括在經組態以回應於該偵測信號之該經延遲版本而將一第二電流提供至該輸出節點之一第一遞增電流階段中，且該設備進一步包含：經組態以回應於該偵測信號之一第二經延遲版本而將一第三電流提供至該輸出節點之一第二遞增電流階段。
  6. 如請求項5之設備，其進一步包含經組態以依序啟動電流源直至一偵測信號終止之多個遞增電流階段。
  7. 如請求項6之設備，其中在該偵測信號終止之後，經啟動電流源經組態以回應於一關閉時脈而依序關閉。
  8. 如請求項5之設備，其中該等電流源經組態以回應於一重設信號而依序關閉，該重設信號指示該輸出節點處之一電壓大於一電壓臨限值。
  9. 如請求項5之設備，其中該第一電流源之一第一電流及該第二電流源之一第二電流可基於一餘量電壓而調整。
  10. 如請求項5之設備，其進一步包含：一偵測電路，其經組態以回應於該輸出節點處之一電壓低於一第一臨限電壓之而產生該偵測信號，該偵測電路進一步經組態以回應於該輸出節點處之該電壓低於小於該第一臨限電壓之一第二臨限電壓而產生一第二偵測信號；及一遞增電流階段，其耦接至該輸出節點且經組態以回應於該偵測信號之另一經延遲版本、回應於該第二偵測信號之一經延遲版本或兩者而被啟動。
  11. 一種方法，其包含：在一控制電路處接收一偵測信號，該偵測信號指示一電壓調節器電路之一輸出電壓低於一臨限電壓；回應於該偵測信號而啟用一第一電流源；回應於該偵測信號之一經延遲版本而啟用一第二電流源，其中該第二電流源包括在經組態以將一第二電流提供至耦接至該電壓調節器電路之一輸出節點之一第一遞增電流階段中；及依序啟動多個遞增電流階段之電流源直至一偵測信號終止。
  12. 如請求項11之方法，其中啟用該第一電流源將一第一電流提供至耦接至該輸出節點，且其中啟用該第二電流源將一第二電流提供至該輸出節點。
  13. 如請求項11之方法，其中在該偵測信號終止之後，經啟動電流源保持啟動，且未啟動電流源處於未啟動。
  14. 如請求項13之方法，其進一步包含回應於該偵測信號之終止而依序關閉該等經啟動的電流源。
  15. 如請求項13之方法，其進一步包含回應於指示該輸出節點大於一第二電壓臨限值之一重設信號而關閉該等經啟動的電流源。
  16. 如請求項11之方法，其進一步包含：在該等經啟動電流源中之一些但並非所有回應於該偵測信號終止而被關閉之後，接收該偵測信號之另一個例；及回應於接收到該偵測信號之該另一個例，依序啟動該等經關閉之電流源。
  17. 一種設備，其包含：用於將一第一電流提供至一輸出節點之構件，用於提供該第一電流之該構件回應於一偵測信號且經由一輸出節點耦接至用於調節該輸出節點處之一電壓的一構件；用於將一第二電流提供至該輸出節點之構件；及用於基於該偵測信號之一經延遲版本而啟用用於提供該第二電流之該構件的構件，其中用於提供該第一電流之該構件及用於提供該第二電流之該構件可基於一餘量電壓而調整。
  18. 如請求項17之設備，其進一步包含用於產生該偵測信號之構件。
  19. 如請求項17之設備，其進一步包含用於依序啟動電流源直至一偵測信號終止之構件，該等電流源耦接至該輸出節點。
  20. 如請求項19之設備，其中在該偵測信號終止之後，該等經啟動電流源經組態以回應於一關閉時脈而依序關閉。
  21. 如請求項19之設備，其中該等電流源經組態以回應於一重設信號而依序關閉，該重設信號指示該輸出節點處之一電壓大於一電壓臨限值。
  22. 一種包含指令之非暫時性電腦可讀媒體，該等指令在由一處理器執行時使得該處理器執行包含以下之操作：回應於指示一電壓調節器電路之一輸出電壓低於一臨限電壓之一偵測信號而啟用一第一電流源；回應於該偵測信號之一經延遲版本而啟用一第二電流源，其中該第二電流源包括在經組態以將一第二電流提供至耦接至該電壓調節器電路之一輸出節點之一第一遞增電流階段中；及依序啟動多個遞增電流階段之電流源直至一偵測信號終止。
  23. 如請求項22之非暫時性電腦可讀媒體，其中啟用該第一電流源將一第一電流提供至耦接至該輸出節點，且其中啟用該第二電流源將該第二電流提供至該輸出節點。
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