BR112019005075B1

BR112019005075B1 - Aparelho e método para estabilizar uma tensão de alimentação

Info

Publication number: BR112019005075B1
Application number: BR112019005075-2A
Authority: BR
Inventors: Burt Price; Dhaval Shah; Yeshwant Kolla
Original assignee: Qualcomm Incorporated
Priority date: 2016-09-21
Filing date: 2017-07-27
Publication date: 2023-10-03
Also published as: TWI652564B; CA3033955C; CN109716258B; EP3516474A1; CA3033955A1; BR112019005075A2; CN109716258A; TW201814418A; EP3516474B1; US10038378B2; US20180083533A1; KR102040692B1; WO2018057112A1; ES2908454T3; KR20190032631A; JP6657478B2; JP2019530409A

Abstract

em uma forma de realização específica, a presente invenção se refere a um aparelho para estabilizar uma tensão de alimentação que inclui uma primeira fonte de corrente, uma segunda fonte de corrente e um circuito de controle. a primeira fonte de corrente é sensível a um sinal de detecção e tem uma saída acoplada a um circuito regulador de tensão através de um nó de saída. a segunda fonte de corrente também é acoplada ao nó de saída. o circuito de controle inclui uma entrada sensível ao sinal de detecção e uma saída acoplada à segunda fonte de corrente. o circuito de controle é configurado para habilitar a segunda fonte de corrente com base em uma versão atrasada do sinal de detecção.

Description

REFERÊNCIA CRUZADA A PEDIDOS RELACIONADOS

[0001] O presente Pedido de Patente reivindica prioridade ao Pedido de Patente US n° 15/272,110, depositado em 21 de setembro de 2016, que é aqui incorporado por referência em sua totalidade.

Campo da Invenção

[0002] A presente invenção se refere em geral a dispositivos e métodos para estabilizar uma tensão de alimentação.

DESCRIÇÃO DA TÉCNICA RELACIONADA

[0003] Os avanços da tecnologia resultaram em dispositivos de computação menores e mais poderosos. Por exemplo, vários dispositivos de computação pessoais portáteis, incluindo telefones sem fio como telefones móveis e inteligentes, tablets e computadores portáteis, são pequenos, leves e facilmente transportados pelos usuários. Esses dispositivos podem comunicar pacotes de voz e dados através de redes sem fios. Além disso, muitos dispositivos incorporam funcionalidades adicionais, como uma câmara fotográfica digital, uma câmara de vídeo digital, um gravador digital e um leitor de arquivo de áudio. Adicionalmente, esses dispositivos podem processar instruções executáveis, incluindo aplicativos de software, como um aplicativo de navegador da web, que pode ser usado para acessar a Internet. Assim, esses dispositivos podem incluir significativas funcionalidades de computação e ligação em rede.

[0004] Para reduzir as variações de tensão, esses dispositivos incluem núcleos de processadores que usam reguladores de tensão. Um regulador de tensão pode ter um simples design de alimentação direta ou pode incluir ciclos de controle de realimentação negativa. Dependendo do design, o regulador de tensão pode ser usado para regular uma ou mais tensões de corrente alternada (CA) ou corrente contínua (CC). Os reguladores de tensão, como reguladores buck, podem apresentar uma “queda” de tensão inaceitável devido a etapas acentuadas na corrente de carga. Por exemplo, quando um núcleo de processador “energiza”, uma grande corrente de carga pode causar uma queda da tensão de alimentação até que o regulador de tensão possa fornecer corrente suficiente para estabilizar a tensão. Uma grande queda de tensão pode levar a tensão de alimentação regulada a cair abaixo dos níveis mínimos necessários para operação do circuito.

SUMÁRIO

[0005] De acordo com uma forma de realização da presente invenção, um aparelho para estabilizar uma tensão de alimentação inclui uma primeira fonte de corrente, uma segunda fonte de corrente e um circuito de controle. A primeira fonte de corrente é responsiva a um sinal de detecção e tem uma saída acoplada a um circuito regulador de tensão através de um nó de saída. A segunda fonte de corrente também é acoplada ao nó de saída. O circuito de controle inclui uma entrada que responde ao sinal de detecção e uma saída acoplada à segunda fonte de corrente. O circuito de controle é configurado para habilitar a segunda fonte de corrente com base em uma versão atrasada do sinal de detecção.

[0006] De acordo com outra forma de realização da presente invenção, um método inclui receber um sinal de detecção em um circuito de controle. O sinal de detecção indica que uma tensão de saída de um circuito regulador de tensão está abaixo de uma tensão limite. O método também inclui habilitar uma primeira fonte de corrente que é responsiva ao sinal de detecção e habilitar uma segunda fonte de corrente em resposta a uma versão atrasada do sinal de detecção.

[0007] De acordo com outra forma de realização da presente invenção, um aparelho inclui meio de fornecimento de uma primeira corrente a um nó de saída. O meio de fornecimento da primeira corrente é responsiva a um sinal de detecção e é acoplado, via um nó de saída, a um meio de regulação de uma tensão no nó de saída. O aparelho também inclui meio de fornecimento de uma segunda corrente ao nó de saída. O aparelho inclui ainda meio de habilitação do meio de fornecimento da segunda corrente com base em uma versão atrasada do sinal de detecção.

[0008] De acordo com outra forma de realização da presente invenção, um meio não transitório de leitura por computador inclui instruções que, quando executadas por um processador, levam o processador a realizar operações, incluindo a habilitação de uma primeira fonte de corrente em resposta a um sinal de detecção. O sinal de detecção indica que uma tensão de saída de um circuito regulador de tensão está abaixo de uma tensão limite. As operações também incluem habilitar uma segunda fonte de corrente em resposta a uma versão atrasada do sinal de detecção.

BREVE DESCRIÇÃO DAS FIGURAS

[0009] A figura 1 é um diagrama de um sistema que é operável para reduzir a queda de tensão de saída.

[0010] A figura 2 é um diagrama de circuito de um dispositivo para estabilizar uma tensão de alimentação que pode ser incluída no sistema da figura 1.

[0011] A figura 3 é um diagrama de outro exemplo ilustrativo de um dispositivo para estabilizar a tensão de alimentação.

[0012] A figura 4 é um diagrama de um exemplo ilustrativo de uma fonte de corrente de um dispositivo para estabilizar uma tensão de alimentação.

[0013] A figura 5 é um método de fornecimento de corrente para um nó de saída de um circuito regulador de tensão.

[0014] A figura 6 é um diagrama em bloco de um dispositivo que pode incluir componentes que são operáveis para reduzir a queda de tensão de saída.

DESCRIÇÃO DETALHADA

[0015] Formas de realização particulares da presente invenção são descritas a seguir com referência aos desenhos. Na descrição, recursos iguais são designados por números de referência iguais em todos os desenhos.

[0016] Com referência à figura 1, mostra-se um sistema 100 que é operável para reduzir a queda de tensão de saída. O sistema 100 inclui um circuito regulador de tensão 102, um circuito de detecção 104, um circuito de estabilização da tensão de alimentação 106 e uma carga 108. O circuito regulador de tensão 102 pode ser configurado para regular a tensão em um nó de saída 110. O circuito de estabilização da tensão de alimentação 106 pode ser configurado para elevar rapidamente uma corrente 190 para o nó de saída 110 em resposta a uma súbita queda da tensão no nó de saída 110. Por exemplo, quando uma corrente de carga através da carga 108 aumenta mais rapidamente do que a resposta transitória do circuito regulador de tensão 102 pode acomodar o aumento da corrente de carga, a tensão no nó de saída 110 cai. Em resposta à queda de tensão, o circuito de estabilização da tensão de alimentação 106 pode elevar a corrente 190 até que a tensão no nó de saída 110 seja estabilizada, e pode, em seguida, diminuir a corrente 190 na medida em que o circuito regulador de tensão 102 se adapta ao aumento da corrente de carga. O circuito de estabilização da tensão de alimentação 106 também é aqui referido como um acelerador da resposta transiente assíncrona (ATRA) 106.

[0017] O circuito regulador de tensão 102 pode incluir uma parte de alimentação de regulador 170 que é acoplada ao nó de saída 110 e que é responsiva a um sinal de controle 137 a partir de uma parte de realimentação de regulador 172. Em algumas formas de realização, o circuito regulador de tensão 102 pode incluir ou corresponder a um regulador buck.

[0018] A parte de alimentação de regulador 170 inclui um circuito de acionamento de porta 120 que é acoplado a uma porta de um transistor pull-up 124 e a uma porta de um transistor pull-down 126. O primeiro terminal de um indutor 140 é acoplado aos drenos dos transistores 124, 126, e um segundo terminal do indutor 140 é acoplado ao nó de saída 110. O primeiro terminal de um capacitor 142 é acoplado ao nó de saída 110, e um segundo terminal do capacitor 142 é acoplado ao solo.

[0019] O circuito acionador de porta 120 é configurado para ativar e desativar seletivamente cada um dos transistores 124, 126 sensíveis ao sinal de controle 137. Por exemplo, o circuito de acionamento de porta 120 pode ser configurado para acoplar o indutor 140 a uma tensão de alimentação (Vin) enquanto o sinal de controle 137 tiver um primeiro nível de tensão (por exemplo, uma lógica de alta tensão), ativando o transistor pull-up 124 e desativando o transistor pull-down 126, e para acoplar o indutor 140 ao solo enquanto o sinal de controle 137 tiver um segundo nível de tensão (por exemplo, uma lógica de baixa tensão), desativando o transistor pull-up 124 e ativando o transistor pull-down 126.

[0020] A parte de realimentação de regulador 172 é acoplada ao nó de saída 110 e configurada para gerar o sinal de controle 137 como um sinal de modulação por largura de pulso (PWM) com um ciclo de trabalho com base na tensão no nó de saída 110. A parte de realimentação de regulador 172 inclui um amplificador de erro 132 para o circuito gerador de tensão 102 que é configurado para gerar uma tensão (Vcomp) 135 com base em uma diferença entre uma primeira tensão (V1) e uma tensão de referência (Vref). Um resistor 134 e os capacitores 136, 138, em conjunto com os resistores 144, 146 e um capacitor 148, são componentes de compensação configurados para implementar uma rede de compensação Tipo III para o amplificador de erro 132.

[0021] O circuito regulador de tensão 102 também inclui um circuito comparador 128, um gerador de clock e rampa 130 e um latch de modulação por largura de pulso (PWM) 122. Um primeiro terminal de entrada do circuito comparador 128 é acoplado para receber uma tensão de rampa (Vramp) 131 gerada pelo gerador clock e rampa 130, e um segundo terminal de entrada do circuito comparador 128 é acoplado para receber a Vcomp 135 do amplificador de erro 132. A Vramp 131 pode ter um nível de tensão que aumenta a partir de um baixo nível de tensão e reinicializa (para um baixo nível de tensão) após alcançar um elevado nível de tensão. Assim, a Vramp 131 pode aumentar de forma constante, reinicializar e repetir de forma contínua.

[0022] O circuito comparador 128 pode gerar um sinal modulado por largura de pulso (V2) produzindo uma baixa tensão enquanto a tensão de rampa Vramp 131 for menor do que a Vcomp 135, e transitar para uma alta tensão quando a Vramp 131 exceder a Vcomp 135. O latch PWM 122 é responsiva à saída (V2) do circuito comparador 128 e a um sinal de clock 129 do gerador de clock e rampa 130, e pode incluir um flip-flop set-reset (S-R) configurado para emitir o sinal de controle 137. Como um exemplo ilustrativo de operação, o sinal de clock 129 pode, primeiro, definir o latch PWM 122, que, em seguida, aciona o transistor pull-up 124. O sinal Vramp 131 pode começar aumentando a partir de seu valor mais baixo simultâneo (por exemplo, com parcial sobreposição no tempo) ao latch PWM 122 sendo definido. Em resposta à elevação da tensão da Vramp 131 acima da Vcomp 135, a saída V2 do circuito comparador 128 transita para uma lógica de alta tensão. A transição da saída V2 redefine o latch PWM 122, que desativa o transistor pull-up 124 e ativa o transistor pull-down 126. O amplificador de erro 132 ajusta lentamente a Vcomp 135 (lentamente em relação à rapidez com que o sinal Vramp 131 gira) para produzir um ciclo de trabalho PWM que resulta na tensão na saída 110 ser aproximadamente igual (ou igual) à tensão de referência Vref.

[0023] o circuito de detecção de 104 também pode ser referido como um “comparador de queda”. O circuito de detecção 104 inclui um circuito comparador 150 e um circuito comparador 152. O nó de saída 110 é acoplado a um primeiro terminal de entrada do circuito comparador 150 e a um segundo terminal de entrada do circuito comparador 152. Um segundo terminal de entrada do circuito comparador 150 é acoplado para receber uma tensão limite (VthHi) (por exemplo, uma tensão limite “alta”), e um primeiro terminal de entrada do circuito comparador 150 é acoplado para receber outra tensão limite (VthLow) (por exemplo, uma tensão limite “baixa”). O circuito comparador 152 é configurado para gerar um sinal de detecção 112 (por exemplo, produzir uma lógica de alta tensão) em resposta à tensão no nó de saída 110 ser inferior à VthLow. O circuito comparador 152 pode ser configurado para gerar um sinal de reinicialização 114 (por exemplo, produzir uma lógica de alta tensão) em resposta à tensão no nó de saída 110 ser maior que VthHi.

[0024] O ATRA 106 pode ser acoplado para receber o sinal de detecção 112 e o sinal de reinicialização 114 do circuito de detecção 104 e para receber um sinal de clock (SlowClk) 133 do gerador de clock e rampa 130. O ATRA 106 inclui várias fontes de corrente 109, incluindo uma primeira fonte de corrente 111 e uma segunda fonte de corrente 121. Em uma forma de realização ilustrativa, as fontes de corrente 109 (por exemplo, a primeira fonte de corrente 111 e a segunda fonte de corrente 121) incluem transistores semicondutores de óxido de metal do tipo p (PMOS).

[0025] O ATRA 106 pode ser configurado para ativar sequencialmente as fontes de corrente 109 em resposta ao sinal de detecção 112. Por exemplo, a primeira fonte de corrente 111 é configurada para gerar uma primeira corrente I1 191 em resposta a um sinal de detecção, tal como o sinal de detecção 112 indicando que a tensão no nó de saída 110 é menor do que a VthLow. A segunda fonte de corrente 121 é configurada para gerar uma segunda corrente I2 192 em resposta a uma versão atrasada do sinal de detecção. Por exemplo, a versão atrasada do sinal de detecção pode ser gerada por um elemento de atraso, como uma ou mais buffers, que é responsiva ao sinal de detecção, como descrito em mais detalhes com referência à figura 2. As várias fontes de corrente 109 podem incluir uma ou mais fontes de corrente adicionais (não mostradas) que são configuradas, cada uma, para gerar uma respectiva corrente em resposta a uma ou mais outras versões atrasadas do sinal de detecção. A corrente combinada (se houver) das várias fontes de corrente 109 é fornecida como a corrente 190 ao nó de saída 110. Formas de realização exemplificativas do ATRA 106 são descritas em mais detalhes com referência às figuras 2-4.

[0026] A ATRA 106 pode ser configurado para desativar as várias fontes de corrente 109 com base em um sinal de clock, como o sinal de clock 133 recebido do gerador de clock e rampa 130. Por exemplo, o ATRA 106 pode ser configurado para continuar sequencialmente ativando as fontes de corrente adicionais, aumentando a corrente 190, enquanto o sinal de detecção 112 indicar que a tensão no nó de saída 110 é menor do que a VthLow. Em resposta à indicação pelo sinal de detecção 112 de que a tensão no nó de saída 110 se elevou acima da VthLow, o ATRA 106 pode ser configurado para encerrar a ativação das fontes de corrente adicionais e pode começar sequencialmente desativando as fontes de corrente que são ativadas, diminuindo a corrente 190 em uma série de etapas que podem corresponder a ciclos do sinal de clock 133.

[0027] Durante a operação, a tensão no nó de saída 110 pode ser mantida em um nível de tensão substancialmente constante pelo circuito regulador de tensão 102 durante um funcionamento em estado estacionário. Os sinais 112, 114 do circuito de detecção 104 podem indicar que a tensão no nó de saída 110 não está abaixo da VthLow e não está acima da VthHi (por exemplo, o sinal de detecção 112 e o sinal de reinicialização 114 são, ambos, lógicos de baixas tensões). As fontes de corrente 109 do ATRA 106 são desativadas e substancialmente nenhuma corrente flui do terminal de saída (Vout) do ATRA 106 para o nó de saída 110.

[0028] Um súbito aumento na corrente de carga que é fornecida à carga 108 pode perturbar o funcionamento em estado estacionário. Por exemplo, a carga 108 pode incluir um ou mais núcleos de processador que transitam de um modo de baixo consumo de energia para um modo ativo, como vários núcleos que transitam para o modo ativo praticamente ao mesmo tempo. O súbito aumento da corrente de carga drena a carga do capacitor 142 do circuito regulador de tensão 102 e reduz a tensão no nó de saída 110 mais rapidamente do que a parte de realimentação de regulador 172 pode ajustar o sinal de controle 137 para que forneça mais corrente ao nó de saída 110. Quando a tensão no nó de saída 110 cai abaixo da VthLow, o circuito de detecção 104 gera o sinal de detecção 112 indicando a queda de tensão (por exemplo, transições do sinal de detecção 112 de uma lógica de baixa tensão para uma lógica de alta tensão).

[0029] O ATRA 106 pode responder ao sinal de detecção 112 indicando a queda de tensão, ativando sequencialmente as fontes de corrente das várias fontes de corrente 109. Por exemplo, o ATRA 106 pode ativar a fonte de corrente 111 para fornecer a corrente I1 191 como a corrente 190 ao nó de saída 110. Após um pequeno atraso, se o sinal de detecção 112 continuar indicando a queda de tensão, o ATRA 106 pode ativar a segunda fonte de corrente 121 para fornecer a corrente combinada I1 191 + I2 192 como a corrente 190 ao nó de saída 110. O ATRA 106 pode continuar ativando as fontes de corrente adicionais para aumentar a corrente 190 para o nó de saída enquanto o sinal de detecção 112 indicar a queda de tensão. Como resultado, a corrente de saída 190 pode aumentar ou “saltar” (“ramp up”) em uma série de etapas de aumento da corrente, na medida em que mais fontes de corrente 109 forem ativadas. A corrente de saída 190 pode contribuir para a corrente de carga fornecida à carga 108, pode contribuir para recarregar o capacitor 142, ou uma combinação desses.

[0030] Quando o circuito de detecção 104 detecta que a tensão no nó de saída 110 não é inferior à VthLow, o circuito de detecção 104 ajusta o sinal de detecção 112 (por exemplo, transitando o sinal de detecção 112 de uma lógica de alta tensão para uma lógica de baixa tensão). O ATRA 106 pode responder ao sinal de detecção 112 indicando que a tensão no nó de saída 110 não é inferior à VthLow, interrompendo a ativação sequencial de fontes de corrente. As fontes de corrente que foram ativadas permanecem ativadas, enquanto as fontes de corrente inativas permanecem inativas. Como resultado, a corrente 190 pode estar substancialmente inalterada imediatamente após a transição do sinal de detecção 112. O ATRA 106 pode começar a desativar as fontes de corrente a um ritmo mais lento do que o ATRA 106 ativou as fontes de corrente. A taxa de desativação das fontes de corrente pode basear-se em uma velocidade estimada ou presumida do circuito regulador de tensão 102 para ajuste quanto às mudanças de corrente resultantes da desativação das fontes de corrente.

[0031] Em algumas condições, a tensão no nó de saída 110 pode exceder a VthHi. Por exemplo, a carga 108 pode incluir um núcleo de processador que transita de um modo de baixo consumo de energia para um modo ativo e, em seguida, transita rapidamente de volta para o modo de baixo consumo de energia. Em resposta ao aumento da corrente de carga resultante da transição do processador para o modo ativo, o ATRA 106 aumenta rapidamente a corrente 190. Após a transição do processador de volta ao modo de baixo consumo de energia, a corrente 190 fornecida pelo ATRA 106 não é mais consumida pela carga 108 e, em vez disso, pode carregar o capacitor 142, conduzindo a tensão no nó de saída 110 acima da VthHi. Em resposta à indicação pelo sinal de reinicialização 114 de que a tensão no nó de saída 110 excede a VthHi, o ATRA 106 pode desativar todas as fontes de corrente 109 quase simultaneamente (em vez de sequencialmente com base no sinal de clock 133) para encerrar a corrente 190.

[0032] O sistema 100 da figura 1 pode, então, usar o ATRA 106 para fornecer corrente ao nó de saída 110 em resposta a uma súbita queda de tensão no nó de saída 110. O ATRA 106 pode responder mais rapidamente à queda de tensão do que o circuito regulador de tensão 102 e fornece a corrente 190 ao nó de saída 110, reduzindo a quantidade de corrente 190 na medida em que o circuito regulador de tensão 102 ajusta-se para acomodar o aumento de corrente da carga 108 que causou a queda de tensão. Por exemplo, o ATRA 106 pode fornecer alimentação de corrente “em matriz” apropriada para evitar queda inaceitável em “etapas” acentuadas na corrente de carga, sem criar ruídos indesejáveis para a tensão de saída do circuito regulador de tensão 102 e, ao mesmo tempo, movendo eficientemente a corrente de carga para o circuito regulador de tensão 102. Assim, o ATRA 106 pode impedir que os circuitos digitais (por exemplo, um núcleo de processador) “entrem em colapso” ou caiam abaixo dos níveis mínimos exigidos para melhor funcionamento do circuito. Além disso, ao fornecer uma resposta rápida às quedas de tensão, o ATRA 106 pode permitir que o sistema 100 seja concebido com um capacitor menor, em matriz 142 para reduzir o custo geral e o tamanho do sistema 100, em comparação com sistemas que usam um capacitor grande, off-chip para acomodar as etapas acentuadas na corrente de carga.

[0033] Para ilustrar a relação entre a etapa de corrente de carga máxima, a capacitância de saída do regulador de tensão 102, e os tempos de atraso para ativar as fontes de corrente 109 (por exemplo, o atraso do circuito comparador 152 e de buffers de atraso no ATRA 106) podem ser usados durante a concepção do sistema 100, como ao determinar um tamanho (por exemplo, capacitância) do capacitor de carga 142. Por exemplo, uma estimativa para determinar um tamanho do capacitor de carga 142 pode ser expressa como Cload >= Iload * Tdelay * N / (VthLow - VminOp), em que Iload é a maior etapa de corrente de carga, Tdelay é o atraso do circuito comparador 152 e dos buffers de atraso do ATRA 106 buffers, N é o número de fontes de corrente ou fases no ATRA 106 (descrito em mais detalhes com referência ás figuras 23), e VminOp é o nível de tensão admissível mínimo (por exemplo, mais baixo) para a tensão de saída Vout do circuito regulador de tensão 102.

[0034] Embora o circuito regulador de tensão 102 seja descrito como incluindo um regulador buck; em outras formas de realização, o circuito regulador de tensão 102 pode incluir qualquer outro tipo de regulador de tensão. Embora o ATRA 106 seja descrito como incluindo duas fontes de corrente 109, o ATRA 106 pode ser implementado usando três, quatro, dez ou qualquer outro número de fontes de corrente 109. Embora o sinal de clock 133 seja ilustrado como gerado pelo gerador de clock e rampa 130; em outras formas de realização, o sinal de clock 133 pode ser gerado por outro componente (como um circuito oscilador em anel) dentro ou externo ao ATRA 106. Em algumas formas de realização, o sinal de clock 133 pode ser omitido, como em uma forma de realização onde fontes de corrente ativadas são desativadas com base em outro sinal. Por exemplo, as fontes de corrente ativadas podem ser desativadas com base na desativação do sinal de detecção 112 (por exemplo, quando a tensão no nó de saída 110 se eleva acima da VthLow), com base na ativação do sinal de reinicialização 114, ou com base em um ou mais outros sinais (não mostrados). Para ilustrar, todas as fontes de corrente ativadas podem ser desativadas em resposta a uma transição de tensão alta-baixa do sinal de detecção 112. Como outro exemplo, as fontes de corrente ativadas podem ser sequencialmente desativadas com base em transições de tensão alta-baixa de uma ou mais versões atrasadas do sinal de detecção 112. Embora o circuito de detecção 104 seja ilustrado como gerando o sinal de reinicialização 114 e o ATRA 106 seja descrito como responsiva ao sinal de reinicialização 114; em outras formas de realização, o sinal de reinicialização 114 pode ser omitido.

[0035] Com referência à figura 2, é mostrado um diagrama de circuito de uma forma de realização específica do ATRA 106. O ATRA 106 inclui as várias fontes de corrente 109 e uma pluralidade de circuitos de controle. Por exemplo, o ATRA 106 inclui a fonte de corrente 111, a fonte de corrente 121, uma fonte de corrente 231, uma fonte de corrente 241 e uma fonte de corrente 251. Embora sejam mostradas cinco fontes de corrente, em outras formas de realização, o ATRA 106 pode incluir fontes de corrente adicionais (ou menos). Um circuito de controle 220 é acoplado à fonte de corrente 121, um circuito de controle 230 é acoplado à fonte de corrente 231, um circuito de controle 240 é acoplado à fonte de corrente 241 e um circuito de controle 250 é acoplado à fonte de corrente 251. Embora sejam mostradas quatro circuitos de corrente, em outras formas de realização, o ATRA 106 pode incluir circuitos de controle adicionais (ou menos).

[0036] De acordo com algumas formas de realização, cada fonte de corrente 111, 121, 231, 241, 251 pode incluir um transistor PMOS. Por exemplo, cada fonte de corrente 111, 121, 231, 241, 251 pode incluir um tipo de espelhamento de corrente da fonte de corrente que inclui um transistor PMOS. Em alternativa, como ilustrado na figura 2, cada fonte de corrente 111, 121, 231, 241, 251 pode incluir um transistor PMOS que é operado substancialmente como um resistor controlado por tensão. Em uma dada tensão porta-fonte (Vgs) e tensão dreno-fonte (Vds), um transistor de efeito de campo (FET) PMOS pode ser dimensionado para ter uma resistência específica. Portanto, um FET PMOS pode ser configurado/dimensionado para produzir uma quantidade específica de corrente de dreno. No entanto, se a Vds, ou Vheadroom (por exemplo, Vdd - Vout), muda, então a corrente de dreno também muda. A figura 4 fornece um exemplo de um circuito configurado para fornecer corrente de dreno substancialmente constante se a Vds ou Vheadroom mudar.

[0037] Uma fonte da fonte de corrente 111 é acoplada a uma tensão de alimentação (Vdd), e um dreno da fonte de dreno 111 é acoplado ao nó de saída 110. A fonte de corrente 111 é responsiva ao sinal de detecção 112 através de um inversor 216 acoplado a uma porta da fonte de corrente 111. O inversor 216 pode ser configurado para inverter o sinal de detecção 112 e fornecer o sinal invertido à porta da fonte de corrente 111. Para ilustrar, se o sinal de detecção 112 tiver um nível lógico de alta tensão, o inversor 216 pode fornecer um sinal com um nível lógico de baixa tensão à porta da fonte de corrente 111. Em resposta ao recebimento do sinal com o nível lógico de baixa tensão, a fonte de corrente 111 pode funcionar como um transistor pull- up que acopla o nó de saída 110 à tensão de alimentação (Vdd) para gerar a primeira corrente I1 191. Como explicado acima, o sinal de detecção 112 pode ter um nível lógico de alta tensão se a tensão do nó de saída 110 estiver abaixo da tensão limite (VthLow). Assim, a fonte de corrente 111 pode funcionar para fornecer a primeira corrente I1 191 ao nó de saída 110 se a tensão do nó de saída 110 estiver abaixo da tensão limite (VthLow).

[0038] O circuito de controle 220 inclui um elemento de atraso 217, uma porta NOR lógica 222, um flipflop 224, uma porta AND lógica 226 e um multiplexador (MUX) 228. O elemento de atraso 217 pode ser configurado para atrasar o sinal de detecção 112 e para gerar uma primeira versão atrasada do sinal de detecção 202. Por exemplo, o elemento de atraso 217 pode incluir um ou mais buffers acoplados em série, inversores ou uma combinação desses.

[0039] O MUX 228 é acoplado para receber a primeira versão atrasada do sinal de detecção 202 em uma primeira entrada e o sinal de detecção 112 em uma segunda entrada. Uma entrada de controle do MUX 228 é acoplada a uma saída (Q) do flip-flop 224. O MUX 228 é configurado para produzir a primeira versão atrasada do sinal de detecção 202 ou o sinal de detecção 112 com base em um valor da entrada de controle.

[0040] A porta AND 226 tem uma primeira entrada acoplada à saída do MUX 228 e tem uma segunda entrada acoplada para receber o sinal de detecção 112. Uma saída da porta AND 226 é acoplada a uma entrada da porta NOR 222. A saída da porta AND 226 também é acoplada a uma entrada de ajuste (S) do flip-flop 224.

[0041] A porta AND 222 tem uma primeira entrada acoplada à saída AND 226 e tem uma segunda entrada acoplada à saída (Q) do flip-flop 224. Uma saída da porta NOR 222 é acoplada a um terminal de controle (por exemplo, uma porta) da fonte de corrente 121.

[0042] O flip-flop 224 tem a entrada de ajuste (S) acoplada à porta AND 226, uma entrada de clock (C) acoplada para receber o sinal de clock 133, uma entrada de dados (D) acoplada a uma saída do circuito de controle 230 e uma entrada de reinicialização ativa em baixa (RB) acoplada para receber uma versão invertida do sinal de reinicialização 114 (um sinal de “barra de reinicialização”) por meio de um inversor 218. A saída (Q) do flip-flop 224 é acoplada à entrada de controle do MUX 228 e à porta NOR 222.

[0043] O circuito de controle 220 é configurado para permitir (por exemplo, ativar) que a fonte de corrente 121 gere a segunda corrente I2 192 com base na primeira versão atrasada do sinal de detecção 202. Por exemplo, quando a saída Q do flip-flop 224, o sinal de detecção 112 e o sinal de reinicialização 114 têm um baixo valor de lógica (LO) (de tal forma que a entrada de reinicialização ativa em baixa (RB) recebe um alto valor de lógica (HI)), e o sinal de detecção 112 transita de LO para HI, a primeira versão atrasada do sinal de detecção 202 transita de LO para HI após o atraso do elemento de atraso 217. O MUX 228 emite a primeira versão atrasada do sinal de detecção 202 para fornecer um sinal HI à porta AND 226. Como ambas as entradas para a porta NOR 226 são HI, a saída da porta AND 226 transita para HI. A porta NOR 222 responde à saída HI da porta AND 226 para ativar a fonte de corrente 121 (através de um sinal LO na porta da fonte de corrente 121). Além disso, a saída HI da porta AND 226 recebida na entrada S do flip-flop 224 define e mantém a saída Q em HI. O MUX 228 também emite a primeira versão atrasada do sinal de detecção 202 ao circuito de controle 230.

[0044] O circuito de controle 230 inclui um elemento de atraso 227 acoplado para receber a primeira versão atrasada do sinal de detecção 202 do circuito de controle 230 e configurado para gerar uma segunda versão atrasada do sinal de detecção 204. O circuito de controle 230 também inclui um MUX 238, uma porta AND 236, uma porta NOR 232 e um flip-flop 234 que são configurados para ativar a fonte de corrente 231 para fornecer uma corrente (I3) ao nó de saída 110, em resposta à segunda versão atrasada do sinal de detecção 204 de maneira similar ao MUX 228, a porta AND 226, a porta NOR 222 e o flip-flop 224, respectivamente, do circuito de controle 220 são configurados para ativar a fonte de corrente 121 em resposta à primeira versão atrasada do sinal de detecção 202.

[0045] Os outros circuitos de controle 240, 250 podem incluir componentes semelhantes e podem funcionar em um modo muito semelhante aos circuitos de controle 220, 230. Por exemplo, o circuito de controle 240 pode ser configurado para permitir que a fonte de corrente 241 com base em uma terceira versão atrasada do sinal de detecção 206 forneça uma corrente (I4) ao nó de saída 110. De forma semelhante, o circuito de controle 250 pode ser configurado para permitir que a fonte de corrente 251 forneça uma corrente (IN+I) ao nó de saída 110 com base em uma N-ésima versão atrasada do sinal de detecção (não mostrado).

[0046] Portanto, se a tensão no nó de saída 110 cair abaixo da tensão limite (VthLow), o sinal de detecção 112 pode ter um nível lógico de alta tensão e pode causar a ativação das fontes de corrente 111, 121, 231, 241, 251 em rápida sucessão com base em tempos de atraso associados aos elementos de atraso 217, 227, etc. Em especial, a fonte de corrente 111 pode ser configurada para fornecer a corrente I1 191 ao nó de saída 110 em resposta ao sinal de detecção 112. A fonte de corrente 121 e o circuito de controle 220 estão incluídos em um primeiro estágio (stage) de corrente incremental 292 que é configurado para fornecer a corrente I2 192 ao nó de saída 110 em resposta à primeira versão atrasada do sinal de detecção 202. A fonte de corrente 231 e o circuito de controle 230 estão incluídos em um segundo estágio de corrente incremental 294 que é configurado para fornecer a corrente I3 ao nó de saída 110 em resposta à segunda versão atrasada do sinal de detecção 204. A fonte de corrente 241 e o circuito de controle 240 estão incluídos em uma terceira estágio de corrente incremental 296 que é configurada para fornecer a corrente I4 ao nó de saída 110 em resposta à terceira versão atrasada do sinal de detecção 206. A fonte de corrente 251 e o circuito de controle 250 estão incluídos em um N-ésimo estágio de corrente incremental 298 que é configurado para fornecer a corrente IN+1 ao nó de saída 110 em resposta a uma N-ésima versão atrasada do sinal de detecção.

[0047] Embora quatro estágios de corrente incremental 292-298 sejam ilustrados, em outras formas de realização, qualquer número “N” de estágios de corrente incremental pode ser incluído no ATRA 106, onde N pode ser qualquer valor inteiro maior que zero. Como um exemplo não limitante, se N for igual a 9, pode haver nove estágios de corrente incremental no ATRA 106. Como ilustrado na figura 2, cada estágio de corrente incremental inclui uma respectiva fonte de corrente e um respectivo circuito de controle que é configurado para fornecer uma corrente incremental ao nó de saída 110 em resposta a uma respectiva versão atrasada do sinal de detecção 112. Como o sinal de detecção 112 se propaga através da pluralidade de circuitos de controle (por exemplo, do MUX 228 ao elemento de atraso 227, do MUX 238 a um elemento de atraso 237, etc.), o sinal de detecção 112 causa a ativação das correspondentes fontes de corrente e leva os correspondentes flip-flops a ajustar (e armazenar) uma saída de nível lógico de alta tensão. Assim, as fontes de corrente podem fornecer corrente ao nó de saída 110. Embora, em algumas formas de realização, cada um dos elementos de atraso dos estágios de corrente incremental 292-298 aplique substancialmente o mesmo atraso e cada uma das fontes de corrente 109 gere substancialmente a mesma quantidade de corrente; em outras formas de realização, os elementos de atraso podem não aplicar substancialmente o mesmo atraso, uma ou mais das fontes de corrente 109 podem gerar uma quantidade diferente de corrente (por exemplo, fontes de corrente posteriormente ativadas podem fornecer maiores quantidades de corrente do que fontes de corrente anteriormente ativadas), ou uma combinação desses.

[0048] Se o sinal de detecção 112 comutar para um nível lógico de baixa tensão (por exemplo, a tensão nó de saída 110 não é mais inferior à tensão limite (VthLow)), as portas AND dos estágios de corrente incremental 292-298, em resposta ao término do sinal de detecção, emitem baixos valores lógicos, e a sucessiva ativação das fontes de corrente 111, 121, 231, 241, 251 é interrompida. Como resultado, é fornecida uma quantidade de corrente relativamente estável das fontes de corrente ativadas à carga 108. Por exemplo, o nível lógico de alta tensão do sinal de detecção 112 pode causar a ativação sequencial dos estágios de corrente incremental até que o sinal de detecção 112 comute para um nível lógico de baixa tensão (por exemplo, término do sinal de detecção). Após o término do sinal de detecção, os estágios de corrente ativados podem permanecer ativados (até serem desativados por outro mecanismo, como em resposta ao sinal de clock 133 ou em resposta ao sinal de reinicialização 114, conforme explicado a seguir), e os estágios de corrente inativos permanecem inativos.

[0049] Após o término do sinal de detecção, os estágios de corrente ativados podem ser sequencialmente desativados em resposta ao sinal de clock 133. Nesse caso, o sinal de clock 133 corresponde a um clock de desativação que desativa sequencialmente os estágios de corrente. Para ilustrar, na medida em que cada estágio de corrente é ativado, a saída (Q) do flip-flop para esse estágio de corrente transita de LO para HI e é fornecida à entrada (D) do flip-flop da estágio de corrente anterior. Os estágios de corrente não ativados continuam a emitir LO a seus estágios de corrente anteriores.

[0050] Como exemplo, se o sinal de detecção 112 transitar para LO após os estágios de corrente incremental 292 e 294 serem ativados, porém antes do estágio de corrente incremental 296 ser ativado, a entrada de dados (D) do flipflop 234 recebe um sinal LO do estágio de corrente inativo 296 e a entrada de ajuste (S) do flip-flop 234 recebe um sinal LO da porta AND 236. No próximo pulso do sinal de clock 133, a saída (Q) do flip-flop 234 transita de HI para LO, desativando a fonte de corrente 231 e enviando o sinal LO à entrada de dados (D) do flip-flop 234 do estágio de corrente anterior 292. Em resposta ao próximo pulso do sinal de clock 133, a saída (Q) do flip-flop 224 transita de HI para LO, desativando a fonte de corrente 121.

[0051] Por exemplo, se as fontes de corrente 111, 121, 231, 241 estiverem ativadas, após o término do sinal de detecção, a fonte de corrente 241 pode ser desativada. A fonte de corrente 231 pode ser desativada após a fonte de corrente 241 ser desativada, a fonte de corrente 121 pode ser desativada após a fonte de corrente 231 ser desativada, e a fonte de corrente 111 pode ser desativada após a fonte de corrente 121 ser desativada. Assim, com base na forma de realização mostrada com respeito à figura 2, as fontes de corrente 241, 231, 121, 111 são desligadas da direita para a esquerda com base em um determinado período de clock (por exemplo, em diferentes intervalos de tempo). O período de clock pode ser determinado de tal modo que o circuito regulador de tensão 102 tenha tempo para absorver o aumento da corrente de carga fornecido pelas fontes de corrente desativadas, sem incorrer em inaceitável queda de tensão de saída (por exemplo, queda de tensão que leva a tensão de alimentação regulada a cair abaixo de um nível mínimo necessário para funcionamento do circuito). De acordo com uma forma de realização, o ATRA 106 pode ser “reativável”, de modo que as fontes de corrente podem se ativar sequencialmente (da esquerda para a direita) se a tensão na carga (por exemplo, a tensão no nó de saída 110) cair abaixo da tensão limite (VthLow) novamente.

[0052] Na forma de realização da figura 2, se o sinal de detecção 112 comutar para um nível lógico de baixa tensão antes de todos os flip-flops 224, 234 dos circuitos de comando 220, 230, 240, 250, serem ajustados, a entrada Vtrip direta para as portas AND lógicas 226, 236 que aciona as entradas ajustadas para os flip-flops 224, 234, bem como as portas NOR lógicas 222, 232 que acionam as fontes de corrente 121, 231, 241, 251, interrompem qualquer ajuste adicional dos flip-flops 224, 234 dos circuitos de controle 220, 230, 240, 250. Uma vez que um determinado flip-flop tenha sido ajustado, uma saída do flip-flop particular comuta a outra entrada da porta AND lógica para o sinal de detecção 112 através de um multiplexador, em vez de selecionar um caminho através das portas de atraso. Assim, o sinal de detecção 112 comuta para o nível lógico de alta tensão (devido à tensão no nó de saída 110 cair abaixo da tensão limite (VthLow)) antes que cada flip-flop tenha sido apagado. Assim, o ajuste ocorre no próximo flip-flop em linha não ajustado, sem ter de propagar o sinal de detecção 112 através de portas de atraso de flip-flops ajustados.

[0053] De acordo com uma forma de realização, o ajuste dos flip-flops 224, 234 ocorre de modo relativamente rápido (por exemplo, “rapidamente”). Por exemplo, o tempo de atraso dos elementos de atraso 217, 227, 237 é semelhante ao tempo de atraso do circuito comparador 152 da figura 1. Para ilustrar, o tempo de atraso de cada um dos elementos de atraso 217, 227, 237 e o tempo de atraso do circuito comparador 152 podem ser menores (por exemplo, em uma ou mais ordens de grandeza) de um período do sinal de clock 133. O tempo de atraso dos elementos de atraso 217, 227, 237 e as grandezas das correntes I1, I2, I3, etc. podem ser definidos de modo que uma taxa de aumento da corrente fornecida ao nó de saída 110 corresponda substancialmente a um aumento da corrente de carga do nó de saída 110 em um cenário de “pior caso” da corrente de carga (por exemplo, devido à ativação simultânea de vários núcleos de processador) para manter a tensão no nó de saída 110 em ou acima de um determinado nível de tensão. Os flip-flops 224 234 dos circuitos de controle 220, 230, 240, 250 podem ser apagados por clock do circuito de controle 250 ao circuito de controle 220 (por exemplo, clock da direita para a esquerda). O período de clock pode ser determinado de modo que o circuito regulador de tensão 102 tenha tempo para absorver a corrente que se desloca da desativação de uma fonte de corrente.

[0054] Portanto, o circuito comparador 152 gera o sinal de detecção 112 (com um nível lógico de alta tensão), e as fontes de corrente 111, 121, 231, 241, 251 (por exemplo, um arranjo de transistores PMOS) se ativam em resposta ao sinal de detecção 112 para o fornecimento de corrente extra à carga 108. Desde que o sinal de detecção 112 tenha o nível lógico de alta tensão, o sinal de detecção 112 (incluindo suas versões atrasadas) pode se propagar através da pluralidade de circuitos de controle 220, 230, 240, 250, ativando gradualmente as fontes de corrente 111, 121, 231, 241, 251 e fornecendo corrente adicional à carga 108. Quando corrente suficiente está sendo fornecida pelo arranjo de transistores PMOS para elevar a tensão no nó de saída 110 acima da tensão limite (VthLow), a ativação das fontes de corrente pode ser interrompida. Após a ativação de novas fontes de corrente ser interrompida, o sinal de clock 133 pode apagar gradualmente os flip-flops que estão “mantendo” as fontes de corrente ativadas, assim fornecendo menores aumentos de corrente a serem absorvidos pelo circuito regulador de tensão 102.

[0055] Consequentemente, o ATRA 106 da figura 2 permite que o circuito regulador de tensão 102 use valores menores para a capacitância de carga, ao mesmo tempo mantendo níveis aceitáveis de queda de tensão no nó de saída 110. As fontes de corrente (por exemplo, os dispositivos PMOS) podem ser usadas como desvios de corrente que podem ser dimensionados de forma linear ou não linear. Em um exemplo, os dispositivos PMOS que são ativados em fases posteriores podem ser concebidos para serem de maior tamanho e, portanto, podem fornecer maior corrente.

[0056] Com referência à figura 3, é mostrado um diagrama de circuito de outra forma de realização específica do ATRA 106. Um ou mais recursos do ATRA 106 da figura 3 podem ser descritos com referência à figura 1, figura 2, ou ambas. Por exemplo, na figura 3, o ATRA 106 inclui os circuitos de controle 220, 230. Como outro exemplo, na figura 3, o ATRA 106 inclui as fontes de corrente 109, como as fontes de corrente 111, 121, 231, 241, 251.

[0057] No exemplo da figura 3, o ATRA 106 é acoplado para receber um segundo sinal de detecção 312 (Vtrip2). O segundo sinal de detecção 312 pode ser gerado pelo circuito de detecção 104 da figura 1. Por exemplo, o circuito de detecção 104 pode ser configurado para gerar o segundo sinal de detecção 312 em resposta à tensão no nó de saída 110 estar abaixo de uma segunda tensão limite (VthLow2), que é inferior à tensão limite (VthLow).

[0058] A figura 3 também ilustra que o ATRA 106 pode incluir uma ou mais portas NOR com uma configuração de três terminais de entrada. Por exemplo, o ATRA 106 pode incluir um circuito de controle 340 incluindo uma porta NOR 342 com uma configuração de três terminais de entrada. Como exemplos adicionais, o ATRA 106 pode incluir um circuito de controle 350 incluindo uma porta NOR 352 com uma configuração de três terminais de entrada e também podem incluir um circuito de controle 360 incluindo uma porta NOR 362 com uma configuração de três terminais de entrada. No exemplo da figura 3, a porta NOR 362 inclui uma entrada acoplada para receber o segundo sinal de detecção 312. Um ou mais componentes adicionais dos circuitos de controle 340 350 podem corresponder a um ou mais componentes dos circuitos de controle 220, 230, 240, 250 da figura 2.

[0059] O ATRA 106 também pode incluir um circuito de controle 370 e um circuito de controle 380. O circuito de controle 370 inclui um flip-flop 374, uma porta NOR 376, um elemento de atraso 377 e um MUX 378. O elemento de atraso 377 pode ser configurado para atrasar o segundo sinal de detecção 312 e gerar uma primeira versão atrasada do segundo sinal de detecção 302. Por exemplo, o elemento de atraso 377 pode incluir um ou mais buffers acoplados em série (por exemplo, circuitos seguidores de fonte), inversores ou uma combinação desses.

[0060] O MUX 378 é acoplado para receber a primeira versão atrasada do segundo sinal de detecção 302 em uma primeira entrada e o segundo sinal de detecção 312 em uma segunda entrada. Uma entrada de controle do MUX 378 é acoplada a uma saída (Q) do flip-flop 374. O MUX 378 é configurado para produzir a primeira versão atrasada do segundo sinal de detecção 302 ou do segundo sinal de detecção 312 com base em um valor da entrada de controle.

[0061] A porta AND 376 tem uma primeira entrada acoplada à saída do MUX 378 e tem uma segunda entrada acoplada para receber o segundo sinal de detecção 312. Uma saída da porta AND 376 é acoplada a uma entrada de ajuste (S) do flip-flop 374.

[0062] O flip-flop 374 tem a entrada de ajuste (S) acoplada à porta AND 376, uma entrada de clock (C) acoplada para receber o sinal de clock 133, uma entrada de dados (D) acoplada a uma saída do circuito de controle 380 e uma entrada de reinicialização ativada em baixa (R) acoplada para receber o sinal de barra de reinicialização (por exemplo, a versão invertida do sinal de reinicialização 114 gerado pelo inversor 218). Uma primeira saída (Q) do flipflop 374 é acoplada a um terminal de entrada da porta NOR 352. Uma segunda saída (QB) do flip-flop 374 é acoplada a uma porta AND 318.

[0063] A porta AND 318 inclui um primeiro terminal de entrada acoplado para receber o sinal de clock 133 e um segundo terminal de entrada acoplado ao flip-flop 374. A porta AND 318 inclui um terminal de saída acoplado aos circuitos de controle 220, 230, 340, 350, 360.

[0064] Durante o funcionamento, o segundo sinal de detecção 312 pode habilitar (por exemplo, ativar) uma fonte de corrente 361. Por exemplo, o circuito de detecção 104 pode ser configurado para gerar o segundo sinal de detecção 312 em resposta à tensão no nó de saída 110 estar abaixo de uma segunda tensão limite (VthLow2), que é inferior à tensão limite (VthLow). O segundo sinal de detecção 312 pode ter um nível lógico de alta tensão se a tensão do nó de saída 110 estiver abaixo da segunda tensão limite (VthLow2). A lógica de alta tensão leva a porta NOR 362 a produzir uma lógica de baixa tensão para habilitar a fonte de corrente 361. A fonte de corrente 361 pode fornecer uma corrente ao nó de saída 110.

[0065] O circuito de controle 370 é configurado para permitir (por exemplo, ativar) que a fonte de corrente 251 gere uma corrente com base na primeira versão atrasada do segundo sinal de detecção 302. Por exemplo, depois que o segundo sinal de detecção 312 transita de uma lógica de baixa tensão para uma lógica de alta tensão, o elemento de atraso 377 pode gerar a primeira versão atrasada do segundo sinal de detecção 302 após ativação da fonte de corrente 361. A primeira versão atrasada do segundo sinal de detecção 302 leva o MUX 378 a produzir uma lógica de alta tensão, levando a porta AND 376 e a primeira saída (Q) do flip-flop 374 e produzir lógica de altas tensões. A lógica de alta tensão produzida pela primeira saída (Q) do flip-flop 374 leva a porta NOR 352 a emitir uma lógica de baixa tensão, permitindo (por exemplo, ativando) que a fonte de corrente 251 forneça uma corrente ao nó de saída 110.

[0066] O circuito de controle 380 pode incluir componentes semelhantes e pode funcionar em um modo muito semelhante ao circuito de controle 370. Por exemplo, o circuito de controle 380 pode ser configurado para permitir que a fonte de corrente 241 com base em uma terceira versão atrasada do sinal de detecção 304 forneça uma corrente ao nó de saída 110.

[0067] Consequentemente, o ATRA 106 da figura 3 pode permitir uma técnica de “encontro no meio” para ativar sequencialmente as fontes de corrente 109 para fornecer corrente ao nó de saída 110. Por exemplo, na figura 3, as fontes de corrente 109 podem ativar sequencialmente da esquerda para a direita, com base no sinal de detecção 112 (por exemplo, conforme descrito com referência à figura 2) e podem também ativar sequencialmente da direita para a esquerda com base no segundo sinal de detecção 312. Para maior ilustração, na figura 3, as fontes de corrente 121, 251 podem ser ativadas após ativação das fontes de corrente 111, 361, e as fontes de corrente 231, 241 podem ser ativadas após ativação das fontes de corrente 121, 251. Como resultado, as fontes de corrente 109 podem ser ativadas rapidamente, como em resposta à tensão no nó de saída 110 estar abaixo de uma segunda tensão limite (VthLow2), que é inferior à tensão limite (VthLow).

[0068] Com referência à figura 4, é mostrado um dispositivo 400. Em algumas formas de realização, o dispositivo 400 é integrado dentro do sistema 100 da figura 1. Por exemplo, o dispositivo 400 inclui um circuito 450 que pode ser implementado como uma ou mais das fontes de corrente 109. Nesse caso, uma fonte de corrente específica das fontes de corrente 109 pode incluir vários transistores.

[0069] O dispositivo 400 pode incluir um ou mais resistores, como os resistores 402, 404, 406 e 408. Na Figura 4, o resistor 402 é acoplado para receber a tensão no nó de saída 110 para gerar um primeiro sinal, e o resistor 404 é acoplado para receber a tensão de alimentação (Vdd) para gerar um segundo sinal.

[0070] O dispositivo 400 inclui ainda um amplificador diferencial 412. O amplificador diferencial 412 inclui um primeiro terminal de entrada (por exemplo, um terminal de entrada inversor) acoplado para receber o sinal do primeiro do resistor 402, e inclui ainda um segundo terminal de entrada (por exemplo, um terminal de entrada não inversor) acoplado para receber o segundo sinal do resistor 404. O amplificador diferencial 412 é configurado para gerar uma tensão de headroom (headroom voltage) Vheadroom com base em uma diferença entre o primeiro sinal e o segundo sinal. A tensão de headroom Vheadroom pode indicar uma quantidade de tensão de headroom associada a tensão no nó de saída 110 e à tensão de alimentação (Vdd).

[0071] O dispositivo 400 inclui ainda vários circuitos comparadores 413, como os circuitos comparadores 414, 416, 418. Os vários circuitos comparadores 413 são acoplados ao amplificador diferencial 412 e são acoplados para receber a tensão de headroom Vheadroom. Por exemplo, um primeiro terminal de entrada (por exemplo, um terminal de entrada inversor) de cada um dos vários circuitos comparadores 413 pode ser acoplado para receber tensão de headroom Vheadroom.

[0072] Cada um dos vários circuitos comparadores 413 pode ainda incluir um segundo terminal de entrada (por exemplo, um terminal de entrada não inversor) que é acoplado para receber uma tensão de referência correspondente. Por exemplo, o segundo terminal de entrada do circuito comparador 414 pode ser acoplado para receber uma tensão de referência Vth6. Como exemplos adicionais, o segundo terminal de entrada do circuito comparador 416 pode ser acoplado para receber uma tensão de referência Vth5, e o segundo terminal de entrada do circuito comparador 418 pode ser acoplado para receber uma tensão de referência Vth0. As tensões de referência Vth0-Vth6 podem corresponder a uma gama de tensões, como se Vth0 > Vth1 > Vth6. Os vários circuitos comparadores 413 são configurados para gerar sinais de habilitação <6:0>, como um sinal de habilitação <0>, um sinal de habilitação <5> e um sinal de habilitação <6>.

[0073] O circuito 450 inclui várias portas NOR-AND (NAND) (455). Cada uma das várias portas NAND 455 inclui um primeiro terminal de entrada configurado para receber um sinal correspondente dos sinais de ativação <6:0>. Por exemplo, as várias portas NAND 455 podem incluir uma porta NAND 456 tendo um primeiro terminal de entrada configurado para receber o sinal de habilitação <6> do circuito comparador 414. Cada uma das várias portas NAND 455 inclui um segundo terminal de entrada acoplado a um inversor 458. Cada segundo terminal de entrada é configurado para receber uma versão invertida de uma tensão de porta Vgate (por exemplo, um sinal de ativação) gerado pelo conversor 458.

[0074] o circuito 450 inclui ainda vários transistores 451. Os terminais de fonte dos vários transistores 451 podem ser acoplados para receber uma tensão Vsource, e os terminais de dreno dos vários transistores 451 podem ser configurados para gerar uma tensão Vdrain. Os terminais de dreno dos vários transistores 451 podem ser acoplados ao nó de saída 110.

[0075] Os vários transistores 451 podem incluir um transistor 452 com um terminal de porta acoplado para receber a tensão de porta Vgate. Outros transistores dos vários transistores 451 podem incluir terminais de porta acoplados a terminais de saída das portas NAND 455. Por exemplo, os vários transistores 451 podem incluir um transistor 454 tendo um terminal de porta acoplado a um terminal de saída da porta NAND 456.

[0076] Durante o funcionamento, os circuitos comparadores 413 podem produzir os sinais de habilitação <6:0>. Cada valor dos sinais de habilitação <6:0> pode corresponder a uma lógica de alta tensão em resposta à tensão de referência correspondente exceder a tensão de headroom Vheadroom. Por exemplo, o circuito comparador 414 pode ser configurado para produzir uma lógica de alta tensão em resposta à tensão de referência Vth0 exceder a tensão de headroom Vheadroom. Se a diferença entre a tensão de alimentação Vdd e a tensão no nó de saída 110 for relativamente pequena, a tensão de headroom pode ser relativamente baixa, e mais circuitos comparadores 413 podem gerar lógica de altas tensões (em comparação a uma condição de maior de tensão de headroom, em que a diferença entre a tensão Vdd e a tensão no nó de saída 110 é maior e em que menos ou nenhum dos circuitos comparadores 413 gera uma lógica de alta tensão).

[0077] O dispositivo 400 pode ser configurado para ajustar correntes das fontes de corrente 109 com base na tensão de headroom Vheadroom. Para ilustrar, uma ou mais das fontes de corrente 109, como a primeira fonte de corrente 111 e a segunda fonte de corrente 121, pode incluir o circuito 450. Nesse exemplo, a primeira corrente I1 191 da primeira fonte de corrente 111 e a segunda corrente I2 192 da segunda fonte de corrente 121 são ajustáveis com base na tensão de headroom Vheadroom.

[0078] A forma de realização descrita com referência à figura 4 pode compensar uma condição de baixa tensão de headroom associada à tensão de alimentação Vdd e à tensão no nó de saída 110. Por exemplo, nos casos em que uma diferença entre a tensão de alimentação Vdd e a tensão no nó de saída 110 é relativamente baixa, a corrente gerada por uma ou mais das fontes de corrente 109 pode ser reduzida. Para compensar a redução de corrente, o dispositivo 400 pode ativar transistores dos vários transistores 451 (por exemplo, para aumentar a grandeza da corrente fornecida ao nó de saída 110). Na medida em que a tensão de headroom aumenta, o dispositivo 400 pode desativar os transistores dos vários transistores 451 (por exemplo, para reduzir uma grandeza da corrente fornecida ao nó de saída 110). Como resultado, uma quantidade de corrente fornecida ao nó de saída 110 pode permanecer praticamente constante para uma variedade de condições de tensão de headroom.

[0079] Com referência à figura 5, mostra-se um método de fornecimento de corrente a um nó de saída de um circuito regulador de tensão. O método 500 pode ser realizado pelo sistema 100 da figura 1. Em particular, o método 500 pode ser realizado usando o ATRA 106 descrito com relação às figuras 1-3.

[0080] O método 500 inclui receber um sinal de detecção em um circuito de controle, em 502. O sinal de detecção indica que uma tensão de saída de um regulador de tensão está abaixo de uma tensão limite. Por exemplo, com referência à figura 1, o circuito de detecção 104 pode gerar o sinal de detecção 112 se a tensão do nó de saída 110 (do circuito regulador de tensão 102) estiver abaixo da tensão limite VthLow. Como descrito em relação à figura 2, o sinal de detecção 112 pode ser fornecido ao ATRA 106. O ATRA 106 pode incluir vários circuitos de controle 220, 230, 240, 250 que são acoplados para receber o sinal de detecção 112 ou as versões atrasadas dos sinais de detecção 202, 204, 206.

[0081] A primeira fonte de corrente que é responsiva ao sinal de detecção pode ser habilitada, em 504. Por exemplo, com referência à figura 2, a fonte de corrente 111 pode ser habilitada com base no sinal de detecção 112. Para ilustrar, se o sinal de detecção 112 tiver um nível lógico de alta tensão, o inversor 216 fornece um sinal com um nível lógico de baixa tensão à porta da fonte de corrente 111. Em resposta ao recebimento do sinal ter o nível lógico de baixa tensão, a fonte de corrente 111 funciona como um transistor pull-up e aumenta a tensão no nó de saída 110 com base na tensão de alimentação (Vdd). Por exemplo, a fonte de corrente 111 fornece a corrente I1 191 ao nó de saída 110 para aumentar a tensão no nó de saída 110. Assim, de acordo com o método 500, a habilitação da primeira fonte de corrente fornece uma primeira corrente a um nó de saída acoplado ao circuito regulador de tensão.

[0082] Uma segunda fonte de corrente que é responsiva à versão atrasada do sinal de detecção pode ser habilitada, em 506. Por exemplo, com referência à figura 2, o elemento de atraso 217 pode atrasar o sinal de detecção 112 e gerar a primeira versão atrasada do sinal de detecção 202. Os circuitos de controle (por exemplo, o MUX 238, a porta AND 236, o flip-flop 234 e a porta NOR 222) fornecem um sinal lógico de baixa tensão à porta da fonte de corrente 121 em resposta à primeira versão atrasada do sinal de detecção 202. Como resultado, a fonte de corrente 121 funciona como um transistor pull-up e aumenta a tensão no nó de saída 110 com base na tensão de alimentação (Vdd). Por exemplo, a fonte de corrente 121 fornece a corrente I2 192 ao nó de saída 110 para aumentar a tensão no nó de saída 110. Assim, de acordo com o método 500, a habilitação da segunda fonte de corrente fornece uma segunda corrente ao nó de saída.

[0083] De acordo com o método 500, a segunda fonte de corrente pode ser incluída em um primeiro estágio de corrente incremental que é configurado para fornecer a segunda corrente ao nó de saída. Por exemplo, com referência à figura 2, a fonte de corrente 121 pode ser incluída no primeiro estágio de corrente incremental 292. O primeiro estágio de corrente incremental 292 pode permitir que a corrente I2 192 seja fornecida ao nó de saída 110. O método 500 também pode incluir a ativação sequencial de fontes de corrente de múltiplos estágios de corrente incremental até o término de um sinal de detecção. Por exemplo, com referência à figura 2, a fonte de corrente 231 da segunda fonte de corrente incremental 294 pode ser ativada depois que a fonte de corrente 121 é ativada, então a fonte de corrente 241 da terceira fonte de corrente incremental 296 pode ser ativada e, em seguida, a fonte de corrente 251 da quarta fonte de corrente incremental 298 pode ser ativada. Assim, as fontes de corrente 121, 231, 241, 251 podem ser ativadas sequencialmente. A ativação sequencial das fontes de corrente 121, 231, 241, 251 pode ser interrompida se ocorrer o término sinal de detecção. Por exemplo, se o sinal de detecção 112 comutar de um nível lógico de alta tensão para um nível lógico de baixa tensão, a ativação sequencial das fontes de corrente 121, 231, 241, 251 pode ser interrompida.

[0084] De acordo com uma forma de realização do método 500, as fontes de corrente ativadas podem permanecer ativadas, e as fontes de corrente inativas podem permanecer inativas após o término do sinal de detecção. Por exemplo, com referência à figura 2, se as fontes de corrente 121, 231 estiverem ativadas e as fontes de corrente 241, 251 estiverem inativas quando o sinal de detecção 112 comuta de um nível lógico de alta tensão para um nível lógico de baixa tensão, as fontes de corrente 121, 231 podem permanecer ativas e a fontes de corrente 241, 251 pode permanecer inativas. O método 500 também pode incluir a desativação sequencial das fontes de corrente ativadas em resposta ao término do sinal de detecção. Por exemplo, no cenário acima, em que o sinal de detecção de 112 comuta do nível lógico de alta tensão lógico para o nível lógico de baixa tensão, a fonte de corrente 231 pode ser desativada, seguida pela fonte de corrente 121.

[0085] De acordo com uma forma de realização, o método 500 também inclui desativar as fontes de corrente ativadas em resposta à indicação por um sinal de reinicialização de que o nó de saída está acima de uma segunda tensão limite. Por exemplo, com referência à figura 1, o circuito de detecção 104 pode gerar o sinal de reinicialização 114 se a tensão do nó de saída 110 for maior do que a tensão limite VthHi. Para ilustrar, o sinal de reinicialização 114 pode ter um nível lógico de alta tensão e pode ser fornecido ao ATRA 106. Com referência à figura 2, o sinal de reinicialização 114 pode ser invertido por inversor 218 para gerar um sinal com um nível lógico de baixa tensão. O sinal (com o nível lógico de baixa tensão) pode ser fornecido a um terminal de reinicialização ativado em baixa de cada flip-flop 224, 234 para reiniciar os flipflops 224, 234 e desativar as fontes de corrente 121, 231 correspondentes.

[0086] De acordo com uma forma de realização do método 500, outra instância do sinal de detecção pode ser recebida depois de algumas, mas não todas, fontes de corrente serem desativadas em resposta ao término do sinal de detecção. Por exemplo, com referência à figura 2, as fontes de corrente 121, 231, 241 podem ser ativadas e a fonte de corrente 251 pode estar inativa quando o sinal de detecção de 112 comuta de um nível lógico de alta tensão para um nível lógico de baixa tensão. Enquanto o sinal de detecção 112 tiver o nível lógico de baixa tensão, a fonte de corrente 241 pode desativar em resposta ao sinal de clock 113. Enquanto as fontes de corrente 121, 231 permanecerem ativadas, o sinal de detecção 112 pode voltar a um nível lógico de alta tensão. De acordo com o método 500, as fontes de corrente desativadas podem ser sequencialmente ativadas em resposta ao recebimento da outra instância do sinal de detecção. Por exemplo, no cenário acima, as fontes de corrente 241, 251 (por exemplo, a fontes de corrente inativas) podem ser ativadas sequencialmente em resposta ao sinal de detecção 112 voltar ao nível lógico de alta tensão.

[0087] Com relação à figura 6, mostra-se um dispositivo 600 incluindo componentes que são operáveis para realizar as técnicas descritas em relação às figuras 1-5. O dispositivo 600 inclui um processador 610, como um processador de sinal digital ou unidade de processamento central, acoplado a uma memória 632. O processador 610 está em um domínio de energia 612 que é acoplado ao nó de saída 110 do circuito regulador de tensão 102 da figura 1. O ATRA 106 é acoplado ao nó de saída 110. Embora o processador 610 seja mostrado no domínio de energia 612, em outras formas de realização, um ou mais componentes, como um controlador de exibição 626, um CODEC 634, uma memória 632, uma interface sem fio 640 ou um transceptor 641, podem estar em um domínio de energia 612 em vez de (ou além de) o processador 610.

[0088] O processador 610 pode ser configurado para executar o software, como um programa de uma ou mais instruções 668, armazenado na memória 632. A memória 632 pode ser um meio não transitório de leitura por computador, que inclui instruções 668 para reduzir falhas no domínio de energia 612. As instruções 668, quando executadas pelo processador 610, podem levar o processador a habilitar uma primeira fonte de corrente (por exemplo, a fonte de corrente 111 da figura 2) que é responsiva a um sinal de detecção, como quando o 106 ATRA é implementado dentro do processador 610. O sinal de detecção pode indicar que uma tensão de saída de um circuito regulador de tensão, como o circuito regulador de tensão 102 da figura 1, está abaixo de uma tensão limite. As instruções 668 podem levar o processador 610 a habilitar uma segunda fonte de corrente (por exemplo, a fonte de corrente 121 da figura 2) que é responsiva a uma versão atrasada do sinal de detecção. Em algumas formas de realização, o processador 610 pode ser configurado para funcionar em conformidade com o método 500 da figura 5. Por exemplo, as instruções 668 podem ser executáveis para levar o processador 610 a realizar as operações descritas com relação à figura 5.

[0089] Uma interface sem fio 640 pode ser acoplada ao processador 610 e a uma antena 642. Por exemplo, a interface sem fio 640 pode ser acoplado à antena 642 através de um transceptor 641. Um codificador/decodificador (codec) 634 também pode ser acoplado ao processador 610. Um alto- falante 636 e um microfone 638 podem ser acoplados ao CODEC 634. Um controlador de exibição 626 pode ser acoplado ao processador 610 e a um dispositivo de visualização 628. Em algumas formas de realização particulares, o processador 610, o controlador de exibição 626, a memória 632, o CODEC 634 e a interface sem fio estão incluídos em um dispositivo de sistema em pacote ou de sistema em chip 622. Em uma forma de realização particular, um dispositivo de entrada 630 e uma fonte de alimentação 644 são acoplados ao dispositivo de sistema em chip 622. Além disso, em uma determinada forma de realização, como ilustrado na figura 6, o dispositivo de exibição 628, o dispositivo de entrada 630, o alto-falante 636, o microfone 638, a antena 642 e a fonte de alimentação 644 são externos ao dispositivo de sistema em chip 622. No entanto, cada um dentre o dispositivo de exibição 630, o alto-falante 636, o microfone 638, a antena 642 e a fonte de alimentação 644 pode ser acoplado a um ou mais componentes do dispositivo de sistema em chip 622, como uma ou mais interfaces ou controladores.

[0090] Uma ou mais das técnicas descritas podem ser implementadas em um sistema ou um aparelho, como o dispositivo 600, que pode incluir um dispositivo de comunicação, uma unidade de dados de posição fixa, uma unidade de dados de posição móvel, um telefone móvel, um telefone celular, um telefone via satélite, um computador, um tablet, um computador portátil, um dispositivo de exibição, um leitor de mídia ou computador de mesa. Como alternativa, ou adicionalmente, o dispositivo 600 pode incluir uma caixa decodificadora, uma unidade de entretenimento, um dispositivo de navegação, um assistente pessoal digital (PDA), um monitor, um monitor um computador, uma televisão, um sintonizador, um rádio, um rádio por satélite, um leitor de música, um leitor de música digital, um leitor de música portátil, um leitor de vídeo, um leitor de vídeo digital, um leitor de disco de vídeo digital (DVD), um leitor de vídeo digital portátil, um satélite, um veículo, um componente integrado dentro de um veículo, qualquer outro dispositivo que inclua um processador ou que armazene e recupere dados ou instruções de computador, ou uma combinação desses. Como exemplo ilustrativo e não limitante, o sistema ou o aparelho pode incluir unidades remotas, como unidades de sistemas de comunicação pessoal portáteis (PCS), unidades de dados portáteis como dispositivos habilitados para o sistema de posicionamento global (GPS), equipamento de leitura de medidores, ou qualquer outro dispositivo que inclua um processador ou que armazene ou recupere dados ou instruções de computador, ou qualquer combinação desses.

[0091] Embora uma ou mais das figuras 1-6 possam ilustrar sistemas, aparelhos ou métodos de acordo com as técnicas da invenção, a invenção não se limita a esses sistemas, aparelhos ou métodos ilustrados. Uma ou mais funções ou componentes de qualquer das figuras 1-6, como ilustrado ou descrito neste documento, podem ser combinados com uma ou mais outras partes de outra das figuras 1-6. Por conseguinte, nenhuma forma de realização descrita neste documento deve ser interpretada como limitante, e as formas de realização da invenção podem ser combinadas de forma adequada, sem afastamento dos ensinamentos da invenção.

[0092] Em conjunto com as técnicas descritas, um aparelho inclui meio de fornecimento de uma primeira corrente a um nó de saída. O meio de fornecimento da primeira corrente pode ser responsiva a um sinal de detecção e é acoplado, via um nó de saída, a um meio de regulação de uma tensão no nó de saída. Por exemplo, o meio de fornecimento da primeira corrente ao nó de saída pode incluir o ATRA 106 das figuras 1-3, a fonte de corrente 111 das figuras 2-3, o dispositivo 400 da figura 4, o processador 610 programado para executar as instruções 668 da figura 6, um ou mais outros dispositivos, circuitos, módulos ou qualquer combinação desses. O meio de regulação da tensão no nó de saída pode incluir o circuito regulador de tensão 102 da figura 1, o processador 610 programado para executar as instruções 668 da figura 6, um ou mais outros dispositivos, circuitos, módulos ou qualquer combinação desses.

[0093] O aparelho também pode incluir meio de fornecimento de uma segunda corrente ao nó de saída. Por exemplo, o meio de fornecimento da segunda corrente ao nó de saída pode incluir o ATRA 106 das figuras 1-3, a fonte de corrente 121 das figuras 2-3, o dispositivo 400 da figura 4, o processador 610 programado para executar as instruções 668 da figura 6, um ou mais outros dispositivos, circuitos, módulos ou qualquer combinação desses.

[0094] O aparelho pode incluir ainda meio de habilitação do meio de fornecimento da segunda corrente com base em uma versão atrasada do sinal de detecção. Por exemplo, o meio de habilitação do meio de fornecimento da segunda corrente pode incluir o ATRA 106 das figuras 1-3, o circuito de controle 220 das figuras 2-3, o processador 610 programado para executar as instruções 668 da figura 6, um ou mais outros dispositivos, circuitos, módulos ou qualquer combinação deles.

[0095] Aqueles com conhecimento na técnica irão avaliar que os vários blocos lógicos, configurações, módulos, circuitos e etapas de algoritmo ilustrativos descritos em ligação com as formas de realização aqui descritas podem ser implementados como hardware eletrônico, software de computador executado por um processador ou combinações de ambos. Vários componentes, blocos, configurações, módulos, circuitos e etapas ilustrativos foram descritos acima, em geral, em termos de sua funcionalidade. Se essa funcionalidade é implementada como instruções executáveis por hardware ou processador, depende da aplicação particular e restrições de projeto impostas ao sistema em geral. Os técnicos no assunto podem implementar a funcionalidade descrita de diversas formas para cada aplicação particular, mas essas decisões de realização não devem ser interpretadas como causando um afastamento do âmbito da presente invenção.

[0096] As etapas de um método ou algoritmo descritas em ligação com a presente invenção podem ser implementadas diretamente em hardware, em um módulo de software executado por um processador, ou em uma combinação dos dois. Um módulo de software pode estar presente na memória de acesso aleatório (RAM), memória flash, memória apenas de leitura (ROM), memória apenas de leitura programável (PROM), memória apenas de leitura apagável (EPROM), memória apenas de leitura programável e apagável eletricamente (EEPROM), registros, disco rígido, um disco removível, um disco compacto de memória apenas de leitura (CD-ROM), ou qualquer outra forma de armazenamento não transitório conhecida na técnica. Um meio de armazenamento exemplificativo é acoplado ao processador, de tal modo que o processador possa ler informações a partir de, e registrar informações para, o meio de armazenamento. Em alternativa, o meio de armazenamento pode ser parte integrante do processador. O processador e o meio de armazenamento podem estar presentes em um circuito integrado específico para aplicativo (ASIC). O ASIC pode fazer parte de um dispositivo de computação ou um terminal de usuário. Em alternativa, o processador e o meio de armazenamento podem estar presentes como componentes discretos em um dispositivo de computação ou terminal de usuário.

[0097] A descrição anterior é fornecida para permitir que uma pessoa com conhecimentos na técnica reproduza ou use as formas de realização descritas. Diversas modificações a essas formas de realização serão facilmente evidentes para aqueles com conhecimentos na técnica, e os princípios definidos neste documento podem ser aplicados a outras formas de realização, sem afastamento do âmbito da invenção. Assim, a presente invenção não deve ser limitada às formas de realização aqui mostradas, mas deve ser concedido o mais amplo escopo em consonância com os princípios e recursos inovadores aqui definidos pelas reivindicações a seguir.

Claims

1. Aparelho compreendendo: uma primeira fonte de corrente (111) responsiva a um sinal de detecção (112) e tendo uma saída acoplada a um nó de saída (110) de um circuito regulador de tensão (102); uma segunda fonte de corrente (121) acoplada ao nó de saída (110) do circuito regulador de tensão (102); e um circuito de controle (220, 230, 240, 250) tendo uma entrada responsiva ao sinal de detecção e uma saída acoplada à segunda fonte de corrente (121), o circuito de controle (220, 230, 240, 250) configurado para habilitar a segunda fonte de corrente com base em uma versão atrasada do sinal de detecção (202, 204, 206), caracterizado pelo fato de que a primeira e a segunda fontes de corrente (111, 121) são configuradas para ajustar suas correntes com base em uma tensão de headroom do circuito regulador de tensão (102) de modo que suas correntes aumentem em resposta a uma diminuição na tensão de headroom do circuito regulador de tensão (102).

2. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente um circuito de detecção (104) configurado para gerar o sinal de detecção (112).

3. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que a primeira fonte de corrente (111) e a segunda fonte de corrente (121) compreendem transistores semicondutores de óxido de metal do tipo p, PMOS.

4. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o circuito de controle (220, 230, 240, 250) compreende: um elemento de atraso (217, 227, 237) acoplado à entrada; e um flip-flop (224, 234) responsivo ao elemento de atraso, em que uma saída do flip-flop é acoplada à saída do circuito de controle (220, 230, 240, 250).

5. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que a primeira fonte de corrente (111) é configurada para fornecer uma primeira corrente ao nó de saída (110) em resposta ao sinal de detecção, em que a segunda fonte de corrente (121) e o circuito de controle (220, 230, 240, 250) estão incluídos em um primeiro estágio de corrente incremental (292) que é configurado para fornecer uma segunda corrente ao nó de saída (110) em resposta à versão atrasada do sinal de detecção (202), e que compreende adicionalmente: um segundo estágio de corrente incremental (294) configurado para fornecer uma terceira corrente ao nó de saída (110) em resposta a uma segunda versão atrasada do sinal de detecção (204).

6. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que compreende adicionalmente múltiplos estágios de corrente incremental (292-298) configurados para ativar sequencialmente fontes de corrente (111, 121) até um término de sinal de detecção, e em que após o término de sinal de detecção, fontes de corrente ativadas são configuradas para serem sequencialmente desativadas em resposta a um clock de desativação.

7. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que as fontes de corrente (111, 121) são configuradas para serem sequencialmente desativadas em resposta a um sinal de reinicialização, o sinal de reinicialização indicando que uma tensão no nó de saída (110) é superior a um limite de tensão.

8. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que uma primeira corrente da primeira fonte de corrente (111) e uma segunda corrente da segunda fonte de corrente (121) são ajustáveis com base em uma tensão de headroom.

9. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que compreende adicionalmente: um circuito de detecção (104) configurado para gerar o sinal de detecção (112) em resposta a uma tensão no nó de saída (110) estar abaixo de uma primeira tensão limite, o circuito de detecção (104) configurado adicionalmente para gerar um segundo sinal de detecção (312) em resposta à tensão no nó de saída (110) estar abaixo de uma segunda tensão limite que é inferior à primeira tensão limite; e um estágio de corrente incremental (292-298) acoplado ao nó de saída e configurado para ser ativado em resposta a outra versão atrasada do sinal de detecção, em resposta a uma versão atrasada do segundo sinal de detecção, ou ambos.

10. Método compreendendo: receber um sinal de detecção (112) em um circuito de controle (220, 230, 240, 250), o sinal de detecção indicando que uma tensão de saída de um circuito regulador de tensão (102) está abaixo de uma tensão limite; habilitar uma primeira fonte de corrente (111) responsiva ao sinal de detecção (112); e habilitar uma segunda fonte de corrente (121) responsiva a uma versão atrasada do sinal de detecção (202, 204, 206), caracterizado pelo fato de que a primeira e a segunda fontes de corrente (111, 121) são configuradas para ajustar suas correntes com base em uma tensão de headroom do circuito regulador de tensão (102) de modo que suas correntes aumentem responsivas a uma diminuição na tensão de headroom do circuito regulador de tensão (102).

11. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que habilitar a primeira fonte de corrente (111) fornece uma primeira corrente a um nó de saída (110) acoplado ao circuito regulador de tensão (102), e em que habilitar a segunda fonte de corrente (121) fornece uma segunda corrente ao nó de saída (110), e em que a segunda fonte de corrente (121) está incluída em um primeiro estágio de corrente incremental (292) que é configurado para fornecer a segunda corrente ao nó de saída (110), e que compreende adicionalmente: ativar sequencialmente fontes de corrente de múltiplos estágios de corrente incremental (292-298) até um término de sinal de detecção.

12. Método, de acordo com a reivindicação 11, caracterizado pelo fato de que após o término de sinal de detecção, fontes de corrente ativadas permanecem ativadas e fontes de corrente inativas permanecem inativas, e compreendendo adicionalmente desativar sequencialmente as fontes de corrente ativadas em resposta ao término do sinal de detecção (112).

13. Método, de acordo com a reivindicação 12, caracterizado pelo fato de que compreende adicionalmente desativar as fontes de corrente ativadas em resposta à um sinal de reinicialização indicando que o nó de saída (110) está acima de um segundo limite de tensão.

14. Método, de acordo com a reivindicação 11, caracterizado pelo fato de que compreende adicionalmente: após algumas, porém não todas, fontes de corrente ativadas serem desativadas em resposta ao término de sinal de detecção, receber outra instância do sinal de detecção (112); e em resposta ao recebimento da outra instância do sinal de detecção (112), ativar sequencialmente as fontes de corrente desativadas.

15. Memória legível por computador caracterizada pelo fato de que compreende instruções armazenadas na mesma, as instruções sendo executáveis por um computador para realizar as etapas de método conforme definido em qualquer uma das reivindicações 10 a 14.