KR102430233B1 - 전하 저장을 이용한 비대칭 메모리 인터페이스 등화기 송신기 및 그 동작방법 - Google Patents

전하 저장을 이용한 비대칭 메모리 인터페이스 등화기 송신기 및 그 동작방법 Download PDF

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Abstract

본 발명은 등화기 송신기에 관한 것으로, 좀 더 자세하게는 전하 저장을 이용한 비대칭 메모리 인터페이스 등화기 송신기에 관한 것이다. 본 발명의 일 실시예에 따른 등화기 송신기는 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩하는 인코딩부, 상기 인코딩부의 결과값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 하는 마이너스 차지부, 상기 인코딩부의 결과값에 기초하여, 상기 출력 신호가 플러스 차지를 갖도록 하는 플러스 차지부, 및 상기 제1 데이터의 출력 신호를 송신하는 신호 송신부를 포함하고, 상기 신호 송신부는 상기 마이너스 차지 및 상기 플러스 차지와 상기 제1 데이터의 출력 신호가 결합되어 생성된 출력을 수신단에 송신한다.

Description

전하 저장을 이용한 비대칭 메모리 인터페이스 등화기 송신기 및 그 동작방법{ASYMMETRIC MEMORY INTERFACE EQUALIIZER TRANSMITTER USING CHARGE STORAGE AND OPERATION METHOD THEREOF}
본 발명은 등화기 송신기에 관한 것으로, 좀 더 자세하게는 전하 저장을 이용한 비대칭 메모리 인터페이스 등화기 송신기에 관한 것이다.
종래에 제공되는 상기 등화기 기반의 수신기는 다중 경로 수신 채널의 지연 프로파일이 길게 나타내는 상황에 대비하여 충분히 긴 길이의 다중-탭을 가지는 다중 탭(multi-tap) 채널 추정기와 등화기를 포함하여 구성된다.
그러나, 실제 채널 수신 환경에서 긴 길이의 지연 프로파일이 항상 나타나는 것은 아니므로, 종래의 수신기에서는 채널 환경을 고려하여 다중 탭을 선택적으로 사용하고 있다. 예를 들어, 수신기에서는 다중 경로에 따른 수신 신호의 지연 프로파일을 추정하여 다중 탭 중에서 필요한 탭 만을 활성화시키고, 나머지 탭들은 비활성화시켜 신호를 수신하는 방식을 이용하고 있다. 하지만, 상기와 같이 다중 탭 중에서 일부 탭 만을 선택하여 사용하는 기법은 성능 보장을 위해서 여전히 긴 길이의 다중 탭을 가져야 하는 근본적인 단점을 가진다.
또한, 종래의 기술은 0을 전송할 때는 a만큼 상승된 전압을 전송하고, 1을 전송할 때는 1보다 좀더 높은 전압이나 좀 더 낮은 전압을 전송한다. 그러나 이는, 공통모드 레벨이 바뀌고 스윙이 줄어들어, 수신단의 기준 전압이 바뀌게 된다. 이에 따라 이를 추적하기 위한 추적회로를 추가하거나 수신단에서 데이터를 복원하는 샘플링 마진이 감소한다는 단점이 있다.
본 발명은 수신단에서 더 넓은 샘플링 마진을 획득할 수 있도록 하는 등화기 수신기를 제공하는 것에 목적이 있다.
본 발명은 수신단에서 별도의 기준 전압 추적 회로 없이 동작하도록 하는 등화기 수신기를 제공하는 것에 목적이 있다.
본 발명의 일 실시예에 따른 등화기 송신기는 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩하는 인코딩부, 상기 인코딩부의 결과값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 하는 마이너스 차지부, 상기 인코딩부의 결과값에 기초하여, 상기 출력 신호가 플러스 차지를 갖도록 하는 플러스 차지부, 및 상기 제1 데이터의 출력 신호를 송신하는 신호 송신부를 포함하고, 상기 신호 송신부는 상기 마이너스 차지 및 상기 플러스 차지와 상기 제1 데이터의 출력 신호가 결합되어 생성된 출력을 수신단에 송신한다.
본 발명의 일 실시예에 있어서, 상기 제1 데이터는 메인 데이터이고, 상기 제2 데이터는 상기 메인 데이터가 1UI 딜레이된 데이터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 인코딩부는 복수 개의 AND 게이트를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 마이너스 차지부 및 상기 플러스 차지부는 각각 3개의 NMOS, 하나의 PMOS, 및 하나의 캐패시터를 포함하는 등화기 송신기.
본 발명의 일 실시예에 있어서, 상기 마이너스 차지부의 PMOS는 상기 3개의 NMOS가 OFF인 상태일때, 상기 인코딩부의 결과값에 기초하여 상기 캐패시터를 제1 전압으로 프리 차지 시키고, 상기 플러스 차지부의 PMOS는 상기 3개의 NMOS가 OFF인 상태일때, 상기 인코딩부의 결과값에 기초하여 상기 캐패시터를 상기 제1 전압으로 프리 차지 시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 송신부는 상기 제1 전압보다 낮은 공급 전압을 통해 작은 전압 스윙으로 신호를 송신할 수 있다.
본 발명의 일 실시예에 있어서, 상기 인코딩부는 상기 제1 데이터가 1에서 0으로 바뀔 때 상기 마이너스 차지부가 동작하도록 하며, 상기 제1 데이터가 0에서 1로 바뀔 때 상기 플러스 차지부가 동작하도록 할 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 송신부로부터 전달받은 상기 출력 신호를 수신단에 전달하기 위해 상기 수신단과 송신단을 연결하는 PCB 채널부를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 등화기 송신기의 동작방법은, 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩하는 단계, 상기 인코딩식의 결과값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 하는 단계, 상기 인코딩식의 결과값에 기초하여, 상기 출력 신호가 플러스 차지를 갖도록 하는 단계, 상기 제1 데이터의 출력 신호를 송신하는 단계, 및 상기 마이너스 차지 및 상기 플러스 차지와 상기 제1 데이터의 출력 신호가 결합되어 생성된 출력을 수신단에 송신하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 출력 신호를 수신단으로 송신하는 단계는 제1 전압보다 낮은 공급 전압을 통해 작은 전압 스윙으로 신호를 송신할 수 있다.
본 발명의 등화기 수신기는 수신단에서 더 넓은 샘플링 마진을 획득할 수 있다.
도 1은 본 발명의 일 실시예에 따른 등화기 송신기의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 인코딩부의 동작을 도시한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 마이너스 차지부, 플러스 차지부, 및 신호 송신부를 구체적으로 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 마이너스 차지부의 프리차지 동작을 설명하는 도이다.
도 5는 본 발명의 일 실시예에 따른 플러스 차지부의 프리차지 동작을 설명하는 도이다.
도 6은 본 발명의 일 실시예에 따른 마이너스 차지부 및 플러스 차지부의 전류 흐름을 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 마이너스 차지부와 플러스 차지부를 이용한 신호 송신부 출력의 변화를 도시한 것이다.
도 8a는 종래의 기술에 따른 eye 다이아그램이고, 도 8b는 본 발명의 일 실시예에 따른 eye 다이아그램을 도시한 것이다.
도 9는 본 발명의 일 실시예에 따른 등화기 송신기의 동작방법을 도시한 순서도이다.
이하, 첨부된 도면을 참조하여 본 개시(present disclosure)를 설명한다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 개시를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.
본 개시 가운데 사용될 수 있는 "포함한다" 또는 "포함할 수 있다" 등의 표현은 개시된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 "또는" 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, "A 또는 B"는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 개시 가운데 "제 1," "제2," "첫째," 또는 "둘째," 등의 표현들이 본 개시의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분 짓기 위해 사용될 수 있다. 예를 들어, 제1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 개시에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 등화기 송신기의 회로도이다.
본 출원의 기술적 사상에 따른 실시 예에 있어서, 본 발명의 등화기 송신기는 제1 데이터와 제2 데이터의 인코딩 결과 값에 기초하여 마이너스 차지 및 플러스 차지를 제1 데이터의 출력 신호와 결합시킬 수 있다. 이에 따라, 본 발명의 등화기 송신기는 신호 간 간섭을 제거할 수 있다.
도 1을 참조하면, 등화기 송신기는 인코딩부(100), 마이너스 차지부(200), 플러스 차지부(300), 신호 송신부(400), 및 PCB 채널부(500)를 포함한다.
인코딩부(100)는 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩할 수 있다. 이때, 제1 데이터(D0)는 메인 데이터이고, 제2 데이터(D1)는 메인 데이터가 1UI 딜레이된 데이터일 수 있다.
인코딩부(100)는 복수 개의 AND 게이트로 구현될 수 있다. 마이너스 차지부(200)의 입력과 연결되는 AND 게이트(110)에는 제1 데이터의 반전 신호와 제2 데이터가 입력되고, 플러스 차지부(300)와 연결되는 제2 AND 게이트(120)에는 제1 데이터와 제2 데이터의 반전 신호가 입력될 수 있다.
인코딩부(100)는 제1 및 제2 수학식에 기초하여 제1 데이터가 1에서 0으로 바뀔 때 마이너스 차지부(200)가 동작하도록 하며, 제1 데이터가 0에서 1로 바뀔 때 플러스 차지부(300)가 동작하도록 할 수 있다. 이와 관련하여 구체적인 내용은 도 2에서 후술될 것이다.
마이너스 차지부(200)는 인코딩부(100)의 결과값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 할 수 있다.
마이너스 차지부(200)는 인코딩부(100)의 결과값에 기초하여, 프리차지 및 데이터 송신 중 적어도 하나의 동작을 수행할 수 있다. 이와 관련하여 도 4 및 도 6에서 후술될 것이다.
플러스 차지부(300)는 인코딩부(100)의 결과값에 기초하여, 출력 신호가 플러스 차지를 갖도록 할 수 있다.
플러스 차지부(300)는 인코딩부(100)의 결과값에 기초하여, 프리차지 및 데이터 송신 중 적어도 하나의 동작을 수행할 수 있다. 이와 관련하여 도 5 및 도 6에서 후술될 것이다.
신호 송신부(400)는 제1 데이터의 출력 신호를 송신할 수 있다. 또한, 신호 송신부(400)는 제1 데이터의 출력 신호에 마이너스 차지부(200) 및 플러스 차지부(300)의 출력 신호를 결합하여 최종 출력 신호를 수신단(600)에 송신할 수 있다.
신호 송신부(400)는 VDDQL이라는 제1 전압(VDDQ)보다 낮은 공급 전압을 통해 작은 전압 스윙으로 신호를 송신할 수 있다. 구체적으로, 신호 송신부(400)는 제1 데이터와 제1 데이터의 반전 신호를 메인 데이터 패스(main data path)로 데이터를 구동하며, VDDQL이라는 낮은 공급 전압을 이용한다. 이에 따라, 낮은 전압 스윙을 구현하여 전력 소모를 줄일 수 있다. 이때, VDDQ는 1V이고, VDDQL은 0.6V일 수 있다.
한편, 등화기 송신기는 신호 송신부(400)로부터 전달받은 출력 신호를 수신단(600)에 전달하기 위해 수신단과 송신단을 열견하는 PCB 채널부(500)를 더 포함할 수 있다. 다만, 이는 예시적인 것이며, 본 발명의 등화기 송신기는 PCB 채널부(500)를 구비하지 않을 수도 있다. 이 경우, 예를 들어, 신호 송신부(400)는 수신단(600)에 직접 연결될 수 있으며, 신호 송신부(400)와 수신단(600)는 일체형으로 구현될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 인코딩부의 동작을 도시한 타이밍도이다.
도 2를 참조하면, 인코딩부는 식 1 및 식 2에 기초하여 마이너스 차지부 및 플러스 차지부의 동작을 제어할 수 있다.
Figure 112021068128541-pat00001
Figure 112021068128541-pat00002
여기서, D0는 제1 데이터, DB0는 D0의 반대의 신호를 가진 데이터, D1은 D0가 1UI 딜레이된 신호인 제2 데이터, DB1은 D1의 반대의 신호를 가진 데이터일 수 있다. SW는 마이너스 차지부의 입력일 수 있으며, SW2는 플러스 차지부의 입력일 수 있다.
인코딩부는 제1 데이터와 제2 데이터의 반대의 신호를 가진 데이터, 및 제1 데이터의 반대의 신호를 가진 데이터와 제2 데이터를 각각 제1 및 제2 AND 게이트를 통해 AND 결합함으로써 마이너스 차지부 및 플러스 차지부의 동작을 제어하기 위한 신호를 생성할 수 있다.
인코딩부는 수학식 1 및 2에 기초하여, D0가 1에서 0으로 바뀔 때 SW가 켜지고, D0가 0에서 1로 바뀔 때 SW2가 켜지도록 할 수 있다. 즉, 인코딩부는 D0가 1에서 0으로 바뀔 때 마이너스 차지부가 동작할 수 있는 신호를 제공해주고, D0가 0에서 1로 바뀔 때 플러스 차지부가 동작할 수 있는 신호를 제공해줄 수 있다.
도 3은 본 발명의 일 실시예에 따른 마이너스 차지부, 플러스 차지부, 및 신호 송신부를 구체적으로 도시한 회로도이다.
도 3을 참조하면, 마이너스 차지부(200) 및 플러스 차지부(300)는 각각 3개의 NMOS, 1개의 PMOS, 및 1개의 캐패시터를 포함할 수 있다.
여기서, 3개의 NMOS는 인코딩의 출력을 그래도 입력받는 2개의 NMOS와 인코딩 출력을 반전시켜 입력으로 받는 1개의 NMOS를 포함할 수 있다.
마이너스 차지부(200)는 3개의 NMOS, 1개의 PMOS, 및 1개의 캐패시터가 H 형태로 배치되어 있다. 일단에는 PMOS와 NMOS가 배치되어 있고, 타단에는 두 개의 NMOS가 배치되어 있으며, 일단과 타단의 사이에는 캐패시터가 배치되어 있는 형태이다. 그러나 이는 하나의 실시예일뿐, 각 구성요소의 배치는 이에 한정되지 않을 수 있다.
즉, 마이너스 차지부(200)는 신호 송신부(400)로부터 전류를 빼내올 수 있도록, 하나의 NMOS가 TXOUT 노드와 연결되어 있다.
플러스 차지부(300)도 마이너스 차지부(200)와 유사하게 3개의 NMOS, 1개의 PMOS, 및 1개의 캐패시터가 H 형태로 배치되어 있다. 일단에는 PMOS와 NMOS가 배치되어 있고, 타단에는 두 개의 NMOS가 배치되어 있으며, 일단과 타단의 사이에는 캐패시터가 배치되어 있는 형태이다. 그러나 이는 하나의 실시예일뿐, 배치의 형태는 이에 한정되지 않을 수 있다.
즉, 플러스 차지부(300)는 신호 송신부(400)로부터 전류를 더할 수 있도록, 하나의 NMOS가 TXOUT 노드와 연결되어 있다.
신호 송신부(400)는 제1 데이터와 제1 데이터의 반전을 입력으로 하는 두 개의 NMOS를 포함할 수 있다. 신호 송신부(400)는 VDDQL이라는 제1 전압보다 낮은 공급 전압을 통해 작은 전압 스윙으로 신호를 송신할 수 있다. 이때, 신호 송신부(400)는 제1 데이터가 1일 경우에는 플러스 차지부(300)가 동작하여 VDDQL/2가 RXIN이라는 노드로 전달될 수 있다. 반면, 제1 데이터가 0일 경우에는 마이너스 차지부(200)가 동작하여 VSSQ가 RXIN이라는 노드로 전달될 수 있다.
도 4는 본 발명의 일 실시예에 따른 마이너스 차지부의 프리차지 동작을 설명하는 도이다.
도 4를 참조하면, 마이너스 차지부는 한 개의 PMOS, 3개의 NMOS, 및 캐패시터를 포함하고 있다. PMOS는 VDDQ를 입력받고 있으며, NMOS는 각각 접지, 및 VSSQ와 연결되어 있고, 다른 하나의 NMOS는 TXOUT을 입력받고 있다.
마이너스 차지부의 PMOS는 3개의 NMOS가 OFF인 상태일 때, 인코딩부의 결과값에 기초하여, 캐패시터를 제1 전압으로 프리차지 시킬 수 있다. 이때, 제1 전압은 VDDQ일 수 있다.
구체적으로, 마이너스 차지부는 SW 및 SW2와는 별개의 path로, 각각 켜지지 않는 데이터가 입력될 경우에 프리차지를 수행한다. 프리차지는 차지를 저장하는 캐패시터와 VDDQ가 연결되는 노드에는 1V를 차지시키고, VSSQ가 연결되는 노드는 0V로 만들 수 있다.
즉, 마이너스 차지부는 VDDQ와 연결된 PMOS 노드에 1V를 차지시키고, VSSQ와 연결된 NMOS 노드를 0V로 만들 수 있다.
도 5는 본 발명의 일 실시예에 따른 플러스 차지부의 프리차지 동작을 설명하는 도이다.
도 5를 참조하면, 플러스 차지부는 마이너스 차지부는 한 개의 PMOS, 3개의 NMOS, 및 캐패시터를 포함하고 있다. PMOS는 VDDQ를 입력받고 있으며, NMOS는 각각 접지, 및 VSSQ와 연결되어 있고, 다른 하나의 NMOS는 TXOUT을 출력하고 있다.
플러스 차지부의 PMOS는 3개의 NMOS가 OFF인 상태일 때, 인코딩부의 결과값에 기초하여, 캐패시터를 제1 전압으로 프리차지 시킬 수 있다. 이때, 제1 전압은 VDDQ일 수 있다.
구체적으로, 플러스 차지부는 도 4에 개시된 마이너스 차지부와 동일하게 SW 및 SW2와는 별개의 path로, 각각 켜지지 않는 데이터가 입력될 경우에 프리차지를 수행한다. 프리차지는 차지를 저장하는 캐패시터에 VDDQ와 연결되는 노드에는 1V를 차지시키고, VSSQ와 연결되는 노드는 0V로 만들 수 있다.
즉, 플러스 차지부는 VDDQ와 연결된 PMOS 노드에 1V를 차지시키고, VSSQ와 연결된 NMOS 노드를 0V로 만들 수 있다.
도 6은 본 발명의 일 실시예에 따른 마이너스 차지부 및 플러스 차지부의 전류 흐름을 도시한 것이다.
도 6을 참조하면, 마이너스 차지부(200)는 프리차지 이후에 SW가 켜졌을 때, ± 노드와 연결된 출력 노드이자, PCB 채널부(500)의 입력인 TXOUT 노드로부터 전류를 빼낼 수 있다.
즉, 마이너스 차지부(200)는 TXOUT를 입력으로 한 NMOS를 이용하여 TXOUT 노드로부터 전류를 빼내어, 접지와 연결된 NMOS로 전류를 흘려줄 수 있다.
반면, 플러스 차지부(300)는 프리차지 이후에 SW2가 켜졌을 때, ± 노드와 연결된 출력 노드이자, PCB 채널부(500)의 입력인 TXOUT 노드로 전류를 흘려줄 수 있다.
즉, 플러스 차지부(300)는 접지와 연결된 NMOS로부터 TXOUT노드와 연결된 NMOS를 이용하여 TXOUT 노드로 전류를 흘려줄 수 있다.
마이너스 차지부(200)와 플러스 차지부(300)는 각각 PCB 채널부(500)의 전류를 빼내거나 더해줌으로써, PCB 채널부(500)의 신호를 조절할 수 있다.
도 7은 본 발명의 일 실시예에 따른 마이너스 차지부와 플러스 차지부를 이용한 신호 송신부 출력의 변화를 도시한 것이다.
도 7을 참조하면, 신호 송신부의 출력은 마이너스 차지부의 신호와 플러스 차지부의 신호로 인해 변하게 된다. 즉, 신호 송신부의 출력은 마이너스 차지부의 출력으로 인해 VSSQ보다 더 음의 값으로, 플러스 차지부의 출력으로 인해 VDDQL/2보다 양의 값으로 변하게 된다. 이에 따라, 신호 송신부의 출력은 플러스 차지부와 마이너스 차지부의 신호가 데이터 변화를 강조하는 방향으로 작용되어, 신호 간 간섭을 제거할 수 있다.
즉, 신호 송신부의 출력에 트랜지션이 발생할 때, 더 높은 스윙을 위해 플러스 차지를, 더 낮은 스윙을 위해 마이너스 차지를 결합함으로써, 신호간 간섭을 제거할 수 있다.
상술한 바와 같이, 본 발명의 등화기 송신기는 제1 데이터와 제2 데이터의 인코딩 결과 값에 기초하여 마이너스 차지 및 플러스 차지를 제1 데이터의 출력 신호와 결합시킴으로써, 본 발명의 등화기 송신기는 신호 간 간섭을 제거할 수 있다.
좀 더 구체적으로, 본 발명의 등화기 송신기는 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩할 수 있다. 본 발명의 등화기 송신기는 인코딩 결과값에 기초하여 마이너스 차지 및 플러스 차지를 제1 데이터의 출력 신호와 결합시킨다.
그 결과, 마이너스 차지 및 플러스 차지가 데이터 변화를 강조하는 방향으로 작용되어 신호 간 간섭이 제거될 수 있다. 이에 따라, 본 발명의 등화기 송신기는 수신단에서 별도의 기준 전압 추적 회로 없이 동작할 수 있다. 또한, 본 발명의 등화기 송신기는 수신단 회로에서 기준 전압을 바꾸지 않고도 더 넓은 샘플링 마진을 획득할 수 있다.
도 8a는 종래의 기술에 따른 eye 다이아그램이고, 도 8b는 본 발명의 일 실시예에 따른 eye 다이아그램을 도시한 것이다.
도 8a를 참조하면, 수신단 회로에서 기준 전압을 바꾸지 않을 경우 샘플링 마진이 줄어드는 것을 확인할 수 있었다.
즉, 종래의 기술은 0을 전송할 때는 a만큼 상승된 전압을 전송하고, 1을 전송할 때는 1보다 좀더 높은 전압이나 좀 더 낮은 전압을 전송한다. 그러나 이는, 공통모드 레벨이 바뀌고 스윙이 줄어들어, 수신단의 기준 전압이 바뀌게 된다. 이에 따라 이를 추적하기 위한 추적회로를 추가하거나 수신단에서 데이터를 복원하는 샘플링 마진이 감소한다.
반면 도 8b를 참조하면, 본 발명의 일 실시예에 따라 8dB loss를 pre-ehmphasis로 보상했을 때의 eye 다이아그램을 도시한 것이다. 본 발명의 등화기 송신기는 데이터가 입력될 경우 transition이 발생할 때만 마이너스 차지와 플러스 차지를 추가로 인가하여 pre-ehmphasis를 구현함으로써, 수신단 회로에서 기준 전압을 바꾸지 않고도 수신단에서 더 넓은 샘플링 마진을 획득할 수 있다.
도 9는 본 발명의 일 실시예에 따른 등화기 송신기의 동작방법을 도시한 순서도이다.
도 9를 참조하면, S100 단계는 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩한다. 예를 들어, 제1 데이터(D0)는 메인 데이터이고, 제2 데이터(D1)는 메인 데이터가 1UI 딜레이된 데이터일 수 있다. S11 단계는 제1 및 제2 AND 게이트로 구현된 회로를 통해 인코딩할 수 있다. 제1 AND 게이트에는 제1 데이터의 반전 신호와 제2 데이터가 입력으로 들어가고, 제2 AND 게이트에는 제1 데이터와 제2 데이터의 반전 신호가 입력으로 들어갈 수 있다.
S200 단계는 제1 데이터 값의 변화가 없는지 판단한다. 예를 들어, 제1 데이터 값의 변화가 없을 경우에는, 프리 차지를 수행하고, 제1 데이터 값의 변화가 있을 경우에는 인코딩식에 따른 데이터 송신 동작을 수행한다.
S210 단계는 마이너스 차지부 및 플러스 차지부 각각의 PMOS가 각각의 캐패시터를 프리 차지시킨다. 예를 들어, 마이너스 차지부 및 플러스 차지부 각각의 PMOS는 3개의 NMOS가 OFF인 상태일 때, 인코딩 결과값에 기초하여, 캐패시터를 제1 전압으로 프리차지 시킬 수 있다. 이때, 제1 전압은 VDDQ일 수 있다.
S220 단계는 제1 데이터 값이 1에서 0으로 변했는지를 판단한다. 예를 들어, 제1 데이터 값이 1에서 0으로 변했다는 것은 인코딩식의 결과값에 기초하여, 출력신호가 마이너스 차지를 갖도록 할 수 있다. 반대로, 제1 데이터 값이 0에서 1로 변했다는 것은 인코딩식의 결과값에 기초하여, 출력 신호가 플러스 차지를 갖도록 할 수 있다.
S221 단계는 출력 신호가 마이너스 차지를 갖도록 마이너스 차지부가 동작한다. S222 단계는 출력 신호가 플러스 차지를 갖도록 플러스 차지부가 동작한다.
S223 단계는 S221 및 S222 단계의 마이너스 차지와 플러스 차지를 원래의 출력 신호에 결합하여 생성된 출력 신호를 수신단에 송신한다. 예를 들어, 원래의 출력 신호에 데이터 변화를 강조하는 방향으로 작용하도록 할 수 있다.
상술한 바와 같이, 본 발명의 등화기 송신기는 제1 데이터와 제2 데이터의 인코딩 결과 값에 기초하여 마이너스 차지 및 플러스 차지를 제1 데이터의 출력 신호와 결합시킴으로써, 본 발명의 등화기 송신기는 신호 간 간섭을 제거할 수 있다.
좀 더 구체적으로, 본 발명의 등화기 송신기는 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩할 수 있다. 본 발명의 등화기 송신기는 인코딩 결과값에 기초하여 마이너스 차지 및 플러스 차지를 제1 데이터의 출력 신호와 결합시킨다.
그 결과, 마이너스 차지 및 플러스 차지가 데이터 변화를 강조하는 방향으로 작용되어 신호 간 간섭이 제거될 수 있다. 이에 따라, 본 발명의 등화기 송신기는 수신단에서 별도의 기준 전압 추적 회로 없이 동작할 수 있다. 또한, 본 발명의 등화기 송신기는 수신단 회로에서 기준 전압을 바꾸지 않고도 더 넓은 샘플링 마진을 획득할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
100 : 인코딩부
110 : 제1 AND 게이트
120 : 제2 AND 게이트
200 : 마이너스 차지부
300 : 플러스 차지부
400 : 신호 송신부
500 : PCB 채널부
600 : 수신단

Claims (10)

  1. 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩하는 인코딩부;
    상기 인코딩부의 결과값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 하는 마이너스 차지부;
    상기 인코딩부의 결과값에 기초하여, 상기 출력 신호가 플러스 차지를 갖도록 하는 플러스 차지부; 및
    상기 제1 데이터의 출력 신호를 송신하는 신호 송신부를 포함하고,
    상기 인코딩부는 상기 제1 데이터가 1에서 0으로 바뀔 때 상기 마이너스 차지부가 동작하고,
    상기 제1 데이터가 0에서 1로 바뀔 때 상기 플러스 차지부가 동작하도록 하며,
    상기 신호 송신부는 상기 마이너스 차지 및 상기 플러스 차지와 상기 제1 데이터의 출력 신호가 결합되어 생성된 출력을 수신단에 송신하는 등화기 송신기.
  2. 제1항에 있어서,
    상기 제1 데이터는 메인 데이터이고,
    상기 제2 데이터는 상기 메인 데이터가 1UI 딜레이된 데이터인 등화기 송신기.
  3. 제2항에 있어서,
    상기 인코딩부는 복수 개의 AND 게이트를 포함하는 등화기 송신기.
  4. 제1항에 있어서,
    상기 마이너스 차지부 및 상기 플러스 차지부는 각각 3개의 NMOS, 하나의 PMOS, 및 하나의 캐패시터를 포함하는 등화기 송신기.
  5. 제4항에 있어서,
    상기 마이너스 차지부의 PMOS는 상기 3개의 NMOS가 OFF인 상태일때, 상기 인코딩부의 결과값에 기초하여 상기 캐패시터를 제1 전압으로 프리 차지 시키고,
    상기 플러스 차지부의 PMOS는 상기 3개의 NMOS가 OFF인 상태일때, 상기 인코딩부의 결과값에 기초하여 상기 캐패시터를 상기 제1 전압으로 프리 차지 시키는 등화기 송신기.
  6. 제5항에 있어서,
    상기 신호 송신부는 상기 제1 전압보다 낮은 공급 전압을 통해 작은 전압 스윙으로 신호를 송신하는 등화기 송신기.
  7. 삭제
  8. 제1항에 있어서,
    상기 신호 송신부로부터 전달받은 상기 출력 신호를 수신단에 전달하기 위해 상기 수신단과 송신단을 연결하는 PCB 채널부를 더 포함하는 등화기 송신기.
  9. 제1 데이터와 제2 데이터를 기설정된 인코딩식에 기초하여 인코딩하는 단계;
    상기 인코딩식의 결과값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 하는 단계;
    상기 인코딩식의 결과값에 기초하여, 상기 출력 신호가 플러스 차지를 갖도록 하는 단계;
    상기 제1 데이터의 출력 신호를 송신하는 단계; 및
    상기 마이너스 차지 및 상기 플러스 차지와 상기 제1 데이터의 출력 신호가 결합되어 생성된 출력을 수신단에 송신하는 단계를 포함하며,
    상기 출력 신호를 수신단으로 송신하는 단계는 제1 전압보다 낮은 공급 전압을 통해 작은 전압 스윙으로 신호를 송신하는 등화기 송신기의 동작방법.
  10. 삭제
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* Cited by examiner, † Cited by third party
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KR20190032631A (ko) * 2016-09-21 2019-03-27 퀄컴 인코포레이티드 공급 전압을 안정화시키기 위한 디바이스 및 방법
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