CN109075886B - 免干扰复用器 - Google Patents

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Abstract

一种复用器包括：输出电路，其包括复用器输出端；以及第一缓冲器，其耦合到所述输出电路并包括：第一选择输入端，用于接收第一选择信号；第一逻辑输入端，用于接收第一逻辑输入信号；以及第一地线；其中，所述复用器用于：当所述第一选择信号是第一值时，将所述第一逻辑输入端耦合到所述复用器输出端；以及当所述第一选择信号是第二值时，将所述第一逻辑输入端耦合到所述第一地线。一种方法包括：接收选择信号和第一逻辑输入信号；当所述选择信号是第一值时，将第一逻辑输入端耦合到复用器输出端；以及当所述选择信号是第二值时，将所述第一逻辑输入端耦合到地线。

Description

免干扰复用器
相关申请案交叉申请
本发明要求2016年3月30日递交的发明名称为“免干扰复用器(Interference-Immunized Multiplexer)”的第15/084,918号美国非临时专利申请案的在先申请优先权，该在先申请的全部内容以引用的方式并入本文本中。
技术领域
本发明涉及交换系统，更具体地，涉及复用器。
背景技术
复用器是一种接收多个输入信号、选择其中一个输入信号并将该输入信号作为输出信号来提供的设备。复用器基于其从控制器收到的选择信号来选择输入信号。例如，如果复用器收到一个低电压信号或逻辑0作为选择信号，则复用器选择并提供第一输入信号。如果复用器收到一个高电压信号或逻辑1作为选择信号，则复用器选择并提供第二输入信号。
发明内容
在一个实施例中，本发明包括一种复用器，所述复用器包括：输出电路，其包括复用器输出端；以及第一缓冲器，其耦合到所述输出电路并包括：第一选择输入端，用于接收第一选择信号；第一逻辑输入端，用于接收第一逻辑输入信号；以及第一地线；其中，所述复用器用于：当所述第一选择信号是第一值时，将所述第一逻辑输入端耦合到所述复用器输出端；以及当所述第一选择信号是第二值时，将所述第一逻辑输入端耦合到所述第一地线。在一些实施例中，所述第一缓冲器还包括耦合到所述输出电路的第一逻辑输出端；所述第一选择输入端包括第二选择输入端和第三选择输入端，所述第一逻辑输入端是包括第二逻辑输入端和第三逻辑输入端的差分第一逻辑输入端，所述第一逻辑输出端是包括第二逻辑输出端和第三逻辑输出端的差分第一逻辑输出端；所述第一缓冲器还包括：电压源；第一晶体管，其耦合到所述电压源和所述第二选择输入端；第二晶体管，其耦合到所述第二选择输入端和所述第一地线；第三晶体管，其耦合到所述第二选择输入端、所述第一地线和所述第三逻辑输出端；以及第四晶体管，其耦合到所述第二选择输入端、所述第一地线和所述第二逻辑输出端；所述第一晶体管是P型金属氧化物半导体(p-type metal-oxide-semiconductor，PMOS)晶体管，所述第二晶体管、所述第三晶体管和所述第四晶体管是N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)；所述复用器还包括：第二缓冲器，其是所述第一缓冲器的镜像并耦合到所述输出电路；所述复用器还包括：第二缓冲器，其耦合到所述输出电路并包括：第二选择输入端，用于接收第二选择信号；第二逻辑输入端，用于接收第二逻辑输入信号；以及第二地线；所述复用器还用于：当所述第二选择信号是所述第一值时，将所述第二逻辑输入端耦合到所述复用器输出端；当所述第二选择信号是所述第二值时，将所述第二逻辑输入端耦合到所述第二地线；所述第一地线与所述第二地线相同；所述复用器输出端是包括第一复用器输出端和第二复用器输出端的差分复用器输出端；所述输出电路还包括：第一逻辑输入端，其耦合到所述第一缓冲器；第二逻辑输入端，其耦合到所述第一缓冲器；第三逻辑输入端；第四逻辑输入端；电流源；以及第二地线，其耦合到所述电流源；所述输出电路还包括：第一晶体管，其直接耦合到所述第一复用器输出端和所述电流源；第二晶体管，其直接耦合到所述第二复用器输出端和所述电流源；第三晶体管，其直接耦合到所述第一复用器输出端和所述电流源；以及第四晶体管，其直接耦合到所述第二复用器输出端和所述电流源；所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管。
在另一实施例中，本发明包括一种装置，所述装置包括：旁路型通路，用于提供第一信号；重定时器型通路，包括时钟和数据恢复(clock and data recovery，CDR)组件，用于基于所述第一信号提供重定时信号；以及复用器，其耦合到所述旁路型通路和所述重定时器型通路并用于：接收选择信号；当所述选择信号是第一值时，选择所述第一信号并将所述重定时信号耦合到地线；以及当所述选择信号是第二值时，选择所述重定时信号并将所述第一信号耦合到所述地线。在一些实施例中，所述复用器包括第一缓冲器，用于：当所述选择信号是所述第一值时，传递所述第一信号；以及当所述选择信号是所述第二值时，将所述第一信号耦合到地线；所述复用器还包括第二缓冲器，用于：当所述选择信号是所述第一值时，将所述重定时信号耦合到所述地线；以及当所述选择信号是所述第二值时，传递所述重定时信号。
在又一实施例中，本发明包括一种方法，所述方法包括：接收选择信号和第一逻辑输入信号；当所述选择信号是第一值时，将第一逻辑输入端耦合到复用器输出端；以及当所述选择信号是第二值时，将所述第一逻辑输入端耦合到地线。在一些实施例中，所述方法还包括：当所述选择信号是所述第一值时，通过第一缓冲器和输出电路传递所述第一逻辑输入信号；以及当所述选择信号是所述第二值时，通过所述第一缓冲器将所述第一逻辑输入信号耦合到所述地线；所述方法还包括：接收第二逻辑输入信号；当所述选择信号是所述第一值时，将第二逻辑输入端耦合到所述地线；以及当所述选择信号是所述第二值时，将所述第二逻辑输入端耦合到所述复用器输出端；所述方法还包括：当所述选择信号是所述第一值时，通过第二缓冲器将所述第二逻辑输入信号耦合到所述地线；以及当所述选择信号是所述第二值时，通过所述第二缓冲器和所述输出电路传递所述第二逻辑输入信号。
附图说明
为了更透彻地理解本发明，现参阅结合附图和具体实施方式而描述的以下简要说明，其中，相同参考标号表示相同部件。
图1是根据本发明一实施例的复用器的抽象示意图。
图2是根据本发明一实施例的缓冲器的示意图。
图3是图2中的P型增强型晶体管的示意图。
图4是图2中的N型增强型晶体管的示意图。
图5是图1中的输出电路的详细示意图。
图6是图1中的复用器的详细示意图。
图7是根据本发明一实施例的光收发器的示意图。
图8是根据本发明一实施例的信号选择方法的流程图。
图9是根据本发明一实施例的设备的示意图。
具体实施方式
首先应理解，尽管下文提供一个或多个实施例的说明性实施方式，但所公开的系统和/或方法可使用任何数目的技术来实施，无论该技术是当前已知还是现有的。本发明决不应限于下文所说明的说明性实施方式、附图和技术，包括本文所说明并描述的示例性设计和实施方式，而是可在所附权利要求书的范围以及其等效物的完整范围内修改。
复用器，例如以15吉比特/秒(gigabits per second，Gb/s)或更高的比特率操作的复用器，可能出现性能下降。具体而言，虽然复用器具有未选输入信号和选定输入信号，但是未选输入信号可能干扰选定输入信号，导致复用器在输出端发生抖动。抖动被定义为与周期的偏离，通常与参考时钟有关。因此，需要减少或消除这种干扰，从而使复用器免于这种干扰。
本文公开了免干扰复用器的实施例。所公开的复用器包括第一缓冲电路、第二缓冲电路以及耦合到第一缓冲电路和第二缓冲电路的输出电路。第一缓冲电路和第二缓冲电路取代其它复用器中存在的各单晶体管。这些单晶体管接收选择信号并串联耦合到对应的差分输入端和对应的输出端。而第一缓冲电路和第二缓冲电路在被选择信号选择时会提供差分输出信号，或者，在未被选择信号选择时则不提供差分输出信号。在后一种情况下，第一缓冲电路和第二缓冲电路的输出端接地。因此，所公开的复用器基本或完全免除了未选输入信号干扰。此外，这种免除使所公开的复用器能够以相对较低的供电电压操作。
图1是根据本发明一实施例的复用器100的抽象示意图。复用器100包括第一缓冲器110、第二缓冲器120以及耦合到第一缓冲器110和第二缓冲器120的输出电路130。第一缓冲器110包括逻辑输入端VINP0和VINM0，第二缓冲器120包括逻辑输入端VINP1和VINM1。复用器100及其组件在下文更充分地描述。
图2是根据本发明一实施例的缓冲器200的示意图。缓冲器200可实施第一缓冲器110。缓冲器200包括：电源电压205；晶体管210、240、245、250、255、260、265、270(210至270)；电流源215；电感器220、225；电阻器230、235；以及地线275，它们如图2所示相连。此外，缓冲器200包括两个选择输入端SELP、逻辑输入端VINP0和VINM0，以及逻辑输出端VINP0'和VINM0'。
电源电压205提供任何合适的电压。例如，电源电压205提供约5伏特(V)或更低的电压。缓冲器200在其芯片上可能没有其自己的电源。在这种情况下，电源电压205是到实际电源电压的连接。电流源215提供任何合适的恒定电流。例如，电流源215提供约3毫安(mA)或更低的电流。
电感器220、225补偿或减少缓冲器200中的寄生电容，从而扩展缓冲器200的工作带宽。电感器220、225提供任何合适的电感值。例如，电感器220、225提供约400皮亨(pH)与约600pH之间的电感值。
电阻器230、235为缓冲器200提供负载。电阻器230、235提供任何合适的电阻值。例如，电阻器230、235提供约100欧姆(Ω)与约200Ω之间的电阻值。晶体管210、240、245、250、255、260、265、270包括P型增强型晶体管210和N型增强型晶体管240、245、250、255、260、265、270(240至270)。
图3是图2中的P型增强型晶体管210的示意图。晶体管210是P型金属氧化物半导体场效应管(metal-oxide-semiconductor field-effect transistor，MOSFET)或PMOS。晶体管210包括栅极310、源极320和漏极330。当栅极310收到逻辑0时，晶体管210被“打开”，这意味着源极320和漏极330相互电耦合以支持它们之间的电流流通。当栅极310收到逻辑1时，晶体管210被“关闭”，这意味着源极320和漏极330不会相互电耦合以支持它们之间的电流流通。因此，晶体管210充当源极320与漏极330之间的开路。
图4是图2中的N型增强型晶体管240至270的示意图。晶体管240至270是N型MOSFET或NMOS。晶体管240至270包括栅极410、漏极420和源极430。当栅极410收到逻辑0时，晶体管240至270被关闭，这意味着漏极420和源极430不会相互电耦合以支持它们之间的电流流通。因此，晶体管240至270充当漏极420与源极430之间的开路。当栅极410收到逻辑1时，晶体管240至270被打开，这意味着漏极420和源极430相互电耦合以支持它们之间的电流流通。
返回图2，当选择输入端SELP收到为逻辑0的选择信号时，晶体管210被打开并将电源电压205耦合到晶体管240、245。此外，晶体管260、265、270(260至270)被关闭并从地线275解耦。例如，缓冲器200收到差分逻辑输入信号，具体而言，在逻辑输入端VINP0收到逻辑高输入信号，在逻辑输入端VINM0收到逻辑低输入信号。在这种情况下，晶体管240被打开，因此，连接到晶体管240的漏极的逻辑输出端VINM0'收到的电压约等于电源电压205的电压减去电阻器230上的电压降。总电压接近逻辑低信号。因此，逻辑输出端VINM0'提供逻辑低输出信号。同时，晶体管245被关闭，因此，连接到晶体管245的漏极的逻辑输出端VINP0'收到的电压约为电源电压205的电压。该电压接近逻辑高信号。因此，逻辑输出端VINP0'提供逻辑高输出信号。VINM0'处的逻辑低输出信号和VINP0'处的逻辑高输出信号一起形成一个差分逻辑输出信号。
当选择输入端SELP收到为逻辑1的选择信号时，晶体管210被关闭并将电源电压205从晶体管240、245解耦，其中，晶体管240、245的漏极分别连接到逻辑输出端VINM0'、VINP0'。同时，晶体管260至270被打开并将逻辑输出端VINP0'、VINM0'耦合到地线275。因此，逻辑输出端VINP0'、VINM0'提供逻辑低输出信号。可以看出，基于选择输入端SELP，缓冲器200提供差分逻辑输出信号或者根本不提供任何信号。
表1是缓冲器200的简化逻辑表。
SELP VINP0' VINM0'
0 VINM0 VINP0
1 0 0
表1缓冲器200的简化逻辑表
表1是简化的，因为并非每个单元格中都列出了逻辑值。例如，当选择输入端SELP处的选择信号是0时，逻辑输出端VINP0'提供逻辑输入端VINM0收到的任何逻辑输入信号，逻辑输出端VINM0'提供逻辑输入端VINP0收到的任何逻辑输入信号。当选择输入端SELP处的选择信号是1时，逻辑输出端VINP0'、VINM0'提供逻辑低输出信号。
如上所述，缓冲器200可实施第一缓冲器110。此外，缓冲器200的镜像可实施第二缓冲器120。但是，该镜像包括两个选择输入端SELM、逻辑输入端VINP1和VINM1、逻辑输出端VINP1'和VINM1'。因此，如果选择输入端SELP驱动第一缓冲器110，则选择输入端SELM驱动第二缓冲器120。同样地，如果选择输入端SELM驱动第一缓冲器110，则选择输入端SELP驱动第二缓冲器120。
图5是图1中的输出电路130的详细示意图。输出电路130包括：与电源电压205类似的电源电压505；与电感器220、225类似的电感器510、555；与电阻器230、235类似的电阻器515、550；与晶体管210至270类似的晶体管520、525、540、545(520至545)；与电流源215类似的电流源530；以及与地线275类似的地线535。此外，输出电路130包括逻辑输入端VINP0”、VINM0”、VINP1”、VINM1”和复用器输出端VOUTP、VOUTM。逻辑输入端VINP0”、VINM0”、VINP1”、VINM1”分别对应第一缓冲器110和第二缓冲器120的逻辑输出端VINP0'、VINM0'、VINP1'、VINM1'。
晶体管520至545直接耦合到电流源。晶体管520、525直接相互耦合；且分别直接耦合到逻辑输入端VINP0”、VINM0”；并且分别直接耦合到复用器输出端VOUTM、VOUTP。晶体管540、545直接相互耦合；且分别直接耦合到逻辑输入端VINP1”、VINM1”；并且分别直接耦合到复用器输出端VOUTM、VOUTP。
在操作中，在第一示例中，输出电路130未从第二缓冲器120收到任何差分逻辑输出信号，但是从第一缓冲器110收到差分逻辑输出信号。具体而言，输出电路130在逻辑输入端VINP0”收到逻辑低输入信号，在逻辑输入端VINM0”收到逻辑高输入信号。在这种情况下，晶体管520被关闭，因此，连接到晶体管520的漏极的复用器输出端VOUTM收到的电压约为电源电压505的电压。该电压接近逻辑高信号。因此，复用器输出端VOUTM提供逻辑高输出信号。同时，晶体管525被打开，因此，连接到晶体管525的漏极的复用器输出端VOUTP收到的电压等于电源电压505的电压减去电阻器550上的电压降。总电压接近逻辑低信号。因此，复用器输出端VOUTP提供逻辑低输出信号。
在第二示例中，输出电路130未从第一缓冲器110收到任何差分逻辑输出信号，但是从第二缓冲器120收到差分逻辑输出信号。具体而言，输出电路130在逻辑输入端VINM1”收到逻辑低输入信号，在逻辑输入端VINP1”收到逻辑高输入信号。在这种情况下，晶体管545被关闭，因此，连接到晶体管545的漏极的复用器输出端VOUTP收到的电压约为电源电压505的电压。该电压接近逻辑高信号。因此，复用器输出端VOUTP提供逻辑高输出信号。同时，晶体管540被打开，因此，连接到晶体管540的漏极的复用器输出端VOUTM收到的电压等于电源电压505的电压减去电阻器515上的电压降。总电压接近逻辑低信号。因此，复用器输出端VOUTM提供逻辑低输出信号。
表2是输出电路130的简化逻辑表。
VINP0” VINM0” VINP1” VINM1” VOUTP VOUTM
VINM0 VINP0 0 0 VINP0 VINM0
0 0 VINM1 VINP1 VINP1 VINM1
表2输出电路130的简化逻辑表
表2是简化的，因为并非每个单元格中都列出了逻辑值。例如，当逻辑输入端VINP0”、VINM0”从第一缓冲器110收到差分逻辑输出信号且逻辑输入端VINP1”、VINM1”未从第二缓冲器120收到差分逻辑输出信号时，复用器输出端VOUTP提供逻辑输入端VINP0收到的任何逻辑输入信号，复用器输出端VOUTM提供逻辑输入端VINM0收到的任何逻辑输入信号。当逻辑输入端VINP1”、VINM1”从第二缓冲器120收到差分逻辑输出信号且逻辑输入端VINP0”、VINM0”未从第一缓冲器110收到差分逻辑输出信号时，复用器输出端VOUTP提供逻辑输入端VINP1收到的任何逻辑输入信号，复用器输出端VOUTM提供逻辑输入端VINM1收到的任何逻辑输入信号。
可以看出，在任何给定的时间，输出电路130会从第一缓冲器110或第二缓冲器120收到差分逻辑输出信号。然而，输出电路130并非同时从第一缓冲器110收到第一差分逻辑输出信号并从第二缓冲器120收到第二差分逻辑输出信号。因此，输出电路130免除了第一差分逻辑输出信号与第二差分逻辑输出信号干扰。此外，这种免除使复用器100中的电源电压205、505能够以相对较低的电压操作。
图6是图1中的复用器100的详细示意图。像图1一样，图6示出了第一缓冲器110、第二缓冲器120和输出电路130。缓冲器110和120与图2的缓冲器200相似或相同，电路130与图5的输出电路130相同。因此，所描述的操作适用于此处的图6。此外，与图1不同，图6还示出了第一缓冲器110、第二缓冲器120和输出电路130的各个组件。例如，图6示出第一缓冲器110的逻辑输出端VINP0'耦合到输出电路130的逻辑输入端VINP0”，第一缓冲器110的逻辑输出端VINM0'耦合到输出电路130的逻辑输入端VINM0”，第二缓冲器120的逻辑输出端VINP1'耦合到输出电路130的逻辑输入端VINP1”，第二缓冲器120的逻辑输出端VINM1'耦合到输出电路130的逻辑输入端VINM1”。
表3是复用器100的简化逻辑表。表3合并了表1和表2的逻辑。
SELP SELM VOUTP VOUTM
0 1 VINP0 VINM0
1 0 VINP1 VINM1
表3输出复用器100的简化逻辑表
表3是简化的，因为并非每个单元格中都列出了逻辑值。例如，当选择输入端SELP处的选择信号是0且选择输入端SELM处的选择信号是1时，复用器输出端VOUTP提供逻辑输入端VINP0收到的任何逻辑输入信号，复用器输出端VOUTM提供逻辑输入端VINM0收到的任何逻辑输入信号。当选择输入端SELP处的选择信号是1且选择输入端SELM处的选择信号是0时，复用器输出端VOUTP提供逻辑输入端VINP1收到的任何逻辑输入信号，复用器输出端VOUTM提供逻辑输入端VINM1收到的任何逻辑输入信号。
在第一实施例中，复用器100从另一组件接收逻辑高输入信号，然后复用器100使用逆变器逻辑提供逻辑低输入信号，从而形成差分输入信号，差分输入信号是指相对于地有两个电压电平的信号。复用器100可对逻辑输入信号和选择信号都做这样的处理。在第二实施例中，复用器100从另一组件接收差分逻辑输入信号和差分选择信号。在第三实施例中，复用器100接收并提供单端信号，单端信号是指相对于地有一个电压电平的信号。
图7是根据本发明一实施例的光收发器700的示意图。收发器700包括光电(optical-to-electrical，O-E)转换器710、放大器720、旁路型通路730、重定时器型通路740、时钟和数据恢复(clock and data recovery，CDR)组件750、复用器100和电光(electrical-to-optical，E-O)转换器760。收发器700的组件可如图所示排列或以任何其它合适的方式排列。
O-E转换器710接收光输入信号并将该光输入信号转换为电输入信号。放大器720接收并放大该电输入信号以产生放大信号。然后，该放大信号通过旁路型通路730到达复用器100并通过重定时器型通路740到达CDR组件750。
CDR组件750接收放大信号并从该放大信号恢复数据。例如，如果放大信号包括时钟数据，则CDR组件750通过或不通过本地时钟信号从该放大信号恢复时钟数据。然后，CDR组件750通过恢复的时钟数据对放大信号进行重定时以产生去往复用器100的重定时信号。
复用器100称为二比一(2:1)复用器，因为其收到两个输入信号，即放大信号和重定时信号，并提供一个输出信号，即电输出信号。复用器100如上所述运行。具体而言，当选择输入端SELP收到的选择信号是0且选择输入端SELM收到的选择信号是1时，复用器100向E-O转换器760提供放大信号并将重定时信号耦合到地。换言之，仅旁路型通路730通过复用器100向E-O转换器760提供信号。当选择输入端SELP收到的选择信号是1且选择输入端SELM收到的选择信号是0时，复用器100提供重定时信号并将放大信号耦合到地。换言之，仅重定时器型通路740通过复用器100向E-O转换器760提供信号。最后，E-O转换器760根据复用器100提供的信号将放大信号或重定时信号转换为光输出信号。
复用器100可在旁路型通路730与重定时器型通路740之间以高数据速率来回切换。这通常会引起抖动。然而，复用器100提供来自旁路型通路730的信号而将重定时器型通路740耦合到地，或者提供来自重定时器型通路740的信号而将旁路型通路730耦合到地。因此，复用器100消除了或基本消除了这种抖动。
图7示出了具有选择放大信号或重定时信号功能的复用器100。但是，复用器100可具有在不止两个输入信号之间进行选择的功能。如果存在不止两个输入信号，则复用器可提供对应数量的缓冲器200。例如，要实施一个4:1复用器，复用器100可提供四个缓冲器200。此外，图7示出了在光信号这一上下文中的复用器100。但是，复用器100可以是纯电组件或系统的一部分。
图8是根据本发明一实施例的信号选择方法800的流程图。复用器100可实施方法800。在步骤810处，接收选择信号和逻辑输入信号。例如，选择输入端SELP收到选择信号，逻辑输入端VINP0、VINM0收到逻辑输入信号。在步骤820处，当选择信号是第一值时，将逻辑输入端耦合到复用器输出端。例如，当选择信号是0时，将逻辑输入端VINP0、VINM0耦合到复用器输出端VOUTP、VOUTM。在步骤830处，当选择信号是第二值时，将逻辑输入端耦合到地线。例如，当选择信号是1时，将逻辑输入端VINP0、VINM0耦合到地线275。
复用器100可在收发器700中实施方法800，如上所述。在这种情况下，复用器100可在旁路型通路730与重定时器型通路740之间以高数据速率来回切换。此外，复用器100在这样进行操作时，可消除或基本消除抖动，同样如上所述。
图9是根据本发明一实施例的设备900的示意图。设备900适用于实施如下文所述的公开实施例。设备900包括：入端口910和接收器单元(Rx)920，用于接收数据；处理器、逻辑单元或中央处理器(central processing unit，CPU)930，用于处理数据；发射器单元(Tx)940和出端口950，用于传输数据；以及存储器960，用于存储数据。设备900还可包括O-E组件和E-O组件，它们耦合到用于光信号或电信号的出入的入端口910、接收器单元920、发射器单元940和出端口950。
处理器930通过硬件和软件实施。处理器930可以实施为一个或多个CPU芯片、核(例如，实施为多核处理器)、现场可编程门阵列(field-programmable gate array，FPGA)、专用集成电路(application specific integrated circuit，ASIC)和数字信号处理器(digital signal processor，DSP)。处理器930与入端口910、接收器单元920、发射器单元940、出端口950和存储器960通信。处理器930耦合到复用器970。复用器970实施上文所述的公开实施例。例如，复用器970实施复用器100并从处理器930接收选择信号。因此，包括复用器970可明显改进设备900的功能并影响设备900的状态转变。
存储器960包括一个或多个磁盘、磁带驱动器和固态硬盘，并可用作溢流数据存储设备，用来在程序被选择执行时存储这类程序，以及用来存储在程序执行期间读取的指令和数据。存储器960可为易失性的或非易失性的，可为只读存储器(read-only memory，ROM)、随机存取存储器(random-access memory，RAM)、三重内容寻址存储器(ternarycontent-addressable memory，TCAM)和静态随机存取存储器(static random-accessmemory，SRAM)。
本发明的一个实施例包括一种装置，该装置包括旁路构件，用于创建旁路型通路，该旁路型通路用于提供第一信号。该装置还包括重定时器构件，用于创建重定时器型通路，该重定时器型通路包括时钟和数据恢复(clock and data recovery，CDR)组件构件，用于基于第一信号提供重定时信号。最后，该装置包括复用器构件，其耦合到旁路型通路和重定时器型通路并用于：
接收选择信号；
当选择信号是第一值时，选择第一信号并将重定时信号耦合到地线；以及
当选择信号是第二值时，选择重定时信号并将第一信号耦合到地线。
当第一组件与第二组件之间不存在除了线、轨迹或其它媒体之外的中间组件时，第一组件直接耦合到第二组件。当第一组件与第二组件之间存在中间组件时，第一组件间接耦合到第二组件。术语“耦合”及其派生词包括直接耦合和间接耦合两者。除非另有说明，否则使用术语“约”是指其后数字的±10％。虽然本发明提供了多个实施例，但应当理解，所公开的系统和方法也可通过其它多种具体形式体现，而不会脱离本发明的精神或范围。本发明的示例应被视为说明性而非限制性的，且本发明并不限于本文中所给出的细节。例如，各种元件或组件可以在另一系统中组合或整合，或者某些特征可以省略或不实施。
此外，在不脱离本发明的范围的情况下，各种实施例中描述和说明为离散或单独的技术、系统、子系统和方法可以与其它系统、组件、技术或方法进行组合或合并。展示或论述为彼此耦合或直接耦合或通信的其它项也可以采用电方式、机械方式或其它方式经由某一接口、设备或中间组件间接地耦合或通信。其它变更、替换、更替示例对本领域技术人员而言是显而易见的，均不脱离本文公开的精神和范围。

Claims (11)

1.一种复用器，其特征在于，包括：
输出电路，其包括复用器输出端；以及
第一缓冲器，其耦合到所述输出电路并包括：
第一选择输入端，用于接收第一选择信号；
第一逻辑输入端，用于接收第一逻辑输入信号；以及
第一地线；
其中，所述复用器用于：
当所述第一选择信号是第一值时，将所述第一逻辑输入端耦合到所述复用器输出端；以及
当所述第一选择信号是第二值时，将所述第一逻辑输入端耦合到所述第一地线,所述复用器还包括第二缓冲器，其耦合到所述输出电路并包括：
第二选择输入端，用于接收第二选择信号；
第二逻辑输入端，用于接收第二逻辑输入信号；以及
第二地线。
2.根据权利要求1所述的复用器，其特征在于，所述第一缓冲器还包括耦合到所述输出电路的第一逻辑输出端。
3.根据权利要求1或2所述的复用器，其特征在于，所述第一选择输入端包括第二选择输入端和第三选择输入端，所述第一逻辑输入端是包括第二逻辑输入端和第三逻辑输入端的差分第一逻辑输入端，所述第一逻辑输出端是包括第二逻辑输出端和第三逻辑输出端的差分第一逻辑输出端。
4.根据权利要求3所述的复用器，其特征在于，所述第一缓冲器还包括：
电压源；
第一晶体管，其耦合到所述电压源和所述第二选择输入端；
第二晶体管，其耦合到所述第二选择输入端和所述第一地线；
第三晶体管，其耦合到所述第二选择输入端、所述第一地线和所述第三逻辑输出端；以及
第四晶体管，其耦合到所述第二选择输入端、所述第一地线和所述第二逻辑输出端。
5.根据权利要求4所述的复用器，其特征在于，所述第一晶体管是P型金属氧化物半导体(p-type metal-oxide-semiconductor，PMOS)晶体管，所述第二晶体管、所述第三晶体管和所述第四晶体管是N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)。
6.根据权利要求1所述的复用器，其特征在于，所述复用器还用于：
当所述第二选择信号是所述第一值时，将所述第二逻辑输入端耦合到所述复用器输出端；以及
当所述第二选择信号是所述第二值时，将所述第二逻辑输入端耦合到所述第二地线。
7.根据权利要求1所述的复用器，其特征在于，所述第一地线与所述第二地线相同。
8.根据权利要求1所述的复用器，其特征在于，所述复用器输出端是包括第一复用器输出端和第二复用器输出端的差分复用器输出端。
9.根据权利要求8所述的复用器，其特征在于，所述输出电路还包括：
第一逻辑输入端，其耦合到所述第一缓冲器；
第二逻辑输入端，其耦合到所述第一缓冲器；
第三逻辑输入端；
第四逻辑输入端；
电流源；以及
第二地线，其耦合到所述电流源。
10.根据权利要求9所述的复用器，其特征在于，所述输出电路还包括：
第五晶体管，其直接耦合到所述第一复用器输出端和所述电流源；
第六晶体管，其直接耦合到所述第二复用器输出端和所述电流源；
第七晶体管，其直接耦合到所述第一复用器输出端和所述电流源；以及
第八晶体管，其直接耦合到所述第二复用器输出端和所述电流源。
11.根据权利要求10所述的复用器，其特征在于，所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管是N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管。
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