CN110649934B - 信号接收器电路 - Google Patents

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Abstract

一种信号接收器电路包括：负电压施加器，其响应于第一时钟处于第一逻辑电平而将负电压施加到公共源极节点；第一采样晶体管，其响应于第一输入信号而将电流从第一采样节点吸收到公共源极节点；第二采样晶体管，其响应于第二输入信号而将电流从第二采样节点吸收到公共源极节点；均衡器，其响应于第一时钟处于第二逻辑电平而使第一采样节点与第二采样节点均衡；预充电器，其响应于第二时钟处于第一逻辑电平而将第一输出节点和第二输出节点预充电到上拉电压，并响应于第二时钟处于第二逻辑电平而将第一和第二输出节点分别电耦接到第二采样节点和第一采样节点；以及放大器，其响应于第二时钟处于第二逻辑电平而放大第一与第二输出节点之间的电压差。

Description

信号接收器电路
相关申请的交叉引用
本申请要求2018年6月26日提交的申请号为10-2018-0073176的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种用于在各种集成电路中接收信号的信号接收器电路。
背景技术
诸如移动存储系统的低功率系统使用具有低终端方案的接口。当低终端方案应用于集成电路之间的接口时，在集成电路之间传送/接收的信号的电压电平变得非常低，因此需要信号接收器电路以识别具有低电压电平的传送信号。
信号接收器电路使用强臂锁存器(strong arm latch)。在一般的强臂锁存器中，NMOS晶体管用于对输入信号进行采样。然而，在使用低终端方案的低功率系统中，输入信号的电压电平太低而不能使用NMOS晶体管来对输入信号进行采样。因此，代替NMOS晶体管，PMOS晶体管用于在使用低终端方案的低功率系统中对输入信号进行采样。
然而，PMOS晶体管通常呈现出比NMOS晶体管更低的性能。因此，当PMOS晶体管用于对输入信号进行采样时，强臂锁存器的性能比使用NMOS晶体管对输入信号进行采样的情况的性能低。
发明内容
本发明的实施例针对一种即使在输入信号的电压电平低时也以低功耗高速操作的信号接收器电路。
根据本发明的实施例，一种信号接收器电路包括：负电压施加器，其适用于响应于第一时钟处于第一逻辑电平而将负电压施加到公共源极节点；第一采样晶体管，其耦接在所述公共源极节点与第一采样节点之间，以响应于第一输入信号而将电流从所述第一采样节点吸收到所述公共源极节点；第二采样晶体管，其耦接在所述公共源极节点与第二采样节点之间，以响应于第二输入信号而将电流从所述第二采样节点吸收到所述公共源极节点；均衡器，其适用于响应于第一时钟处于第二逻辑电平而使第一采样节点与第二采样节点均衡；预充电器，其适用于响应于第二时钟处于第一逻辑电平而将第一输出节点和第二输出节点预充电到上拉电压，以及响应于第二时钟处于第二逻辑电平而将第一输出节点和第二输出节点分别电耦接到第二采样节点和第一采样节点；以及放大器，其适用于响应于第二时钟处于第二逻辑电平而放大第一输出节点与第二输出节点之间的电压差。
根据本发明的另一个实施例，一种信号接收器电路包括：负电压施加器，其适用于响应于第一时钟而将负电压或接地电压施加到公共源极节点；第一采样NMOS晶体管，其耦接在公共源极节点与第一采样节点之间，以响应于第一输入信号而将电流从第一采样节点吸收到公共源极节点；第二采样NMOS晶体管，其耦接在公共源极节点与第二采样节点之间，以响应于第二输入信号而将电流从第二采样节点吸收到公共源极节点；均衡器，其适用于响应于第一时钟而使第一采样节点与第二采样节点均衡；第一预充电PMOS晶体管，其具有接收第二时钟的栅极、与上拉电压端子耦接的源极以及与第一输出节点耦接的漏极；第二预充电PMOS晶体管，其具有接收第二时钟的栅极、与所述上拉电压端子耦接的源极以及与第二输出节点耦接的漏极；第一阻断NMOS晶体管，其具有接收第二时钟的栅极、与第一采样节点耦接的源极以及与第二输出节点耦接的漏极；第二阻断NMOS晶体管，其具有接收第二时钟的栅极、与第二采样节点耦接的源极以及与第一输出节点耦接的漏极；以及放大器，其适用于响应于第二时钟而放大第一输出节点与第二输出节点之间的电压差，其中，第二时钟是第一时钟的经反相并延迟后的时钟。
附图说明
图1是示出根据本发明的实施例的信号接收器电路的电路图。
图2是示出图1中所示的时钟的波形的示图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式实施，并且不应该被解释为限于本文所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并且向本领域技术人员充分传达本发明的范围。在整个公开内容中，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。注意，对“实施例”的引用不一定仅意味着一个实施例，并且对“实施例”的不同引用不一定是相同实施例。
将进一步理解，当一个元件被称为“连接到”或“耦接到”另一个元件时，它可以直接在另一个元件上，连接到或耦接到另一个元件，或者可以存在一个或更多个中间元件。另外，还应理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。无论是直接还是间接连接/耦接，两个元件之间的通信可以是有线的或无线的，除非另有说明或上下文另有指出。
如本文所用，除非上下文另有明确指出，否则单数形式也可以包括复数形式，反之亦然。
将进一步理解，当在本说明书中使用时，术语“包括”、“包含”、“包括有”和“包含有”指定所述元件的存在并且不排除存在或添加一个或更多其他元件。如本文所使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。
在下文中，将参考附图详细描述本发明的各种实施例。
图1是示出根据本发明的实施例的信号接收器电路100的电路图。
参考图1，信号接收器电路100可以包括负电压施加器110、采样NMOS晶体管N13和N14、预充电器120、均衡器140和放大器130。信号接收器电路100可以使用两个时钟CLKB和CLKD。延迟时钟CLKD可以是通过反相器I11将时钟CLKB反相并延迟而产生的时钟。作为参考，时钟CLKB可以是系统时钟CLK(未示出)的反相时钟。
负电压施加器110可以响应于时钟CLKB而将负电压施加到公共源极节点TAIL。当时钟CLKB处于逻辑高电平时，负电压施加器110可以使公共源极节点TAIL具有接地电压的电平(即，0V)，而当时钟CLKB从逻辑高电平转变为逻辑低电平时，负电压施加器110可以将负电压施加到公共源极节点TAIL。负电压施加器110可以包括：NMOS晶体管N17，其用于响应于时钟CLKB而将电流从公共源极节点TAIL吸收到接地端子；以及NMOS晶体管N16，其通过栅极接收时钟CLKB并具有与公共源极节点TAIL耦接的源极和漏极，以作为电容器操作。当时钟CLKB处于逻辑高电平时，NMOS晶体管N17可以被开启(turn on)，并且公共源极节点TAIL可以由接地电压来驱动。当时钟CLKB处于逻辑低电平时，NMOS晶体管N17可以被截止，并且由于作为电容器操作的NMOS晶体管N16的耦合效应，具有比接地电压低的电平的负电压可以瞬间(momentarily)施加到公共源极节点TAIL。
当延迟时钟CLKD被去激活为逻辑低电平时，预充电器120可以将正输出节点OUT+和负输出节点OUT-初始化以具有上拉电压的电平(即，电源电压VDD)。此外，当延迟时钟CLKD被激活为逻辑高电平时，预充电器120可以将正输出节点OUT+电耦接到负采样节点SP-并且将负输出节点OUT-电耦接到正采样节点SP+。预充电器120可以包括两个PMOS晶体管P13和P14(即，预充电PMOS晶体管)和两个NMOS晶体管N18和N19(即，阻断NMOS晶体管)。当延迟时钟CLKD处于逻辑低电平时，PMOS晶体管P13和P14可以被开启，使得正输出节点OUT+和负输出节点OUT-被初始化为上拉电压(即，VDD)。当延迟时钟CLKD处于逻辑高电平时，NMOS晶体管N18和N19可以被开启，使得正输出节点OUT+和负输出节点OUT-分别选择性地耦接到负采样节点SP-和正采样节点SP+。
采样NMOS晶体管N13和N14可以分别对正输入信号IN+和负输入信号IN-进行采样。采样NMOS晶体管N13可以响应于正输入信号IN+而将电流从正采样节点SP+吸收到公共源极节点TAIL，而NMOS晶体管N14可以响应于负输入信号IN-而将电流从负采样节点SP-吸收到公共源极节点TAIL。当正输入信号IN+的电压电平和负输入信号IN-的电压电平为低电平时，采样NMOS晶体管N13和N14可能不会被正确开启。因此，难以通过使用采样NMOS晶体管N13和N14来对正输入信号IN+和负输入信号IN-进行正确地采样。然而，当负电压通过负电压施加器110而被施加到公共源极节点TAIL时，采样NMOS晶体管N13和N14的栅极-源极电压Vgs可能增大，这导致以下影响：正输入信号IN+的电压电平和负输入信号IN-的电压电平可以相对地增大。因此，正输入信号IN+和负输入信号IN-可以通过使用采样NMOS晶体管N13和N14而被准确地采样。
均衡器140可以响应于时钟CLKB而将正采样节点SP+与负采样节点SP-均衡为相同的电压电平。均衡器140可以包括NMOS晶体管N20，所述NMOS晶体管N20通过其栅极接收时钟CLKB，并且具有分别与正采样节点SP+和负采样节点SP-耦接的漏极和源极。当时钟CLKB被去激活为逻辑高电平时，NMOS晶体管N20可以将正采样节点SP+和负采样节点SP-均衡为相同的电压电平。
当延迟时钟CLKD被激活为逻辑高电平时，放大器130可以将正输出节点OUT+与负输出节点OUT-之间的电压差放大。通过放大器130的放大操作，在正输出节点OUT+与负输出节点OUT-之间的具有较高电压电平的节点可以变为上拉电压，而在正输出节点OUT+与负输出节点OUT-之间的具有较低电压电平的节点可以变为接地电压。放大器130可以具有被称为强臂锁存器的方案。放大器130可以包括：CMOS反相器耦接晶体管(CMOS inverter-coupled transistors)P11和N11，其具有与正输出节点OUT+耦接的输入端子和与负输出节点OUT-耦接的输出端子；以及CMOS反相器耦接晶体管P12和N12，其具有与负输出节点OUT-耦接的输入端子和与正输出节点OUT+耦接的输出端子。当延迟时钟CLKD处于逻辑高电平时，NMOS晶体管N15可以被开启，从而通过CMOS反相器耦接晶体管P11、N11、P12和N12执行放大操作。当延迟时钟CLKD处于逻辑低电平时，NMOS晶体管N15可以被截止，从而不通过CMOS反相器耦接晶体管P11、N11、P12和N12执行放大操作。
图2是示出图1中所示的时钟CLKB和CLKD的波形的示图。一并参考图1和图2，描述信号接收器电路100的操作。
由于延迟时钟CLKD在时刻T1之前被去激活为逻辑低电平，因此预充电器120可以将正输出节点OUT+和负输出节点OUT-预充电为上拉电压。此外，由于时钟CLKB在时刻T1之前处于逻辑高电平，因此正采样节点SP+和负采样节点SP-通过均衡器140而被均衡为具有相同的电压电平。
在时刻T1处，时钟CLKB可以开始从逻辑高电平转变为逻辑低电平，使得均衡器140被关断，并且负电压施加器110可以将负电压施加到公共源极节点TAIL。这里，采样NMOS晶体管N13和N14可以对正输入信号IN+和负输入信号IN-进行采样，并且采样结果可以被加载在正采样节点SP+和负采样节点SP-上。NMOS晶体管N18和N19被截止，使得从PMOS晶体管P13到NMOS晶体管N17的电流路径和从PMOS晶体管P14到NMOS晶体管N17的电流路径可以被阻断。
在时刻T2处，延迟时钟CLKD可以开始从逻辑低电平转变为逻辑高电平，使得在预充电器120中，PMOS晶体管P13和P14被截止而NMOS晶体管N18和N19被开启。结果，正输出节点OUT+与负采样节点SP-可以电耦接，并且负输出节点OUT-与正采样节点SP+可以电耦接。此外，放大器130可以被使能以放大正输出节点OUT+与负输出节点OUT-之间的电压差。
换言之，信号接收器电路100可以按以下顺序操作：(1)将正输出节点OUT+和负输出节点OUT-预充电，并且使正采样节点SP+与负采样节点SP-均衡，(2)当负电压被施加到公共源极节点TAIL时对正输入信号IN+和负输入信号IN-进行采样，并且将采样结果反映到正采样节点SP+和负采样节点SP-，(3)将正采样节点SP+和负采样节点SP-分别电耦接到负输出节点OUT-和正输出节点OUT+，并且放大正输出节点OUT+与负输出节点OUT-之间的电压差。
信号接收器电路100可以在时刻T3和T4处以正如在时刻T1和T2处操作的那样来相同地操作。
在时刻T5之后，可以开始待机区段，在待机区段中信号接收器电路100不操作。在待机区段中，时钟CLKB和CLKD不切换，并且时钟CLKB可以被固定为逻辑高电平而延迟时钟CLKD可以被固定为逻辑低电平。由于在待机区段期间时钟CLKB被固定为逻辑高电平，因此正采样节点SP+与负采样节点SP-可以被均衡。此外，由于延迟时钟CLKD被固定为逻辑低电平，因此正输出节点OUT+和负输出节点OUT-可以被预充电为上拉电压。
同时，在信号接收器电路100中，不存在PMOS晶体管P13、NMOS晶体管N18和NMOS晶体管N17同时被开启的区段。也不存在PMOS晶体管P14、NMOS晶体管N19和NMOS晶体管N17同时被开启的区段。因此，不存在从电源电压端子到接地端子形成的直流路径，并且信号接收器电路100可以减少电流消耗。
根据本发明的实施例，可以在减少信号接收器电路的电流消耗的同时改善信号接收器电路的操作性能。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (7)

1.一种信号接收器电路，包括：
负电压施加器，其适用于响应于第一时钟处于第一逻辑电平而将负电压施加到公共源极节点；
第一采样晶体管，其耦接在所述公共源极节点与第一采样节点之间，以响应于第一输入信号而将电流从所述第一采样节点吸收到所述公共源极节点；
第二采样晶体管，其耦接在所述公共源极节点与第二采样节点之间，以响应于第二输入信号而将电流从所述第二采样节点吸收到所述公共源极节点；
均衡器，其适用于响应于所述第一时钟处于第二逻辑电平而使所述第一采样节点与所述第二采样节点均衡；
预充电器，其适用于响应于第二时钟处于所述第一逻辑电平而将第一输出节点和第二输出节点预充电到上拉电压，以及响应于所述第二时钟处于所述第二逻辑电平而将所述第一输出节点和第二输出节点分别电耦接到所述第二采样节点和所述第一采样节点；以及
放大器，其适用于响应于所述第二时钟处于所述第二逻辑电平而放大所述第一输出节点与所述第二输出节点之间的电压差，
其中，所述预充电器包括：
第一PMOS晶体管，其适用于响应于所述第二时钟而将所述第二输出节点初始化为所述上拉电压；
第二PMOS晶体管，其适用于响应于所述第二时钟而将所述第一输出节点初始化为所述上拉电压；
第六NMOS晶体管，其适用于响应于所述第二时钟而选择性地将所述第二输出节点与所述第一采样节点耦接；以及
第七NMOS晶体管，其适用于响应于所述第二时钟而选择性地将所述第一输出节点与所述第二采样节点彼此耦接。
2.如权利要求1所述的信号接收器电路，其中，所述第一采样晶体管和所述第二采样晶体管中的每个采样晶体管是NMOS晶体管。
3.如权利要求2所述的信号接收器电路，其中，通过将所述第一时钟反相并延迟来获得所述第二时钟。
4.如权利要求1所述的信号接收器电路，其中，所述负电压施加器包括：
第三NMOS晶体管，其适用于响应于所述第一时钟而将电流从所述公共源极节点吸收到接地端子；以及
第四NMOS晶体管，其具有接收所述第一时钟的栅极，以及与所述公共源极节点耦接的源极和漏极。
5.如权利要求1所述的信号接收器电路，其中，所述均衡器包括：
第五NMOS晶体管，其适用于响应于所述第一时钟而将所述第一采样节点与所述第二采样节点彼此电耦接。
6.如权利要求1所述的信号接收器电路，其中，所述放大器包括：
第一CMOS反相器耦接晶体管，其具有与所述第一输出节点耦接的输入端子以及与所述第二输出节点耦接的输出端子；
第二CMOS反相器耦接晶体管，其具有与所述第二输出节点耦接的输入端子以及与所述第一输出节点耦接的输出端子；以及
第八NMOS晶体管，其具有接收所述第二时钟的栅极、与接地端子耦接的源极、与所述第一CMOS反相器耦接晶体管和所述第二CMOS反相器耦接晶体管耦接的漏极。
7.一种信号接收器电路，包括：
负电压施加器，其适用于响应于第一时钟而将负电压或接地电压施加到公共源极节点；
第一采样NMOS晶体管，其耦接在所述公共源极节点与第一采样节点之间，以响应于第一输入信号而将电流从所述第一采样节点吸收到所述公共源极节点；
第二采样NMOS晶体管，其耦接在所述公共源极节点与第二采样节点之间，以响应于第二输入信号而将电流从所述第二采样节点吸收到所述公共源极节点；
均衡器，其适用于响应于所述第一时钟而使所述第一采样节点与所述第二采样节点均衡；
第一预充电PMOS晶体管，其具有接收第二时钟的栅极、与上拉电压端子耦接的源极以及与第一输出节点耦接的漏极；
第二预充电PMOS晶体管，其具有接收所述第二时钟的栅极、与所述上拉电压端子耦接的源极以及与第二输出节点耦接的漏极；
第一阻断NMOS晶体管，其具有接收所述第二时钟的栅极、与所述第一采样节点耦接的源极以及与所述第二输出节点耦接的漏极；
第二阻断NMOS晶体管，其具有接收所述第二时钟的栅极、与所述第二采样节点耦接的源极以及与所述第一输出节点耦接的漏极；以及
放大器，其适用于响应于所述第二时钟而放大所述第一输出节点与所述第二输出节点之间的电压差，
其中，所述第二时钟是所述第一时钟的经反相并延迟后的时钟。
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