KR20200000914A - 신호 수신 회로 - Google Patents

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Abstract

신호 수신 회로는, 제1클럭의 비활성화시에 공통 소스 노드에 음전압을 인가하기 위한 음전압 인가기; 상기 공통 소스 노드와 제1샘플링 노드 사이에 연결되고 정입력 신호에 응답해 상기 제1샘플링 노드로부터 상기 공통 소스 노드로 전류를 싱킹하는 제1트랜지스터; 상기 공통 소스 노드와 제2샘플링 노드 사이에 연결되고, 부입력 신호에 응답해 상기 제2샘플링 노드로부터 상기 공통 소스 노드로 전류를 싱킹하는 제2트랜지스터; 상기 제1클럭의 활성화시에 상기 제1샘플링 노드와 제2샘플링 노드를 이퀄라이징하는 이퀄라이저; 제2클럭의 비활성화시에 제1출력 노드와 제2출력 노드를 풀업 전압 레벨로 프리차지하고, 상기 제2클럭의 활성화시에 상기 제1출력 노드를 상기 제2샘플링 노드와 전기적으로 연결하고 상기 제2출력 노드를 상기 제1샘플링 노드와 전기적으로 연결하는 프리차지기; 및 상기 제2클럭의 활성화시에 상기 제1출력 노드와 상기 제2출력 노드 간의 전압 차이를 증폭하는 증폭기를 포함할 수 있다.

Description

신호 수신 회로 {SIGNAL RECEIVER CIRCUIT}
본 특허문헌은 각종 집적회로에서 신호를 수신하기 위해 사용되는 신호 수신 회로에 관한 것이다.
모바일 메모리 시스템과 같은 저전력 시스템에서는 로우 터미네이션 스킴(low termination scheme)을 이용한 인터페이스를 사용한다. 이 경우 집적회로들 간에 송수신하는 신호의 전압 레벨이 매우 낮아지므로, 신호 수신 회로도 낮은 전압 레벨의 신호를 인식 가능하도록 설계되어야 한다.
신호 수신 회로에는 스트롱 암 래치(strong arm latch)가 많이 사용되는데, 일반적인 스토롱 암 래치에서 입력 신호의 샘플링에는 NMOS 트랜지스터가 사용된다. 그런데 로우 터미네이션 스팀을 사용하는 저전력 시스템에서는 입력 신호의 전압 레벨이 너무 낮아 입력 신호의 샘플링에 NMOS 트랜지스터를 사용하기 어려워 입력 신호의 샘플링에 PMOS 트랜지스터를 사용하고 있다.
하지만, 일반적으로 PMOS 트랜지스터는 NMOS 트랜지스터보다 성능이 떨어지기 때문에, 입력 신호의 샘플링에 PMOS 트랜지스터를 사용하는 경우에는, 입력 신호의 샘플링에 NMOS 트랜지스터를 사용하는 경우보다 스트롱 암 래치의 성능이 떨어지게 된다.
본 발명의 실시예들은, 입력 신호의 전압 레벨이 낮은 경우에도 저전력으로 빠르게 동작하는 신호 수신 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 신호 수신 회로는, 제1클럭의 비활성화시에 공통 소스 노드에 음전압을 인가하기 위한 음전압 인가기; 상기 공통 소스 노드와 제1샘플링 노드 사이에 연결되고 정입력 신호에 응답해 상기 제1샘플링 노드로부터 상기 공통 소스 노드로 전류를 싱킹하는 제1트랜지스터; 상기 공통 소스 노드와 제2샘플링 노드 사이에 연결되고, 부입력 신호에 응답해 상기 제2샘플링 노드로부터 상기 공통 소스 노드로 전류를 싱킹하는 제2트랜지스터; 상기 제1클럭의 활성화시에 상기 제1샘플링 노드와 제2샘플링 노드를 이퀄라이징하는 이퀄라이저; 제2클럭의 비활성화시에 제1출력 노드와 제2출력 노드를 풀업 전압 레벨로 초기화하고, 상기 제2클럭의 활성화시에 상기 제1출력 노드를 상기 제2샘플링 노드와 전기적으로 연결하고 상기 제2출력 노드를 상기 제1샘플링 노드와 전기적으로 연결하는 프리차지기; 및 상기 제2클럭의 활성화시에 상기 제1출력 노드와 상기 제2출력 노드 간의 전압 차이를 증폭하는 증폭기를 포함할 수 있다.
본 발명의 실시예들에 따르면, 신호 수신 회로의 동작 성능을 높이고 전류 소모를 줄일 수 있다.
도 1은 본 발명의 일실시예에 따른 신호 수신 회로(100)의 구성도.
도 2는 도 1의 클럭들(CLKB, CLKD)을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 주의하여야 한다.
도 1은 본 발명의 다른 실시예에 따른 신호 수신 회로(100)의 구성도이다.
도 1을 참조하면, 신호 수신 회로(100)는 음전압 인가기(110), 입력 신호들의 샘플링을 위한 NMOS 트랜지스터들(N13, N14), 프리차지기(120), 이퀄라이저(140) 및 증폭기(130)를 포함할 수 있다. 신호 수신 회로(100)는 2가지의 클럭들(CLKB, CLKD)을 사용할 수 있는데, 지연 클럭(CLKD)은 반전 클럭을 인버터(I11)에 의해 반전 및 지연시켜 생성한 클럭일 수 있다.
음전압 인가기(110)는 반전 클럭(CLKB)에 응답해 공통 소스 노드(TAIL)에 음(negative)전압을 인가할 수 있다. 음전압 인가기(110)는 반전 클럭(CLKB)이 하이 레벨인(활성화된) 동안에는 공통 소스 노드(TAIL)를 접지전압의 레벨, 즉 0V, 로 만들고, 반전 클럭(CLKB)이 하이에서 로우로 천이하는 구간에 공통 소스 노드(TAIL)에 음전압을 인가할 수 있다. 음전압 인가기(110)는 반전 클럭(CLKB)에 응답해 공통 소스 노드로부터 접지단으로 전류를 싱킹하기 위한 NMOS 트랜지스터(N17)와 반전 클럭을 게이트에 인가받고 드레인과 소스가 공통 소스 노드에 연결되어 캐패시터로 동작하는 NMOS 트랜지스터(N16)를 포함할 수 있다. 반전 클럭(CLKB)이 하이 레벨인 동안에는 NMOS 트랜지스터(N17)가 턴온되어 공통 소스 노드(TAIL)가 접지 전압의 레벨이 될 수 있다. 반전 클럭(CLKB)이 하이에서 로우로 천이하는 구간에는 NMOS 트랜지스터(N17)가 오프되고, 캐패시터로 동작하는 NMOS 트랜지스터(N16)의 커플링(coupling)에 의해 공통 소스 노드(TAIL)에 접지전압보다 낮은 레벨을 가지는 음전압이 순간적으로 인가될 수 있다.
프리차지기(120)는 지연된 클럭(CLKD)이 로우로 비활성화된 동안에는 정출력 노드(OUT+)와 부출력 노드(OUT-)를 풀업 전압, 즉 전원 전압(VDD), 레벨로 초기화할 수 있다. 또한, 프리차지기(120)는 지연된 클럭(CLKD)이 하이로 활성화된 동안에는 정출력 노드(OUT+)를 부샘플링 노드(SP-)와 전기적으로 연결하고, 부출력 노드(OUT-)를 정샘플링 노드(SP+)와 전기적으로 연결할 수 있다. 프리차지기(120)는 2개의 PMOS 트랜지스터들(P13, P14)과 2개의 NMOS 트랜지스터들(N18, N19)을 포함할 수 있다. 지연된 클럭(CLKD)이 로우 레벨인 경우에 PMOS 트랜지스터들(P13, P14)이 턴온되어 정출력 노드(OUT+)와 부출력 노드(OUT-)가 풀업 전압의 레벨로 초기화되고, 지연된 클럭(CLKD)이 하이 레벨인 경우에 NMOS 트랜지스터들(N19, N19)이 턴온되어 정출력 노드(OUT+)를 부샘플링 노드(SP-)와 전기적으로 연결하고, 부출력 노드(OUT-)를 정샘플링 노드(SP+)와 전기적으로 연결할 수 있다.
NMOS 트랜지스터들(N13, N14)은 정입력 신호(IN+)와 부입력 신호(IN-)를 샘플링할 수 있다. NMOS 트랜지스터(N13)는 정입력 신호(IN+)에 응답해 정샘플링 노드(SP+)로부터 공통 소스 노드(TAIL)로 전류를 싱킹하고, NMOS 트랜지스터(N34)는 부입력 신호(IN-)에 응답해 부샘플링 노드(SP-)로부터 공통 소스 노드(TAIL)로 전류를 싱킹할 수 있다. 정입력 신호(IN+)와 부입력 신호(IN-)의 전압 레벨이 낮은 경우에 NMOS 트랜지스터들(N13, N14)이 제대로 턴온되지 못하므로, NMOS 트랜지스터들(N13, N14)을 이용해 정입력 신호(IN+)와 부입력 신호(IN-)를 제대로 샘플링하기 어렵다. 그러나 음전압 인가기(110)에 의해 공통 소느 노드(TAIL)에 음전압이 인가되는 경우에, 정입력 신호(IN+)와 부입력 신호(IN-)의 전압 레벨이 상대적으로 높아지는 효과가 발생하기 때문에 NMOS 트랜지스터들(N13, N14)을 이용해서도 정입력 신호(IN+)와 부입력 신호(IN-)를 정확하게 샘플링할 수 있다.
이퀄라이저(140)는 반전 클럭(CLKB)이 하이 레벨로 활성화된 동안에 정샘플링 노드(SP+)와 부샘플링 노드(SP-)를 동일한 전압 레벨로 이퀄라이징(equalizing)할 수 있다. 이퀄라이저(140)는 반전 클럭(CLKB)을 게이트에 입력받고 드레인과 소스가 정샘플링 노드(SP+)와 부샘플링 노드(SP-)에 연결된 NMOS 트랜지스터일 수 있다.
증폭기(130)는 지연 클럭(CLKD)이 하이 레벨로 활성화된 동안에 정출력 노드(OUT+)와 부출력 노드(OUT-) 간의 전압 차이를 증폭할 수 있다. 증폭기(130)의 증폭 동작에 의해 정출력 노드(OUT+)와 부출력 노드(OUT-) 중 전압 레벨이 높은 노드는 풀업 전압의 레벨이 되고 정출력 노드(OUT+)와 부출력 노드(OUT-) 중 전압 레벨이 낮은 노드는 접지 전압의 레벨일될 수 있다. 증폭기(130)는 입력단이 정출력 노드(OUT+)에 연결되고 출력단이 부출력 노드(OUT-)에 연결된 인버터(P11, N11)와 입력단이 부출력 노드(OUT-)에 연결되고 출력단이 정출력 노드(OUT+)에 연결된 인버터(P12, N12)를 포함할 수 있다. NMOS 트랜지스터(N15)는 지연 클럭(CLKD)이 하이 레벨인 동안에 턴온되어 인버터들(P11, N11, P12, N12)에 의한 증폭 동작이 수행될 수 있도록 하고, 지연 클럭(CLKD)이 로우 레벨인 동안에 오프되어 인버터들(P11, N11, P12, N12)에 의한 증폭 동작이 수행되지 않도록 할 수 있다.
도 2는 클럭들(CLKB, CLKD)을 도시한 도면인데, 도 1과 도 2를 같이 참조해, 신호 수신 회로(100)의 동작에 대해 알아보기로 한다.
시점(T1) 이전에는 지연 클럭(CLKD)이 로우 레벨이므로, 프리차지기(120)에 의해 정출력 노드(OUT+)와 부출력 노드(OUT-)는 풀업 전압의 레벨로 프리차지될 수 있다. 또한, 시점(T1) 이전에는 반전 클럭(CLKB)이 하이 레벨이므로, 이퀄라이저(140)에 의해 정샘플링 노드(SP+)와 부샘플링 노드(SP-)가 동일한 전압 레벨을 가질 수 있다. 시점(T1)부터 반전 클럭(CLKB)이 하이에서 로우로 천이하기 시작하는데, 이에 의해 이퀄라이저(140)는 오프되고 음전압 인가기(110)에 의해 공통 소스 노드(TAIL)에 음전압이 인가될 수 있다. 이때 NMOS 트랜지스터들(N13, N14)에 의해 정입력 신호(IN+)와 부입력 신호(IN-)가 샘플링되어 그 결과가 정샘플링 노드(SP+)와 부샘플링 노드(SP-)에 실릴 수 있다.
시점(T2)부터 지연 클럭(CLKD)이 로우 레벨에서 하이 레벨로 천이하기 시작하는데, 이에 의해 프리차지기(120)의 PMOS 트랜지스터들(P13, P14)은 오프되고 NMOS 트랜지스터들(N18, N19)이 턴온되므로, 정출력 노드(OUT+)와 부샘플링 노드(SP-)가 전기적으로 연결되고 부출력 노드(OUT-)와 정샘플링 노드(SP+)가 전기적으로 연결될 수 있다. 또한, 증폭기(130)가 활성화되어 정출력 노드(OUT+)와 부출력 노드(OUT-)의 전압 차이가 증폭될 수 있다.
즉, 신호 수신 회로(100)는 정출력 노드(OUT+)와 부출력 노드(OUT-)의 프리차지 및 정샘플링 노드(SP+)와 부샘플링 노드(SP-)의 이퀄라이징 -> 공통 소스 노드(TAIL)에 음전압 인가되면서 정입력 신호와 부입력 신호가 샘플링되어 그 결과가 정샘플링 노드와 부샘플링 노드에 반영 -> 정샘플링 노드와 부출력 노드가 전기적으로 연결되고 부샘플링 노드와 정출력 노드가 전기적으로 연결되고, 정출력 노드와 부출력 노드의 전압 차이가 증폭기에 의해 증폭의 순서대로 동작할 수 있다.
시점들(T3, T4)에서도 신호 수신 회로(100)는 시점들(T1, T2)과 동일하게 동작할 수 있다.
시점(T5) 이후는 신호 수신 회로(100)가 동작하지 않는 스탠바이 구간을 나타낼 수 있다. 스탠바이 구간에서는 클럭들(CLKB, CLKD)이 토글하지 않으며, 반전 클럭(CLKB)은 하이 레벨로 고정되고 지연 클럭(CLKD)은 로우 레벨로 고정될 수 있다. 스탠바이 구간에서는 반전 클럭(CLKB)이 하이 레벨로 고정되므로 정샘플링 노드(SP+)와 부샘플링 노드(SP-)가 이퀄라이징되고, 지연 클럭(CLKD)이 로우 레벨로 고정되므로 정출력 노드(OUT+)와 부출력 노드(OUT-)가 풀업 전압의 레벨로 프리차지될 수 있다.
한편, 신호 수신 회로(100)에서는 PMOS 트랜지스터(P13), NMOS 트랜지스터(N18) 및 NMOS 트랜지스터(N17)가 동시에 턴온되는 구간이 존재하지 않으며, PMOS 트랜지스터(P14), NMOS 트랜지스터(N19) 및 NMOS 트랜지스터(N17)가 동시에 턴온되는 구간이 존재하지 않으므로, 전원전압단으로부터 접지전압단으로 직접적인 전류 경로(direct current path)가 형성되는 현상이 발생하지 않으며, 신호 수신 회로(100)에서 많은 전류가 소모되는 현상도 발생하지 않을 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 신호 수신 회로
110: 음전압 인가기
N13, N14: 샘플링을 위한 트랜지스터들
120: 프리차지기
130: 증폭기
140: 이퀄라이저

Claims (7)

  1. 제1클럭의 비활성화시에 공통 소스 노드에 음전압을 인가하기 위한 음전압 인가기;
    상기 공통 소스 노드와 제1샘플링 노드 사이에 연결되고 정입력 신호에 응답해 상기 제1샘플링 노드로부터 상기 공통 소스 노드로 전류를 싱킹하는 제1트랜지스터;
    상기 공통 소스 노드와 제2샘플링 노드 사이에 연결되고, 부입력 신호에 응답해 상기 제2샘플링 노드로부터 상기 공통 소스 노드로 전류를 싱킹하는 제2트랜지스터;
    상기 제1클럭의 활성화시에 상기 제1샘플링 노드와 제2샘플링 노드를 이퀄라이징하는 이퀄라이저;
    제2클럭의 비활성화시에 제1출력 노드와 제2출력 노드를 풀업 전압 레벨로 프리차지하고, 상기 제2클럭의 활성화시에 상기 제1출력 노드를 상기 제2샘플링 노드와 전기적으로 연결하고 상기 제2출력 노드를 상기 제1샘플링 노드와 전기적으로 연결하는 프리차지기; 및
    상기 제2클럭의 활성화시에 상기 제1출력 노드와 상기 제2출력 노드 간의 전압 차이를 증폭하는 증폭기
    를 포함하는 신호 수신 회로.
  2. 제 1항에 있어서,
    상기 제1트랜지스터와 상기 제2트랜지스터 각각은 NMOS 트랜지스터인
    신호 수신 회로.
  3. 제 2항에 있어서,
    상기 제2클럭은 상기 제1클럭이 반전 및 지연된 클럭인
    신호 수신 회로.
  4. 제 1항에 있어서,
    상기 음전압 인가기는
    상기 제1클럭에 응답해 상기 공통 소스 노드로부터 접지단으로 전류를 싱킹하기 위한 제3NMOS 트랜지스터; 및
    상기 제1클럭을 게이트에 인가받고, 드레인과 소스가 상기 공통 소스 노드에 연결된 제4NMOS 트랜지스터를 포함하는
    신호 수신 회로.
  5. 제 1항에 있어서,
    상기 이퀄라이저는
    상기 제1클럭에 응답해 상기 제1샘플링 노드와 상기 제2샘플링 노드를 전기적으로 연결하는 제5NMOS 트랜지스터를 포함하는
    신호 수신 회로.
  6. 제 1항에 있어서,
    상기 프리차지기는
    상기 제2클럭에 응답해 상기 제2출력 노드를 상기 풀업 전압 레벨로 초기화하기 위한 제1PMOS 트랜지스터;
    상기 제2클럭에 응답해 상기 제1출력 노드를 상기 풀업 전압 레벨로 초기화하기 위한 제2PMOS 트랜지스터;
    상기 제2클럭에 응답해 상기 제2출력 노드와 상기 제1샘플링 노드를 전기적으로 연결하기 위한 제6NMOS 트랜지스터; 및
    상기 제2클럭에 응답해 상기 제1출력 노드와 상기 제2샘플링 노드를 전기적으로 연결하기 위한 제7NMOS 트랜지스터를 포함하는
    신호 수신 회로.
  7. 제 1항에 있어서,
    상기 증폭기는
    입력단이 상기 제1출력 노드에 연결되고 출력단이 상기 제2출력 노드에 연결된 제1인버터; 및
    입력단이 상기 제2출력 노드에 연결되고 출력단이 상기 제1출력 노드에 연결된 제2인버터를 포함하고,
    상기 제1인버터와 상기 제2인버터는 상기 제2클럭의 활성화시에 활성화되는
    신호 수신 회로.
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