KR20020051815A - 상보형 데이터를 고속으로 출력하는 출력 래치 회로를구비하는 반도체 장치 - Google Patents

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KR20020051815A
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Abstract

반도체 장치는 두 개의 래치 회로(101, 102, 101A, 102A)를 구비하는데, 각 래치 회로는 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 래치하고, 래치 회로의 입출력 사이에 개재된 하나의 게이트만을 구비하며, 래치 회로(101, 102, 101A, 102A)는 증폭 회로를 활성화하는 활성화 신호에 의해 리세트된다.

Description

상보형 데이터를 고속으로 출력하는 출력 래치 회로를 구비하는 반도체 장치{SEMICONDUCTOR DEVICE WITH OUTPUT LATCH CIRCUIT OUTPUTTING COMPLEMENTARY DATA AT HIGH SPEED}
본 발명은 일반적으로 출력 래치 회로 및 반도체 장치에 관한 것으로, 특히 상보형 데이터를 출력하는 출력 래치 회로 및 이러한 출력 래치 회로를 그 내에 갖는 반도체 기억 장치에 관한 것이다.
도 1은 종래 기술의 반도체 기억 장치에서 상보형 데이터를 출력하는 출력 래치 회로를 도시한다. 이 출력 래치 회로는 클럭형 게이트 인버터(11 내지 14) 및 인버터(15 내지 19)를 구비한다. 센스 앰프로부터 출력되는 상보형 신호(SOX 및 SO)는 클럭형 게이트 인버터(11 및 12)에 각각 입력된다. [신호명 끝자리의 "X"는 "X"가 붙지 않은 신호의 논리 반전된 부(negative) 논리 신호를 지시한다.] 클럭형 게이트 인버터(13) 및 인버터(15)가 함께 하나의 래치를 형성하고, 클럭형 게이트 인버터(14) 및 인버터(16)가 함께 또 다른 하나의 래치를 형성한다.
출력 인에이블 신호(OE 및 OEX)가 클럭형 게이트 인버터(11 내지 14)에 게이트 신호로서 공급된다. 각 클럭형 게이트 인버터는 입력 신호를 반전하고, 출력 인에이블 신호(OE)가 하이(HIGH)일 때 반전된 신호를 출력 신호로서 공급한다.
도 2는 도 1에 도시된 출력 래치 회로의 동작 타이밍을 도시하는 타이밍 차트이다. 도 2에 도시된 바와 같이, 센스 앰프로부터 출력되는 상보형 신호(SO 및 SOX)는 타이밍 T1 근처에서 나타나기 시작하고, 센스 앰프에 의해 감지되어 하이(HIGH) 레벨 또는 로우(LOW) 레벨 중 어느 한 레벨로 고정된다. 타이밍 T2에서, 출력 인에이블 신호(OE)가 공급된다. 타이밍 T2 이후 두 개의 지연(하나의 지연은 하나의 게이트에 의한 지연에 상당함)에 상당하는 시간 후의 타이밍 T4에서,래치 출력(OL 및 OLX)이 나타난다. 두 개의 게이트 지연이 발생하는 것은, 예를 들어 센스 앰프 출력(SO)에 대해서는 클럭형 게이트 인버터(12) 및 인버터(16)의 두 개의 게이트를 경유하여 통과한 후 래치 출력(OLX)으로서 나타나기 때문이다. 출력 래치 회로의 출력 신호(OUT 및 OUTX)는 타이밍 T5에서 인버터(18 및 17)로부터 각각 나타난다.
상기한 설명으로부터 이해되는 바와 같이, 도 1에 도시된 종래 기술의 출력 래치 회로에 있어서는, 센스 앰프의 데이터가 고정된 후, 타이밍 T1으로부터 타이밍 T2까지의 타이밍 마진 및 타이밍 T2로부터 타이밍 T5까지의 3개의 게이트 지연후에 데이터가 출력된다. 상기한 바와 같이, 데이터 출력 타이밍의 지연을 감소시키기 위해서, 출력 인에이블 신호를 필요로 하지 않는 출력 래치 회로가 제안되고 있다.
도 3은 종래 기술의 반도체 기억 장치에 있어서의 출력 인에이블 신호를 필요로 하지 않는 출력 래치 회로를 도시한다. 도 3에 도시된 출력 래치 회로는 NAND 회로(21 및 22) 및 인버터(23 및 24)를 구비한다. NAND 회로(21 및 22)의 출력이 서로로 입력됨으로써 함께 래치를 형성한다. 센스 앰프로부터 출력되는 상보형 신호(SOX 및 SO)가 NAND 회로(21 및 22)의 남아 있는 입력 노드에 입력된다.
도 4는 도 3에 도시된 출력 래치 회로의 동작 타이밍을 도시하는 타이밍 차트이다. 도 4에 도시된 바와 같이, 센스 앰프로부터 출력되는 상보형 신호(SO 및 SOX)는 타이밍 T1 근처에서 나타나기 시작하고, 센스 앰프에 의해 감지되어 하이 레벨 또는 로우 레벨 중 어느 한 레벨로 고정된다. 타이밍 T1 이후 하나의 게이트지연에 상당하는 시간 후의 타이밍 T2에서, 래치 출력(OL 및 OLX) 중 하나의 래치 출력이 나타난다. 타이밍 T2 이후 하나의 게이트 지연에 상당하는 시간 후의 타이밍 T3에서, 래치 출력(OL 및 OLX) 중 다른 하나의 래치 출력이 나타난다. 상기한 바와 같은 동작을 행하는 것은 우선 NAND 회로(21 및 22) 중 하나의 NAND 회로의 출력이 변경되고, 그 출력 변경이 또 다른 하나의 NAND 회로의 입력부를 경유하여 전파되어 이 NAND 회로의 출력 변경으로서 나타나기 때문이다. 그 후, 출력 래치 회로의 출력 신호(OUT 및 OUTX)가 인버터(24 및 23)로부터 각각 출력된다. 출력 신호(OUT 및 OUTX) 중 하나의 출력 신호가 타이밍 T3에서 나타나고, 또 다른 하나의 출력 신호가 타이밍 T4에서 나타난다.
상기한 설명으로부터 이해되는 바와 같이, 도 3에 도시된 종래 기술의 래치 회로에 있어서는 센스 앰프의 데이터가 고정된 후, 출력 데이터 중 하나의 출력 데이터는 타이밍 T1으로부터 타이밍 T3까지의 두 개의 게이트 지연 이후에 출력되고, 출력 데이터 중 다른 하나의 출력 데이터는 타이밍 T1으로부터 타이밍 T4까지의 3개의 게이트 지연 이후에 출력된다.
종래 기술의 출력 래치 회로에 있어서는, 회로 구성에서 출력 인에이블 신호를 사용하는 경우 4개의 게이트 지연이 발생하고, 출력 인에이블 신호를 사용하지 않는 회로 구성에 있어서도 모든 데이터가 출력될 때까지는 3개의 게이트 지연이 필요하다.
따라서, 본 발명의 목적은 상보형 데이터를 고속으로 출력하는 출력 래치 회로가 필요하며, 또한 이러한 출력 래치 회로를 구비한 반도체 장치가 필요하다.
본 발명의 일반적인 목적은 종래 기술의 한계 및 단점으로 발생되는 하나 이상의 문제를 실질적으로 제거하는 반도체 장치를 제공하는 것이다.
따라서, 본 발명의 다른 목적 및 보다 특정한 목적은 상보형 데이터를 고속으로 출력하는 출력 래치 회로를 구비하는 반도체 장치를 제공하는 것이다.
본 발명에 따른 상기 목적을 이루기 위해서는, 반도체 장치는 두 개의 래치 회로를 구비하는데, 각 래치 회로는 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 래치하고, 래치 회로의 입출력 사이에 개재된 하나의 게이트만을 구비하며, 래치 회로들은 증폭 회로를 활성화하는 활성화 신호에 의해 리세트된다.
상기한 바와 같은 반도체 장치에 있어서는, 래치 회로는 증폭 회로의 활성화와 동일한 타이밍으로 리세트되고, 증폭 회로의 출력을 래치 회로의 입출력 사이에 개재된 하나의 게이트만을 구비하는 래치 회로에 의해 래치한다. 이러한 구성 때문에, 래칭이 완료되기 전까지 소요되는 시간의 주기는 증폭 회로의 출력을 고정시킨 후 하나의 게이트 지연에 상당한다. 래치 회로의 출력이 하나의 게이트 지연을 갖는 출력 버퍼를 통하여 출력되는 경우일지라도, 증폭 회로의 출력을 고정시킨 후 두 개의 게이트 지연에 상당하는 데이터가 출력된다.
상세하게는, 각 래치 회로는 두 개의 입력부를 갖으며, 입력부들 중 하나의 입력부는 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 수신하는 NAND 회로와, NAND 회로의 출력을 그의 입력으로서 수신하고,그의 출력을 NAND 회로의 두 개의 입력부 중 다른 하나의 입력부에 공급하는 인버터와, NAND 회로의 출력과 그라운드 사이에 직렬로 접속된 두 개의 트랜지스터를 구비하는데, 상기 두 개의 트랜지스터 중 하나의 트랜지스터는 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 게이트에서 수신하고, 두 개의 트랜지스터 중 다른 하나의 트랜지스터는 활성화 신호를 게이트에서 수신하며, NAND 회로의 출력은 각 래치 회로의 출력으로 된다.
또한, 하이로 상정되는 증폭 회로의 출력이 로우 레벨측으로 쉬프트되는 것에 응답하여 래치 회로가 오류 데이터를 래치하는 위험을 제거하기 위해서, 상기한 NAND 회로는 인버터의 출력을 게이트에서 수신하고 전원 전압에 접속된 소스 및 NAND 회로의 출력부에 접속되는 드레인을 갖는 PMOS 트랜지스터와, 인버터의 출력을 게이트에서 수신하고 PMOS 트랜지스터의 드레인에 접속되는 소스를 갖는 제1 NMOS 트랜지스터와, 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 게이트에서 수신하고 제1 NMOS 트랜지스터의 소스에 접속되는 드레인 및 그라운드에 접속되는 드레인을 갖는 제2 NMOS 트랜지스터와, 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 게이트에서 수신하고 NAND 회로의 출력부에 접속되는 드레인 및 증폭 회로로부터 공급되는 상보형 데이터 출력 중 또 다른 하나의 데이터 출력에 접속되는 소스를 갖는 PMOS 트랜지스터를 구비한다.
상기한 구성에서, 후자의 PMOS 트랜지스터는 게이트에서 센스 앰프 출력(SO)을 수신하고, 소스에서 센스 앰프 출력(SOX)을 수신한다. 센스 앰프 출력(SO)이 로우 레벨측으로 쉬프트되는 경우, 센스 앰프 출력(SO) 및 센스 앰프 출력(SOX)은 동일한 전압 레벨로 유지된다. 이에 따라, PMOS 트랜지스터의 게이트와 소스에는 전압차가 없기 때문에, 트랜지스터 전도에 필요한 임계 전압이 발생하지 않는다. 따라서, NAND 회로의 출력이 오류 하이가 되는 일이 없이 오류 데이터가 래치되는 일도 없다.
또한, 하이로 상정되는 증폭 회로의 출력이 로우 레벨측으로 쉬프트되는 것에 응답하여 래치 회로가 오류 데이터를 래치하는 위험을 제거하기 위해서, 각 래치 회로는 두 개의 입력부를 갖는데, 상기 입력부 중 하나의 입력부는 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 수신하는 제1 NAND 회로와, 제1 NAND 회로의 출력을 수신하는 하나의 입력부를 갖고, 리세트 신호를 수신하는 또 다른 입력부 및 제1 NAND 회로의 두 개의 입력부 중 또 다른 하나의 입력부에 공급되는 제2 NAND 회로의 출력을 갖는 제2 NAND 회로와, 제1 NAND 회로의 출력과 그라운드 사이에 직렬로 접속되는 두 개의 트랜지스터를 구비하는데, 두 개의 트랜지스터 중 하나의 트랜지스터는 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 트랜지스터를 게이트에서 수신하고, 두 개의 트랜지스터 중 또 다른 하나의 트랜지스터는 활성화 신호를 게이트에서 수신하며, 제1 NAND 회로의 출력은 각 래치 회로의 출력으로서 되고, 각 래치 회로의 래치 기능은 리세트 신호의 활성 주기동안 중지된다.
상기 구성에서는, 래치 회로의 데이터 래치 기능을 일시적으로 중지시켜 하이로 상정되는 센스 앰프 출력이 로우측으로 쉬프트되는 경우 래치 회로가 오류 데이터를 래치하는 위험을 제거한다.
도 1은 종래 기술의 반도체 기억 장치에서 상보형 데이터를 출력하는 출력 래치 회로를 도시하는 도면.
도 2는 도 1에 도시된 출력 래치 회로의 동작 타이밍을 도시하는 타이밍 차트.
도 3은 종래 기술의 반도체 기억 장치에서 출력 인에이블 신호를 필요로 하지 않는 출력 래치 회로를 도시하는 도면.
도 4는 도 3에 도시된 출력 래치 회로의 동작 타이밍을 도시하는 타이밍 차트.
도 5는 본 발명의 출력 래치 회로를 사용하는 반도체 기억 장치를 도시하는 블럭도.
도 6은 본 발명에 따른 출력 래치 회로 및 관련 회로를 도시하는 회로도.
도 7은 도 6에 도시된 출력 래치 회로의 동작 타이밍을 도시하는 타이밍 차트.
도 8은 출력 래치 회로의 RS 플립플롭에 의한 오래칭의 문제를 설명하기 위한 타이밍 차트.
도 9는 오래칭을 방지할 수 있는 RS 플립플롭의 NAND 회로에 대한 구조를 도시하는 회로도.
도 10은 도 9에 도시된 NAND 회로의 기능을 설명하기 위한 타이밍 차트.
도 11은 오래칭을 방지할 수 있는 RS 플립플롭을 도시하는 회로도.
도 12는 도 11에 도시된 출력 래치 회로의 동작을 설명하기 위한 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
31 : 디코더 및 제어 회로
32 : 입력 회로 및 라이트 증폭기
33 : 워드선 드라이버
34 : 컬럼 스위치
35 : 비트선 등화 회로
36 : 메모리 셀 어레이
37 : 센스 앰프
38 : 등화 회로
39 : 출력 래치 회로
40 : 출력 버퍼
본 발명의 다른 목적 및 추가적인 특성은 첨부된 도면과 함께 읽을 경우 이하의 상세한 설명으로부터 명백해질 것이다.
이하, 본 발명의 실시예는 첨부된 도면을 참조하여 기술된다.
도 5는 본 발명의 출력 래치 회로를 사용하는 반도체 기억 장치의 블럭도를 도시한다.
도 5에 도시된 반도체 기억 장치는 디코더 및 제어 회로(31), 입력 회로 및 라이트 증폭기(32), 워드선 드라이버(33), 컬럼 스위치(34), 비트선 등화 회로(35), 메모리 셀 어레이(36), 센스 앰프(37), 등화 회로(38), 출력 래치 회로(39) 및 출력 버퍼(40)를 구비한다.
디코더 및 제어 회로(31)는 장치의 외부로부터 어드레스 신호, 클럭 신호 및 제어 신호를 수신하는 입력 회로를 구비하고, 커맨드를 디코드하여 디코드된 결과에 따라 반도체 기억 장치의 내부 유닛을 제어하는 커맨드 디코더/제어 회로를 더 구비한다. 디코더 및 제어 신호(31)는 어드레스 디코드 결과를 워드선 드라이버(33) 및 컬럼 스위치(34)에 공급한다.
워드선 드라이버(33)는 디코드된 어드레스에 의해 지정되는 워드선을 활성화하여, 활성화된 워드선에 접속된 메모리 셀의 데이터를 비트선을 통해 컬럼 스위치(34)로 공급한다. 워드선, 비트선 및 메모리 셀은 메모리 셀 어레이(36)에 제공한다. 컬럼 스위치(34)는 디코드된 어드레스에 의해 지정되는 컬럼을 선택하고, 선택된 컬럼에 대응하는 비트선의 데이터를 센스 앰프(37)에 공급한다. 여기서, 메모리 셀 어레이(36)는 데이터 판독 동작 이전에 비트선을 미리 정해진 전압 전위로 설정함으로써 한 쌍의 비트선간에서의 전압 전위를 등화한다.
센스 앰프(37)는 판독된 데이터를 증폭하고, 증폭된 데이터를 센스 앰프 출력(SO 및 SOX)으로서 출력 래치 회로(39)에 공급한다. 이 구성에서 취급되는 데이터는 정(positive) 논리 신호 및 부(negative) 논리 신호로 구성되는 한 쌍의 데이터 신호를 구비하는 상보형 데이터이다. 출력 래치 회로(39)는 판독된 데이터를 래치하고, 래치된 데이터를 래치 출력(OL 및 OLX)으로서 출력 버퍼(40)에 공급한다. 출력 버퍼(40)는 공급된 데이터를 반도체 기억 장치의 외부에 출력한다. 등화 회로(38)는 데이터 판독 동작 이전에 데이터선을 미리 정해진 전압 전위로 설정함으로써 한 쌍의 데이터선간에서 전압 전위를 등화한다.
입력 회로 및 라이트 증폭기(32)는 장치의 외부로부터 기록될 데이터를 수신하고, 데이터를 증폭한 후 데이터를 컬럼 스위치(34)에 공급한다. 데이터는 데이터 판독 동작 동안 사용된 경로와는 역방향으로 통과하여 전파되고, 컬럼 스위치(34) 및 비트선 등을 통과한 후 메모리 셀 어레이(36)에서 선택된 워드의 메모리 셀에 기록된다.
상기한 반도체 기억 장치에 있어서, 출력 래치 회로(39)는 본 발명의 이득에 따른 고속 동작이 가능한 회로로, 센스 앰프(37)를 활성화하는 센스 앰프 활성화 신호(SE)에 의해 구동된다.
도 6은 본 발명에 따른 출력 래치 회로(39) 및 관련 회로를 도시하는 회로도이다.
도 6에 도시된 출력 래치 회로(39)는 RS 플립플롭(101 및 102)을 구비한다. RS 플립플롭(101)은 NAND 회로(31), 인버터(52) 및 NMOS 트랜지스터(53 및 54)를 구비한다. RS 플립플롭(102)은 NAND 회로(56), 인버터(57) 및 NMOS 트랜지스터(58 및 59)를 구비한다. 각 RS 플립플롭(101 및 102)은 디코더 및 제어 신호[31: 도 5 참조]로부터 센스 앰프 활성화 신호(SE)를 리세트 입력으로서 수신한다.
도 6에 도시된 컬럼 스위치(34)는 PMOS 트랜지스터(61 및 62)를 구비한다. 디코더 및 제어 회로[31: 도 5 참조]로부터 공급되는 관련 컬럼 스위치 신호(CSW)가 로우로 될 때, PMOS 트랜지스터가 전도됨으로써 비트선(BLX 및 BL)이 센스 앰프(37)에 접속된다.
센스 앰프(37)는 PMOS 트랜지스터(71 및 72) 및 NMOS 트랜지스터(73 내지 75)를 구비한다. 디코더 및 제어 회로[31: 도 5 참조]로부터 공급되는 센스 앰프 활성화 신호(SE)가 하이로 될 때, 센스 앰프가 활성화됨으로써 비트선(BLX 및 BL)으로부터 공급되는 신호를 증폭한다. 이 증폭된 신호는 센스 앰프(37)의 출력 신호(SOX 및 SO)로서 출력 래치 회로(39)에 공급된다.
등화 회로(38)는 PMOS 트랜지스터(81 내지 83)를 구비한다. 디코더 및 제어 회로[31: 도 5 참조]로부터 공급되는 등화 신호(EQ)가 로우로 될 때, PMOS 트랜지스터(81 내지 83)가 전도된다. 이것은 센스 앰프의 출력을 미리 정해진 전압 전위(하이 전압 레벨)로 설정하고, 또한 두 개의 데이터선간의 전압 전위를 등화한다.
출력 래치 회로(39)의 래치 출력(OL 및 OLX)은 출력 버퍼(40)에 공급된다.출력 버퍼(40)는 인버터(91 및 92)를 구비하고, 공급된 상보형 데이터를 반도체 기억 장치의 외부에 출력 데이터(OUTX 및 OUT)로서 출력한다.
도 7은 도 6에 도시된 출력 래치 회로의 동작 타이밍을 도시하는 타이밍 차트이다.
센스 앰프 활성화 신호(SE)는 타이밍 T1에서 하이로 된다. 이에 응답하여, 센스 앰프(37)는 동작하기 시작하며, 그 결과 센스 앰프 출력(SO 및 SOX)이 나타나기 시작한다. 미리 정해진 시간 주기가 경과한 후, 센스 앰프(37)의 감지 동작에 따라 센스 앰프 출력(SO 및 SOX)은 고정된다. 센스 앰프 출력(SO 및 SOX)은 타이밍 T1 이후 하나의 게이트 지연에 상당하는 시간 이후의 타이밍 T2 근처에서 고정된다. 또한, 센스 앰프 활성화 신호(SE)에 응답하여, 타이밍 T1 이후 하나의 게이트 지연에 상당하는 시간 이후의 타이밍 T2에서 출력 래치 회로(39)의 래치 출력(OL 및 OLX)이 리세트된다. 이것은 센스 앰프 활성화 신호(SE)에 따라 NMOS 트랜지스터(54 및 59)가 전도되고, 이 시점에서 NMOS 트랜지스터(53 및 58)가 전도 상태에 있어, 래치 출력(OL 및 OLX)이 그라운드에 접속되기 때문이다.
출력 래치 회로(39)의 RS 플립플롭(101 및 102)의 래치 출력(OL 및 OLX)은 출력 버퍼(40)로 공급된다. 출력 버퍼(40)는 상보형 데이터를 인버터(91 및 92)를 통해 반도체 기억 장치의 외부에 출력 데이터(OUTX 및 OUT)로서 공급한다. 출력 데이터(OUTX 및 OUT)의 출력 타이밍은 하나의 게이트 지연에 의한 인버터(91 및 92)에 의해 지연되고, 따라서 타이밍 T4로 된다. 여기서, 래치 출력(OL 및 OLX) 중 로우 데이터는 타이밍 T2에 있어서의 리세트된 후 변경되지 않기 때문에, 이에 대응하는 출력 데이터(OUTX 및 OUT)의 하이 데이터는 실제적으로 타이밍 T3에서 출력된다.
상기한 바와 같이 본 발명에 있어서는, 타이밍 T2에 있어서의 센스 앰프의 활성화 후 하이 출력은 하나의 게이트 지연에 상당하는 시간 이후의 타이밍 T3에서 출력되고, 로우 출력은 두 개의 게이트 지연에 상당하는 시간 이후의 타이밍 T4에서 출력된다. 따라서, 종래 기술의 래치 출력 회로를 사용한 경우에 비해, 데이터 출력 타이밍이 개선될 수 있다.
도 8은 출력 래치 회로의 RS 플립플롭에 의한 오래칭의 문제를 설명하기 위한 타이밍 차트이다.
센스 앰프(37)의 상보형 출력(SO 및 SOX)은 하이 레벨 상태에 위치되도록 데이터가 출력되기 이전에 등화된다. 센스 앰프(37)가 활성화되는 경우, 상보형 출력(SO 및 SOX) 중 어느 하나의 출력만이 이상적인 조건하에서 로우로 쉬프트되고, 등화된 하이 레벨 그대로의 상태로 남겨둔다. 그러나, 실제로는 도 8에 도시된 바와 같이 센스 앰프(37)가 활성화되는 경우, 센스 앰프(37)의 상보형 출력(SO 및 SOX) 양쪽 모두가 단시간동안 로우 레벨측으로 쉬프트된다. 그 후, 센스 앰프(37)의 감지 동작에 의해 두 개의 신호 중 하나의 신호는 로우 레벨로 되고, 다른 하나의 신호는 하이 레벨로 다시 쉬프트된다.
이 때, 하이의 센스 앰프 출력에 대응하도록 로우로 되어야 하는 래치 출력(OL 및 OLX 중 하나)은 하이의 센스 앰프 출력이 로우 레벨측으로 쉬프트되는 것에 응답하여 하이 레벨측으로 쉬프트될 것이다. 이 쉬프트가 일정량에 도달하게되는 경우, RS 플립플롭(101 및 102)이 오류 데이터를 래치하는 것이 가능해진다. 즉, 로우의 데이터가 래치될 것이라고 가정하는 경우 하이 데이터가 래치될 것이다. 이러한 오래칭이 발생하는 경우, 도 8에서 도시된 바와 같이, 출력 버퍼(40)의 출력(OUT 및 OUTX) 양쪽 모두가 로우 레벨로 된다.
따라서, 이러한 오래칭을 방지하는 구성으로 구현하는 것이 바람직하다.
도 9는 오래칭을 방지할 수 있는 RS 플립플롭의 NAND 회로의 구조를 도시하는 회로도이다.
도 9는 RS 플립플롭(101 또는 102)의 NAND 회로(51 또는 56)의 회로 구성을 도시한다. 도 9에 도시된 NAND 회로는 PMOS 트랜지스터(111), NMOS 트랜지스터(112 및 113) 및 PMOS 트랜지스터(114)를 구비한다. 이 회로 구조 자체는 종래의 NAND 회로와 모두 상이하지 않다. 그러나, 본 발명에 있어서는 PMOS 트랜지스터(114)의 소스는 이 NAND 회로에 입력되는 센스 앰프 출력과 상이한 센스 앰프 출력에 접속된다. 즉, 이 NAND 회로로의 입력이 센스 앰프 출력(SO)인 경우, PMOS 트랜지스터(114)의 소스는 센스 앰프 출력(SOX)에 접속된다. 한편, NAND 회로로의 입력이 센스 앰프 출력(SOX)인 경우, PMOS 트랜지스터(114)의 소스는 센스 앰프 출력(SO)에 접속된다.
도 10은 도 9에 도시된 NAND 회로의 기능을 설명하기 위한 타이밍 차트이다.
도 10에 도시된 바와 같이, 센스 앰프(37)가 활성화되는 경우, 센스 앰프(37)의 상보형 출력(SO 및 SOX) 양쪽 모두가 일시적으로 로우 레벨측으로 쉬프트된다. 설명을 위하여, 센스 앰프 출력(SO)이 하이라고 가정한다. 이 경우, 센스앰프 출력(SO)을 입력으로서 수신하는 NAND 회로는 센스 앰프 출력(SOX)에 접속된 소스를 갖는다. 센스 앰프 출력(SO)이 로우 레벨측으로 쉬프트되는 경우, 도 10에 도시된 바와 같이, 센스 앰프 출력(SO) 및 센스 앰프 출력(SOX)은 동일 전압 레벨로 유지된다. 따라서, PMOS 트랜지스터(114)의 게이트와 소스간에는 전압차가 없기 때문에, 트랜지스터가 전도되는데 필요한 임계 전압이 제공되지 않는다. 따라서, NAND 회로의 출력이 잘못되서 하이로 되지 않아 오류 데이터를 래치하는 일은 없다. 이 방법으로, 출력 버퍼(40)의 출력 신호(OUT 및 OUTX)는 올바른 데이터 레벨을 보증한다.
로우인 센스 앰프 출력(SOX)을 입력으로서 수신하는 NAND 회로에 있어서는, 센스 앰프 출력(SO 및 SOX)이 센스 앰프에 의해 고정됨으로써 충분한 전압차를 발생시키는 경우, PMOS 트랜지스터(114)가 정상적으로 동작하기 때문에 이 NAND 회로는 하이의 출력을 공급한다.
이런 방법으로, 상기한 바와 같이 본 발명은 하이로 상정되는 센스 앰프 출력이 로우 레벨측으로 쉬프트되는 경우 RS 플립플롭이 오류 데이터를 래칭하는 것을 방지함으로써 안정되고 신뢰성이 있는 데이터 출력 동작이 달성된다.
도 11은 오래칭을 방지할 수 있는 RS 플립플롭의 구성을 도시하는 회로도이다.
도 9에서 있어서는, RS 플립플롭(101 및 102)이 오류 출력을 출력하지 않도록 구성됨으로써 오래칭을 방지한다. 한편, 도 11의 구성에 있어서, NAND 회로(51 및 56)는 오류 데이터 입력에 대해서는 오류 출력을 산출하지만, 오류 데이터를 래치하지 않도록 데이터에 노이즈가 존재하는 동안에는 래치 루프를 차단한다.
도 11에 있어서는, 출력 래치 회로(39A)는 RS 플립플롭(101A 및 102A)을 구비한다. RS 플립플롭(101A)은 NAND 회로(51), NMOS 트랜지스터(53 및 54) 및 NAND 회로(121)를 구비한다. RS 플립플롭(102A)은 NAND 회로(56), NMOS 트랜지스터(58 및 59) 및 NAND 회로(122)를 구비한다. NAND 회로(121 및 122)는 도 6에 도시된 출력 래치 회로(39)의 인버터(52 및 57)를 치환하기 위해 제공된다.
도 11에 도시된 RS 플립플롭(101A 및 102A)에서는, NAND 회로(121 및 122)의 입력부들 중 하나의 입력부(각 입력부는 대응하는 래치 루프의 일부임)은 제2 리세트 신호(LCKX)를 수신한다. 제2 리세트 신호(LCKX)를 로우로 설정하여 래치 루프를 차단시킴으로써 회로의 데이터 래치 기능이 중지된다.
도 12는 도 11에 도시된 출력 래치 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 12에 도시된 바와 같이, 센스 앰프(37)가 활성화되는 경우, 센스 앰프(37)의 상보형 출력(SO 및 SOX) 양쪽 모두는 일시적으로 로우 레벨측으로 쉬프트된다. 하이로 상정되는 센스 앰프 출력은 로우 레벨측으로 쉬프트되는 것에 응답하여, 로우로 상정되는 래치 출력(OL 또는 OLX)이 일시적으로 하이로 쉬프트된다. 이 쉬프트량이 임의의 레벨에 도달하는 경우, 특정 측정량이 되지 않는 경우 오류 데이터 래치될 수 있다. 도 11에 도시된 구성에 있어서는, 제2 리세트 신호(LCKX)가 로우인 경우의 주기동안 래치 회로의 데이터 래치 기능이 중지된다. 따라서, 도 12에 있어서는, 래치 출력(OL 및 OLX) 중 하나의 출력의 타이밍 T3에 있어서 노이즈가 발생하여도, 이 노이즈는 적절한 데이터로서 오인되어 래치되지 않는다. 래치 출력(OL 또는 OLX)에 노이즈가 발생되는 타이밍 T3 이후에는, 제2 리세트 신호(LCKX)는 비활성 상태(하이)로 복귀하기 때문에 노이즈가 없는 올바른 데이터가 래치된다. 따라서, 출력 버퍼(40)의 출력 신호(OUT 및 OUTX)는 올바른 데이터 레벨로 설정된다.
도 12에 도시된 바와 같이, 제2 리세트 신호(LCKX)는 래치 출력(OL 또는 OLX)에 노이즈가 발생하는 타이밍 T3 이전에 로우 레벨로 활성화되고, 등화되기 전에 하이 레벨로 비활성화된다.
상기 기술된 바와 같은 본 발명에 있어서는, 출력 래치 회로의 데이터 래치 기능을 일시적으로 중지함으로써 하이로 상정되는 센스 앰프 출력을 로우 레벨측으로 쉬프트시킴에 응답하여 RS 플립플롭이 오류 데이터를 래칭할 위험을 제거한다. 이것은 안정되고 신뢰성이 있는 데이터 출력 동작을 달성한다.
상기 실시예는 반도체 기억 장치를 참고하여 기술되었지만, 본 발명의 출력 래치 회로는 반도체 기억 장치로의 응용에 한정되지는 않는다. 본 발명의 출력 래치 회로는 센스 앰프와 같은 증폭 회로의 출력을 래치하여 래치된 출력을 장치의 외부에 공급하는 장치라면 소정의 장치에 응용 가능하다.
또한, 본 발명은 이들 실시예로 한정되지 않으며, 여러 변경 및 수정이 본 발명의 범주에서 벗어남 없이 이루어질 수 있다.
본 발명의 출원은 참조를 위하여 결합되고, 2000년 12월 22일자로 일본 특허청에 출원된 일본 특허 출원 번호 제2000-391368을 기초로 한다.

Claims (7)

  1. 두 개의 래치 회로(101, 102; 101A, 102A)를 포함하고, 각 래치 회로는 증폭 회로로부터 공급되는 상보형 데이터 출력 중 대응하는 하나의 데이터 출력을 래치하고, 각 래치 회로의 입출력 사이에 개재된 하나의 게이트만을 구비하며, 상기 래치 회로(102, 102; 101A, 102A)는 상기 증폭 회로를 활성화하는 활성화 신호에 의해 리세트되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 증폭 회로는 메모리 셀로부터 판독되는 데이터를 증폭하는 센스 앰프(37)이고, 상기 활성화 신호는 센스 앰프 활성화 신호인 것인 반도체 장치.
  3. 제1항에 있어서, 상기 각 래치 회로(101, 102)는,
    두 개의 입력부를 갖고, 상기 입력부 중 하나의 입력부는 상기 증폭 회로로부터 공급되는 상보형 데이터 출력 중 상기 대응하는 하나의 데이터 출력을 수신하는 NAND 회로(51, 56)와;
    상기 NAND 회로(51, 56)의 출력을 입력으로서 수신하고, 상기 NAND 회로(51, 56)의 두 개의 입력부 중 또 다른 하나의 입력부에 출력을 공급하는 인버터(52, 57)와;
    상기 NAND 회로(51, 56)의 출력과 그라운드 사이에 직렬로 접속되고, 두 개의 트랜지스터(53, 54; 58, 59) 중 하나의 트랜지스터가 상기 증폭 회로로부터 공급되는 상보형 데이터 출력 중 상기 대응하는 하나의 데이터 출력을 게이트에서 수신하고, 상기 두 개의 트랜지스터(53, 54; 58, 59) 중 또 다른 하나의 트랜지스터가 상기 활성화 신호를 게이트에서 수신하는 두 개의 트랜지스터(53, 54; 58, 59)를 구비하며,
    상기 NAND 회로(51, 56)의 출력은 상기 각 래치 회로(101, 102)의 출력으로서 되는 것인 반도체 장치.
  4. 제3항에 있어서, 상기 NAND 회로(51, 56)는,
    상기 인버터(52, 57)의 출력을 게이트에서 수신하고, 전원 전압에 접속되는 소스 및 상기 NAND 회로(51, 56)의 출력부에 접속되는 드레인을 갖는 PMOS 트랜지스터(111)와;
    상기 인버터(52, 57)의 출력을 게이트에서 수신하고, 상기 PMOS 트랜지스터(111)의 드레인에 접속되는 드레인을 갖는 제1 NMOS 트랜지스터(112)와;
    상기 증폭 회로로부터 공급되는 상보형 데이터 출력 중 상기 대응하는 하나의 데이터 출력을 게이트에서 수신하고, 상기 제1 NMOS 트랜지스터(112)의 소스에 접속되는 드레인 및 그라운드에 접속되는 소스를 갖는 제2 트랜지스터(113)와;
    상기 증폭 회로로부터 공급되는 상보형 데이터 출력 중 상기 대응하는 하나의 데이터 출력을 게이트에서 수신하고, 상기 NAND 회로(51, 56)의 출력부에 접속되는 드레인 및 상기 증폭 회로로부터 공급되는 상기 상보형 데이터 출력 중 또 다른 하나의 데이터 출력에 접속되는 소스를 갖는 PMOS 트랜지스터(114)를 구비하는 것인 반도체 장치.
  5. 제1항에 있어서, 상기 각 래치 회로(101A, 102A)는,
    두 개의 입력부를 갖으며, 상기 입력부 중 하나의 입력부는 상기 증폭 회로로부터 공급되는 상보형 데이터 출력 중 상기 대응하는 하나의 데이터 출력을 수신하는 제1 NAND 회로(51, 56)와;
    상기 제1 NAND 회로(51, 56)의 출력을 수신하는 입력부를 갖고, 리세트 신호를 수신하는 또 다른 입력부를 가지며, 제2 NAND 회로(121, 122)의 출력이 상기 제1 NAND 회로(51, 56)의 두 개의 입력부 중 또 다른 하나의 입력부에 공급되는 제2 NAND 회로(121, 122)와;
    상기 제1 NAND 회로(51, 56)의 출력과 그라운드 사이에 직렬로 접속되고, 두 개의 트랜지스터(53, 54; 58, 59) 중 하나의 트랜지스터가 상기 증폭 회로로부터 공급되는 상보형 데이터 출력 중 상기 대응하는 하나의 데이터 출력을 게이트에서 수신하고, 상기 두 개의 트랜지스터(53, 54; 58, 59) 중 또 다른 하나의 트랜지스터가 상기 활성화 신호를 게이트에서 수신하는 두 개의 트랜지스터(53, 54; 58, 59)를 구비하며,
    상기 제1 NAND 회로(51, 56)의 출력은 상기 각 래치 회로(51, 56)의 출력으로 되고, 상기 각 래치 회로(101A, 102A)의 래치 기능은 리세트 신호의 활성 주기동안 중지되는 것인 반도체 장치.
  6. 반도체 기억 장치로서,
    활성화 신호에 응답하여 메모리 셀로부터 판독되는 데이터를 나타내는 상보형 신호를 증폭하는 센스 앰프(37)와;
    각 래치 회로가 상기 센스 앰프(37)로부터 공급되는 상보형 출력 신호 중 대응하는 하나의 출력 신호를 래치하고, 래치 회로의 입출력 사이에 개재된 하나의 게이트만을 구비하는 두 개의 래치 회로(101, 102; 101A, 102A)와;
    상기 래치 회로(101, 102; 101A, 102A)의 출력을 공급하는 출력 버퍼(40)를 포함하고,
    상기 센스 앰프(37)를 활성화하는 상기 활성화 신호가 상기 래치 회로(101, 102; 101A, 102A)를 리세트하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 각 래치 회로(101, 102; 101A, 102A)는 래치 기능 중지 신호에 응답하여 래치 기능을 중지시키는 기능을 갖고, 상기 래치 기능은 상기 래치 회로(101, 102; 101A, 102A)의 출력 중 적어도 하나의 출력이 불안정한 주기동안, 상기 래치 기능 중지 신호에 응답하여 중지되는 것인 반도체 기억 장치.
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