KR100213802B1

KR100213802B1 - 클럭 에지 제어 레지스터

Info

Publication number: KR100213802B1
Application number: KR1019960026536A
Authority: KR
Inventors: 장성준
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-06-29
Filing date: 1996-06-29
Publication date: 1999-08-02
Also published as: KR980006851A

Abstract

본 발명은 동기식 메모리(Synchronous Memory) IC에 입력데이터를 래치하는 데 사용되는 레지스터에 관한 것으로 특히, 데이터 신호를 게이트 단자의 입력으로 하는 제1NMOS과; 데이터 신호를 반전시키는 인버터와; 상기 인버터의 출력을 게이트 단자의 입력으로 하면서 상기 제1NMOS의 소스단자에 공통으로 소스단자가 묶여있는 제2NMOS과; 상기 제1NMOS와 제2NMOS의 드레인 단자에 직렬로 드레인이 연결되어 있으며 소스단자에는 전원전압이 연결되고 게이트 단자는 직렬로 연결되지 않은 상기 제1NMOS와 제2NMOS의 드레인 단자에서 출력되는 신호를 입력으로 제1, 2PMOS(P1, P2)와; 상기 제1NMOS와 제2NMOS의 드레인 단자에서 출력되는 신호를 입력받아 래치 동작하는 RS플립프롭(NA3, NA4)를 포함하는 것을 특징으로 하는 클럭 에지 제어 레지스터를 제공하면, 제어용 동기신호를 사용되는 클럭의 하이상태를 기준으로 사용하였던 종래의 방식에 비하여 크게 홀드타임(HOLD TIME)을 줄일 수 있게되어 고속의 동기식 메모리를 개발하는데 발생되었던 문제점을 해소하는 효과가 있다.

Description

클럭 에지 제어 레지스터

제1도는 종래 기술에 따른 레지스터의 구성도.

제2도는 클럭 신호에 동기되어 입력되는 데이터에 대한 상기 제1도의 레지스터의 동작 파형도.

제3도는 클럭 신호에 비동기되어 입력되는 데이터에 대한 상기 제1도의 레지스터의 동작 파형도.

제4도는 본 발명에 따른 레지스터의 일실시 구성도.

제5도는 본 발명에 따른 상기 제4도의 레지스터에 대한 동작 파형도.

본 발명은 동기식 메모리(Synchronous Memory) IC에 입력데이터를 래치하는 데 사용되는 레지스터에 관한 것으로, 특히 클럭의 상승 에지 또는 하강 에지에서 입력 데이터를 래치하고 래치한 데이터를 클럭의 하이(high) 구간 또는 로우(low) 구간 동안 계속 유지함으로써 클럭의 하이 구간 또는 로우 구간 동안 데이터가 변화하더라도 출력되는 데이터에 영향을 주지 않는 클럭 에지 제어 레지스터에 관한 것이다.

제1도는 종래 기술에 따른 레지스터의 구성도이다.

메모리 소자에 사용되는 일반적인 레지스터는 상기 제1도에 도시되어 있는 바와 같이, 클럭 신호(CLK)에 응답하여 입력 데이터(DATA)를 검출하는 데이터 검출부(100) 및 데이터 검출부(100)로부터 출력되는 데이터를 저장하는 입력 데이터 저장부(120)로 이루어지되, 데이터 검출부(100)는 입력 데이터(DATA) 및 클럭 신호(CLK)를 입력받아 부정논리곱하는 부정논리곱 게이트(NA1)와, 입력 데이터(DATA)를 반전하기 위한 인버터(INV)와 클럭 신호(CLK) 및 인버터(INV)로부터의 반전된 입력 데이터(DATA)를 입력받아 부정논리곱하는 부정논리곱 게이트(NA2)를 구비한다.

그리고, 입력 데이터 저장부(120)는 래치 기능을 수행하기 위해 2개의 부정논리곱 게이트(NA3, NA4)로 구성된 RS 플립플롭을 구비하며, 부정논리곱 게이트(NA3)로부터 정출력 신호(Q)가, 부정논리곱 게이트(NA4)로부터 부출력 신호(Q#)가 각각 출력된다.

상기와 같이 구성되는 종래 레지스터의 동작을 첨부한 제2도를 참조하여 간략히 살펴본다.

먼저 데이터(DATA)가 클럭 신호(CLK)에 동기되어 로우레벨에서 하이레벨로 천이 입력되어 D 구간에서 하이 레벨을 유지하게 되면, 클럭 신호(CLK)가 하이 레벨인 동안에 데이터 검출부(100)에서 D 구간의 하이 레벨 데이터를 검출하고, 입력 데이터 저장부(120), 즉, RS 플립플롭으로 그 데이터를 전달하여 하이 레벨의 정출력 신호(Q)를 출력한다.

이후, 클럭 신호(CLK)가 로우로 천이되어도 정출력 신호(Q)는 하이 레벨을 일정하게 유지하게 된다.

그러나, 상기와 같이 동작하는 종래의 레지스터는 첨부한 제3도에 도시된 바와같이, 클럭 신호(CLK)와 데이터(DATA)의 동기가 맞지 않은 경우, 즉 클럭 신호(CLK)가 하이상태를 유지하는 동안 입력 데이터(DATA)가 일정하게 유지되지 못하고 변화하였을 경우 하이 레벨의 클럭 신호(CLK)에 의해 변화된 입력 데이터(DATA)를 RS 플립플롭에 그대로 전달하여 정출력 신호(Q)로 출력한다.

그에 따라 추후 클럭 신호(CLK)가 로우 상태로 천이되었을 때 플립플롭의 기능상 유지하는 데이터는 원래 유지시키려고 하였던 데이터가 아니라 변화된 데이터가 래치되게 된다.

따라서, 동기식 메모리에서 정확한 데이터를 전송하기 위해서는 클럭 신호의 하이 레벨 구간 동안에 전송 데이터의 변화가 발생하지 않도록 하여야 하는 데, 이는 데이터 유지시간이 클럭의 하이 레벨 구간만큼 필요하게 됨으로써 홀드타임(HOLD TIME)을 줄일 수 없게 되는 문제가 있으며, 이로 인해 고속의 동기식 메모리 개발에 어려움을 주게된다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 클럭의 에지에 응답하여 입력 데이터를 RS 플립플롭에 전달함으로써, 입력 데이터가 클럭이 인에이블된 구간에서 변화하더라도 출력 신호에 영향을 주지 않는 클럭 에지 제어 레지스터를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 클럭 신호의 상승 에지 또는 하강 에지에 응답하여 입력 데이터가 출력 데이터로 전달되어 상기 입력 데이터의 홀드타임을 줄일 수 있는 클럭 에지 제어 레지스터에 있어서, 상기 클럭 신호의 상승 에지 또는 하강 에지에서 상기 입력 데이터에 응답하여 차동 증폭 동작을 수행하는 차동 증폭 수단; 및 상기 차동 증폭 수단으로부터 출력되는 데이터를 입력받아 저장하는 플립플롭 형태의 데이터 저장 수단을 포함하며, 상기 차동 증폭 수단은, 상기 입력 데이터 및 반전된 상기 입력 데이터를 게이트로 각각 인가받는 감지증폭용 제1 및 제2NMOS 트랜지스터; 제1전원단 및 상기 제1 및 제2NMOS 트랜지스터의 드레인단 사이에 각각 연결되는 차동증폭용 제1 및 제2PMOS 트랜지스터; 및 게이트로 상기 클럭 신호를 입력받으며, 상기 제1 및 제2NMOS 트랜지스터의 공통 접속된 소오스단 및 제2전원단 사이에 연결되는 전류 소오스용 제3NMOS 트랜지스터를 포함하며, 상기 제1PMOS 트랜지스터의 게이트는 상기 제2NMOS 트랜지스터와 상기 제2PMOS 트랜지스터의 공통 드레인단에 연결되며, 상기 제2PMOS 트랜지스터의 게이트는 상기 제1NMOS 트랜지스터와 상기 제1PMOS 트랜지스터의 공통 드레인단에 연결되고, 상기 데이터 저장 수단은, 상기 제1NMOS 트랜지스터와 상기 제1PMOS 트랜지스터의 공통 드레인단 및 상기 제2NMOS 트랜지스터와 상기 제2PMOS 트랜지스터의 공통 드레인단에 입력단이 각각 연결되는 것을 특징으로한다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.

제4도는 본 발명에 따른 레지스터의 일실시 구성도로서, 클럭 신호(CLK)에 의해 구동되며, 입력 데이터(DATA)에 응답하여 차동 증폭 동작을 수행하는 차동 증폭부(200) 및 차동 증폭부(200)로부터 출력되는 데이터를 입력받아 저장하는 입력 데이터 저장부(220)로 이루어진다.

여기서, 차동 증폭부(200)는 입력 데이터(DATA)를 입력받아 반전하는 입력 인버터(I1), 입력 데이터(DATA) 및 인버터(I1)로부터의 반전된 입력 데이터(DATA)가 각각 게이트에 인가되는 감지증폭용 NMOS 트랜지스터(N1,N2)와, 상기 NMOS 트랜지스터(N1,N2)의 드레인(drain)과 전원전압단 사이에 각각 연결된 차동증폭용 PMOS 트랜지스터(P1,P2)와, 게이트에는 클럭 신호(CLK)가 인가되며, 상기 NMOS 트랜지스터(N1,N2)의 공통 접속된 소오스단(source)과 접지전원단 사이에 연결되어 전류 소오스로 작용하는 리셋용 NMOS 트랜지스터(N3)를 구비하며, PMOS 트랜지스터(P1)의 게이트는 상기 NMOS 트랜지스터(N2)와 상기 PMOS 트랜지스터(P2)의 공통 드레인단(B)에 연결되며, PMOS 트랜지스터(P2)이 게이트는 상기 NMOS 트랜지스터(N1)와 상기 PMOS 트랜지스터(P1)의 공통 드레인단(A)에 연결되도록 구성된다.

또한, 차동 증폭부(200)는 전원전압단 및 상기 NMOS 트랜지스터(N1)와 상기 PMOS 트랜지스터(P1)의 공통 드레인단(A) 사이에 연결되며 게이트로 클럭 신호(CLK)를 인가받는 리셋용 PMOS 트랜지스터(P3) 및 전원전압단 및 상기 NMOS 트랜지스터(N2)와 상기 PMOS 트랜지스터(P2)의 공통 드레인단(B) 사이에 연결되며 게이트로 클럭 신호(CLK)를 인가받은 리셋용 PMOS 트랜지스터(P4)를 더 구비한다.

그리고, 입력 데이터 저장부(220)는 래치 기능을 수행하기 위해 2개의 부정논리곱 게이트(NA5, NA6)로 구성된 RS 플립플롭을 구비하며, 상기 부정논리곱 게이트(NA5)는 입력단이 차동 증폭부(200)의 NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P1)의 공통 드레인단(A) 및 상기 부정논리곱 게이트(NA6)의 출력단에 각각 연결되어 부정논리곱 동작을 수행한 후 정출력 신호(Q)를 출력하고, 상기 부정논리곱 게이트(NA6)는 입력단이 상기 부정논리곱 게이트(NA5)의 출력단 및 차동 증폭부(200)의 NMOS 트랜지스터(N2)와 PMOS 트랜지스터(P2)의 공통 드레인단(B)에 각각 연결되어 부정논리곱 동작을 수행하여 부출력 신호(Q#)를 출력한다.

상기와 같이 이루어지는 본 발명에 따른 클럭 에지 제어 레지스터의 바람직한 일실시예적인 동작을 첨부한 제5도를 참조하여 상세히 살펴보면 다음과 같다.

먼저, 데이터(DATA)가 입력된 상태에서 클럭(CLK)이 로우에서 하이 레벨로 천이되면 NMOS 트랜지스터(N3)가 온되어 차동 증폭부(200)가 동작하게 된다.

이때 입력 데이터(DATA)가 하이 레벨이면, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)가 각각 온 및 오프됨으로써 노드(A)는 하이 레벨에서 로우 레벨로 바뀌게 되고, 노드(B)는 계속 하이 레벨을 유지하게 된다.

여기서, 로우 레벨의 노드(A)에 의해 PMOS 트랜지스터(P2)가 온되어 노드(B)가 더욱 하이상태로 되고, 하이 레벨의 노드(B)에 의해 PMOS 트랜지스터(P1)가 오프되어 노드(A)가 더욱 로우 상태로 된다.

따라서, 이러한 차동 증폭부(200)의 노드(A, B)에 연결된 입력 데이터 저장부(220) 즉 RS 플립플롭을 통해 정출력 신호(Q)로 하이 레벨이 출력된다.

이때, 입력 데이터(DATA)가 변화되어도 변화된 데이터에 의해 차동 증폭부(200)가 동작하지 않으므로 변화된 데이터가 RS 플립플롭에 전달되지 않아 RS 플립플롭에 래치된 데이터는 변하지 않고, 그에 따라 정출력 신호(Q)에도 영향을 미치지 않게 된다.

즉, 차동 증폭부(200)는 입력 데이터(DATA)에 응답하여 차동 증폭 동작을 수행한 후 클럭(CLK)이 로우 레벨로 천이되어 노드(A, B)가 프리차지될 때까지 차동 증폭된 노드(A, B)를 일정한 레벨로 유지하게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.

또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 동작하는 본 발명에 따른 클럭 에지 제어 레지스터를 제공하면, 제어용 동기신호로 사용되는 클럭의 하이상태를 기준으로 사용하였던 종래의 방식에 비하여 크게 홀드 타임을 줄일 수 있어 고속의 동기식 메모리를 개발하는 데 발생되었던 문제점을 해소하는 효과가 있다.

Claims

클럭 신호의 상승 에지 또는 하강 에지에 응답하여 입력 데이터가 출력 데이터로 전달되어 상기 입력 데이터의 홀드 타임을 줄일 수 있는 클럭 에지 제어 레지스터에 있어서, 상기 클럭 신호의 상승 에지 또는 하강 에지에서 상기 입력 데이터에 응답하여 차동 증폭 동작을 수행하는 차동 증폭 수단(200); 및 상기 차동 증폭 수단으로부터 출력되는 데이터를 입력받아 저장하는 플립플롭 형태의 데이터 저장 수단(220)을 포함하며, 상기 차동 증폭 수단(200)은, 상기 입력 데이터 및 반전된 상기 입력 데이터를 게이트로 각각 인가받는 감지증폭용 제1 및 제2 NMOS 트랜지스터(N1,N2); 제1전원단 및 상기 제1 및 제2NMOS 트랜지스터(N1,N2)의 드레인단 사이에 각각 연결되는 차동증폭용 제1 및 제2PMOS 트랜지스터(P1,P2); 및 게이트로 상기 클럭 신호를 입력받으며, 상기 제1 및 제2NMOS 트랜지스터(N1,N2)의 공통 접속된 소오스단 및 제2전원단 사이에 연결되는 전류 소오스용 제3NMOS 트랜지스터(N3)를 포함하며, 상기 제1PMOS 트랜지스터(P1)의 게이트는 상기 제2NMOS 트랜지스터(N2)와 상기 제2PMOS 트랜지스터(P2)의 공통 드레인단에 연결되며, 상기 제2PMOS 트랜지스터(P2)의 게이트는 상기 제1NMOS 트랜지스터(N1)와 상기 제1PMOS 트랜지스터(P1)의 공통 드레인단에 연결되고, 상기 데이터 저장 수단(220)은, 상기 제1NMOS 트랜지스터(N1)와 상기 제1PMOS 트랜지스터(P1)의 공통 드레인단 및 상기 제2NMOS 트랜지스터(N2)와 상기 제2PMOS 트랜지스터(P2)의 공동 드레인단에 입력단이 각각 연결되는 것을 특징으로 하는 클럭 에지 제어 레지스터.
제1항에 있어서, 상기 차동 증폭 수단(200)은, 상기 제1전원단과 상기 제1NMOS 트랜지스터(N1) 및 상기 제1PMOS 트랜지스터(P1)의 공통 드레인단 사이에 연결되며 게이트로 상기 클럭 신호를 인가받는 리셋용 제3PMOS 트랜지스터(P3); 및 상기 제1전원단과 상기 제2NMOS 트랜지스터(N2) 및 상기 제2PMOS 트랜지스터의 공통 드레인단 사이에 연결되며 게이트로 상기 클럭 신호를 인가받는 리셋용 제4PMOS 트랜지스터(P4); 를 더 구비하는 것을 특징으로 하는 클럭 에지 제어 레지스터.