KR940006073Y1 - 데이타 판독회로 - Google Patents

Abstract

내용 없음.

Description

데이타 판독회로

제1도 : 종래의 회로 구성도.

제2도 : 본 고안의 회로구성도.

본 고안은 메모리 소자에서 센스 증폭기(SENSE AMP)가 셀로부터 데이타를 읽음을 감지하여 이 데이타가 제어신호에 의하여 지연없이 출력으로 전송되도록 하는 회로로서 메모리 및 논리소자의 판독시간을 단축시킨 데이타 판독회로에 관한 것이다.

종래에는 제1도에 도시한 바와 같은 메모리 셀을 읽은 회로에서, 메모리 셀에 저장된 정보를 판독하여 부하측에 정보 데이타를 출력시키기 위하여, 센스증폭기, 래치회로, 출력버퍼로 구성되어 신호 Sa에 의하여 센스증폭기가 판독하는 데이타를 래치회로에서 래치하였다가 신호 ode에 의하여 출력버퍼를 통하여 데이타를 출력시키도록 구성된 데이타 판독회로를 사용하였다.

제1도에서 센스증폭기 S/A는 두개의 비트라인의 전압레벨을 감지하여 Sao 노드에 하이 "H"(=Vcc) 또는 로우 "L"(=OV)을 출력을 내고 이 논리 출력이 래치(Latch) 회로를 거쳐 데이타를 출력버퍼에 이르게된다.

신호 Sa는 센스증폭기 및 래치회로의 동작을 제어하는 센스인에이블 신호이고, 신호 ode는 출력데이타 인에이블 신호이며, 신호 /OE는 출력인에이블 신호이고, 신호버퍼는 신호 /OE를 버퍼링하였다가 신호 ode를 출력하는 회로이다.

한편 출력데이타 인에이블 신호인 ode 신호는 출력인에이블 신호인 /OE 입력에 의하여 신호버퍼를 거쳐 출력 버퍼에 입력으로 인가된다. 이때 출력단자에 바른값을 얻기위하여 데이타가 도착된 이후 얼마간의 시간 여유마진(약 10ns)이 필요하다.

따라서 이 마진만큼 데이타가 ode신호가 도착할 때까지 출력버퍼에서 기다려야하고, 그래서 스피드 지연의 원인이 되었다.

본 고안은 센스앰프가 셀의 저장정보를 판독완료하면 ode 신호를 기다리지 않고 새로운 신출력데이타인에이블 신호인 fode 신호를 생성시켜 데이타를 출력시키도록 구성한 것으로, 메모리 셀에 비트선으로 연결되고 셀에 저장된 정보를 판독하는 센스증폭기와, 이 센스증폭기의 출력을 래치하는 래치회로와, 이 래치회로의 출력을 출력데이타인에이블신호에 의하여 출력시키는 출력버퍼를 구비하여 이루어지는 데이타 판독회로에 있어서, 센스증폭기 출력신호, 출력데이타인에이블신호 및 센스인에이블신호를 받아서 신출력데이타인에이블신호를 생성하는 데이타판독감지회로를 추가로 구비하여, 출력버퍼에 있는 데이타가 출력데이타인에이블신호 및 신출력데이타인에이블신호에 의하여 출력되도록 한 것이다.

본 고안은 제1도의 종래 회로에 새로운 출력데이타인에이블 신호인 fode 신호를 생성하는 데이타판독감지회로를 추가하여 제2도와 같이 회로를 구성한다.

즉 Sa신호, 센스증폭기 출력, 및 ode 신호를 입력으로 받아서 센스증폭기가 데이타를 판독(출력을 하이나로우로 만드는 것) 하자마자 출력버퍼에 fode 신호를 보내고, 센스증폭기가 오프상태일때는 ode 신호가 그대로 fode 신호로서 출력버퍼에 인가되도록 동작하는 데이타판독감지회로 (10)(제2도에서 점선으로 표시된 부분)를 추가로 구비한 것이다.

데이타판독감지회로는 제2도에서 보인 바와 같이, 센스인에이블신호에 지연소자를 통하여 게이트가 연결된 제1트랜지스터와, 센스인에이블 신호에 입력이 연결된 제1인버터와, 제1인버터 출력에 게이트가 연결된 제2트랜지스터와, 제1 및 제2트랜지스터의 접속점에 그 입력이 연결된 제2인버터와, 제2인버터의 출력을 하나의 입력으로 받고 센스 증폭기의 출력을 반전시킨 출력이 다른 하나의 입력에 연결되는 2입력 익스크루시브 노아 XNOR 게이트와, XONR 게이트의 출력과 출력데이타인에이블 신호를 입력으로 받아서 출력버퍼에 신출력데이타인에이블신호를 보내는 노아 NOR 게이트로 구성된다.

센스앰프 S/A와 래치 제어 신호인 Sa 신호와 노드 SaO의 신호 상태를 이용하여 fode 신호를 생성하도록 구성되어 있다.

신호 Sa가 로우인 경우 Sao 노드는 하이, 노드 1은 제1인버터 Inv0를 거치기 때문에 로우이고, 로우인 Sa 신호가 인버터 Inv1 거쳐서 하이가 되고 제2트랜지스터 MN2를 턴온 시켜서 제2인버터 Inv2의 입력을 로우로 만들고 결국 인버터 Inv2의 출력인 노드2는 하이가 된다. 즉, 노드 1, 2는 각각 로우, 하이가 되어서 XNOR (Eclusive NOR Gate)의 출력신호는 로우가 되어서, 신호 fode는 신호 ode의 상태에 따라서 결정된다.

신호 Sa가 하이인 경우에는 센스증폭기 S/A가 인에이블(Enable)되고 래치회로도 노드 1의 신호를 래치 할 수 있는 상태로 된다.

S/A에서 로우신호를 읽으면 Sao 노드가 하이에서 로우로 전환되고, Sa에 의하여 엔모스전계효과 제1트랜지스터 MN1이 턴온되므로 (MN1의 게이트는 지연소자인 D를 통하여 Sa에 연결되어 있다) 노드 Sao와 노드 Sao'가 서로 도통되어 로우로 유지된다. 따라서 노드 1과 2에는 모두 하이 상태가 되고 XNOR 게이트는 하이가 되고, ode가 로우 상태로 되어 있어도 fode는 하이가 되어 출력버퍼에 있는 데이타를 출력으로 내어 보낼 수 있게 한다.

S/A에서 하이 신호를 읽으면 MN1을 통하여 Sao 노드와 Sao' 노드가 하이 상태가 되고, 노드 1, 2는 모두 로우가 된다. 이때 XNOR은 역시 하이가 되고, ode가 하이가 되기전에 fode가 하이가 되어 data를 출력으로 보내어 S/A로 부터 읽은 data를 시간 지연이 없이 출력으로 보낼수 있다.

또한 신호 Sa가 로우가 되어 S/A가 동작되지 아니하는 상태에서는 XNOR이 로우이므로 ode 신호에 의하여 래치회로에 래치되어 있는 신호를 출력으로 보낼 수 있다. 또 지연소자 D는 인버터를 짝수개 직렬연결하여 구현할 수 있다.

본 고안에서는 S/A가 데이타를 읽는 것은 감지하여 기존의 방법과 갈리 ode 신호를 기다리지 아니하고 데이타를 출력으로 내보낼 수 있어서, 종래회로에서 시간여유분을 두어야 하든 시간 만큼을 단축시킬 수 있으므로 읽는 속도를 빠르게할 수가 있다.

Claims (3)

1. 메모리 셀에 저장된 정보를 판독하여 부하측에 데이타를 출력시키기 위하여, 메모리 셀에 비트선으로 연결되고 셀에 저장된 정보를 판독하는 센스증폭기와, 이 센스증폭기의 출력을 래치하는 래치회로와, 이 래치회로의 출력을 출력데이타인에이블신호에 의하여 출력시키는 출력버퍼를 구비하여 이루어지는 데이타 판독회로에 있어서, 상기 센스증폭기 출력신호, 출력데이타인에이블신호 및 센스인에이블신호를 받아서 신출력데이타인에이블신호를 생성하는 데이타판독감지회로를 추가로 구비하여, 출력버퍼에 있는 데이타가 출력데이타인에이블신호 및 신출력데이타인에이블신호에 의하여 출력되도록 한 것이 특징인 데이타 판독회로.
2. 제1항에 있어서, 상기 데이타판독감지회로는, 센스인에이블신호에 지연소자를 통하여 게이트가 연결된 제1트랜지스터와, 센스인에이블신호에 입력이 연결된 제1인버터와, 상기 제1인버터 출력에 게이트가 연결된 제2트랜지스터와, 상기 제1 및 제2트랜지스터의 접속점에 그 입력이 연결된 제2인버터와, 상기 제2인버터의 출력을 하나의 입력으로 받고 센스증폭기의 출력을 발전시킨 출력이 다른 하나의 입력에 연결되는 2입력 XNOR 게이트와, 상기 XNOR 게이트의 출력과 출력데이타인에이블신호를 입력으로 받아서 출력버퍼에 신출력데이타인에이블신호를 보내는 NOR 게이트로 구성된 것이 특징인 데이타 판독회로.
3. 제2항에 있어서, 상기 지연소자는 짝수개의 인버터로 구성된 것이 특징인 데이타 판독회로.