KR20030079078A

KR20030079078A - 반도체 메모리 장치

Info

Publication number: KR20030079078A
Application number: KR1020020017846A
Authority: KR
Inventors: 고승범; 김병철
Original assignee: 삼성전자주식회사
Priority date: 2002-04-01
Filing date: 2002-04-01
Publication date: 2003-10-10

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 블록단위로 액세스되는 메모리 셀 어레이, 외부 어드레스를 입력하여 복수의 블록제어신호를 발생시키는 블록선택신호 발생회로, 복수의 멀티플렉서로 구성되고 블록선택신호 발생회로로부터 복수의 블록제어신호를 수신하여 메모리 블록을 선택하고 선택된 메모리 블록의 입력과 출력을 전환하는 I/O 멀티플렉서, 블록선택신호 발생회로로부터 복수의 블록제어신호와 모드설정 레지스터 신호(MRS 신호)를 수신하여 복수의 센싱이득 제어신호를 발생시키는 센싱이득 제어신호 발생회로, 및 I/O 멀티플렉서로부터 수신된 데이터를 증폭하여 출력신호를 발생시키는 센스 증폭기를 구비하는 것을 특징으로 한다.

본 발명에 따른 반도체 메모리 장치에 의하면, 센스 증폭기가 메모리 블록 각각으로부터 입력 또는 출력되는 데이터를 동일한 속도로 센싱할 수 있고, 고전압 영역에서도 입력 또는 출력되는 데이터를 안정적으로 센싱할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 센스 증폭기가 메모리 블록 각각으로부터 입력 또는 출력되는 데이터를 동일한 속도로 센싱할 수 있고, 고전압 영역에서도 입력 또는 출력되는 데이터를 안정적으로 센싱할 수 있는 반도체 메모리 장치에 관한 것이다.

일반적으로, 블록 단위로 제어되는 메모리 셀 어레이로부터 데이터를 센싱하는 경우, 센스 증폭기로부터 각 메모리 블록 사이의 거리가 다르기 때문에 각 메모리 블록으로부터의 센싱속도가 상이할 수 있다. 또한, 일반적으로 외부 전원전압(external VCC)이 증가함에 따라 반도체 메모리 장치의 내부 전원전압(internal VCC)이 클램프되지 않고 계속 증가하는 고전압 영역에서는 센스 증폭기가 입력 또는 출력되는 데이터를 안정적으로 센싱하지 못하는 경우가 발생할 수 있다.

종래에는, 메모리 어레이로부터 데이터를 센싱할 때, 센스 증폭기가 각 메모리 블록으로부터 입출력되는 데이터를 동일한 증폭률로 증폭하였기 때문에 상기와 같은 문제점을 해결할 수 없었다. 또한, 종래에는 센스 증폭기가 고전압 영역에서도 일반 동작영역에서와 동일한 방식으로 데이터를 센싱하였기 때문에 상기와 같은 문제점을 해결할 수 없었다.

상기와 같은 문제점을 갖고 있는 종래의 반도체 메모리 장치의 일례가 도 1에 나타나 있다.

이하, 도 1에 도시된 반도체 메모리 장치의 동작을 설명한다.

메모리 셀 어레이(10)는 n 개의 블록으로 구성되고 각 블록의 데이터는 각각의 로컬 데이터 입출력 라인쌍(LIO 1 내지 LIO n)을 통하여 I/O 멀티플렉서(20)로 전송된다. 블록선택신호 발생회로(30)는 m 비트의 외부 어드레스를 수신하고 이를 조합하여 n 개의 블록제어신호(CBL 1 내지 CBL n)를 발생시킨다. I/O 멀티플렉서(20)는 n 개의 블록제어신호(CBL 1 내지 CBL n)에 의해 선택된 블록을 입력할 것인지 아니면 출력할 것인지를 선택하고 메모리 셀 어레이(10)로부터 수신한 데이터를 글로벌 데이터 입출력 라인쌍(GLIO)을 통해 센스 증폭기(40)로 전송한다. 센스 증폭기(40)에서는 수신한 데이터를 증폭하여 출력한다.

도 1에 도시된 바와 같이 종래에는 메모리 셀(10)에서 데이터를 센싱하는 경우, 센스 증폭기(40)는 메모리 셀(10) 내의 각 블록의 위치에 상관없이 각 메모리 블록의 출력 데이터를 동일한 비율로 증폭하였다. 따라서, 도 1에 도시된 바와 같은 종래의 반도체 메모리 장치에서는 각 메모리 블록으로부터 동일한 속도로 센싱할 수 없었다. 또한, 도 1에 도시된 바와 같은 종래의 반도체 메모리 장치에서는 센스 증폭기가 고전압 동작영역에서도 일반 동작영역에서와 동일한 방식으로 센싱하였기 때문에 고전압 영역에서의 안정된 센싱동작을 보장할 수 없었다.

본 발명의 목적은 센스 증폭기가 메모리 블록 각각으로부터 입력 또는 출력되는 데이터를 동일한 속도로 센싱할 수 있는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 고 전압 영역에서도 센스 증폭기가 입력 또는 출력되는 데이터를 안정적으로 센싱할 수 있는 반도체 메모리 장치를 제공하는 것이다.

도 1은 데이터 독출시 메모리 셀 어레이로부터 데이터를 센싱하는 과정을 설명하기 위한 종래의 반도체 메모리 장치를 나타낸 도면이다.

도 2는 데이터 독출시 메모리 셀 어레이로부터 데이터를 센싱하는 과정을 설명하기 위한 본 발명에 따른 반도체 메모리 장치를 나타낸 도면이다.

도 3은 본 발명의 제 1 실시형태에 따른 센스 증폭기를 나타낸 회로도이다.

도 4는 본 발명의 제 2 실시형태에 따른 센스 증폭기를 나타낸 회로도이다.

도 5는 도 2의 센싱이득 제어신호 발생회로를 구체화한 도면이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 메모리 셀 어레이 20 : I/O 멀티플렉서

30 : 블록선택신호 발생회로 40, 50 : 센스 증폭기

51 : 전류 증폭부

52, 53, 54, 55, 72, 73, 74, 75 : 센싱이득 제어부

60 : 센싱이득 제어신호 발생회로 71 : 전압 증폭부

본 발명에 따른 반도체 메모리 장치는 블록단위로 액세스되는 메모리 셀 어레이, 외부 어드레스를 입력하여 복수의 블록제어신호를 발생시키는 블록선택신호 발생회로, 복수의 멀티플렉서로 구성되고 상기 블록선택신호 발생회로로부터 상기 복수의 블록제어신호를 수신하여 메모리 블록을 선택하고 선택된 상기 메모리 블록의 입력과 출력을 전환하는 I/O 멀티플렉서, 상기 블록선택신호 발생회로로부터 상기 복수의 블록제어신호와 모드설정 레지스터 신호(MRS 신호)를 수신하여 복수의 센싱이득 제어신호를 발생시키는 센싱이득 제어신호 발생회로, 및 상기 I/O 멀티플렉서로부터 수신된 데이터를 증폭하여 출력신호를 발생시키는 센스 증폭기를 구비하는 것을 특징으로 한다.

본 발명의 제 1 실시형태에 따르면, 상기 센스 증폭기는 입력신호 라인에 연결된 소스와 제 1 노드에 연결된 드레인과 제 2 노드에 연결된 게이트를 가진 제 1 PMOS 트랜지스터, 반전 입력신호 라인(INLB)에 연결된 소스와 제 2 노드에 연결된 드레인과 제 1 노드에 연결된 게이트를 가진 제 2 PMOS 트랜지스터, 제 1 노드에 연결된 게이트와 드레인과 제 3 노드에 연결된 소스를 갖는 제 1 NMOS 트랜지스터, 제 2 노드에 공통 연결된 게이트와 드레인과 제 3 노드에 연결된 소스를 갖는 제 2 NMOS 트랜지스터, 및 제 3 노드에 연결된 드레인과 인에이블 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 갖는 제 3 NMOS 트랜지스터를 포함하는 전류 증폭부, 및 상기 센싱이득 제어신호를 수신하고 제 1 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 제 1 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 1 센싱이득 제어부, 및 상기 센싱이득 제어신호를 수신하고 제 2 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 제 2 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 2 센싱이득 제어부를 구비하고, 제 1 노드를 통하여 센스 증폭기의 출력신호를 발생시키고, 제 2 노드를 통하여 센스 증폭기의 반전 출력신호를 발생시키는 것을 특징으로 한다.

본 발명의 제 2 실시형태에 따르면, 상기 센스 증폭기는 전원전압에 연결된 소스와 제 5 노드에 연결된 게이트 및 드레인을 갖는 제 3 PMOS 트랜지스터, 전원전압에 연결된 소스와 상기 제 5 노드에 연결된 게이트와 제 6 노드에 연결된 드레인을 갖는 제 4 PMOS 트랜지스터, 입력신호 라인에 연결된 게이트와 상기 제 5 노드에 연결된 드레인과 제 7 노드에 연결된 소스를 갖는 제 6 NMOS 트랜지스터, 반전 입력신호 라인에 연결된 게이트와 상기 제 6 노드에 연결된 드레인과 상기 제 7 노드에 연결된 소스를 갖는 제 7 NMOS 트랜지스터, 및 상기 제 7 노드에 연결된 드레인과 인에이블 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 갖는 제 8 NMOS 트랜지스터를 포함하는 전압 증폭부, 및 상기 센싱이득 제어신호와 입력신호를 수신하고 제 1 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 상기 제 5 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 1 센싱이득 제어부, 및 상기 센싱이득 제어신호와 반전 입력신호를 수신하고 제 2 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 상기 제 6 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 2센싱이득 제어부를 구비하고, 상기 제 6 노드를 통하여 센스 증폭기의 출력신호를 발생시키는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치에 대하여 설명한다.

도 2는 데이터 독출시 메모리 셀 어레이로부터 데이터를 센싱하는 과정을 설명하기 위한 본 발명에 따른 반도체 메모리 장치를 나타내는 도면이다.

도 2는 나타낸 본 발명에 따른 반도체 메모리 장치는 블록별로 액세스되는 메모리 셀 어레이(10), 외부 어드레스를 입력하여 복수의 블록제어신호(CBL 1 내지 CBL n)를 발생시키는 블록선택신호 발생회로(30), 복수의 멀티플렉서로 구성되고 블록선택신호 발생회로(30)로부터 복수의 블록제어신호(CBL 1 내지 CBL n)를 수신하여 메모리 블록을 선택하고 선택된 메모리 블록의 입력과 출력을 전환하는 I/O 멀티플렉서(20), 블록선택신호 발생회로(30)로부터 복수의 블록제어신호(CBL 1 내지 CBL n)와 모드설정 레지스터 신호(MRS 신호)를 수신하여 복수의 센싱이득 제어신호(CSA 1 내지 CSA n)를 발생시키는 센싱이득 제어신호 발생회로(60), 및 센싱이득 제어신호(CSA 1 내지 CSA n)의 제어하에 I/O 멀티플렉서(20)로부터 수신된 데이터를 증폭하여 출력신호(DOUT)를 발생시키는 센스 증폭기(50)로 구성되어 있다.

이하, 도 2에 나타낸 본 발명에 따른 반도체 메모리 장치의 동작을 설명한다.

도 2에 도시된 바와 같은 본 발명에 따른 반도체 메모리 장치에서는, 종래와는 다른 구조의 센스 증폭기(50)와 센싱이득 제어신호 발생회로(60)를 구비함으로써 각 메모리 블록으로부터 입력 또는 출력되는 데이터를 동일한 속도로 센싱할 수 있다.

메모리 셀 어레이(10)는 n 개의 블록으로 구성되고 각 블록의 데이터는 로컬 입출력 라인(LIO 1 내지 LIO n)을 통하여 I/O 멀티플렉서(20)로 전송된다. 블록선택신호 발생회로(30)는 m 비트의 외부 어드레스를 수신하고 이를 조합하여 n 개의 블록제어신호(CBL 1 내지 CBL n)를 발생시킨다. I/O 멀티플렉서(20)는 n 개의 블록제어신호(CBL 1 내지 CBL n)에 의해 선택된 블록을 입력할 것인지 아니면 출력할 것인지를 선택하고 메모리 셀 어레이(10)로부터 수신한 데이터를 글로벌 입출력 라인(GLIO)을 통해 센스 증폭기(40)로 전송한다. 센스 증폭기(40)에서는 수신한 데이터를 증폭하여 출력한다.

센싱이득 제어신호 발생회로(60)는 n 개의 블록제어신호(CBL 1 내지 CBL n)와 모드설정 레지스터(MRS) 신호를 수신하여 n 개의 센싱이득 제어신호(CSA 1 내지 CSA n)를 발생시킨다. 센싱이득 제어신호(CSA 1 내지 CSA n)에 의해 센스 증폭기(50)는 수신한 데이터를 메모리 셀(10) 내의 메모리 블록별로 다른 비율로 증폭함으로써 메모리 셀 내에서 메모리 블록의 위치에 관계없이 동일한 속도로 데이터를 센싱할 수 있게 되었다.

도 3은 본 발명의 제 1 실시형태에 따른 센스 증폭기를 나타내는 회로도이며, 실제로 도 2의 센스 증폭기(50)에는 도 3과 같은 회로가 글로벌 데이터 입출력 라인쌍(GLIO)의 수만큼 존재한다. 설명을 용이하게 하기 위해서, 도 3에는 메모리 셀 어레이가 2 개의 메모리 블록으로 구성된 경우에 대한 센스 증폭기를 나타내었다.

도 3에 나타낸 본 발명의 제 1 실시형태에 따른 센스 증폭기는 전류 증폭부(51), 제 1 센싱이득 제어부(52), 제 2 센싱이득 제어부(53), 제 3 센싱이득 제어부(54), 및 제 4 센싱이득 제어부(55)로 구성되어 있다.

전류 증폭부(51)는 입력신호 라인(INL)에 연결된 소스와 노드(N4)에 연결된 드레인과 노드(N5)에 연결된 게이트를 가진 PMOS 트랜지스터(PM3), 반전 입력신호 라인(INLB)에 연결된 소스와 노드(N5)에 연결된 드레인과 노드(N4)에 연결된 게이트를 가진 PMOS 트랜지스터(PM4), 노드(N4)에 연결된 게이트와 드레인과 노드(N6)에 연결된 소스를 갖는 NMOS 트랜지스터(NM4), 노드(N5)에 공통 연결된 게이트와 드레인, 및 노드(N6)에 연결된 소스를 갖는 NMOS 트랜지스터(NM5), 및 노드(N6)에 연결된 드레인과 인에이블 신호(EN)가 인가되는 게이트와 접지전압이 인가되는 소스를 갖는 NMOS 트랜지스터(NM6)로 구성되고, 노드(N4)을 통하여 센스 증폭기의 출력신호(DOUT)를 발생시키고, 노드(N5)를 통하여 센스 증폭기의 반전 출력신호(DOUTB)를 발생시킨다.

제 1 센싱이득 제어부(52)는 제 1 센싱이득 제어신호(CSA1)를 수신하여 반전된 신호를 출력하는 인버터(INV1), 제 1 센싱이득 제어신호(CSA1)가 인가되는 제 1 게이트와 인버터(INV1)의 출력신호가 인가되는 제 2 게이트를 가지고 노드(N7)를 노드(N4)에 연결시키는 전송 게이트(TG1), 노드(N7)에 연결된 드레인 단자 및 게이트 단자와 노드(N6)에 연결된 소스 단자를 갖는 NMOS 트랜지스터(NM7), 노드(N7)에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 인버터(INV1)의 출력에 의해 스위칭되는 NMOS 트랜지스터(NM11)를 포함한다.

제 2 센싱이득 제어부(53)는 제 2 센싱이득 제어신호(CSA2)를 수신하여 반전된 신호를 출력하는 인버터(INV2), 제 2 센싱이득 제어신호(CSA2)가 인가되는 제 1 게이트와 인버터(INV2)의 출력신호가 인가되는 제 2 게이트를 가지고 노드(N8)를 노드(N4)에 연결시키는 전송 게이트(TG2), 노드(N8)에 연결된 드레인 단자 및 게이트 단자와 노드(N6)에 연결된 소스 단자를 갖는 NMOS 트랜지스터(NM8), 노드(N8)에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 인버터(INV2)의 출력에 의해 스위칭되는 NMOS 트랜지스터(NM12)를 포함한다.

제 3 센싱이득 제어부(54)는 제 1 센싱이득 제어부(52)와 동일한 구성을 갖고, 제 4 센싱이득 제어부(55)는 제 3 센싱이득 제어부(53)와 동일한 구성을 갖는다.

이하, 도 3을 참조하여 본 발명에 따른 센스 증폭기의 동작을 설명한다.

먼저, 메모리 셀 어레이(도 2의 10)의 제 1 메모리 블록(BLK1)으로부터 데이터를 독출하는 경우의 동작을 설명한다.

"하이" 레벨의 인에이블 신호(EN)와 "하이" 레벨의 제 1 센싱이득 제어신호(CSA1)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i1)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i2)보다 큰 경우의 동작은 다음과 같다.

"하이" 레벨의 인에이블 신호(EN)가 인가되면, NMOS 트랜지스터(NM6)가 온되어 노드(N6)가 접지전압 레벨로 된다. 노드들(N4, N5) 각각과 노드(N6) 사이의 전압 차가 NMOS 트랜지스터들(NM4, NM5) 각각의 문턱전압보다 크고, 입력신호 라인쌍(INL, INLB) 각각과 노드들(N4, N5) 각각 사이의 전압 차가 PMOS 트랜지스터들(PM3, PM4) 각각의 문턱전압보다 크면 PMOS 트랜지스터들(PM3, PM4)이 온된다. 따라서, 전류들(i1, i2) 각각은 PMOS 트랜지스터들(PM3, PM4) 각각을 통하여 NMOS 트랜지스터들(NM4, NM5) 각각으로 흐르게 된다. 이 때, NMOS 트랜지스터들(NM4, NM5)의 저항이 동일하므로 노드(N4)의 전압이 노드(N5)의 전압보다 크게 된다. 그러면, PMOS 트랜지스터(PM4)의 게이트보다 PMOS 트랜지스터(PM3)의 게이트에 더 낮은 전압이 인가되므로 PMOS 트랜지스터(PM3)가 더 강하게 구동되어 노드(N4)의 전압이 노드(N5)의 전압보다 높은 레벨이 된다.

반면에, "하이" 레벨의 인에이블 신호(EN)와 "하이" 레벨의 제 1 센싱이득 제어신호(CSA1)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i1)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i2)보다 작은 경우의 동작은 다음과 같다.

"하이" 레벨의 인에이블 신호(EN)가 인가되면, NMOS 트랜지스터(NM6)가 온되어 노드(N6)가 접지전압 레벨로 된다. 노드들(N4, N5) 각각과 노드(N6) 사이의 전압 차가 NMOS 트랜지스터들(NM4, NM5) 각각의 문턱전압보다 크고, 입력신호 라인쌍(INL, INLB) 각각과 노드들(N4, N5) 각각 사이의 전압 차가 PMOS 트랜지스터들(PM3, PM4) 각각의 문턱전압보다 크면 PMOS 트랜지스터들(PM3, PM4)이 온된다. 따라서, 전류들(i1, i2) 각각은 PMOS 트랜지스터들(PM3, PM4) 각각을 통하여 NMOS 트랜지스터들(NM4, NM5) 각각으로 흐르게 된다. 이 때, NMOS 트랜지스터들(NM4, NM5)의 저항이 동일하므로 노드(N5)의 전압이 노드(N4)의 전압보다 크게 된다. 그러면, PMOS 트랜지스터(PM3)의 게이트보다 PMOS트랜지스터(PM4)의 게이트에 더 낮은 전압이 인가되므로 PMOS 트랜지스터(PM4)가 더 강하게 구동되어 노드(N5)의 전압이 노드(N4)의 전압보다 높은 레벨이 된다.

즉, 도 3에 나타낸 바와 같은 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 아주 작은 전류 차를 감지하여 작은 전압 차를 가지는 센스 증폭기 출력신호쌍(DOUT, DOUTB)을 발생시킨다.

이 때, 제 1 센싱이득 제어신호(CSA1)가 "하이"이므로 전송 게이트들(TG1과 TG3)이 온되고 노드(N7)는 노드(N4)에 연결되고 노드(N9)는 노드(N5)에 연결된다. NMOS 트랜지스터들(NM7, NM9)의 사이즈를 변화시킴으로써, 전류 증폭부(51)의 전류센싱 이득을 변화시킬 수 있다. NMOS 트랜지스터들(NM11, NM13)은 각각 노드(N7)과 노드(N9)를 로우상태로 초기화하는 역할을 한다.

만일, 제 1 메모리 블록(BLK1)이 센스 증폭기(도 2의 50)로부터 멀리 떨어져 있을 경우, 센스 증폭기(도 2의 50)로부터 가까이 위치한 메모리 블록에 비해 센싱속도가 낮아질 수 있으므로 NMOS 트랜지스터들(NM7, NM9)의 사이즈를 작게 함으로써 센싱시 노드(N4)와 노드(N5)로부터 노드(N6)로 흐르는 전류가 감소하게 된다. 따라서 출력전류(DOUT)는 커지고 센싱속도는 증가하게 된다.

만일, 제 1 메모리 블록(BLK1)이 센스 증폭기(도 2의 50)에 가까이 있을 경우, 센스 증폭기(도 2의 50)로부터 멀리 위치한 메모리 블록에 비해 센싱속도가 높아질 수 있으므로 NMOS 트랜지스터들(NM7, NM9)의 사이즈를 크게 함으로써 센싱시 노드(N4)와 노드(N5)로부터 노드(N6)로 흐르는 전류가 증가하게 된다. 따라서 출력전류(DOUT)는 작아지고 센싱속도는 감소하게 된다.

다음으로, 메모리 셀 어레이(도 2의 10)의 제 2 메모리 블록(BLK2)으로부터 데이터를 독출하는 경우의 동작을 설명한다.

"하이" 레벨의 인에이블 신호(EN)와 "하이" 레벨의 제 2 센싱이득 제어신호(CSA2)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i1)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i2)보다 큰 경우에는 제 1 센싱이득 제어신호(CSA2)가 "하이"이므로 전송 게이트들(TG2와 TG4)이 온되고 노드(N8)는 노드(N4)에 연결되고 노드(N10)는 노드(N5)에 연결된다. NMOS 트랜지스터들(NM8, NM10)의 사이즈를 변화시킴으로써, 전류 증폭부(51)의 전류센싱 이득을 변화시킬 수 있다. NMOS 트랜지스터들(NM12, NM14)은 각각 노드(N8)과 노드(N10)를 로우상태로 초기화하는 역할을 한다.

만일, 제 2 메모리 블록(BLK2)이 센스 증폭기(도 2의 50)로부터 멀리 떨어져 있을 경우, 센스 증폭기(도 2의 50)로부터 가까이 위치한 메모리 블록에 비해 센싱속도가 낮아질 수 있으므로 NMOS 트랜지스터들(NM8, NM10)의 사이즈를 작게 함으로써 센싱시 노드(N4)와 노드(N5)로부터 노드(N6)로 흐르는 전류가 감소하게 된다. 따라서 출력전류(DOUT)는 커지고 센싱속도는 증가하게 된다.

만일, 제 2 메모리 블록(BLK2)이 센스 증폭기(도 2의 50)에 가까이 있을 경우, 센스 증폭기(도 2의 50)로부터 멀리 위치한 메모리 블록에 비해 센싱속도가 높아질 수 있으므로 NMOS 트랜지스터들(NM8, NM10)의 사이즈를 크게 함으로써 센싱시 노드(N4)와 노드(N5)로부터 노드(N6)로 흐르는 전류가 증가하게 된다. 따라서 출력전류(DOUT)는 작아지고 센싱속도는 감소하게 된다.

도 4는 본 발명의 제 2 실시형태에 따른 센스 증폭기를 나타내는 회로도이며, 실제로 도 2의 센스 증폭기(50)에는 도 4와 같은 회로가 글로벌 데이터 입출력 라인쌍(GLIO)의 수만큼 존재한다. 설명을 용이하게 하기 위해서, 도 4에는 메모리 셀 어레이가 2 개의 메모리 블록으로 구성된 경우에 대한 센스 증폭기를 나타내었다.

도 4에 나타낸 본 발명의 제 2 실시형태에 따른 센스 증폭기는 전압 증폭부(71), 제 1 센싱이득 제어부(72), 제 2 센싱이득 제어부(73), 제 3 센싱이득 제어부(74), 및 제 4 센싱이득 제어부(75)로 구성되어 있다.

전압 증폭부(71)는 전원전압(VCC)에 연결된 소스와 노드(N11)에 연결된 게이트 및 드레인을 갖는 PMOS 트랜지스터(PM5), 전원전압(VCC)에 연결된 소스와 노드(N11)에 연결된 게이트와 노드(N12)에 연결된 드레인을 갖는 PMOS 트랜지스터(PM6), 입력신호 라인(INL)에 연결된 게이트와 노드(N11)에 연결된 드레인과 노드(N13)에 연결된 소스를 가지는 NMOS 트랜지스터(NM15), 반전 입력신호 라인(INLB)에 연결된 게이트와 노드(N12)에 연결된 드레인과 노드(N13)에 연결된 소스를 갖는 NMOS 트랜지스터(NM16), 및 노드(N13)에 연결된 드레인과 인에이블 신호(EN)가 인가되는 게이트와 접지전압이 인가되는 소스를 갖는 NMOS 트랜지스터(NM17)로 구성되고, 노드(N12)를 통하여 센스 증폭기의 출력신호(DOUT)를 발생시킨다.

제 1 센싱이득 제어부(72)는 제 1 센싱이득 제어신호(CSA1)를 수신하여 반전된 신호를 출력하는 인버터(INV5), 제 1 센싱이득 제어신호(CSA1)가 인가되는 제 1게이트와 인버터(INV5)의 출력신호가 인가되는 제 2 게이트를 가지고 노드(N14)를 노드(N11)에 연결시키는 전송 게이트(TG5), 노드(N14)에 연결된 드레인 단자와 입력신호 라인(INL)에 연결된 게이트 단자와 노드(N13)에 연결된 소스 단자를 갖는 NMOS 트랜지스터(NM18), 노드(N14)에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 인버터(INV5)의 출력에 의해 스위칭되는 NMOS 트랜지스터(NM22)를 포함한다.

제 2 센싱이득 제어부(73)는 제 2 센싱이득 제어신호(CSA2)를 수신하여 반전된 신호를 출력하는 인버터(INV6), 제 2 센싱이득 제어신호(CSA2)가 인가되는 제 1 게이트와 인버터(INV6)의 출력신호가 인가되는 제 2 게이트를 가지고 노드(N15)를 노드(N11)에 연결시키는 전송 게이트(TG6), 노드(N15)에 연결된 드레인 단자와 입력신호 라인(INL)에 연결된 게이트 단자와 노드(N13)에 연결된 소스 단자를 갖는 NMOS 트랜지스터(NM19), 노드(N15)에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 인버터(INV5)의 출력에 의해 스위칭되는 NMOS 트랜지스터(NM23)를 포함한다.

제 3 센싱이득 제어부(74)는 제 1 센싱이득 제어부(72)와 동일한 구성을 갖고, 제 4 센싱이득 제어부(75)는 제 2 센싱이득 제어부(73)와 동일한 구성을 갖는다.

이하, 도 4를 참조하여 본 발명에 따른 센스 증폭기의 동작을 설명한다.

먼저, 메모리 셀 어레이(도 3의 10)의 제 1 메모리 블록(BLK1)으로부터 데이터를 독출하는 경우의 동작을 설명한다.

"하이" 레벨의 인에이블 신호(EN)와 "하이" 레벨의 제 1 센싱이득 제어신호(CSA1)가 인가되고, 입력신호 라인(INL) 상의 전압이 반전 입력신호 라인(INLB) 상의 전압보다 높은 경우의 동작은 다음과 같다.

"하이" 레벨의 인에이블 신호(EN)가 인가되면, NMOS 트랜지스터(NM17)가 온되어 노드(N13)가 접지전압 레벨로 된다. 입력신호 라인(INL) 상의 전압이 반전 입력신호 라인(INLB) 상의 전압보다 높기 때문에 NMOS 트랜지스터(NM15)가 NMOS 트랜지스터(NM16)에 비해 더 강하게 구동되어 노드(N12)의 전압이 노드(N11)의 전압보다 높게 된다. 즉, 출력전압(DOUT)이 "하이" 레벨로 된다.

"하이" 레벨의 인에이블 신호(EN)와 "하이" 레벨의 제 1 센싱이득 제어신호(CSA1)가 인가되고, 입력신호 라인(INL) 상의 전압이 반전 입력신호 라인(INLB) 상의 전압보다 낮은 경우의 동작은 다음과 같다.

"하이" 레벨의 인에이블 신호(EN)가 인가되면, NMOS 트랜지스터(NM17)가 온되어 노드(N13)가 접지전압 레벨로 된다. 입력신호 라인(INL) 상의 전압이 반전 입력신호 라인(INLB) 상의 전압보다 낮기 때문에 NMOS 트랜지스터(NM16)가 NMOS 트랜지스터(NM15)에 비해 더 강하게 구동되어 노드(N12)의 전압이 노드(N11)의 전압보다 낮게 된다. 즉, 출력전압(DOUT)이 "로우" 레벨로 된다.

즉, 도 4에 나타낸 바와 같은 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압차를 감지하여 그 차가 증폭된 전압을 센스 증폭기 출력전압(DOUT)으로 발생시킨다.

이 때, 제 1 센싱이득 제어신호(CSA1)가 "하이"이므로 전송 게이트들(TG5와TG7)이 온되고 노드(N14)는 노드(N11)에 연결되고 노드(N16)는 노드(N12)에 연결된다. NMOS 트랜지스터들(NM18, NM20)의 사이즈를 변화시킴으로써, 전압 증폭부(71)의 전압이득을 변화시킬 수 있다. NMOS 트랜지스터들(NM22, NM24)은 각각 노드(N14)과 노드(N16)를 로우상태로 초기화하는 역할을 한다.

만일, 제 1 메모리 블록(BLK1)이 센스 증폭기(도 2의 50)로부터 멀리 떨어져 있을 경우, 센스 증폭기(도 2의 50)로부터 가까이 위치한 메모리 블록에 비해 센싱속도가 낮아질 수 있으므로 NMOS 트랜지스터들(NM18, NM20)의 사이즈를 작게 함으로써 센싱시 노드(N11)와 노드(N12)로부터 노드(N13)로 흐르는 전류가 감소하게 된다. 따라서 출력전압(DOUT)은 커지고 센싱속도는 증가하게 된다.

만일, 제 1 메모리 블록(BLK1)이 센스 증폭기(도 2의 50)에 가까이 있을 경우, 센스 증폭기(도 2의 50)로부터 멀리 위치한 메모리 블록에 비해 센싱속도가 높아질 수 있으므로 NMOS 트랜지스터들(NM18, NM20)의 사이즈를 크게 함으로써 센싱시 노드(N11)와 노드(N12)로부터 노드(N13)로 흐르는 전류가 증가하게 된다. 따라서 출력전압(DOUT)은 작아지고 센싱속도는 감소하게 된다.

"하이" 레벨의 인에이블 신호(EN)와 "하이" 레벨의 제 1 센싱이득 제어신호(CSA1)가 인가되고, 입력신호 라인(INL) 상의 전압이 반전 입력신호 라인(INLB) 상의 전압보다 높은 경우에는, 제 2 센싱이득 제어신호(CSA2)가 "하이"이므로 전송 게이트들(TG6와 TG8)이 온되고 노드(N15)는 노드(N11)에 연결되고 노드(N17)는 노드(N12)에 연결된다. NMOS 트랜지스터들(NM19, NM21)의 사이즈를 변화시킴으로써, 전압 증폭부(71)의 전압이득을 변화시킬 수 있다. NMOS 트랜지스터들(NM23, NM25)은 각각 노드(N15)와 노드(N17)를 로우상태로 초기화하는 역할을 한다.

만일, 제 2 메모리 블록(BLK2)이 센스 증폭기(도 2의 50)로부터 멀리 떨어져 있을 경우, 센스 증폭기(도 2의 50)로부터 가까이 위치한 메모리 블록에 비해 센싱속도가 낮아질 수 있으므로 NMOS 트랜지스터들(NM19, NM21)의 사이즈를 작게 함으로써 센싱시 노드(N11)와 노드(N12)로부터 노드(N13)로 흐르는 전류가 감소하게 된다. 따라서 출력전압(DOUT)은 커지고 센싱속도는 증가하게 된다.

만일, 제 2 메모리 블록(BLK2)이 센스 증폭기(도 2의 50)에 가까이 있을 경우, 센스 증폭기(도 2의 50)로부터 멀리 위치한 메모리 블록에 비해 센싱속도가 높아질 수 있으므로 NMOS 트랜지스터들(NM19, NM21)의 사이즈를 크게 함으로써 센싱시 노드(N11)와 노드(N12)로부터 노드(N13)로 흐르는 전류가 증가하게 된다. 따라서 출력전압(DOUT)은 작아지고 센싱속도는 감소하게 된다.

한편, 고전압 동작영역에서는 보통의 동작영역에서와는 센싱속도가 다를 수 있다. 따라서, 센싱이득 제어시 고전압 동작영역도 고려할 필요가 있다. 메모리 장치가 고전압 동작영역에서 동작할 때는 특정 모드설정레지스터 신호(MRS 신호)가 발생되므로, 이 특정 MRS 신호를 이용하여 센싱이득을 제어할 수 있다.

도 5는 도 2의 센싱이득 제어신호 발생회로를 구체화한 도면으로서, 외부 어드레스와 MRS 신호를 수신하여 비논리합을 행하는 복수의 NOR 회로(61, 63, 65),복수의 NOR 회로들(61, 63, 65)의 출력을 수신하여 수신된 신호를 반전시키고 복수의 센싱이득 제어신호(CSA1, CSA2, CSA n)를 발생시키는 복수의 인버터들(62, 64, 66)로 구성되어 있다.

도 5에 도시된 센싱이득 제어신호 발생회로는 외부 어드레스(A1 내지 An)에 의해 센싱할 블록을 선택하고 MRS 신호에 의해 고전압 동작영역에서의 센싱동작을 안정하게 한다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에 의하면, 센스 증폭기가 메모리 블록 각각으로부터 입력 또는 출력되는 데이터를 동일한 속도로 센싱할 수 있고, 고전압 영역에서도 입력 또는 출력되는 데이터를 안정적으로 센싱할 수 있다.

Claims

블록단위로 액세스되는 메모리 셀 어레이;

외부 어드레스를 입력하여 복수의 블록제어신호를 발생시키는 블록선택신호 발생회로;

복수의 멀티플렉서로 구성되고 상기 블록선택신호 발생회로로부터 상기 복수의 블록제어신호를 수신하여 메모리 블록을 선택하고 선택된 상기 메모리 블록의 입력과 출력을 전환하는 I/O 멀티플렉서;

상기 블록선택신호 발생회로로부터 상기 복수의 블록제어신호와 모드설정 레지스터 신호(MRS 신호)를 수신하여 복수의 센싱이득 제어신호를 발생시키는 센싱이득 제어신호 발생회로; 및

상기 I/O 멀티플렉서로부터 수신된 데이터를 증폭하여 출력신호를 발생시키는 센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 센싱이득 제어신호 발생회로는

외부 어드레스와 모드설정레지스터(MRS) 신호를 수신하여 비논리합을 행하는 복수의 NOR 회로; 및

상기 복수의 NOR 회로의 출력을 수신하여 수신된 신호를 반전시키고 복수의 센싱이득 제어신호를 발생시키는 복수의 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 센스 증폭기는

입력신호 라인에 연결된 소스와 제 1 노드에 연결된 드레인과 제 2 노드에 연결된 게이트를 가진 제 1 PMOS 트랜지스터;

반전 입력신호 라인(INLB)에 연결된 소스와 제 2 노드에 연결된 드레인과 제 1 노드에 연결된 게이트를 가진 제 2 PMOS 트랜지스터;

제 1 노드에 연결된 게이트와 드레인과 제 3 노드에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;

제 2 노드에 공통 연결된 게이트와 드레인과 제 3 노드에 연결된 소스를 갖는 제 2 NMOS 트랜지스터; 및

제 3 노드에 연결된 드레인과 인에이블 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 갖는 제 3 NMOS 트랜지스터를 포함하는 전류 증폭부; 및

상기 센싱이득 제어신호를 수신하고 제 1 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 제 1 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 1 센싱이득 제어부; 및

상기 센싱이득 제어신호를 수신하고 제 2 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 제 2 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 2 센싱이득 제어부를 구비하고,

제 1 노드를 통하여 센스 증폭기의 출력신호를 발생시키고, 제 2 노드를 통하여 센스 증폭기의 반전 출력신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
제 3항에 있어서, 상기 복수의 제 1 센싱이득 제어부는

상기 센싱이득 제어신호를 수신하여 반전된 신호를 출력하는 제 1 인버터;

상기 센싱이득 제어신호가 인가되는 제 1 게이트와 상기 제 1 인버터의 출력신호가 인가되는 제 2 게이트를 가지고 제 4 노드를 상기 제 1 노드에 연결시키는 전송 게이트;

상기 제 4 노드에 연결된 드레인 단자 및 게이트 단자와 상기 제 3 노드에 연결된 소스 단자를 갖는 제 4 NMOS 트랜지스터;

상기 제 4 노드에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 상기 제 1 인버터의 출력에 의해 스위칭되는 제 5 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 3항에 있어서, 상기 복수의 제 2 센싱이득 제어부는

상기 센싱이득 제어신호를 수신하여 반전된 신호를 출력하는 제 2 인버터;

상기 센싱이득 제어신호가 인가되는 제 1 게이트와 상기 제 2 인버터의 출력신호가 인가되는 제 2 게이트를 가지고 제 6 노드를 제 2 노드에 연결시키는 전송 게이트;

상기 제 6 노드에 연결된 드레인 단자 및 게이트 단자와 제 3 노드에 연결된 소스 단자를 갖는 제 6 NMOS 트랜지스터;

상기 제 6 노드에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 상기 제 2 인버터의 출력에 의해 스위칭되는 제 7 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 센스 증폭기는

전원전압에 연결된 소스와 제 5 노드에 연결된 게이트 및 드레인을 갖는 제 3 PMOS 트랜지스터;

전원전압에 연결된 소스와 상기 제 5 노드에 연결된 게이트와 제 6 노드에 연결된 드레인을 갖는 제 4 PMOS 트랜지스터;

입력신호 라인에 연결된 게이트와 상기 제 5 노드에 연결된 드레인과 제 7 노드에 연결된 소스를 갖는 제 6 NMOS 트랜지스터;

반전 입력신호 라인에 연결된 게이트와 상기 제 6 노드에 연결된 드레인과 상기 제 7 노드에 연결된 소스를 갖는 제 7 NMOS 트랜지스터; 및

상기 제 7 노드에 연결된 드레인과 인에이블 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 갖는 제 8 NMOS 트랜지스터를 포함하는 전압 증폭부; 및

상기 센싱이득 제어신호와 입력신호를 수신하고 제 1 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 상기 제 5 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 1 센싱이득 제어부; 및

상기 센싱이득 제어신호와 반전 입력신호를 수신하고 제 2 센싱이득 출력신호를 발생시켜 상기 전압 증폭부의 상기 제 6 노드에 전송하며 메모리 블록마다 서로 다른 센싱이득 제어신호에 의해 제어되는 복수의 제 2 센싱이득 제어부를 구비하고,

상기 제 6 노드를 통하여 센스 증폭기의 출력신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
제 6항에 있어서, 상기 복수의 제 1 센싱이득 제어부는

상기 센싱이득 제어신호를 수신하여 반전된 신호를 출력하는 제 1 인버터;

상기 센싱이득 제어신호가 인가되는 제 1 게이트와 상기 제 1 인버터의 출력신호가 인가되는 제 2 게이트를 가지고 제 8 노드를 상기 제 5 노드에 연결시키는 제 1 전송 게이트;

상기 제 8 노드에 연결된 드레인 단자와 입력신호 라인에 연결된 게이트 단자와 상기 제 7 노드에 연결된 소스 단자를 갖는 제 9 NMOS 트랜지스터;

상기 제 8 노드에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 제 1 인버터의 출력에 의해 스위칭되는 제 10 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 6항에 있어서, 상기 복수의 제 2 센싱이득 제어부는

상기 센싱이득 제어신호를 수신하여 반전된 신호를 출력하는 제 2 인버터;

상기 센싱이득 제어신호가 인가되는 제 1 게이트와 상기 제 2 인버터의 출력신호가 인가되는 제 2 게이트를 가지고 제 9 노드를 상기 제 6 노드에 연결시키는제 2 전송 게이트;

상기 제 9 노드에 연결된 드레인 단자와 반전 입력신호 라인에 연결된 게이트 단자와 상기 제 7 노드에 연결된 소스 단자를 갖는 제 11 NMOS 트랜지스터;

상기 제 9 노드에 연결된 드레인 단자와 접지에 연결된 소스 단자를 갖고 제 2 인버터의 출력에 의해 스위칭되는 제 12 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.