JP3517489B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフラッシュメモリのセン
ス系のレイアウト容易化、高速化に係わる。

【０００２】

【従来の技術】図３０に従来例を示す。これは１９９４
シンポジウムオンヴイェルェスアイサーキッツ、ダイジ
ェストオブテクニカルペーパーズ第６１頁〜第６２頁
（１９９４ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ Ｃ
ＩＲＣＵＩＴＳ， ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣ
ＡＬ ＰＡＰＥＲＳ）に記載されている。本従来例にお
いて、メモリセルＭＣが接続したビット線ＢＬ１本に対
してセンスアンプと書込み用ラッチ回路を兼ねたセンス
ラッチＳＬが配置される。ビット線ＢＬとセンスアンプ
のＩ０端子とはＴＲで制御されるＭＯＳ Ｍ２で接続さ
れ、また、センスラッチのＩ０端子がゲートに入力する
Ｍ３と直列に接続されＰＧで制御されるＭ１によって、
センスラッチの状態に応じてビット線を充電するか否か
をビット線毎に制御できる。これによって、上記文献に
記載のようにビット毎のべリファイができ、書込み後の
メモリセルのしきい値電圧分布を小さくできる。また、
ＭＤはＤＤＣによって制御されビット線の放電を行うＭ
ＯＳであり、ＳＥＴで制御されるＭＯＳはＳＬを最初に
Ｉ０端子が高レベルとなるようにセットするためのＭＯ
Ｓである。ＶＳＡはセンスラッチなどの電源、ＶＷＥＬ
はメモリセルのウェル電源である。このように従来例で
は、ビット線ＢＬ毎にＭ１〜Ｍ３，ＳＬが配置されてい
た。また、センス動作においてはビット線ＢＬを予め充
電し、これをメモリセルＭＣで放電し、メモリセルの情
報の差によるビット線ＢＬの放電後の電圧差をセンスラ
ッチＳＬで増幅し読み出していた。また、他の公知例と
して、特開平５―１５９５８６号公報がある。これに
は、ワード線と、複数のビット線と、複数のメモリセル
と、各ビット線に設けられたラッチ回路と、複数のビッ
ト線に共通に設けられたセンスアンプが開示されてい
る。

【０００３】

【発明が解決しようとする課題】しかし、メモリセルの
微細化が進むとともに、メモリセルと周辺回路とのレイ
アウトピッチの整合性が難しくなる。特にメモリセルは
微細化技術が進んでおり、回路的に複雑な周辺回路はメ
モリセルの微細化に追いつくことが難しい。 図３０の従
来例では、上記問題点について全く考慮がなされていな
いため、特に、メモリセルを直接駆動したりメモリセル
からの信号を読み出すための周辺回路のレイアウトが難
しい。 また、特開平５―１５９５８６号公報では、共通
センスアンプを開示はしているがレイアウトに関する問
題点は開示されておらず、さらにラッチ回路の出力とビ
ット線との間にスイッチが設けられていないため、ラッ
チ内容がビット線に出力されないようにするためにはラ
ッチをリセットするしかなく、当然、ラッチリセットを
行うためにその制御方法も複雑である。

【０００４】さらに、チップ面積を小さくするために
は、センスアンプを少なくすることが考えられるが、セ
ンスアンプを少なくすると一つのセンスアンプに接続さ
れるメモリセルの数は増大する。これは、センスアンプ
からみたビット線の寄生容量の増大を意味をし、センス
の際の重大な障害となる。 もし、従来のように、プリチ
ャージ回路でビット線をプリチャージし、メモリセルで
ディスチャージするようであれば、寄生容量の増加はセ
ンス時間の増大を意味する。すなわち、センスが十分に
行えるレベルにビット線がディスチャージされる時間が
増大するからである。この問題は電源電圧が低くなると
さらに深刻なものとなる。 さらに、単にセンスアンプの
数を減らしても、ラッチ回路の数は減らないので、チッ
プ面積低減には、それだけでは不十分である。

【０００５】

【課題を解決するための手段】これらの問題を解決する
ため、本発明の一つでは、回路の制御方法を簡単にする
ため、各ビット線と各ラッチ回路との間にそれぞれスイ
ッチを設けた。 他の発明として、奇数番目のビット線に
共通のセンスアンプと、偶数番目のビット線に共通のセ
ンスアンプとを設けた。 さらに、他の発明として、セン
ス動作のスピードアップを図るため、センスアンプとビ
ット線との間にＭＯＳトランジスタを設け、ビット線側
に上記ＭＯＳトランジスタのゲート電圧よりもしきい電
圧Ｖｔｈ分だけ低い電圧にプリチャージする手段を設け
た。 さらに、他の発明として、ラッチ回路を各ビット線
に設け、センスアンプを複数のビット線に共通に設け、
ラッチ回路のＭＯＳトランジスタのゲート長をセンスア
ンプのものよりも短くした。

【０００６】

【作用】ラッチ回路をスイッチによってビット線を分離
したので、メモリ動作においてラッチ回路を度々リセッ
トする必要がなくなる。従って、一度ラッチ回路に蓄え
た情報をベリファイや他の動作に再利用できる。 一方、
他の発明では、奇数番目のビット線と偶数番目のビット
線とがそれぞれ異なるセンスアンプに接続されているた
め、隣合うビット線同士の干渉をやわらげることができ
る。 さらに、他の発明では、ビット線をセンスアンプと
の間にあるＭＯＳトランジスタのゲート電圧よりもその
しきい電圧分だけ低い電圧にプリチャージするので、メ
モリセルによってビット線がディスチャージされてもビ
ット線の電位を保つようにそのＭＯＳトランジスタを介
してセンスアンプ側から電荷が流れ込み、その結果、寄
生容量の小さいセンスアンプの入力ノードの電位変化は
ビット線の電位変化よりも大きくなり、センスアンプ動
作が速くできる。他の効果として、寄生容量の大きいビ
ット線をあまりディスチャージしなくてもセンスアンプ
動作は可能となり、電力低減がなされる。

【０００７】さらに、他の発明では、センスアンプは主
にアナログ動作をし、ラッチ回路は主にデジタル動作を
するので、センスアンプには長いゲート長のＭＯＳトラ
ンジスタを用い、ラッチ回路には短いゲート長のＭＯＳ
トランジスタを用いれば、数の多いラッチ回路の占める
面積を低減できる。センスアンプに長いゲート長のトラ
ンジスタを用いることは、製造プロセスにおけるばらつ
きの問題がアナログ動作に及ぼす影響を無視できるよう
になるとともに、ラッチ回路にゲート長の短いトランジ
スタを用いることは、そのデジタル動作の観点から見れ
ば、製造ばらつきを無視できることになる。そのうえ、
センスアンプを共用することにより、ゲート長が長いト
ランジスタを用いても、複数のビット線のピッチに合わ
せてレイアウトできる。さらに、短いゲート長のトラン
ジスタをラッチ回路に用いたので、センスアンプよりも
数の多いラッチ回路が占める面積を低減できる。

【０００８】

【実施例】図１は本発明の第１の実施例を示す図であ
る。Ｄ１１〜Ｄ２８はビット線であり、ワード線Ｗ１と
の交点にメモリセルＭ１１〜Ｍ１１６が配置される。ワ
ード線は実際には複数本あり、２次元的に敷き詰められ
たメモリセルを、ワード線とデータ線とで選択する。Ｓ
１１〜Ｓ２２がメモリセルの電流を増幅するセンスアン
プであり、スイッチＳ１１１からＳ２２４で、ビット線
４本で共用している。また、メモリセルアレーＡＲＹの
左右に配置し、ビット線は一本ごとに左右に振り分けて
いるので、センスアンプはビット線８本分のピッチで配
置することになる。これによって、センスアンプのレイ
アウトを容易にすることができる。ビット線はスイッチ
ＳＬ１１１〜ＳＬ２２４によって、ラッチＬ１１１〜Ｌ
２２４と一対一に接続される。このラッチにメモリセル
の書込みに必要な情報を格納し、対応する電圧を同時に
メモリセルに印加することによって書込み時間の短縮を
図ることができる。このラッチは１か０に対応した電圧
を保持するだけであるので、センスアンプよりもレイア
ウト上の寄生容量や抵抗の対称性や製造ばらつきを注意
する度合が小さい。本発明ではこのようにラッチとセン
スアンプとを独立に設けたため、ラッチをビット線毎に
レイアウトができる。センスアンプで増幅した信号はＹ
選択スイッチＹ１１〜Ｙ２２によって、ＩＯ線ＩＯ１，
ＩＯ２によってこの図面には示していない後段のメイン
アンプに送られる。

【０００９】図２は、本発明の読出しのシーケンス例を
示す図である。一本のワード線Ｗ１で選択されたメモリ
セルの情報を、センスアンプで増幅し、センスアンプか
らＩＯ線に信号を送る。特徴的なことは、複数個のビッ
ト線でセンスアンプを共用しているため、センスアンプ
による信号増幅とＩＯ線への転送を、共用している本数
分だけ繰り返すことである。また、左右のセンスアンプ
が動作するときに、隣あうビット線が選択されないよう
にしている。これによって、ビット線間の干渉を低減す
ることができる。これは、図１の構成で従来のようにビ
ット線全体をメモリセルで放電させる方式では特に有効
である。

【００１０】まず、ワード線Ｗ１を選択し、スイッチＳ
Ｓ１１１，ＳＳ１２１，ＳＳ２１２，ＳＳ２２２を選択
する。これによって、ビット線Ｄ１１，Ｄ１４，Ｄ２
１，Ｄ２４とセンスアンプが接続され、メモリセルＭ１
１，Ｍ１４，Ｍ１９，Ｍ１１２の情報がビット線に現わ
れる。この後、センスアンプＳ１１，Ｓ１２，Ｓ２１，
Ｓ２２をオンし信号を増幅する。この時、増幅の前に、
スイッチＳＳ１１１，ＳＳ１２１，ＳＳ２１２，ＳＳ２
２２をオフし、大きなビット線の容量を切り離してから
増幅しても良い。センスアンプに充分な信号が得られた
ら、Ｙ選択スイッチを順番に切り替えて、ＩＯ線に信号
転送する。ＩＯ線の信号は後段のメインアンプに送られ
そこで増幅され出力される。ＩＯ線への転送が終了する
と、次のメモリセルの読出しに移る。スイッチＳＳ１１
２，ＳＳ１２２，ＳＳ２１３，ＳＳ２２３を選択する。
これによって、ビット線Ｄ１３，Ｄ１６，Ｄ２３，Ｄ２
６とセンスアンプが接続される。この後この信号をセン
スアンプで増幅し、ＩＯ線に転送する。以下同様に図２
に示したように、次々に増幅しては転送を繰り返すので
ある。これらの動作で、ワード線を選択したままの動作
もできるし、センスアンプ動作の度に選択しなおす動作
もできる。以上の動作によって、一本のワード線Ｗ１で
選択されるメモリセルの情報を読み出すことができる。

【００１１】図３は、書込みのシーケンス例を示す図で
ある。特徴的なことは、ＩＯ線からまずセンスアンプに
情報を書込み、複数のセンスアンプ内の情報をラッチに
転送するという動作をセンスアンプを共用しているビッ
ト線の数だけ繰返して全てのラッチに情報を格納した
後、この情報に対応した電圧をメモリセルに同時に印加
するという点である。すなわち、まずスイッチＹ１１，
Ｙ２１をオンさせる。これによって、ＩＯ線の情報をセ
ンスアンプＳ１１，Ｓ２１にロードする。次いでスイッ
チＹ１２，Ｙ２２をオンさせ、ＩＯ線の情報を今度はセ
ンスアンプＳ１２，Ｓ２２にロードする。第１の実施例
図中にはこれだけしか示していないが、実際はこの動作
をセンスアンプの数だけ繰り返す。次いで、このセンス
アンプ内のデータをラッチに転送する。すなわち、スイ
ッチＳＳ１１１，ＳＬ１１１，ＳＳ２１１，ＳＬ２１
１，ＳＳ１２１，ＳＬ１２１，ＳＳ２２１，ＳＬ２２１
をオンしセンスアンプとラッチを接続するのである。こ
の時、ビット線もセンスアンプ内のデータに対応した電
圧と同じ電圧となり、これはこのままメモリセルに印加
する電圧とすることができる。次いで、ラッチとビット
線は接続したままセンスアンプのみ切り離す。このため
にスイッチＳＳ１１１，ＳＳ２１１，ＳＳ１２１，ＳＳ
２２１をオフし、ＳＬ１１１，ＳＬ２１１，ＳＬ１２
１，ＳＬ２２１をオンしたままとする。この動作をセン
スアンプを共用しているビット線の数だけ繰返す。ここ
では、４本で共用している例であるので、４回繰り返し
ている。この動作によって、全てのラッチに情報が格納
されたことになる。次に、メモリセルに電圧を印加す
る。このために、ワード線Ｗ１に電圧を印加し、後述す
るビット線とメモリセルとを接続するスイッチをオンす
る。これによって、メモリセルには、ワード線とビット
線から電圧が印加され、ビット線の電圧に応じてメモリ
セルに情報が書き込まれる。この時、図３に示したよう
に途中でラッチの電源電圧を高くして、ビット線の電圧
を高くしても良い。すなわち、一回の書込みパルスの前
半と後半とで印加電圧を変えるのである。これによっ
て、オーバーシュートによる悪影響や書込みサイクル初
期の大きな書込みトンネル電流を低減することができ
る。書込みが終了すると、ラッチを切り離してビット線
を放電し、ワード線を非選択とする。その後、図５以降
で説明するベリファイ動作に移る。

【００１２】さて、本発明の特長のひとつはラッチとセ
ンスアンプを独立に設けたことである。前述の説明の中
でも触れたが、図４にこの時の効果をまとめておく。ま
ず、ラッチは主にディジタル動作を行い、センスアンプ
は主にアナログ動作を行う。さて、一般にゲート長を短
くしようとすると、製造バラツキによるしきい値電圧の
バラツキが大きくなることが知られている。しきい値電
圧はセンスアンプのセンシング能力を大きく左右するた
め、しきい値のバラツキは好ましくない。このため、セ
ンスアンプでは大きなゲート長（例えば２μｍ）を用い
て製造バラツキの影響を小さくしなくてはならず、ま
た、抵抗や寄生容量を考えて対称性の良いレイアウトを
行わなければならず難しい。一方、ラッチとしての機能
は、書き込みデ−タの保持が主であるため、ゲート長は
小さくて良く（例えば、０．４μｍ）、レイアウト上も
注意する点が少なく容易である。そこで、従来のラッチ
・センスアンプ一体型ではセンスアンプ機能を保持する
ためにゲート長を大きくしていたものを、本発明ではラ
ッチとセンスアンプを分離してラッチのＭＯＳトランジ
スタのゲート長を小さくすることにより従来よりもチッ
プ面積を小さくした。なお、センスアンプもラッチと同
数にしたならば、センスアンプ分の面積が増加すること
になるので、本発明では、センスアンプを複数のビット
線で共用することとした。なお、本発明はメモリセルが
不揮発性なので、ＤＲＡＭのような再書き込みが不要で
あり、センスアンプを共用することに特に問題はない。

【００１３】フラッシュメモリでは、従来例で説明した
ようにビット毎のベリファイを行っている。図５に、図
３の書込み動作に引き続く本発明の第２の実施例である
ビット毎ベリファイを示す。この方式の特徴的なこと
は、ラッチを第２のメモリセルとして扱い、ラッチの状
態をビット線に読出し、その後にメモリセルを読み出す
点である。また、これを実現するためにラッチとビット
線とを接続するＭＯＳのゲート電圧を特定していること
である。まず（Ａ）に示したように、最初の書込みパル
スの印加が終了した後、ベリファイのためのプリチャー
ジを行う。ラッチの出力が０Ｖの場合と２Ｖの場合を示
している。この電圧は例であり、ラッチの出力が２Ｖの
場合は書込みを行なう場合を示し、ラッチの出力が０Ｖ
の時には書込みを行わない場合を示している。プリチャ
ージでは両方共、ラッチとビット線を接続するＭＯＳ
ＭＬのゲート電圧を０Ｖにしてオフさせ、センスアンプ
とビット線を接続するＭＯＳ ＭＳのゲート電圧をＶＣ
にしてオンさせる。このために、ＳＬ１１１は０Ｖであ
り、ＳＳ１１１はＶＣである。この状態でプリチャージ
用のＭＯＳ ＭＮのゲートに１Ｖ＋Ｖｔｈの電圧を与え
る。ここでＶｔｈはＭＮのしきい値電圧である。これに
よって、ビット線はほぼ１Ｖにプリチャージされる。

【００１４】次に、（Ｂ）としてラッチ状態を検出す
る。このためにラッチとビット線を接続するＭＬのゲー
トに１Ｖを与える。ラッチの出力が０Ｖの場合はこれが
ＭＬのソース電圧にあたり、ビット線のプリチャージ電
圧であるＭＬのドレイン電圧が１Ｖ、ＭＬのゲート電圧
が１Ｖであるので、ＭＬがオンし、ビット線は放電され
例えば（１−ＶＡ）Ｖになる。一方、ラッチの出力が２
Ｖの場合はこちらがドレイン電圧にあたり、ＭＬのゲー
ト電圧が１Ｖ、ビット線のプリチャージ電圧であるソー
ス電圧が１Ｖであるので、ＭＬのゲートとソース間は０
Ｖとなり、ＭＬはオフしている。このため、ビット線の
電圧は１Ｖのままとなる。

【００１５】次に、メモリセルの読出しを行う。この時
は、ＭＬはオフしている。ワード線電圧は、検証したい
メモリセルのしきい値電圧による。図６では例として
１．５Ｖとする。ここで、メモリセルのしきい値電圧が
高い場合を（Ｃ−１）に示し、低い場合を（Ｃ−２）に
示す。しきい値電圧が低い場合は書込み済みの場合であ
り、既に書込まれていたメモリセルであった場合か、又
は、このベリファイが行われる前の書込みパルスでしき
い値電圧が所望の電圧に低くなった場合である。（Ｃ−
１）と（Ｃ−２）それぞれにラッチの出力が０Ｖであっ
た場合と２Ｖであった場合がある。まず、メモリセルの
しきい値電圧が高い（Ｃ−１）の場合では、メモリセル
には電流が流れない。よって、ビット線の電圧は変化せ
ず、ラッチの出力が０Ｖであった場合には（１−ＶＡ）
Ｖのままであり、ラッチの出力が２Ｖであった場合には
１Ｖのままである。一方、メモリセルのしきい値電圧が
低い場合には、ビット線の電荷は放電されるため、ビッ
ト線電圧は変化する。このため、ラッチの出力が０Ｖで
あった場合には（１−ＶＡ−ＶＢ）Ｖとなり、ラッチの
出力が２Ｖであった場合には（１−ＶＢ）Ｖとなる。こ
の状態となったらセンスアンプで増幅を行う。

【００１６】この結果を、図７に示す。ラッチの出力が
２Ｖであり、かつしきい値電圧が高い場合のみ２Ｖに増
幅され、他は０Ｖに増幅される。この２Ｖに増幅された
場合とは、メモリセルのしきい値電圧が高く、かつ書込
みが必要で場合である。他は、書込みが終了したか或い
は書込みを行わない場合であるので、ビット線は０Ｖと
なった。この状態で、次の書込みパルスを印加すればよ
いが、その前に、このビット線の状態とラッチの状態と
を合わせておかなければならない。特に、このベリファ
イの直前の書込みパルスで書込みが終了した場合、ビッ
ト線は０Ｖとなっているがラッチの出力は２Ｖのままで
あり、このままでは書込みが続行されてしまう。そこ
で、図８に示したように、ＭＬのゲート電圧をＶＣとす
る。こうすると、ビット線の大きな容量の電圧と同じ電
圧にラッチの出力はなってしまう。これによって、ラッ
チの内容をベリファイの結果と合わせることができる。
この後、センスアンプを切り離す。センスアンプは他の
ビット線及びラッチで共用しているので、以上と同様の
動作を共用している他のビット線とラッチに対して行
う。全ラッチとビット線に対して終了したら、センスア
ンプを切離す。この状態で、既にビット線はラッチと接
続しており、必要な電圧が印加されている。この電圧の
ままか或いは所望の電圧に増幅した後、ワード線を選択
し、ビット線とメモリセルを選択するスイッチを選択
し、書込み動作を行う。図３で示したように途中でビッ
ト線の電圧を変えても良い。

【００１７】図９は本発明の第３の実施例を示す図であ
る。特徴的なことは、メモリセルをオンさせた時、ビッ
ト線Ｄ１１全体の電荷を放電するのではなく、一部の電
荷のみ放電させたことである。このために、センスアン
プＳ１１との間にＭＯＳ ＭＮ１を設けた。このゲート
信号がＳＳ１１１であり、実施例１の同名のスイッチと
ＭＮ１は兼ねることができる。また、ＭＮ１とセンスア
ンプが接続するノードをＳＮ１とすると、ここにプリチ
ャージを行うＭＯＳ ＭＰ１を設けた。このゲート信号
はＰＣである。また、Ｄ１１の先にはディスチャージ用
のＭＯＳ ＭＮ２を設けており、このゲート信号はＤＤ
Ｃである。ＳＡはセンスアンプの起動信号である。

【００１８】この構成の動作と特長を図１０を用いて説
明する。Ｄ１１とＳＮ１は前のサイクルで放電されてい
たとする。まず、ＰＣが高レベルから低レベルに切り換
わり、ＳＳ１１１がＶＰ１のレベルとなったとしよう。
ここで、ＶＰ１はＶＣと同じか低いとする。すると、Ｓ
Ｎ１はＶＣまで充電される。ＭＮ１では、ドレインがＳ
Ｎ１に接続し、ゲートがＳＳ１１１であり、ソースがＤ
１１である。よって、Ｄ１１はＳＳ１１の電圧ＶＰ１か
らＭＮ１のしきい値電圧Ｖｔｈだけ低い電圧であるＶＰ
１−Ｖｔｈにプリチャージされることになる。この状態
でＰＣを高レベルにしてＭＰ１をオフし、ワード線Ｗ１
１を選択する。もしも、メモリセルのしきい値電圧が低
い状態であったとすると、メモリセルに電流が流れ、Ｄ
１１のレベルが下がろうとする。しかし、ＳＮ１の電圧
はＤ１１よりも高いので、ＭＮ１によってＶＰ１−Ｖｔ
ｈのレベルにＤ１１は充電される。よって、Ｄ１１のレ
ベルはほとんど変化せず、ＳＮ１のレベルのみが変化す
る。この動作はＳＮ１のレベルがＤ１１よりも高い間続
く。よって、この条件が保たれる間のみワード線を選択
すれば、実効的に大きな寄生容量を持つビット線Ｄ１１
は放電せずに、小さな寄生容量であるＳＮ１のみ放電す
れば良いので、放電する時間が少なくてすむ。ワード線
を非選択にした後、ＳＳ１１１を低レベルとしてＳＮ１
とＤ１１とを電気的に切り離す。その後、ＳＡを切り替
えてセンスアンプを動作させて信号を増幅する。ＳＮ１
のノードのみを増幅すれば良いので、高速にかつ低消費
電力でセンスアンプを動作させることができる。この
時、ＤＤＣを切り替えてＭＮ２をオンさせてビット線Ｄ
１１を放電する。

【００１９】図１１は、第３の実施例の第２の動作例を
示す図である。第１の動作例と異なっている点は、プリ
チャージ終了後にＳＳ１１１の電圧をＶＰ１からＶＰ２
に下げている点である。この理由は、Ｄ１１がＶＰ１−
ＶｔｈにＭＮ１によってプリチャージされるが、しきい
値電圧Ｖｔｈは電流量等で変動するために、プリチャー
ジが一旦終了した状態であっても、ＰＣを切ってしまう
と微小な電流が流れてしまう場合があるからである。も
ともとＳＮ１の容量は小さいのでこの電流で有為の電圧
変化がＳＮ１に現われてしまう場合がある。これを避け
るためには、ＶＰ１−ＶｔｈにＤ１１がプリチャージさ
れた後で、ＭＮ１のゲートの電圧をＶＰ１よりも低いＶ
Ｐ２とする。こうすればＭＮ１は完全にオフとなる。第
１の動作例と比べて動作の時に、Ｄ１１の電位をＶＰ２
−Ｖｔｈまでまずメモリセルで引く抜かなければ、ＳＮ
１に信号は現われないが、ＶＰ１とＶＰ２との差は０．
１〜０．２Ｖ程度で良い。これによる、引き抜き時間の
増加は小さく、安定にＤ１１の電圧変化を小さくしてＳ
Ｎ１の電圧変化を大きくすることができる。他の動作
は、第１の実施例と同じである。

【００２０】図１２は本発明の第４の実施例を示す図で
ある。第３の実施例の方式の改良方式である。第３の実
施例の第２の動作例ではゲート電圧を変化させたが、本
実施例では、ＭＮ３を設けて、Ｄ１１をＶＰ１−Ｖｔｈ
よりも高くプリチャージする。すなわち図１３に示した
ように、ＭＮ３のゲート信号ＲＰＣのレベルをＶＰ３と
し、Ｄ１１をＶＰ３−Ｖｔｈにプリチャージする。この
ＶｔｈはＭＮ３のしきい値電圧である。このＶＰ３−Ｖ
ｔｈをＶＰ１−Ｖｔｈよりも０．１〜０．２Ｖ高く設定
すれば良い。こうすればＭＮ１は完全にオフとなる。Ｄ
１１の電位をＶＰ１−Ｖｔｈまでまずメモリセルで引く
抜かなければＳＮ１に信号は現われないが、この引き抜
き時間の増加は小さい。他の動作は、第１の実施例と同
じである。

【００２１】以上の第３と第４の実施例は、第１の実施
例の読出し動作例及び第２の実施例と組み合わせて用い
ることができる。第２の実施例のセンスアンプとＭＳを
接続するノードにＭＰ１を接続し、ＭＳのゲート電圧か
らＶｔｈ低くなるようにビット線をプリチャージすれば
良い。ＭＮは第４の実施例の動作を第２の実施例と組み
合わせる時に必要である。ラッチ状態検出時のＭＬのゲ
ート電圧がこのプリチャージされたビット線電圧よりも
低ければ、第２の実施例の動作ができる。

【００２２】図１４は本発明の第５の実施例を示す図で
ある。第１の実施例との違いは、スイッチＳＴ１１１〜
ＳＴ２２４を設けた点である。これによって、センスア
ンプとラッチの回路部分をビット線の大きな寄生容量か
ら切り離すことができる。これによって、センスアンプ
とラッチ間のみでデータのやり取りが実現できるので低
電力化を図ることができる。このような動作を行う例を
図１５に示す。

【００２３】図１５では１セルあたり複数の情報を記憶
する多値記憶を例にしている。メモリセルが図１５
（ｂ）に示したようなしきい値電圧の分布を持っている
とする。よって、もしワード線の電圧をＶＷ１とすれ
ば、一番低いしきい値電圧の分布を持つメモリセルがオ
ンする。以下、ＶＷ２ならば下２つどちらかの分布を持
つメモリセルがオンし、ＶＷ３ならば下３ついずれかが
オンする。２値データに戻すためには、これらのデータ
を一旦格納しその後このデータを用いて簡単な論理動作
が必要となる。このデータ格納において、本発明におい
て例えば図１５のメモリセルＭ１１を読み出す場合、セ
ンスアンプでワード線電圧を変えながら、センスアンプ
を共有するラッチに各データを格納すればよい。よっ
て、センスアンプとラッチ間とでデータのやり取りが必
要となる。この時、ビット線の容量が接続されたままで
あると消費電力が増大してしまう。第５の実施例を用い
ると、このような場合にビット線を切り離すことができ
低消費電力となる。具体的には、図１５（ｃ）に示すよ
うに、まず、ワード線Ｗ１の電圧をＶＷ１とする。この
時のＭ１１のデータをセンスアンプＳ１１で増幅する。
次に、ＳＴ１１１〜ＳＴ１１４は閉じた状態で、ＳＳ１
１１とＳＬ１１１をオンさせてＳ１１のデータをＬ１１
１に転送する。ＳＳ１１１とＳＬ１１１を一旦オフす
る。次に、ワード線Ｗ１の電圧をＶＷ２としＭ１１のデ
ータをＳ１１で読み出す。この後、ＳＴ１１１〜ＳＴ１
１４は閉じた状態で、ＳＳ１１２とＳＬ１１２をオンさ
せてＳ１１のデータをＬ１１２に転送する。同様にし
て、ワード線Ｗ１の電圧をＶＷ３とした時のデータをＬ
１１３に転送する。ここでは、Ｍ１１について述べた
が、同様にしてＷ１に接続された他の４ヶ毎に１ヶのメ
モリセルのワード線電圧をＶＷ１〜ＶＷ３と変えたデー
タがラッチに格納される。次に、各ラッチのデータを転
送する。この時は、ＳＴ１１１〜ＳＴ１１４は常に閉じ
た状態で、（ｄ）に示したようにラッチの内容をセンス
アンプを経由させながらＩＯ線にＩＯ１に転送すること
になる。この例のように、第５の実施例によれば、セン
スアンプとラッチとのデータ転送をビット線の容量を切
り離した状態で行うことができる。

【００２４】以上の本発明を適用するメモリセルアレー
の例を図１６に示す。このメモリセルアレーにおいて、
ワード線Ｗ１１〜Ｗ１ｍが接続されたメモリセルは図に
示したように各セルのソース及び各セルのドレインが接
続されており、ＢＳ１１，ＢＤ１１，ＢＳ１２，ＢＤ１
２となっている。この接続は、埋め込み拡散層配線で行
う。これら接続されたドレインＢＤ１１，ＢＤ１２はＳ
Ｄで制御されるスイッチＭＯＳで、ビット線Ｄ１１，Ｄ
１２に接続する。また、接続されたソースＢＳ１１，Ｂ
Ｓ１２はＳＳで制御されるスイッチＭＯＳで、共通ソー
ス線ＣＳに接続する。ＳＤで制御されるスイッチＭＯＳ
をオンすることで、書込み時にビット線の電圧をメモリ
セルに与えることができ、また、ＳＤ，ＳＳで制御され
る両スイッチＭＯＳをオンすることで、ワード線を選択
したときにビット線から共通ソース線へメモリセルの電
流が流れるパスを作ることができる。これらの素子は、
ウエルの中に作成され、このウエルに電圧を印加する端
子がＶＷＥである。

【００２５】図１７に、図１６のメモリセルアレーの選
択時の印加電圧例を示す。消去では、ワード線に１２Ｖ
を印加し、ウエル電圧ＶＷＥに−４Ｖを印加する。これ
によって、ワード線とウエル電圧との電圧差によってフ
ローティングゲートとウエル間で電荷の移動が起こり、
メモリセルのしきい値電圧が高くなる。共通ソース線に
も−４Ｖを印加するため、図に示したような印加電圧と
なる。消去動作の時は、ＳＤに−４Ｖを印加しているた
め図では０Ｖとしたビット線の電圧は関係ない。よっ
て、本発明のこれまでの動作説明で消去の説明は省略し
てきた。書込みでは、書き込むか否かによって、ビット
線に４Ｖ／０Ｖを印加し、ワード線に−９Ｖを印加す
る。書込み動作では、ビット線と接続したメモリセルの
ドレインに４Ｖ、ワード線に−９Ｖの電圧差では電荷の
移動が起こるが、ドレインが０Ｖの場合は電圧差が小さ
く電荷の移動は非常に小さい。この動作において、ビッ
ト線の電圧をメモリセルに印加するためにＳＤの電圧は
７Ｖとして、スイッチＭＯＳが完全にオンするようにす
る。この時、メモリセルのソースＢＳ１１はフローティ
ングＦとなる。

【００２６】図１７に示した−９Ｖや１２Ｖのようにフ
ラッシュメモリでは絶対値で大きい電圧を用いるためＭ
ＯＳの耐圧設計が重要である。ここでは、ＭＯＳの酸化
膜厚について使用例を図１８に示す。１２Ｖのような高
い電圧用にＭＯＳの酸化膜厚をあわせると、例えば今後
外部電源電圧が２Ｖ程度に下がってきたときに、この電
圧で動作させるクロック系やメインアンプなどは低速に
なってしまう。また、電源電圧に見合って高い電圧も下
げていくことは現状のトンネル酸化膜の特性からは難し
い。よって、メモリセル用以外に周辺回路用の酸化膜を
２種類用意し、これを適材適所に用いるのが望ましい。
しかし、フラッシュメモリのチップ内には、本実施例で
述べた例でも、４Ｖ，７Ｖなどの電圧があるので、厚い
酸化膜の方はチップ内で最も高い電圧にあわせるとして
も、薄い方をどこに合わせるかが課題として残る。図１
８では、センスアンプから薄膜系としている。本実施例
では、センスアンプでは４Ｖを発生させており、この電
圧をビット線に伝えるにはＴＲを７Ｖ程度にしなければ
ならない。この７Ｖで可能な酸化膜厚を薄膜系とする。
この７Ｖが薄膜系と厚膜系の境界の電圧となる。他に、
４Ｖ動作のセンスアンプも厚膜系にすることもできる、
この時は、薄膜系は外部電源電圧下で動作させる部分の
みであるので７Ｖに合わせた場合よりも薄くすることが
できる。なお、図１８には示していないが内部電圧発生
回路も薄膜系と厚膜系を、選んだ境界となる電圧に注意
しながら使いわけていく。

【００２７】図１９は、本発明の第６の実施例であり、
具体的な回路構成を示したものである。メモリセルアレ
ーＡＲＹを挾んで両側に、主にラッチとセンスアンプ共
用スイッチ部分であるＬＣ１Ｌ〜ＬＣ８Ｌ，ＬＣ１Ｒ〜
ＬＣ８Ｒと、主にセンスアンプとＹ系のデコード回路で
あるＳＣ１Ｌ，ＳＣ１Ｒとを配置している。ＲＰＣ０〜
ＲＰＣ３で制御されるＭＯＳはビット線をプリチャージ
するＭＯＳであり、このＭＯＳのゲート長は精度良くビ
ット線をプリチャージするために長く設定する。ＤＤＣ
０〜ＤＤＣ３で制御されるＭＯＳはビット線をディスチ
ャージするＭＯＳである。ＤＴＲで制御されるＭＯＳ
は、ビット線とラッチ、センスアンプ部を切り離すため
のＭＯＳであり、ＴＲ０〜ＴＲ３で制御されるＭＯＳは
センスアンプ共用スイッチＭＯＳであり、第３及び第４
の実施例で説明したビット線をプリチャージする方式に
も用いる場合はゲート長を長く設定する。ＳＴＲ０〜Ｓ
ＴＲ３はラッチとビット線とを接続するＭＯＳであり、
ＶＬＮ０，ＶＬＰ０〜ＶＬＮ３，ＶＬＰ３はラッチの電
源端子である。ラッチのゲート長は短くて良い。なお、
ＴＲ０〜ＴＲ３で制御されるセンスアンプ共用スイッチ
ＭＯＳによってビット線Ｄ１１，Ｄ１３，Ｄ１５，Ｄ１
７はＮ１にまとめられるが、レイアウト的には、このＮ
１の配線はラッチを横切っていくので、高層のメタル配
線を用いるのが望ましい。例えば、メタル３層を用いる
ときには、ラッチの回路内は第１層を用い、ラッチの電
源は第２層を用い、その上を第３層でＮ１をレイアウト
する。以上が、ＬＣ１Ｌの部品であり、他のＬＣ２Ｌ〜
ＬＣ８Ｌ，ＬＣ１Ｒ〜ＬＣ８Ｒも同様である。次にＳＣ
１Ｌにおいては、ＰＳＡで制御されるＭＯＳは第３及び
第４の実施例で説明した方式におけるビット線プリチャ
ージ用のＭＯＳであり、その電源がＶＳＡである。Ｓ１
１〜Ｓ１８は、センスアンプとイコライズ用のＭＯＳを
含む回路であり、ＥＱはこのイコライズ起動信号であ
る。ＹＳ１，ＹＳ２で制御されるＭＯＳによってＩＯ線
のＩＯ０〜ＩＯ３，／ＩＯ０〜／ＩＯ３とセンスアンプ
間で信号のやりとりを行う。ＶＲはセンスアンプの参照
電圧であり、ＳＶＲで制御されるＭＯＳによってセンス
アンプに印加される。センスアンプの出力が全て１又は
０となると、ＥＡＬＬ，ＷＡＬＬがそのドレインに接続
されたＭＯＳのどちら側かが全てオフする。これによっ
て、書込み又は消去時に全てのメモリセルが所望のしき
い値電圧になったかどうかを判定できる。例えば、第２
の実施例で説明したようにベリファイの後、メモリセル
が所望のしきい値電圧となるとセンスアンプのビット線
側は０Ｖとなるので、ＷＡＬＬに電流が流れなくなる。
これを、検出すれば書込みが終了したことを一度に知る
ことができる。ＹＳ１とＹＳ２は、プリデコード信号Ａ
Ｙｉｊ，Ｙ０，Ｙ１をＳＣ１Ｌ中の論理回路でデコード
して発生させる。以上がＳＣ１Ｌ中の部品であり、ＳＣ
１Ｒも同様な部品から構成される。

【００２８】第６の実施例の動作例を図２０〜図２２を
用いて説明する。以下の説明で小文字のｉ，ｊは、ＴＲ
０〜ＴＲ３等の数字の０，１等をまとめて示したもので
ある。

【００２９】図２０は第６の実施例の第１の動作例を示
す図であり、読出し動作例である。プリチャージされた
ビット線全体を選択されたメモリセルで放電し、その結
果を増幅する例である。動作は、ビット線ディスチャー
ジ、ビット線プリチャージ、ワード線選択、増幅、転送
のフェーズに分かれる。まず、アドレスＡｉが切り替わ
り所望のワード線が選択される。ここで、ＤＴＲを高レ
ベルとした状態でＤＤＣｉを高レベルとし、ビット線を
ディスチャージする。次に、ＴＲｉとＳＶＲを高レベル
として、ＲＰＣｉの信号レベルからＶｔｈ落ちにセンス
アンプのビット線側とビット線をプリチャージし、セン
スアンプの他方をＶＲの電圧とする。その後、ワード線
を選択する。これによって、メモリセルの情報に応じて
ビット線がディスチャージされる量が異なる。ワード線
を立ち下げた後、ＴＲｉを低レベルとして、ビット線を
センスアンプから切り離す。この状態で、センスアンプ
起動信号ＰＰ，ＰＮを切り替えてビット線の電圧とＶＲ
との電圧差を増幅する。その後、ＹＳ１，ＹＳ２を切り
替えてセンスアンプの情報をＩＯ線に出力する。この動
作は、第６の実施例図中にはＹＳｉは２つしか記載して
いないが、実際は必要な数だけ繰り返す。その後、セン
スアンプをオフし、ＥＱでイコライズしておく。このよ
うにして、第６図を用いて読出し動作を行うことができ
る。

【００３０】図２１は第６の実施例の第２の動作例を示
す図であり、書込み用のデータラッチと書込み動作を示
している。データラッチ動作では、アドレスを変えなが
ら、全てのセンスアンプにＩＯ線から情報を格納し、こ
れを一括してラッチに転送するという動作をセンスアン
プを共用しているビット線の数だけ繰り返して行う。こ
れによって、全ラッチに書込み情報が格納されるので、
その後、この情報に対応した電圧をメモリセルに印加し
てワード線との電圧差によって書込みを行う。具体的に
は、まず、ＩＯ線に必要なデータを送り、このデータを
ＹＳｉを選択してセンスアンプに書き込む。このＹＳｉ
を閉じ次のデータをＩＯ線に送り、アドレスを変えてＹ
Ｓｉを選択して対応するセンスアンプにこのデータを書
き込む。この動作を、センスアンプの数だけ繰り返す。
全センスアンプにデータが格納できたら、ＴＲ０とＳＴ
Ｒ０を選択し、ＶＬＰ０，ＶＬＮ０を切り替えてラッチ
にセンスアンプのデータを転送する。この時、対応する
ビット線にも電圧が現われる。これはこのまま書込み時
の電圧としても使える。転送が終わったら、ＴＲ０のみ
非選択状態とし、センスアンプを切り離す。この後、再
び、ＩＯ線を経由してアドレスを切り替えながらセンス
アンプにデータを書き込んでいくのである。全センスア
ンプに書き込みおえたら、前回と同様にラッチにセンス
アンプのデータを転送する。今度はＴＲ１とＳＴＲ１を
選択し、ＶＬＰ１，ＶＬＮ１を切り替えてラッチにセン
スアンプのデータを転送する。これを、第６の実施例図
の例では４回繰り返すと、全てのラッチにデータが格納
できる。次に、書込みに移る。すでに、ビット線にはＳ
ＴＲｉを選択しているのでラッチからの電圧が現われて
いる。この電圧のままでも良いし、必要に応じて増幅し
ても良い。増幅のためには、ＶＬＮ０，ＶＬＰ０〜ＶＬ
Ｎ３，ＶＬＰ３の電圧差を大きくすれば良い。この状態
で、ワード線に例えば−９Ｖを印加し、メモリセルとビ
ット線とを接続しているスイッチを選択すれば、書込み
が始まることになる。書込みが終了すると、ワード線と
ＳＴＲｉを非選択状態とする。

【００３１】図２２は、第６の実施例の第３の動作例を
示す図であり、第２の動作例に引き続いて行うベリファ
イ動作を示している。まず、ＤＤＣを選択してデータ線
をディスチャージし、その後、ＴＲｉとＳＶＲを高レベ
ルとして、ＲＰＣｉの信号レベルからＶｔｈ落ちにセン
スアンプのビット線側とビット線をプリチャージし、セ
ンスアンプの他方をＶＲの電圧とする。プリチャージが
終了したら、ＳＶＲとＲＰＣｉを非選択とする。この状
態で、ＳＴＲｉを選択し、１Ｖ程度にする。これによっ
て、第２の実施例で説明したように、ラッチの状態によ
ってビット線が放電される。この後、ワード線を選択
し、メモリセルの状態をビット線に読み出す。一定時
間、ワード線を選択した後、ＰＰとＰＮとを切り替えて
ビット線の信号を増幅する。その後、このセンスアンプ
のデータをラッチに書き込む。この動作を、センスアン
プを共有するビット線すべてについて行う。これによっ
て、ビット線に第２の実施例で説明したように書き込む
か否かによって異なる信号が現われることになる。この
後、図２１の後半に示した書込みを行い、全てのメモリ
セルが所望のしきい値電圧となるまで、ベリファイと書
込みとを繰り返す。

【００３２】図２３は本発明の第７の実施例を示す図で
あり、メモリセルアレーを挾んで両側のセンセアンプの
内容をインターリーブしながらメインアンプへ転送して
高速読出しを行う方式である。すなわち、メインアンプ
ＭＡと出力バッファＤＢＦに対して、スイッチＳＷＬと
ＳＷＲを設け、左右のＩＯ線ＩＯＬとＩＯＲ（それぞれ
ＴとＢがあり、差動信号が転送される）との接続を交互
に切り替えて読出しを行う。この方式によれば、出力バ
ッファの出力Ｄｏの周波数は各ＩＯ線の２倍の周波数で
動作する。このため、高速に読出しを行うことができ
る。メインアンプからＤｏまではチップの一定の場所に
まとめてレイアウトでき高速動作が可能であるが、ＩＯ
線はメモリセルアレーの大きさを走るので低速である。
よって、このような動作によって、高速動作が実現でき
るのである。また、ＬＴＲとＬＴＬは省略しても良いが
ＩＯ線の内容をラッチするための回路であり、これを用
いてパイプライン動作を行うこともできる。すなわち、
ＩＯ線にあるセンスアンプの内容を取り込んだ後、メイ
ンアンプ回路以降に転送しながら、次のセンスアンプの
内容をＩＯ線に取り込むことができる。

【００３３】この動作を図２４を用いて説明する。ワー
ド線が選択され、読み出されたメモリセルの情報がセン
スアンプで増幅された状態から始める。この状態で、ま
ず、Ｙ１１を選択する。これによって、センスアンプＳ
１１のデータがＩＯＬに転送される。次に、Ｙ２１を選
択し、センスアンプＳ２１のデータをＩＯＲに転送す
る。この動作と平行してＩＯＬのデータをＳＷＬを選択
してメインアンプＭＡに送る。これによって出力Ｄｏに
データが出力される。この動作を行っている間にＩＯＲ
のデータも完全にセンスアンプから転送されているの
で、ＳＷＲを選択する。これによって、こんどはＩＯＲ
のデータがメインアンプＭＡに送られ、出力Ｄｏに出力
される。このＩＯＲの出力と平行してＹＳ１２を選択す
る。これによって、センスアンプＳ１２のデータがＩＯ
Ｌに転送される。このデータをＳＷＬを選択してメイン
アンプに送りながら、ＹＳ２２を選択するのである。こ
のようにすれば、ＩＯ線の動作の２倍の周期で高速読出
しが可能である。なお、この方式は書込み動作において
センスアンプにデータを送る動作にも使用できる。

【００３４】図２５は、本発明に用いるメインアンプの
例を示した図である。ＳＷＬとＳＷＲの信号がそのゲー
トに入力するＭＯＳが図２３におけるスイッチに対応す
る。ＭＮ１Ｌ〜ＭＮ３Ｌ，ＭＮ１Ｒ〜ＭＮ３ＲはＩＯ線
をイコライズするためのＭＯＳであり、ＥＱ１の信号に
よってＩＯ線をＶＩＰの電圧にイコライズする。ＷＩ
は、書込みデータの信号であり、図には示されていない
チップのデータ入力端子のデータから発生した信号であ
り、高レベルか低レベルかでデータの１か０かを示す。
ＷＥはこのＷＩの信号をＩＯ線に転送するか否かの信号
である。ＭＡで制御されるＭＮ６，ＭＮ７は、ビット線
をメインアンプと接続するためのスイッチＭＯＳであ
る。このスイッチはＳＷＬとＳＷＲで制御されるＭＯＳ
で兼ねる構成としても良い。ＫＴとＫＢが差動アンプの
入力端子となる。差動アンプはフリップフロップ型の負
荷を持つｎＭＯＳ差動アンプである。ＭＮ１４とＭＮ１
５及びＭＮ１８とＭＮ１９のゲートに差動信号が入力す
ることになる。ＭＰ３とＭＰ４は差動アンプの電流源と
なり、ＭＥＱで制御される。ＭＮ８〜ＭＮ１１は差動ア
ンプの入力をイコライズするＭＯＳであり、ＭＥＱで制
御される。この差動アンプは、負荷をフリップフロップ
型のＣＭＯＳで構成しているため、低電圧動作に優れて
いる。ＪＴ，ＪＢが差動アンプの出力であり、この信号
はラッチを構成しているＮＡ１とＮＡ２とで整形され
る。この後、インバータで駆動能力を高めてＭＯＴ，Ｍ
ＯＢとなる。このＭＯＴ，ＭＯＢが図には示していない
後段の出力バッファに接続する。

【００３５】図２６にこのメインアンプの第１の動作例
を示す。読出し動作に対応する。まず、ＥＱ１が低レベ
ルから高レベルに切り替わり、ＩＯ線のイコライズが解
除される。これによって、ＩＯ線にはメモリセルアレー
内のセンスアンプの信号が現われる。この信号が、ＭＥ
Ｑが切り替わってメインアンプのイコライズが解除さ
れ、また、ＭＡが切り替わってメインアンプの電流源が
オンすることによって、増幅される。これによって、０
ＶにイコライズされていたＫＴ／ＫＢに信号が現われ、
これがメインアンプに入力する。メインアンプが動作
し、その出力であるＪＴ／ＪＢにはほぼフル振幅に近い
信号が得られる。ＬＴ／ＬＢは、ラッチＮＡ１，ＮＡ２
の出力である。これを受けて、ＭＯＴ／ＭＯＢに信号が
得られ次段の出力バッファに入力する。ＥＱ１，ＭＡ，
ＭＥＱが切り替わるとメインアンプは非活性となり、出
力ＭＯＴ／ＭＯＢは高レベルとなる。

【００３６】図２７はメインアンプの第２の動作例であ
り、書込み動作を示している。この場合は差動アンプは
動作しない。まず、チップの入力データに対応した信号
がＷＩに現われる。このデータを、ＥＱ１を切り替える
ことによってイコライズが解除されたＩＯ線に、ＷＥを
切り替えて転送するのである。この状態で、ＷＩが切り
替わるとＩＯ線のデータも切り替わる。ＹＳの信号をデ
コードすることによってＩＯ線を介してセンスアンプに
データを格納することができる。一連の動作が終わった
らＷＥを切り替えれば再びＩＯ線はＷＩの信号と切り離
されることになる。

【００３７】本発明では、外部電源電圧よりも高い電圧
の信号を用いる。例えば、書込み動作において、メモリ
セルのドレインに３〜４Ｖの電圧を与えるがこの電圧を
ラッチからビット線に転送するためにはゲートに７Ｖ程
度の電圧を加えたＭＯＳが必要である。この７Ｖのよう
な信号を発生する時、制御回路そのものは外部電源下で
動作させるので、レベル変換が必要である。図２８にレ
ベル変換回路例を示す。この図でＶＣが外部電源電圧で
あり、ＶＨは高電圧である。論理動作を例としてＮＡ１
で示した。これがインバータを介した後、ＭＰ１，ＭＰ
２，ＭＮ１，ＭＮ２とインバータＩ３で構成されたレベ
ル変換回路に入力する。この回路では、ＶＣ動作の反転
信号がＭＮ１とＭＮ２のゲートであるＮＢとＮＣに入力
する。よって、このＭＮ１とＭＮ２のどちらかが完全に
オフし、他方はオンすることになる。ＶＨ側には、ＭＰ
１とＭＰ２とが互いのゲートとドレインを交叉させて接
続している。ＭＰ３とＭＮ３は出力ドライバである。こ
の回路の動作を図２９を用いて説明する。ここでは、Ｉ
Ｎが高レベルとなるとＮＡ１の出力ＮＡが低レベルとな
るとする。ＮＡが低レベルとなると、ＮＢが低レベルと
なりＮＣはその反転信号である高レベルとなる。よっ
て、ＭＮ１はオフし、ＭＮ２はオンする。ＭＮ２がオン
するのでＮＥは低レベルになろうとし、これによりＭＰ
１がオンする。すると、ＭＮ１はオフしているので、Ｎ
ＤはＶＨのレベルとなる。これによって、ＭＰ２はオフ
し、ＮＥはＭＮ２によって完全に低レベルとなる。これ
によって、ＮＤにはＶＨ、ＮＥには０Ｖがあらわれ、Ｖ
Ｃ駆動の系からＶＨ駆動の系に変換できたことになる。
この出力結果を受けてＭＰ３とＭＮ３とでなるインバー
タによって出力ＯＵＴを駆動する。ＮＥが０Ｖであるの
で、ＯＵＴはＶＨとなる。ＩＮが高レベルから低レベル
となる場合はこれらの関係が反転するだけであり、同様
にＶＣ駆動の系からＶＨ駆動の系へ変換され、ＮＥがＶ
Ｈとなり、ＯＵＴが０Ｖとなる。このレベル変換回路を
用いることによって、本発明に必要な信号が発生でき
る。

【００３８】

【発明の効果】センスアンプをスイッチで複数のビット
線で切り替えて用いるようにしたのでレイアウトピッチ
がメモリセルのレイアウトピッチ複数個分となり、レイ
アウトが容易となる。また、センスアンプとラッチとを
別個に設けたので、主にアナログ動作を行うセンスアン
プと主にデジタル動作を行うラッチとを独立に設計でき
る。さらに、ビット線をセンスアンプとの間に挿入した
ＭＯＳのゲートからしきい値電圧分だけ低くプリチャー
ジするセンス動作によって、寄生容量の大きなビット線
を放電する必要はなくなり、高速かつ安定な動作が可能
となる。

【００３９】

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図である。

【図２】第１の実施例の読出しシーケンス例を示す図で
ある。

【図３】第１の実施例の書込みシーケンス例を示す図で
ある。

【図４】第１の実施例のラッチとセンスアンプの比較を
示す図である。

【図５】本発明の第２の実施例を示す図である。

【図６】本発明の第２の実施例を示す図（続き）であ
る。

【図７】本発明の第２の実施例を示す図（続き）であ
る。

【図８】本発明の第２の実施例を示す図（続き）であ
る。

【図９】本発明の第３の実施例を示す図である。

【図１０】第３の実施例の第１の動作例を示す図であ
る。

【図１１】第３の実施例の第２の動作例を示す図であ
る。

【図１２】本発明の第４の実施例を示す図である。

【図１３】第４の実施例の動作例を示す図である。

【図１４】本発明の第５の実施例を示す図である。

【図１５】第５の実施例の動作例を示す図である。

【図１６】メモリセルアレー例である。

【図１７】選択メモリセルアレーの印加電圧例である。

【図１８】周辺回路２水準酸化膜の使用例である。

【図１９】本発明の第６の実施例を示す図である。

【図２０】第６の実施例の第１の動作例を示す図であ
る。

【図２１】第６の実施例の第２の動作例を示す図であ
る。

【図２２】第６の実施例の第３の動作例を示す図であ
る。

【図２３】本発明の第７の実施例を示す図である。

【図２４】第７の実施例の動作例を示す図である。

【図２５】本発明のメインアンプ例を示す図である。

【図２６】メインアンプ例の第１の動作例を示す図であ
る。

【図２７】メインアンプ例の第２の動作例を示す図であ
る。

【図２８】本発明に用いるレベル変換回路例を示す図で
ある。

【図２９】レベル変換回路例の動作例を示す図である。

【図３０】従来例を示す図である。

【符号の説明】

Ｄ１１〜Ｓ２８，ＢＬ…ビット線、Ｍ１１〜Ｍ１１６，
ＭＣ…メモリセル、Ｓ１１〜Ｓ２２…センスアンプ、Ｌ
１１１〜Ｌ２２４…書込みラッチ、Ｗ１，ＷＬ…ワード
線、ＰＣ，ＲＰＣ…プリチャージ信号、ＤＤＣ…ディス
チャージ信号、ＴＲ…ビット線センスアンプ接続信号、
ＳＤ，ＳＣ…メモリセル選択信号、ＶＷＥＬ，ＶＷＥ…
メモリセルウエル電源及び電圧、ＢＳ１１，ＢＳ１２…
埋め込みソース線、ＢＤ１１，ＢＤ１２…埋め込みドレ
イン線、ＣＳ…共通ソース線、ＡＢＦ…アドレスバッフ
ァ、ＣＬＫ…制御信号発生回路、ＤＢＦ…出力バッフ
ァ、ＭＡ…メインアンプ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 俊一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平２−40199（ＪＰ，Ａ) 特開 平６−44789（ＪＰ，Ａ) 特開 平１−184791（ＪＰ，Ａ) 特開 平７−29385（ＪＰ，Ａ) 特開 平７−141890（ＪＰ，Ａ) 特開 平１−98194（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ビット線と、上記ビット線に接続されたド
   レインとフローティングゲートとコントロールゲートと
   を有するＭＯＳトランジスタを含むメモリセルとを具備
   する不揮発性半導体記憶装置において、 上記ビット線に接続されたセンスアンプと、 そのソース・ドレイン経路が上記ビット線と上記センス
   アンプとの間に設けられた転送ＭＯＳトランジスタと、 上記センスアンプ側の上記転送ＭＯＳトランジスタのソ
   ース又はドレインを第１の電圧に充電する第１の充電手
   段と、 上記転送ＭＯＳトランジスタのゲートに第２の電圧を印
   加する電圧印加手段と、 上記ビット線側の上記転送ＭＯＳトランジスタのソース
   又はドレインを上記第２の電圧よりも上記転送ＭＯＳト
   ランジスタのしきい電圧だけ小さく、かつ、上記第１の
   電圧よりも小さい第３の電圧に充電する第２の充電手段
   とを具備することを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】請求項１に記載の不揮発性半導体記憶装置
   において、上記電圧印加手段は、上記メモリセルの上記
   コントロールゲートに所定の電圧を印加することにより
   メモリセルを活性化させる前に、上記転送ＭＯＳトラン
   ジスタのゲートに印加される電圧を上記第２の電圧から
   上記第３の電圧よりも上記転送ＭＯＳトランジスタのし
   きい電圧だけ小さい第４の電圧に変えることを特徴とす
   る不揮発性半導体記憶装置。