JPH07153286A - 半導体不揮発性記憶装置 - Google Patents

半導体不揮発性記憶装置

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JPH07153286A
JPH07153286A JP5300678A JP30067893A JPH07153286A JP H07153286 A JPH07153286 A JP H07153286A JP 5300678 A JP5300678 A JP 5300678A JP 30067893 A JP30067893 A JP 30067893A JP H07153286 A JPH07153286 A JP H07153286A
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memory
flash memory
memory cell
cell array
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JP5300678A
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Hideki Arakawa
秀貴 荒川
Takashi Narisei
隆 成清
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Sony Corp
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Abstract

(57)【要約】 【目的】高速で読み出し、書き込み動作が可能で、バッ
クアップ用電源を用いることなくデータの記憶保持を行
える半導体不揮発性記憶装置を実現できる。 【構成】折り返しビット線方式のフラッシュメモリを構
成し、このフラッシュメモリセルアレイＭＣＡFLS のビ
ット線ＢＬ０，ＢＬ１および反ビット線ＢＬ０ ，ＢＬ１
を、スイッチング素子ＳＷ１0 ，ＳＷ１1 ，ＳＷ１ 0
，ＳＷ１ 1 を介して折り返しビット線方式のＤＲＡＭ
のビット線ＢＬＤ０，ＢＬＤ１および反ビット線ＢＬＤ
０ ，ＢＬＤ１ と直接的に接続するように構成する。
これにより、同一チップ内にＤＲＡＭとフラッシュメモ
リとを容易に形成することができる。したがって、高速
で読み出し、書き込み動作が可能で、バックアップ用電
源を用いることなくデータの記憶保持を行える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え、消
去可能な半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】現在、フラッシュメモリは、低コストの
大容量ＥＥＰＲＯＭとして期待を集め、１６Ｍビットの
ものが実現されようとしている。また、従来は一括消去
だったものも、セクタ単位の消去となって使いやすくな
っている。
【０００３】しかし、フラッシュメモリは、書き込み／
消去の原理的な要因もさることながら、過剰消去や過剰
書き込みを抑えるため、その消去時間や書き込み時間は
ＣＰＵ速度に比べて著しく長い。現在の１Ｍビットは、
消去に０．１〜２秒、書き込みに０．２秒／１６ＫＢも
かかる。半導体記憶装置としては、理想的にはＳＲＡＭ
のように、消去動作はなく、書き込みはＣＰＵ速度に見
合ったスピードで行えることである。さらに、フラッシ
ュメモリには、書換え回数に制限がある。その書換え回
数は、現状の技術ではせいぜい１０6 回までである。し
かし、アプリケーションからは、フラッシュメモリの一
部の容量でよいから１０6 〜１０9 回ぐらいまでは使い
たい、という要望がある。以上のように、フラッシュメ
モリには、書換えスピードが遅く、書換え回数の耐久性
が１０4 〜１０5 回程度であるという制約がある。
【０００４】そこで、従来、メモリセル単位で、ＳＲＡ
Ｍ（あるいはＤＲＡＭ）とＥＥＰＲＯＭを１対１で結合
して構成し、必要に応じてＲＡＭの内容をＥＥＰＲＯＭ
に書き込むようにした不揮発性ＲＡＭ（ＮＶＲＡＭ）が
提案されている。
【０００５】また、書き込みの高速化と電池を使わない
不揮発化を両立させた半導体不揮発性記憶装置として、
たとえば特開平４−１７６０９１号公報に開示されてい
るように、不揮発性記憶装置としてのフラッシュＥＥＰ
ＲＯＭと、揮発性記憶装置としてのＤＲＡＭと、両記憶
装置の内容を外部信号に従って一致させる制御回路と、
この制御回路からの信号により外部アドレスバスから電
気的に切り離される内部アドレスバスと、同じく制御回
路からの信号により外部データバスから切り離される内
部データバスを備えた装置が知られている。
【０００６】この半導体不揮発性記憶装置においては、
最初に処理装置に組み込まれた時にフラッシュＥＥＰＲ
ＯＭからＤＲＡＭにデータが転送され、通常の読み出
し、書き込みはＤＲＡＭに対して行われる。そして、Ｃ
ＰＵからの命令によりＤＲＡＭの内容がフラッシュＥＥ
ＰＲＯＭに退避される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＮＶＲＡＭは、メモリセル単位でＳＲＡＭ（あるいはＤ
ＲＡＭ）とＥＥＰＲＯＭを１対１で結合して構成してい
ることから、単純なＳＲＡＭ（あるいはＤＲＡＭ）セル
とＥＥＰＲＯＭセルのサイズの和よりも大きなサイズと
なり、コスト等の問題から大容量化を実現するには困難
である。
【０００８】また、特開平４−１７６０９１号公報に開
示された半導体不揮発性記憶装置では、フラッシュＥＥ
ＰＲＯＭとＤＲＡＭとが別々のチップに形成されている
ため、装置全体として見た場合に、フラッシュＥＥＰＲ
ＯＭの書き込み、消去時間が遅く、また、書き込み、消
去のタイミング、コマンドの指定が複雑になるなどの問
題がある。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路構成の簡単化を図れ、しか
も高速で読み出し、書き込み動作が可能で、バックアッ
プ用電源を用いることなくデータの記憶保持を行える半
導体不揮発性記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置は、第１および第
２のビット線と、上記第１および第２のビット線に接続
されたバッファ用メモリと、上記第１および第２のビッ
ト線に接続された電気的に書き換え、消去可能な不揮発
性メモリと、上記第１および第２のビット線が並列に接
続され、差動型センス方式のセンスアンプを有する書き
込み用ラッチ回路と、上記バッファ用メモリの動作時に
は上記不揮発性メモリと上記ラッチ回路とを非接続状態
に切り換え、上記不揮発性メモリの書き込み、消去動作
時には上記バッファ用メモリと上記ラッチ回路とを非接
続状態に切り換える切換回路とを有する。
【００１１】また、本発明の半導体不揮発性記憶装置
は、少なくともバッファ用メモリおよび不揮発性メモリ
を２組有する。また、バッファ用メモリの容量が、不揮
発性メモリの一度に書き込めるページサイズの整数倍に
設定される。
【００１２】また、本発明の半導体不揮発性記憶装置
は、上記バッファ用メモリがスタティックＲＡＭから構
成される。また、電源オン時は、当該スタティックＲＡ
Ｍに対してデータの書き込み、読み出し動作を行い、電
源オフ時にスタティックＲＡＭの保持データを不揮発性
メモリに退避する。
【００１３】また、本発明の半導体不揮発性記憶装置
は、上記バッファ用メモリがダイナミックＲＡＭから構
成される。
【００１４】また、本発明の半導体不揮発性記憶装置
は、上記不揮発性メモリが、ワード線および第１のビッ
ト線に接続された第１のメモリセルと、上記第１のメモ
リセルと共通のワード線に接続されるととも、第２のビ
ット線に接続された第２のメモリセルと、所定動作時
に、第１および第２のビット線のうちいずれか一方のビ
ット線の電位を第１の電位に保持させるとともに、他方
のビット線の電位を第１の電位と差を持たせた第２の電
位に所定時間設定する手段とを有する。
【００１５】また、本発明の半導体不揮発性記憶装置
は、上記不揮発性メモリが、上記第１および第２のビッ
ト線に接続された複数のメモリセルブロックを有し、上
記各メモリセルブロックとビット線との間に、選択トラ
ンジスタが２段縦続接続され当該メモリセルブロックと
ビット線とを選択的に接続する選択ゲートが設けられて
いる。
【００１６】
【作用】本発明によれば、バッファ用メモリと不揮発性
メモリとも、いわゆる折り返しビット線方式のメモリ構
成となり、両者は、同じビット線を通じて接続される。
そして、たとえばバッファ用メモリの保持されたデータ
は、一旦、ラッチ回路でラッチされ、このラッチデータ
が不揮発性メモリに転送され、格納される。
【００１７】また、本発明によれば、少なくともバッフ
ァ用メモリおよび不揮発性メモリが２組有するように構
成されることにより、たとえばＳＲＡＭまたはＤＲＡＭ
からなる一方のバッファ用メモリに書き込まれたデータ
が一方の不揮発性メモリへ転送され、バッファ用メモリ
にデータの書き込みが行われているときに該当する不揮
発性メモリの消去単位が消去される（初めの１回）。そ
して、他方のバッファ用メモリのデータをフラッシュメ
モリへ転送している間に、一方のバッファ用メモリに対
するデータの書き込みが行われる。
【００１８】また、本発明によれば、バッファ用メモリ
がＳＲＡＭにより構成され、電源オン時は、当該ＳＲＡ
Ｍに対してデータの書き込み、読み出し動作が行われ、
電源オフ時にＳＲＡＭの保持データが不揮発性メモリに
退避される。すなわち、バッファ用メモリとしてのＳＲ
ＡＭが、ＮＶＲＡＭとして用いられる。
【００１９】また、本発明によれば、不揮発性メモリに
おいて、第１および第２のビット線は、たとえばプリチ
ャージ時には、同電位に保持されるが、たとえば第１の
メモリセルから読み出しを行う場合には第２のビット線
が第１の電位に保持され、第２のビット線が、第１の電
位より高い第２の電位に所定時間設定される。そして、
所定時間後に、ラッチ回路でデータが読み取られる。
【００２０】また、本発明によれば、第１および第２の
ビット線に接続された複数のメモリセルブロックを有す
る構成では、選択トランジスタが２段縦続接続されてな
る選択ゲートにより、各ブロックとビット線との接続状
態が制御される。
【００２１】
【実施例１】図１は、本発明に係る半導体不揮発性記憶
装置の第１の実施例を示す回路図である。図１におい
て、ＭＣＡDRAMはバッファ用メモリセルアレイとしての
ＤＲＡＭセルアレイ、ＭＣＡFLS は不揮発性メモリセル
アレイとしてのフラッシュメモリセルアレイ、ＳＷＧ1
は第１のスイッチング素子群、ＳＷＧ2 は第２のスイッ
チング素子群、ＬＴＣＧはラッチ回路群、ＢＬＤ０，Ｂ
ＬＤ１はＤＲＡＭセル用ビット線、ＢＬＤ０ はビット
線ＢＬＤ０と相補的レベルをとる反ビット線、ＢＬＤ１
はビット線ＢＬ１ と相補的レベルをとる反ビット
線、ＢＬ０，ＢＬ１はフラッシュメモリセル用ビット
線、ＢＬ０ はビット線ＢＬ０と相補的レベルをとる反
ビット線、ＢＬ１ はビット線ＢＬ１ と相補的レベル
をとる反ビット線、ＷＬBF1 ，ＷＬBF2 はＤＲＡＭセル
アレイ用ワード線、ＤＷＬ1 ，ＤＷＬ2 はＤＲＡＭセル
アレイ用ダミーワード線、ＳＥＬはフラッシュメモリセ
ルアレイ用選択ゲート線、ＷＬi はフラッシュメモリセ
ルアレイ用ワード線、ＳＬＮ1 は第１のスイッチング信
号線、ＳＬＮ2 は第２のスイッチング信号線をそれぞれ
示している。
【００２２】ＤＲＡＭセルアレイＭＣＡDRAMは、高速化
などに有利ないわゆる折り返しビット線(Folded Bit Li
ne) 方式のメモリ構成なっている。すなわち、ビット線
ＢＬＤ０およびＢＬＤ１と、これらと相補的レベルをと
る反ビット線ＢＬＤ０ およびＢＬＤ１ の対線配置と
した、いわゆる差動型（フリップ−フロップ型を含む）
センス方式に構成される。差動型センスアンプのリファ
レンスレベルを生成するため、データを読み取る側と反
対側の反ビット線ＢＬＤ０ ，ＢＬＤ１ 、またはビッ
ト線ＢＬＤ０，ＢＬＤ１には、ストレージセルＳＲＧ
０，ＳＲＧ１またはＳＲＧ０ ，ＳＲＧ１ に対応した
リファレンス用ダミーセルＤＣＬ０ ，ＤＣＬ１ また
はＤＣＬ０，ＤＣＬ１がそれぞれ配置されている。
【００２３】ストレージセルＳＲＧ０，ＳＲＧ１，ＳＲ
Ｇ０ ，ＳＲＧ１ およびダミーセルＤＣＬ０，ＤＣＬ
１，ＤＣＬ０ ，ＤＣＬ１ は、たとえば図２に示すよ
うに、電荷を蓄積するためのキャパシタＣと、キャパシ
タＣへの電荷の出し入れを制御するｎＭＯＳトランジス
タＮＴとから構成される。キャパシタＣの一方の電極は
接地され、他方の電極はｎＭＯＳトランジスタＮＴのソ
ースに接続され、ｎＭＯＳトランジスタＮＴのドレイン
がビット線ＢＬＤに接続され、ゲートがワード線ＷＬＤ
に接続されている。
【００２４】このような構成において、ワード線の電位
が図示しないＸデコーダによりハイレベルに設定される
と、ｎＭＯＳトランジスタＮＴがオン状態となって導通
し、図示しないローデコーダに所定電位に保持されたビ
ット線ＢＬＤからキャパシタＣの電荷が流れ込む。ここ
で、ワード線ＷＬのレベルをローレベルに下げると、ｎ
ＭＯＳトランジスタＮＴがオフ状態となって非導通とな
り、そのときのビット線ＢＬＤの電位をキャパシタＣに
取り込む。これにより、所定のレベルのデータ「１」，
「０」を保持する。
【００２５】フラッシュメモリセルアレイＭＣＡ
FLS は、ｎＭＯＳトランジスタからなり、各ビット線お
よび反ビット線ＢＬ０，ＢＬ０ ，ＢＬ１，ＢＬ１ に
接続された選択ゲートＳＧ０，ＳＧ０ ，ＳＧ１，ＳＧ
１ に対して直列に接続されたメモリトランジスタＭＴ
０ｉ，ＭＴ０ｉ ，ＭＴ１ｉ，ＭＴ１ｉ により構成さ
れている。すなわち、各ビット線および反ビット線ＢＬ
０，ＢＬ０ ，ＢＬ１，ＢＬ１ 対して、ＮＡＮＤ型のメ
モリセルが接続されている。また、選択ゲートＳＧ０，
ＳＧ０ ，ＳＧ１，ＳＧ１ の各ゲートは共通の選択ゲ
ート線ＳＥＬに接続されている。また、メモリトランジ
スタＭＴ０ｉ，ＭＴ０ｉ ，ＭＴ１ｉ，ＭＴ１ｉ のゲ
ートは共通のワード線ＷＬｉに接続されている。なお、
本実施例によるフラッシュメモリは、ファウラノイド
（ＦＮ）トンネル消去／ＦＮトンネル書き込みのメモリ
を前提としている。
【００２６】第１のスイッチング素子群ＳＷＧ1 は、Ｄ
ＲＡＭセルアレイＭＣＡDRAMを構成するビット線および
反ビットの各々と、フラッシュメモリセルアレイＭＣＡ
FLSを構成するビット線および反ビット線の各々とを直
列に接続するｎＭＯＳトランジスタからなるスイッチン
グ素子ＳＷ１0 ，ＳＷ１ 0 ，ＳＷ１1 ，ＳＷ１ 1 によ
り構成されている。具体的には、スイッチング素子ＳＷ
１0 によりビット線ＢＬＤ０とＢＬ０とが接続され、ス
イッチング素子ＳＷ１ 0 により反ビット線ＢＬＤ０
とＢＬ０ とが接続され、スイッチング素子ＳＷ１1 によ
りビット線ＢＬＤ１とＢＬ１とが接続され、スイッチン
グ素子ＳＷ１ 1 により反ビット線ＢＬＤ１ とＢＬ１
とが接続されている。また、各スイッチング素子ＳＷ１
0 ，ＳＷ１ 0 ，ＳＷ１1 ，ＳＷ１ 1 のゲートは共通
の第１のスイッチング信号線ＳＬＮ1 に接続されてい
る。
【００２７】第２のスイッチング素子群ＳＷＧ2 は、第
１のスイッチング素子群ＳＷＧ1 とフラッシュメモリセ
ルアレイＭＣＡFLS との間のビット線および反ビット線
ＢＬ０，ＢＬ０ ，ＢＬ１，ＢＬ１ に直列に挿入され
たｎＭＯＳトランジスタからなるスイッチング素子ＳＷ
２0 ，ＳＷ２ 0 ，ＳＷ２1 ，ＳＷ２ 1 により構成さ
れている。また、各スイッチング素子ＳＷ２0 ，ＳＷ２
0 ，ＳＷ２1 ，ＳＷ２ 1 のゲートは共通の第２のス
イッチング信号線ＳＬＮ2 に接続されている。
【００２８】ラッチ回路群ＬＴＣＧは、第１のスイッチ
ング素子群ＳＷＧ1 と第２のスイッチング素子群ＳＷＧ
2 との間に設けられ、フラッシュメモリ用のビット線Ｂ
Ｌ０と反ビット線ＢＬ０ とを並列的に接続するラッチ
回路ＬＴＣ０と、ビット線ＢＬ１と反ビット線ＢＬ１
とを並列的に接続するラッチ回路ＬＴＣ１とから構成さ
れている。各ラッチ回路ＬＴＣ０，ＬＴＣ１は、たとえ
ば２つのＣＭＯＳインバータの入力と出力とを交差接続
したフリップフロップ型センスアンプＳＡf により構成
され、フラッシュメモリ用のセンスアンプとして機能す
るとともに、バッファ用メモリであるＤＲＡＭの書き込
みデータを一時保持する書き込みデータ用ラッチ回路と
して機能する。
【００２９】このように、本半導体不揮発性記憶装置に
おいては、不揮発性メモリであるフラッシュメモリも、
ＤＲＡＭと同様に従来不可能であるといわれた、高速化
などに有利な折り返しビット線(Folded Bit Line) 方式
のメモリとして構成され、第１のスイッチング素子群Ｓ
ＷＧ1 を介してＤＲＡＭセルアレイＭＣＡDRAMを構成す
るビット線および反ビットの各々と、フラッシュメモリ
セルアレイＭＣＡFLSを構成するビット線および反ビッ
トの各々とが直列に接続された回路構成となっている。
すなわち、本装置の不揮発性メモリは、ビット線ＢＬ０
およびＢＬ１と、これらと相補的レベルをとる反ビット
線ＢＬ０ およびＢＬ１ の対線配置とした、いわゆる
差動型（フリップ−フロップ型を含む）センス方式に構
成されている。そして、差動型のセンスアンプとして、
上述したようにラッチ回路ＬＴＣ０，ＬＴＣ１が機能す
る。
【００３０】以下に、フラッシュメモリなどの半導体不
揮発性メモリに折り返しビット線方式を採用可能とする
具体的な回路構成例について、ビット線ＢＬ０および反
ビット線ＢＬ０ 対を例に、図３〜図６を用いて詳細に
説明する。なお、ここでは、図３および図４によりダミ
ーセルを用いることなく折り返しビット線方式を採用可
能とする構成例を説明し、図５および図６によりダミー
セルを用いて折り返しビット線方式を採用可能とする構
成例を説明する。
【００３１】図３は、ダミーセルを用いることなく折り
返しビット線方式を採用可能とするフラッシュメモリの
構成例を示す回路図である。本回路は、ビット線電圧調
整回路ＢＶＡを設けて、折り返しビット線方式の適用を
可能としている。
【００３２】センスアンプＳＡf として機能するラッチ
回路ＬＴＣ０は、図３に示すように、２つのＣＭＯＳイ
ンバータＩＮＶ1 ，ＩＮＶ2 の入力と出力とを交差接続
したフリップフロップ型センスアンプにより構成されて
いる。そして、インバータＩＮＶ1 の出力ノードがビッ
ト線ＢＬ０に接続され、インバータＩＮＶ2 の出力ノー
ドが反ビット線ＢＬ０ に接続されている。
【００３３】ビット線電圧調整回路ＢＶＡは、ｎＭＯＳ
トランジスタＮＴSW1 〜ＮＴSW4 、図示しない電源から
の第１の電圧ＶP1の供給ラインである第１の電圧供給線
ＶＬ 1 、図示しない電源からの第２の電圧ＶP2の供給ラ
インである第２の電圧供給線ＶＬ2 、図示しない制御系
によりレベルが制御された第１〜第４の切替信号ＰＳＷ
1 ，ＰＳＷ2 ，ＳＳＷ1 ，ＳＳＷ2 の供給ラインである
第１〜第４の切替信号供給線ＳＷＬ1 〜ＳＷＬ4 により
構成されている。
【００３４】ｎＭＯＳトランジスタＮＴSW1 は、ソース
が第１の電圧供給線ＶＬ1 に接続され、ドレインがビッ
ト線ＢＬ０に接続され、ゲートが第１の切替信号供給線
ＳＷＬ1 に接続されている。ｎＭＯＳトランジスタＮＴ
SW2 は、ソースが第１の電圧供給線ＶＬ1 に接続され、
ドレインが反ビット線ＢＬ０ に接続され、ゲートが第
２の切替信号供給線ＳＷＬ2 に接続されている。ｎＭＯ
ＳトランジスタＮＴSW3 は、ソースが第２の電圧供給線
ＶＬ2 に接続され、ドレインがビット線ＢＬ０とｎＭＯ
ＳトランジスタＮＴSW1 との接続中点側に接続され、ゲ
ートが第３の切替信号供給線ＳＷＬ3 に接続されてい
る。ｎＭＯＳトランジスタＮＴSW4 は、ソースが第２の
電圧供給線ＶＬ2 に接続され、ドレインが反ビット線Ｂ
Ｌ０ とｎＭＯＳトランジスタＮＴSW2 との接続中点側
に接続され、ゲートが第４の切替信号供給線ＳＷＬ4 に
接続されている。
【００３５】第１の電圧供給線ＶＬ1 に供給される第１
の電圧ＶP1と第２の電圧供給線ＶＬ 2 に供給される第２
の電圧ＶP2とは、電源電圧をＶCCとして次の関係を満足
している。 ＶP2＞ＶP1＝（ＶCC／２） …(1)
【００３６】また、図４は、読み出し動作時のビット線
電圧調整回路ＢＶＡの調整に基づくビット線電圧ＶBLの
変位を示す図である。図４においては、横軸が時間を、
縦軸が電圧をそれぞれ表し、図中、Ａで示す曲線はメモ
リセルＭＴ０ｉが電流を流さない場合のビット線電圧を
示し、Ｂで示す曲線はメモリセルＭＴ０ｉが電流を流す
場合のビット線電圧を示している。図４に示すように、
読み出し動作時には、ビット線電圧調整回路ＢＶＡによ
り読み出し行うメモリセルが接続されたビット線ＢＬ０
（または反ビット線ＢＬ０ ）が（ＶCC／２）より高い第
２の電圧ＶP2に所定期間ｔ1 だけ充電され、反ビット線
ＢＬ０ （またはビット線ＢＬ０）が（１／２ＶCC）レ
ベルの第１の電圧ＶP1に充電される。
【００３７】このような構成において、メモリセルＭＴ
０ｉのデータの読み出し動作は、以下のようにして行わ
れる。
【００３８】まず、読み出し動作前には、各信号レベル
が次のようにセットされ、スタンバイ状態に保持され
る。すなわち、図示しない制御系により、第１および第
２の切替信号ＰＳＷ1 ，ＰＳＷ2 がハイレベルに設定さ
れ、第３および第４の切替信号ＳＳＷ1 ，ＳＳＷ2がロ
ーレベルに設定される。また、ワード線ＷＬｉのレベル
および第２のスイッチング信号線ＳＬＮ2 のレベルもロ
ーレベルに設定される。その結果、ビット線電圧調整回
路ＢＶＡのｎＭＯＳトランジスタＮＴSW1 ，ＮＴSW2 は
オン状態となり、ｎＭＯＳトランジスタＮＴSW3 ，ＮＴ
SW4 並びにスイッチング素子ＳＷ２0 、ＳＷ２ 0 はオ
フ状態となる。これにより、ビット線ＢＬ０および反ビ
ット線ＢＬ０ には第１の電圧ＶP1が供給され、（ＶCC
／２）レベルに保持される。また、ＶＳＡ＝ＶＳＡ ＝
ＶＳＡＬ＝ＶＳＡＨ＝（ＶCC／２）となる。
【００３９】以上のスタンバイ状態から読み出しを開始
する場合には、第１の切替信号ＰＳＷ1 がローレベル
に、第３の切替信号ＳＳＷ1 がハイレベルに設定され
る。これにより、ｎＭＯＳトランジスタＮＴSW1 がオフ
状態となり、ｎＭＯＳトランジスタＮＴSW3 がオン状態
となる。その結果、ビット線ＢＬ０への第１の電圧ＶP1
の供給が停止され、第２の電圧ＶP2の供給が開始され
る。すなわち、ビット線ＢＬ０の電圧ＶBLのＶP2への充
電が開始される。このとき、反ビット線ＢＬ０ は第１
の電圧ＶP1の供給が続行され、（ＶCC／２）レベルに保
持される。通常、ＶP2＝ＶP1＋0.2 〜0.5Vである。
【００４０】次に、ワード線ＷＬｉがハイレベルに設定
される（選択ゲート線ＳＥＬもハイレベル）。次いで、
ワード線ＷＬｉがハイレベルに設定されてから所定時
間、たとえば５〜２０ｎｓ経過後、第３の切替信号ＳＳ
Ｗ1 がローレベルに設定される。これにより、ｎＭＯＳ
トランジスタＮＴSW3 がオフ状態となり、第２の電圧Ｖ
P2のビット線ＢＬ０への供給が停止される。
【００４１】この状態で、所定時間、たとえば５〜２０
ｎｓ、メモリセルＭＴ０ｉが電流を流すのであれば、Ｖ
BL＜ＶP1となる時間、待ち状態となる。この時間経過後
は、メモリセルＭＴ０ｉが電流を流す場合にはＶBL＜Ｖ
P1、流さない場合にはＶBL＝ＶP2となっている。一方、
反ビット線ＢＬ０ の電圧Ｖ BL は、この間第１の電圧
供給線ＶＬ1 に接続されているので、メモリセルＭＴ０
ｉが電流を流す、流さないにかかわらず、第１の電圧Ｖ
P1に保持される。
【００４２】ここで、第１のスイッチング信号線ＳＬＮ
2 のレベルがハイレベルに設定され、ＶＳＡ，ＶＳＡ
に、メモリセルＭＴ０ｉに応じたハイ／ローの２値デー
タがセットされる。
【００４３】以上のように、図３の構成によれば、ダミ
ーセルを用いることなく、１本のワード線ＷＬｉにビッ
ト線ＢＬ０に接続されたメモリセルＭＴ０ｉと反ビット
線ＢＬ０ に接続されたメモリセルＭＴ０ｉ が接続さ
れていても、折り返しビット線方式を採用できる。その
結果、レイアウトがし易く、折り返しビット線方式のＤ
ＲＡＭのビット線、反ビット線と直接接続することがで
き、同一チップ内にＤＲＡＭとフラッシュメモリとを容
易に形成することができる。また、種々のノイズもビッ
ト線ＢＬ０、反ビット線ＢＬ０ に全く同様に働くこと
から、ノイズの影響を最低限に抑止できる。したがっ
て、センスアンプの感度を上げることができ、高速化を
図ることができる。
【００４４】なお、本例においては、メモリセルＭＴ０
ｉ の電流を第１の電圧ＶP1から全て補償できるとした
が、バラツキなどを考慮して、｛メモリセルＭＴ０ｉの
電流＞（メモリセルＭＴ０ｉ の電流−第１の電圧ＶP1
から補償する電流）｝であれば、上記回路を構成でき
る。また、本例に係る回路は、フラッシュメモリのＮＡ
ＮＤ型、ＮＯＲ型を問わず適用できる。
【００４５】次に、図５および図６を用いて他の構成例
を説明する。図５は、ダミーセルを用いて折り返しビッ
ト線方式を採用可能とする構成例を示す回路図である。
本回路は、ＮＡＮＤ型フラッシュメモリにおいて、上側
選択トランジスタを２段とし、一方をデプレッショント
ランジスタとすることにより、折り返しビット線方式を
採用できるようにしたものであり、リファレンスセルと
してのダミーセルが用いられている。また、この回路
は、各メモリセルアレイの選択ゲートが２段となった以
外は、周知のＤＲＡＭ回路の折り返しビット線と同様な
構成となっている。
【００４６】図５において、ＭＣＡ1h、ＭＣＡ2hはビッ
ト線ＢＬ０に接続されたメモリセルアレイ、ＭＣＡ1l、
ＭＣＡ2lは反ビット線ＢＬ０ に接続されたメモリセル
アレイ、ＤＣＬh はビット線ＢＬ０に接続されたダミー
セル、ＤＣＬl は反ビット線ＢＬ０ に接続されたダミ
ーセル、ＮＴ11，ＮＴ12はｎＭＯＳトランジスタをそれ
ぞれ示している。
【００４７】図６は、本例に係るメモリセルアレイの構
成例を示す図である。同図（ａ）に示すように、各メモ
リセルアレイは、直列に接続されたいわゆる上側の第１
および第２の選択トランジスタＳＬ1 ，ＳＬ2 と、第２
の選択トランジスタＳＬ2 に対して直列に接続された複
数個、たとえば８個のメモリトランジスタＭＴ0 〜ＭＴ
7 と、メモリトランジスタＭＴ7 と接地との間に直列に
接続されたいわゆる下側の選択トランジスタＳＬ3 とか
ら構成されている。そして、第１および第２の選択トラ
ンジスタＳＬ1 ，ＳＬ2 のうちいずれか一方がデプレッ
ショントランジスタにより構成される。
【００４８】メモリセルアレイは、第１の選択トランジ
スタＳＬ1 がビット線ＢＬ０または反ビット線ＢＬ０
に接続される。このとき、同一のビット線ＢＬ０または
反ビット線ＢＬ０ に接続されるメモリセルアレイの第
１および第２の選択トランジスタＳＬ1 ，ＳＬ2 は、セ
ンスアンプ側から、接続される順に交互にデプレッショ
ントランジスタにより構成される。これは、容量のバラ
ンスをとるためである。なお、図５においては、図面の
簡単化のため、図６（ａ）の構成を同図（ｂ）のように
簡単化して表している。
【００４９】図５の回路において、ＳＧ11，ＳＧ21で示
す選択ゲートに接続され、ワード線ＷＬj に接続された
メモリトランジスタのデータの読み出す動作は、以下の
ようにして行われる。
【００５０】まず、初期状態として、信号ＰＣの供給ラ
イン、第１および第２のスイッチング信号線ＳＬＮ1 ，
ＳＬＮ2 のレベルがローレベル（０Ｖ）に設定される。
これにより、ｎＭＯＳトランジスタＮＴ11，ＮＴ12、ス
イッチング素子ＳＷ１0 ，ＳＷ１ 0 ，ＳＷ２0 ，ＳＷ
２ 0 はオフ状態となる。さらに、信号ＤＳＧ，ＳＧが
ローレベル、ワード線ＷＬj およびダミーワード線ＤＷ
Ｌはハイレベル（５Ｖ）に設定され、また、ＶＳＡＬお
よびＶＳＡＨがＶ PCに設定され、ビット線ＢＬＤ０およ
び反ビット線ＢＬＤ０ が（１／２）ＶCCレベルに設定
される。
【００５１】この状態で、信号ＰＣおよび第２のスイッ
チング信号線ＳＬＮ2 がハイレベルに設定される。これ
により、ｎＭＯＳトランジスタＮＴ11，ＮＴ12、並びに
スイッチング素子ＳＷ２0 ，ＳＷ２ 0 がオン状態とな
る。その結果、ビット線ＢＬ０および反ビット線ＢＬ０
がＶPCにプリチャージされる。
【００５２】次に、ほぼ同時に選択されたセルのワード
線がローレベルに設定され、信号ＳＧがハイレベルに設
定される。反ビット線ＢＬ に接続されたダミーセルＤ
ＭＣの信号ＤＳＧがハイレベルに設定され、ダミーワー
ド線ＤＷＬがローレベルに設定される。この場合、信号
ＳＧ2 およびＤＳＧ1 がハイレベルに設定され、ワード
線ＷＬおよびダミーワード線ＤＷＬがローレベルに設定
される。
【００５３】プリチャージを終了したならば、信号ＰＣ
がローレベルに設定される。これにより、ｎＭＯＳトラ
ンジスタＮＴ11，ＮＴ12がオフ状態となり、センスが開
始される。
【００５４】選択されたセルが電流を流せばビット線Ｂ
Ｌ０の電圧ＶBLは下がり、流さなければ変化がない。一
方、ダミーセルＤＭＣは、その中間の電流を流すように
セットされているので、反ビット線ＢＬ０ の電圧Ｖ BL
は多少低下する。すなわち、選択されたセルが電流を
ながすものとすると、ビット線ＢＬ０の電圧ＶBLの方が
大きく下がる。
【００５５】ビット線ＢＬ０と反ビット線ＢＬ０ との
電位差が−０．１Ｖ程度となる頃に、信号ＶＳＡＬおよ
び第２のスイッチング信号線ＳＬＮ2 がローレベルに設
定され、ＶＳＡＨがハイレベルに設定される。これによ
り、ＳＡおよびＳＡ はフリップフロップ型センスアン
プＳＡf の動作によりＳＡがローレベル（０Ｖ）、ＳＡ
がハイレベル（５Ｖ）となる。
【００５６】次に、第１のスイッチング信号線ＳＬＮ1
がハイレベルに設定される。これにより、スイッチング
素子ＳＷ１0 ，ＳＷ１ 0 がオン状態となり、ＳＡおよ
びＳＡ が、バッファ用メモリとしてＤＲＡＭメモリの
ビット線ＢＬＤ０および反ビット線ＢＬＤ０ に読み出
される。
【００５７】以上のように、ダミーセルを用いても、折
り返しビット線方式のフラッシュメモリを構成できる。
したがって、図３の回路の場合と同様に、レイアウトが
し易く、折り返しビット線方式のＤＲＡＭのビット線、
反ビット線と直接接続することができ、同一チップ内に
ＤＲＡＭとフラッシュメモリとを容易に形成することが
できる。なお、本例に係る回路も、フラッシュメモリの
ＮＡＮＤ型、ＮＯＲ型を問わず適用できる。
【００５８】次に、図１の構成におけるデータの書き込
み動作例について説明する。たとえば通常のＤＲＡＭに
対する書き込み動作が終了すると、第１のスイッチング
信号線ＳＬＮ1 のレベルがハイレベルに設定される。こ
れにより、ＤＲＡＭセルのデータが、ラッチ回路ＬＴＣ
０およびＬＴＣ１にラッチされる。次いで、第１のスイ
ッチング信号線ＳＬＮ1 のレベルがローレベルに設定さ
れ、第２のスイッチング信号線ＳＬＮ2 のレベルがハイ
レベルに設定される。これにより、ラッチ回路ＬＴＣ０
およびＬＴＣ１にラッチされたデータが、フラッシュメ
モリセルＭＴ０ｉ，ＭＴ０ｉ ，ＭＴ１ｉ，ＭＴ１ｉ
に転送され、記憶される。
【００５９】以上説明したように、本実施例によれば、
折り返しビット線方式のフラッシュメモリを構成し、こ
のフラッシュメモリセルアレイＭＣＡFLS のビット線Ｂ
Ｌ０，ＢＬ１および反ビット線ＢＬ０ ，ＢＬ１ を、
スイッチング素子ＳＷ１0 ，ＳＷ１1 ，ＳＷ１ 0 ，Ｓ
Ｗ１ 1 を介して折り返しビット線方式のＤＲＡＭのビ
ット線ＢＬＤ０，ＢＬＤ１および反ビット線ＢＬＤ０
，ＢＬＤ１ と直接的に接続するように構成したの
で、同一チップ内にＤＲＡＭとフラッシュメモリとを容
易に形成することができる。したがって、高速で読み出
し、書き込み動作が可能で、バックアップ用電源を用い
ることなくデータの記憶保持を行える半導体不揮発性記
憶装置を実現できる。また、本装置構成では、通常ＤＲ
ＡＭに必要であるリフレッシュを行う必要がなく、回路
の簡単化、ひいてはコスト低減を図ることができる。
【００６０】
【実施例２】図７は、本発明に係る半導体不揮発性記憶
装置の第２の実施例を示す回路図である。本実施例が上
述した実施例１と異なる点は、バッファ用メモリとして
ＤＲＡＭセルの代わりにＳＲＡＭセルを用いた点にあ
る。そして、ＳＲＡＭセルアレイＭＣＡSRAMのビット線
対とフラッシュメモリセルアレイＭＣＡFLSaのビット線
対とを第１のスイッチング素子群ＳＷＧ1aを介して接続
している。
【００６１】ＳＲＡＭセルＣＥＬ０１，ＣＥＬ０２，Ｃ
ＥＬ２１，ＣＥＬ２２としては、たとえば図８に示すよ
うに、ＴＦＴ負荷型のＳＲＡＭが用いられる。このＳＲ
ＡＭでは、負荷用トランジスタＬＴ1 とドライバトラン
ジスタＤＴ1のドレイン同士およびゲート同士が接続さ
れて第１のインバータが構成され、負荷用トランジスタ
ＬＴ2 とドライバトランジスタＤＴ2 のドレイン同士お
よびゲート同士が接続されて第２のインバータが構成さ
れ、第１のインバータの出力である第１のノードｎ1 と
第２のインバータの入力となるドライバトランジスタＤ
Ｔ2 のゲートとが接続され、第２のインバータの出力で
ある第２のノードｎ2 と第１のインバータの入力となる
ドライバトランジスタＤＴ1 のゲートとが接続されて、
基本メモリセルが構成されている。そして、本ＳＲＡＭ
では、第１のノードｎ1 がビット線ＢＬＳに対してワー
ドトランジスタＷＬ1 により作動的に接続され、第２の
ノードｎ2 が反ビット線ＢＬＳ に対してワードトラン
ジスタＷＬ2 により作動的に接続されている。また、各
ワードトランジスタＷＴ1 ，ＷＴ2 のゲートがワード線
ＷＬBFに接続されている。
【００６２】また、本装置では、ＳＲＡＭセルアレイＭ
ＣＡSRAMのビット線は２組であるのに対し、フラッシュ
メモリセルアレイＭＣＡFLSaのビット線対は４組として
いる。これは、ＳＲＡＭとフラッシュメモリとのメモリ
セルのサイズが横幅で２倍ほど違うためであり、ＳＲＡ
Ｍのビット線と反ビット線との間隔が、フラッシュメモ
リのビット線と反ビット線との間隔の２倍であることに
よる。
【００６３】そのため、第１のスイッチング素子群ＳＷ
Ｇ1aは、偶数列のビット線対であるＢＬ０，ＢＬ０ 、
およびＢＬ２，ＢＬ２ をそれぞれＳＲＡＭセルアレイ
ＭＣＡSRAMのビット線対であるＢＬＳ０，ＢＬＳ０ 、
およびＢＬＳ２，ＢＬＳ２ に接続するためのスイッチン
グ素子群ＳＷ１0 ，ＳＷ１ 0 ，ＳＷ１2 ，ＳＷ１ 2
と、奇数列のビット線対であるＢＬ１，ＢＬ１ 、およ
びＢＬ３，ＢＬ３ をそれぞれＳＲＡＭセルアレイＭＣＡ
SRAMのビット線対であるＢＬＳ０，ＢＬＳ０ 、および
ＢＬＳ２，ＢＬＳ２ に接続するためのスイッチング素
子群ＳＷ１ 1 ，ＳＷ１ 1 ，ＳＷ１3 ，ＳＷ１ 3 との
２段構成となっている。また、スイッチング素子群ＳＷ
１0 ，ＳＷ１ 0 ，ＳＷ１2 ，ＳＷ１ 2 のゲートは共
通のスイッチング信号線ＳＬＮ1Eに接続され、スイッチ
ング素子群ＳＷ１1 ，ＳＷ１ 1 ，ＳＷ１3 ，ＳＷ１ 3
ゲートは共通のスイッチング信号線ＳＬＮ1Oに接続さ
れている。
【００６４】このような構成にすることにより、２ワー
ド線分のＳＲＡＭのデータが、一度にフラッシュメモリ
の１ワード線分の書き込みデータ用ラッチ回路ＬＴＣ０
（〜３）に格納できる。すなわち、２５６Ｂ〜５１２Ｂ
のＳＲＡＭデータが０．１〜１ｍｓの間にフラッシュメ
モリに転送できることになる。
【００６５】次に、ＳＲＡＭデータをタッチ回路に転送
する場合の動作を、ビット線対ＢＬＳ０，ＢＬＳ０ を
例に説明する。まず、ＳＲＡＭセルアレイＭＣＡSRAMの
ビット線対であるビット線ＢＬＳ０および反ビット線Ｂ
ＬＳ０ のレベルを、図示しないプリチャージ回路によ
り（Ｖ CC／２）にプリチャージする。次に、ＳＲＡＭセ
ルアレイＭＣＡSRAMのワード線ＷＬBF1 ，ＷＬBF2 のレ
ベルをハイレベルに設定する。これにより、ビット線Ｂ
ＬＳ０および反ビット線ＢＬＳ０ のレベルは、ＳＲＡ
ＭセルＣＥＬ０１，ＣＥＬ０２のデータによりいずれか
一方が０Ｖとなる。これは、読み出しより時間を長くす
ることにより可能である。
【００６６】そして、ワード線ＷＬBF1 ，ＷＬBF2 のレ
ベルをローレベルに切り換えて、第１のスイッチング素
子群ＳＷＧ1aの信号線ＳＬＮ1EまたはＳＬＮ1Oをハイレ
ベルに設定して、ラッチ回路ＬＴＣ０またはＬＴＣ１に
取り込む。ラッチ回路ＬＴＣ０またはＬＴＣ１に取り込
まれたデータは、フラッシュメモリの書き込み手順に従
って、所望のメモリトランジスタＭＴ０ｉ，ＭＴ０ｉ
，ＭＴ１ｉ，ＭＴ１ｉ に格納される。
【００６７】また、フラッシュメモリセルからのデータ
の読み出し動作は、図３〜図６を用いて説明した動作と
同様に行われる。
【００６８】以上説明したように、本実施例によれば、
バッファ用メモリとしてＳＲＡＭを用いた場合も、上述
した実施例１と同様に、同一チップ内にＳＲＡＭとフラ
ッシュメモリとを容易に形成することができ、上述した
実施例１と同様の効果を得ることができる。
【００６９】なお、書き込みデータのラッチは、フラッ
シュメモリ用のセンスアンプを共用する代わりに、ＳＲ
ＡＭ用のセンスアンプを用いても良い。
【００７０】
【実施例３】図９は、本発明に係る半導体不揮発性記憶
装置の第３の実施例を示すブロック図である。本実施例
では、図７に示すＳＲＡＭ−フラッシュメモリセルアレ
イ対（ａ，ｂ）を２つ設け、見掛け上、フラッシュメモ
リの消去時間を見えなくし、書き込みデータをＳＲＡＭ
に書き込むように、連続して入力できるように構成して
いる。なお、図９において、１はアドレスバッファ、２
はローデコーダ群、３はＩ／Ｏバッファ、４は回路全体
を制御するコントロール回路を示している。
【００７１】本装置においては、図１０に示すように、
ＳＲＡＭ（ａ）および（ｂ）のサイズ（容量）は、書き
込み単位（ページ）の整数倍となっている。
【００７２】次に、ＳＲＡＭ（ａ）および（ｂ）のサイ
ズがページサイズと同サイズの場合の、図９の構成によ
る動作について、順を追って説明する。なお、この場
合、書き込み時間＝消去時間の必要がある。
【００７３】まず、書換えが開始される。ＳＲＡＭへの
書込信号Ｗｒｉｔｅがアドレスバッファ１へ入力され、
アドレス、データ入力が開始される。そして、ＳＲＡＭ
セルアレイＭＣＡSRAMa のＳＲＡＭセルへの入力が行わ
れる。同時に上位アドレスにより、消去ブロックの番地
がわかるので、フラッシュメモリセルアレイＭＣＡFLSa
の該当ブロックの消去が開始される。ここで、たとえ
ば、ページ＝ＳＲＡＭサイズ＝５１２バイトとすると、
サイクル２００ｎｓなら、約０．１ｍｓで消去する必要
があるが、この値は無理な値ではなく、現実的な値であ
る。これにより、ＳＲＡＭセルアレイＭＣＡSRAMa への
入力が終了するとともに、フラッシュメモリセルアレイ
ＭＣＡFLSaの該当ブロックの消去動作が終了する。
【００７４】次に、ＳＲＡＭセルアレイＭＣＡSRAMb へ
の入力が開始され、フラッシュメモリセルアレイＭＣＡ
FLSbの該当ブロックの消去が開始される。同時に、ＳＲ
ＡＭセルアレイＭＣＡARAMa からフラッシュメモリセル
アレイＭＣＡFLSaのページへの書き込みが開始される。
この場合も、ページ＝ＳＲＡＭサイズ＝５１２バイトと
すると、サイクル２００ｎｓなら、約０．１ｍｓで書き
込みが行える必要があるが、現実的な値である。これに
より、ＳＲＡＭセルアレイＭＣＡSRAMb への入力が終了
するとともに、フラッシュメモリセルアレイＭＣＡFLSb
の該当ブロックに対する消去動作が終了する。
【００７５】このとき、ＳＲＡＭセルアレイＭＣＡ
SRAMa への入力が終了するとともに、ＳＲＡＭセルアレ
イＭＣＡSRAMa からフラッシュメモリセルアレイＭＣＡ
FLSaのページ０へのデータ転送が終了する。
【００７６】次に、ＳＲＡＭセルアレイＭＣＡSRAMa へ
の入力が開始されると同時に、ＳＲＡＭセルアレイＭＣ
ＡSRAMb からフラッシュメモリセルアレイＭＣＡFLSbの
ページ０へのデータ転送が開始される。この場合、消去
ブロックがページより大きい場合には消去動作は行われ
ない。
【００７７】このとき、ＳＲＡＭセルアレイＭＣＡ
SRAMa への入力が終了するとともに、ＳＲＡＭセルアレ
イＭＣＡSRAMa からフラッシュメモリセルアレイＭＣＡ
FLSaのページ１へのデータ転送が行われる。次に、ＳＲ
ＡＭセルアレイＭＣＡSRAMb への入力が開始される。こ
の場合も、消去ブロックがページより大きい場合には消
去動作は行われない。
【００７８】以降、これらの動作が繰り返し行われる。
たとえば、消去単位が８Ｋバイト（フラッシュメモリセ
ルアレイＭＣＡFLSaおよびＭＣＡFLSbを合わせて１６Ｋ
バイト）、ページが５１２バイト（フラッシュメモリセ
ルアレイＭＣＡFLSaおよびＭＣＡFLSbを合わせて１Ｋバ
イト）の場合には、初めの消去動作の後、１６回の書き
込み動作が続けて行われる。
【００７９】次に、（消去時間＝書込時間×１６倍）と
した場合の動作について説明する。この場合は、ＳＲＡ
Ｍのサイズはページサイズの１６倍必要となる。上記の
例でいえば、消去単位＝ＳＲＡＭサイズ＝８Ｋバイト×
２、書き込み０．１ｍｓ／ページ、消去１．６ｍｓ／１
６Ｋバイトということになる。
【００８０】この場合も、ＳＲＡＭに書く時間＝消去の
時間で、動作自体は変わらない。動作が開始されると、
ＳＲＡＭセルアレイＭＣＡSRAMa のＳＲＡＭセルへの入
力が行われる。同時に上位アドレスにより、消去ブロッ
クの番地がわかるので、フラッシュメモリセルＭＣＡ
FLSaの該当ブロックの消去が開始される。そして、ＳＲ
ＡＭセルアレイＭＣＡSRAMa への入力が終了するととも
に、ＳＲＡＭセルアレイＭＣＡSRAMa からフラッシュメ
モリセルアレイＭＣＡFLSaのページ０へのデータ転送が
行われる。
【００８１】次に、ＳＲＡＭセルアレイＭＣＡSRAMb へ
の入力が開始され、フラッシュメモリセルＭＣＡFLSbの
該当ブロックの消去が開始される。次いで、ＳＲＡＭセ
ルアレイＭＣＡSRAMa のページ０からフラッシュメモリ
セルアレイＭＣＡFLSaのページ０へのデータ転送が終了
すると同時に、ＳＲＡＭセルアレイＭＣＡSRAMa のペー
ジ１からフラッシュメモリセルアレイＭＣＡFLSaのペー
ジ１へのデータ転送が開始される。このデータ転送がペ
ージ０〜ページ１５まで繰り返し行われる。このとき、
並行してＳＲＡＭセルアレイＭＣＡSRAMb へのデータ入
力が行われるとともに、フラッシュメモリセルアレイＭ
ＣＡFLSbの消去が行われる。
【００８２】ここで、ＳＲＡＭセルアレイＭＣＡSRAMa
のページ１５からフラッシュメモリセルアレイＭＣＡ
FLSaのページ１５へのデータ転送の終了と並行して、Ｓ
ＲＡＭセルアレイＭＣＡSRAMb へのデータ入力が終了す
るとともに、フラッシュメモリセルアレイＭＣＡFLSbの
消去動作が終了する。
【００８３】次に、ＳＲＡＭセルアレイＭＣＡSRAMb の
ページ０からフラッシュメモリセルアレイＭＣＡFLSbの
ページ０へのデータ転送が開始されると同時に、ＳＲＡ
ＭセルアレイＭＣＡSRAMa への入力が開始される。以
降、上述した動作が繰り返される。
【００８４】なお、上述した構成において、消去時間あ
るいはフラッシュメモリへの書込時間がＳＲＡＭ入力時
間に比べて少し長かった場合のため、外部の制御系にコ
ントロール回路４からＲｅａｄｙ／Ｂｕｓｙ 信号を出
力するようにすることも可能である。
【００８５】以上説明したように、本実施例によれば、
制御系であるＣＰＵからみて、データ入力以外の書き込
みや消去のｍｓｅｃオーダーの待ち時間を見掛け上なく
すことができる。また、書き込み／消去中に、フラッシ
ュメモリからのデータ読み出しを行う場合、書き込みデ
ータはＳＲＡＭに保持されているから、ＳＲＡＭへの書
き込み、フラッシュメモリへの消去／書き込み動作を中
断して、フラッシュメモリから読み出しを行うことは可
能である。したがって、通常は、消去信号入力→消去待
ち→書き込みデータ入力→書き込み終了待ち→書き込み
データ入力待ち→・・・の繰り返しになるところを、書
き込みデータ入力→書き込みデータ入力→・・・の繰り
返しにできる。
【００８６】
【実施例４】本実施例は、構成自体は図７の装置構成と
同様であるが、フラッシュメモリの一部がＮＶＲＡＭと
して用いられる。この場合、フラッシュメモリの消去ブ
ロックの整数倍の単位でＳＲＡＭセルが設けられる。
【００８７】本装置では、通常はＳＲＡＭとして使用
し、電源をオフするときに、フラッシュメモリへデータ
を退避する。退避する時間は、ページ当り０．１ｍｓｅ
ｃ程度であるから、コンデンサに蓄えた分でもまかなえ
る。そして、電源をオンするときに、自動的にＳＲＡＭ
にデータを読み出す。この場合の具体的なページサイズ
等は、たとえば１ページ＝２５６バイト、消去ブロック
＝８ページ＝２Ｋバイト、ＳＲＡＭ＝２Ｋバイト＝１６
Ｋビットに設定される。
【００８８】本実施例によれば、フラッシュメモリの一
部をＮＶＲＡＭとして使用できることから、通電中はＳ
ＲＡＭとして使用でき、電源オフ時はフラッシュメモリ
となるため、ほぼ書換え無制限のフラッシュメモリを一
部とはいえ実現できる利点がある。
【００８９】
【実施例５】図１１は、本発明に係る半導体不揮発性記
憶装置の第５の実施例の要部を示す回路図である。本実
施例の装置は、上述した実施例２の構成が、フラッシュ
メモリセルアレイＭＣＡFLS において、ＳＲＡＭセルア
レイＭＣＡSRAMの一組のビット線対ＢＬＳ０，ＢＬＳ０
に対して二組のビット線対ＢＬ０，ＢＬ０ およびＢ
Ｌ１，ＢＬ１ を設けているにもかかわらず、それらの
片側、すなわち、ＢＬ０，ＢＬ１，・・または ＢＬ０
，ＢＬ１ ，・・に接続されたフラッシュメモリセル
にしか書き込むことができず、フラッシュメモリのワー
ド線１本分のデータを２回に分けて書き込まなければな
らない点を改善するために構成されている。
【００９０】具体的には、ラッチ回路群ＬＴＣＧｂの構
成において、ラッチ回路を２段構成にするとともに、各
ラッチ回路とビット線および反ビット線との接続をｎＭ
ＯＳトランジスタを介して行い、ＮＭＯＳトランジスタ
のゲートをスイッチング信号線ＳＷＬ1 〜ＳＷＬ4 にそ
れぞれ接続した構成としている。
【００９１】すなわち、ラッチ回路ＬＴＣ０1 とビット
線ＢＬ０とがｎＭＯＳトランジスタＮＴ０1 により接続
され、ラッチ回路ＬＴＣ０1 と反ビット線ＢＬ０ とが
ｎＭＯＳトランジスタＮＴ０ 1 により接続され、ラッ
チ回路ＬＴＣ０2 とビット線ＢＬ０とがｎＭＯＳトラン
ジスタＮＴ０2 により接続され、ラッチ回路ＬＴＣ０ 2
と反ビット線ＢＬ０ とがｎＭＯＳトランジスタＮＴ０
2 により接続されている。同様に、ラッチ回路ＬＴＣ
１1 とビット線ＢＬ１とがｎＭＯＳトランジスタＮＴ１
1 により接続され、ラッチ回路ＬＴＣ１1 と反ビット線
ＢＬ１ とがｎＭＯＳトランジスタＮＴ１ 1 により接
続され、ラッチ回路ＬＴＣ１2 とビット線ＢＬ１とがｎ
ＭＯＳトランジスタＮＴ１2 により接続され、ラッチ回
路ＬＴＣ１2と反ビット線ＢＬ１ とがｎＭＯＳトラン
ジスタＮＴ１ 2 により接続されている。そして、ｎＭ
ＯＳトランジスタＮＴ０1 およびＮＴ１1 のゲートが信
号線ＳＷＬ1 に接続され、ｎＭＯＳトランジスタＮＴ０
1 およびＮＴ１ 1 のゲートが信号線ＳＷＬ2 に接続
され、ｎＭＯＳトランジスタＮＴ０2 およびＮＴ１2 の
ゲートが信号線ＳＷＬ3 に接続され、ｎＭＯＳトランジ
スタＮＴ０ 2 およびＮＴ１ 2 のゲートが信号線ＳＷ
Ｌ4 に接続されている。
【００９２】このような構成において、ＳＲＡＭセルか
ら各ラッチ回路にデータを転送し、各ビット線および反
ビット線に接続されたフラッシュメモリセルへのデータ
の退避は次のように行われる。すなわり、まず、ビット
線ＢＬ０に接続されたフラッシュメモリセルＭＴ０ｉ、
およびビット線ＢＬ１に接続されたフラッシュメモリセ
ルＭＴ１ｉのために信号線ＳＷＬ1 およびＳＷＬ2 がロ
ーレベルが設定され、信号線ＳＷＬ3 およびＳＷＬ4 が
ハイレベルに設定される。これにより、ＳＲＡＭデータ
が、ラッチ回路ＬＴＣ０2 およびＬＴＣ１2 に転送さ
れ、ラッチされる。同様に、ビット線ＢＬ０ に接続さ
れたフラッシュメモリセルＭＴ０ｉ 、およびビット線
ＢＬ１ に接続されたフラッシュメモリセルＭＴ１ｉ
のために信号線ＳＷＬ1 およびＳＷＬ2 がハイレベルが
設定され、信号線ＳＷＬ3 およびＳＷＬ4 がローレベル
に設定される。これにより、ＳＲＡＭデータが、ラッチ
回路ＬＴＣ０1 およびＬＴＣ１1 に転送され、ラッチさ
れる。
【００９３】次に、各ラッチ回路ＬＴＣ０2 ，ＬＴＣ１
2 ，ＬＴＣ０1 およびＬＴＣ１1 にラッチされているデ
ータをフラッシュメモリセルＭＴ０ｉ，ＭＴ０ｉ ，Ｍ
Ｔ１ｉ，ＭＴ１ｉ に転送するにあって、信号線ＳＷＬ
1 およびＳＷＬ4 がローレベルに設定され、信号線ＳＷ
Ｌ2 およびＳＷＬ3 がハイレベルに設定される。これに
より、ラッチ回路ＬＴＣ０2 にラッチされたデータがフ
ラッシュメモリセルＭＴ０ｉに転送され、ラッチ回路Ｌ
ＴＣ０1 にラッチされたデータがフラッシュメモリセル
ＭＴ０ｉ に転送され、ラッチ回路ＬＴＣ１2 にラッチ
されたデータがフラッシュメモリセルＭＴ１ｉに転送さ
れ、ラッチ回路ＬＴＣ１1 にラッチされたデータがフラ
ッシュメモリセルＭＴ１ｉ に転送される。
【００９４】以上説明したように、本実施例によれば、
上述した実施例２の効果に加えて、フラッシュメモリの
ワード線１本分のデータを２回に分けて書き込む必要が
なくなり、高速化を図れるなどの利点がある。
【００９５】
【発明の効果】以上説明したように、本発明によれば、
同一チップ内にＤＲＡＭやＳＲＡＭにより構成されるバ
ッファ用メモリとフラッシュメモリなどからなる不揮発
性メモリとを容易に形成することができる。したがっ
て、簡単な構成で、高速で読み出し、書き込み動作が可
能で、バックアップ用電源を用いることなくデータの記
憶保持を行える半導体不揮発性記憶装置を実現できる。
【００９６】また、バッファ用メモリと不揮発性メモリ
とを少なくとも２組設けることにより、見掛け上、フラ
ッシュメモリの消去動作をなくし、バッファ用メモリに
データを書き込むような動作にできる。したがって、通
常は、消去信号入力→消去待ち→書き込みデータ入力→
書き込み終了待ち→書き込みデータ入力待ち→・・・の
繰り返しになるところを、書き込みデータ入力→書き込
みデータ入力→・・・の繰り返しにできる。
【００９７】また、不揮発性メモリの一部をＮＶＲＡＭ
として使用できる。そのため、通電中はＳＲＡＭとして
使用でき、電源オフ時はフラッシュモリとなるため、ほ
ぼ書換え無制限のフラッシュメモリを一部とはいえ実現
できる。
【図面の簡単な説明】
【図１】本発明に係る半導体不揮発性記憶装置の第１の
実施例を示す回路図である。
【図２】ＤＲＡＭセルの構成例を示す図である。
【図３】ダミーセルを用いることなく折り返しビット線
方式を採用可能とするフラッシュメモリの構成例を示す
回路図である。
【図４】図３の回路における読み出し動作時のビット線
電圧調整回路の調整に基づくビット線電圧の変位を示す
図である。
【図５】ダミーセルを用いて折り返しビット線方式を採
用可能とするフラッシュメモリの構成例を示す回路図で
ある。
【図６】図５のメモリセルアレイの構成例を示す図であ
る。
【図７】本発明に係る半導体不揮発性記憶装置の第２の
実施例を示す回路図である。
【図８】ＳＲＡＭセルの構成例を示す図である。
【図９】本発明に係る半導体不揮発性記憶装置の第３の
実施例を示すブロック図である。
【図１０】図９の回路のおけるＳＲＡＭサイズと書込単
位（ページ）との関係を説明するための図である。
【図１１】本発明に係る半導体不揮発性記憶装置の第５
の実施例の要部を示す回路図である。
【符号の説明】
ＭＣＡDRAM…ＤＲＡＭセルアレイ ＭＣＡSRAM…ＳＲＡＭセルアレイ ＭＣＡFLS …フラッシュメモリセルアレイ ＳＷＧ1 ，ＳＷＧ1a…第１のスイッチング素子群 ＳＷＧ2 …第２のスイッチング素子群 ＬＴＣＧ，ＬＴＣＧａ，ＬＴＣＧｂ…ラッチ回路群 ＢＬＤ０，ＢＬＤ１…ＤＲＡＭセル用ビット線 ＢＬＤ０ ，ＢＬＤ１ …反ビット線 ＢＬＳ０，ＢＬＳ１…ＳＲＡＭセル用ビット線 ＢＬＳ０ ，ＢＬＳ１ …反ビット線 ＢＬ０〜ＢＬ３…フラッシュメモリセル用ビット線 ＢＬ０ 〜ＢＬ３ …反ビット線、 ＷＬBF1 ，ＷＬBF2 …バッファメモリセル用ワード線 ＤＷＬ1 ，ＤＷＬ2 …ＤＲＡＭセルアレイ用ダミーワー
ド線 ＳＥＬ…フラッシュメモリセルアレイ用選択ゲート線 ＷＬi …フラッシュメモリセルアレイ用ワード線 ＳＬＮ1 …第１のスイッチング信号線 ＳＬＮ2 …第２のスイッチング信号線 ＳＷＬ1 〜ＳＷＬ4 …ラッチ回路用スイッチング信号線 ＢＶＡ…ビット線電圧調整回路 １…アドレスバッファ ２…ローデコーダ群 ３…Ｉ／Ｏバッファ ４…コントロール回路
【手続補正書】
【提出日】平成６年４月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【実施例１】図１は、本発明に係る半導体不揮発性記憶
装置の第１の実施例を示す回路図である。図１におい
て、ＭＣＡDRAMはバッファ用メモリセルアレイとしての
ＤＲＡＭセルアレイ、ＭＣＡFLS は不揮発性メモリセル
アレイとしてのフラッシュメモリセルアレイ、ＳＷＧ1
は第１のスイッチング素子群、ＳＷＧ2 は第２のスイッ
チング素子群、ＬＴＣＧはラッチ回路群、ＢＬＤ０，Ｂ
ＬＤ１はＤＲＡＭセル用ビット線、ＢＬＤ０ はビット
線ＢＬＤ０と相補的レベルをとる反ビット線、ＢＬＤ１
はビット線ＢＬ１ と相補的レベルをとる反ビット
線、ＢＬ０，ＢＬ１はフラッシュメモリセル用ビット
線、ＢＬ０ はビット線ＢＬ０と相補的レベルをとる反
ビット線、ＢＬ１ はビット線ＢＬ１ と相補的レベル
をとる反ビット線、ＷＬBF1 ，ＷＬBF2 はＤＲＡＭセル
アレイ用ワード線、ＤＷＬ1 ，ＤＷＬ2 はＤＲＡＭセル
アレイ用ダミーワード線、ＳＥＬはフラッシュメモリセ
ルアレイ用選択ゲート線、ＷＬi はフラッシュメモリセ
ルアレイ用ワード線、ＳＬＮ1 は第１のスイッチング信
号線、ＳＬＮ2 ，ＳＬＮ 2 は第２のスイッチング信号
線をそれぞれ示している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】ストレージセルＳＲＧ０，ＳＲＧ１，ＳＲ
Ｇ０ ，ＳＲＧ１ およびダミーセルＤＣＬ０，ＤＣＬ
１，ＤＣＬ０ ，ＤＣＬ１ は、たとえば図２に示すよ
うに、電荷を蓄積するためのキャパシタＣと、キャパシ
タＣへの電荷の出し入れを制御するｎＭＯＳトランジス
タＮＴとから構成される。キャパシタＣの一方の電極は
接地あるいは所定の電圧に固定され、他方の電極はｎＭ
ＯＳトランジスタＮＴのソースに接続され、ｎＭＯＳト
ランジスタＮＴのドレインがビット線ＢＬＤに接続さ
れ、ゲートがワード線ＷＬＤに接続されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】このような構成において、ワード線の電位
が図示しないＸデコーダによりハイレベルに設定される
と、ｎＭＯＳトランジスタＮＴがオン状態となって導通
し、所定電位に保持されたビット線ＢＬＤからキャパシ
タＣに電荷が流れ込む。ここで、ワード線ＷＬのレベル
をローレベルに下げると、ｎＭＯＳトランジスタＮＴが
オフ状態となって非導通となり、そのときのビット線Ｂ
ＬＤの電位をキャパシタＣに取り込む。これにより、所
定のレベルのデータ「１」，「０」を保持する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】フラッシュメモリセルアレイＭＣＡ
FLS は、ｎＭＯＳトランジスタからなり、各ビット線お
よび反ビット線ＢＬ０，ＢＬ０ ，ＢＬ１，ＢＬ１ に
接続された選択ゲートＳＧ０，ＳＧ０ ，ＳＧ１，ＳＧ
１ に対して直列に接続されたメモリトランジスタＭＴ
０ｉ，ＭＴ０ｉ ，ＭＴ１ｉ，ＭＴ１ｉ により構成さ
れている。すなわち、各ビット線および反ビット線ＢＬ
０，ＢＬ０ ，ＢＬ１，ＢＬ１ 対して、たとえばＮＡＮ
Ｄ型のメモリセルが接続されている。また、選択ゲート
ＳＧ０，ＳＧ０ ，ＳＧ１，ＳＧ１ の各ゲートは共通
の選択ゲート線ＳＥＬに接続されている。また、メモリ
トランジスタＭＴ０ｉ，ＭＴ０ｉ ，ＭＴ１ｉ，ＭＴ１
ｉ のゲートは共通のワード線ＷＬｉに接続されてい
る。なお、本実施例によるフラッシュメモリは、ファウ
ラノイド（ＦＮ）トンネル消去／ＦＮトンネル書き込み
のメモリを前提としている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】第２のスイッチング素子群ＳＷＧ2 は、第
１のスイッチング素子群ＳＷＧ1 とフラッシュメモリセ
ルアレイＭＣＡFLS との間のビット線および反ビット線
ＢＬ０，ＢＬ０ ，ＢＬ１，ＢＬ１ に直列に挿入され
たｎＭＯＳトランジスタからなるスイッチング素子ＳＷ
２0 ，ＳＷ２ 0 ，ＳＷ２1 ，ＳＷ２ 1 により構成さ
れている。また、各スイッチング素子ＳＷ２0 ，ＳＷ２
0 ，ＳＷ２1 ，ＳＷ２ 1 のゲートは共通の第２のス
イッチング信号線ＳＬＮ2 ，ＳＬＮ 2 に接続されてい
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】まず、読み出し動作前には、各信号レベル
が次のようにセットされ、スタンバイ状態に保持され
る。すなわち、図示しない制御系により、第１および第
２の切替信号ＰＳＷ1 ，ＰＳＷ2 がハイレベルに設定さ
れ、第３および第４の切替信号ＳＳＷ1 ，ＳＳＷ2がロ
ーレベルに設定される。また、ワード線ＷＬｉのレベル
および第２のスイッチング信号線ＳＬＮ2 ，ＳＬＮ 2
のレベルもローレベルに設定される。その結果、ビット
線電圧調整回路ＢＶＡのｎＭＯＳトランジスタＮ
ＴSW1 ，ＮＴSW2 はオン状態となり、ｎＭＯＳトランジ
スタＮＴSW3 ，ＮＴSW4 並びにスイッチング素子ＳＷ２
0 、ＳＷ２ 0 はオフ状態となる。これにより、ビット
線ＢＬ０および反ビット線ＢＬ０ には第１の電圧ＶP1
が供給され、（ＶCC／２）レベルに保持される。また、
ＶＳＡ＝ＶＳＡ ＝ＶＳＡＬ＝ＶＳＡＨ＝（ＶCC／２）
となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】ここで、第１のスイッチング信号線ＳＬＮ
2 ，ＳＬＮ 2 のレベルがハイレベルに設定され、ＶＳ
Ａ，ＶＳＡ に、メモリセルＭＴ０ｉに応じたハイ／ロ
ーの２値データがセットされる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】次に、図１の構成におけるデータの書き込
み動作例について説明する。たとえば通常のＤＲＡＭに
対する書き込み動作が終了すると、第１のスイッチング
信号線ＳＬＮ1 のレベルがハイレベルに設定される。ま
ずワード線ＷＬＢＦ１につながるメモリセルＳＲＧ０，
ＳＲＧ１を読み出して、各々のデータをラッチ回路ＬＴ
Ｃ０およびＬＴＣ１にラッチする。次いで、第１のスイ
ッチング信号線ＳＬＮ1 のレベルがローレベルに設定さ
れ、第２のスイッチング信号線ＳＬＮ2 のレベルがハイ
レベルに設定される（ＳＬＮ 2 はローレベルのま
ま）。これにより、ラッチ回路ＬＴＣ０およびＬＴＣ１
にラッチされたデータが、フラッシュメモリセルＭＴ０
ｉ，ＭＴ１ｉに転送され、記憶される。図５において
は、図１のＳＬＮ2 ，ＳＬＮ 2 の書き込み時どちらの
ビット線を選ぶかという機能は、図５におけるＳＧ1 ，
ＳＧ2 ，ＳＧ3 ，ＳＧ4 が受け持っている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】次に、ＳＲＡＭデータをラッチ回路に転送
する場合の動作を、ビット線対ＢＬＳ０，ＢＬＳ０ を
例に説明する。まず、ＳＲＡＭセルアレイＭＣＡSRAMの
ビット線対であるビット線ＢＬＳ０および反ビット線Ｂ
ＬＳ０ のレベルを、図示しないプリチャージ回路によ
り（Ｖ CC／２）にプリチャージする。次に、ＳＲＡＭセ
ルアレイＭＣＡSRAMのワード線ＷＬBF1 ，ＷＬBF2 のレ
ベルをハイレベルに設定する。これにより、ビット線Ｂ
ＬＳ０および反ビット線ＢＬＳ０ のレベルは、ＳＲＡ
ＭセルＣＥＬ０１，ＣＥＬ０２のデータによりいずれか
一方が０Ｖとなる。これは、読み出しより時間を長くす
ることにより可能である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】次に、ＳＲＡＭセルアレイＭＣＡSRAMa へ
の入力が開始されると同時に、ＳＲＡＭセルアレイＭＣ
ＡSRAMb からフラッシュメモリセルアレイＭＣＡFLSbの
ページ０へのデータ転送が開始される。この場合、消去
ブロックが前と同じ場合には消去動作は行われない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】このとき、ＳＲＡＭセルアレイＭＣＡ
SRAMa への入力が終了するとともに、ＳＲＡＭセルアレ
イＭＣＡSRAMa からフラッシュメモリセルアレイＭＣＡ
FLSaのページ１へのデータ転送が行われる。次に、ＳＲ
ＡＭセルアレイＭＣＡSRAMb への入力が開始される。こ
の場合も、消去ブロックが前と同じ場合には消去動作は
行われない。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 ＭＣＡDRAM…ＤＲＡＭセルアレイ ＭＣＡSRAM…ＳＲＡＭセルアレイ ＭＣＡFLS …フラッシュメモリセルアレイ ＳＷＧ1 ，ＳＷＧ1a…第１のスイッチング素子群 ＳＷＧ2 …第２のスイッチング素子群 ＬＴＣＧ，ＬＴＣＧａ，ＬＴＣＧｂ…ラッチ回路群 ＢＬＤ０，ＢＬＤ１…ＤＲＡＭセル用ビット線 ＢＬＤ０ ，ＢＬＤ１ …反ビット線 ＢＬＳ０，ＢＬＳ１…ＳＲＡＭセル用ビット線 ＢＬＳ０ ，ＢＬＳ１ …反ビット線 ＢＬ０〜ＢＬ３…フラッシュメモリセル用ビット線 ＢＬ０ 〜ＢＬ３ …反ビット線、 ＷＬBF1 ，ＷＬBF2 …バッファメモリセル用ワード線 ＤＷＬ1 ，ＤＷＬ2 …ＤＲＡＭセルアレイ用ダミーワー
ド線 ＳＥＬ，ＳＥＬ …フラッシュメモリセルアレイ用選択
ゲート線 ＷＬi …フラッシュメモリセルアレイ用ワード線 ＳＬＮ1 …第１のスイッチング信号線 ＳＬＮ2 ，ＳＬＮ 2 …第２のスイッチング信号線 ＳＷＬ1 〜ＳＷＬ4 …ラッチ回路用スイッチング信号線 ＢＶＡ…ビット線電圧調整回路 １…アドレスバッファ ２…ローデコーダ群 ３…Ｉ／Ｏバッファ ４…コントロール回路
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 17/00 ５３０ Ｂ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２のビット線と、 上記第１および第２のビット線に接続されたバッファ用
    メモリと、 上記第１および第２のビット線に接続された電気的に書
    き換え、消去可能な不揮発性メモリと、 上記第１および第２のビット線が並列に接続され、差動
    型センス方式のセンスアンプを有する書き込み用ラッチ
    回路と、 上記バッファ用メモリの動作時には上記不揮発性メモリ
    と上記ラッチ回路とを非接続状態に切り換え、上記不揮
    発性メモリの書き込み、消去動作時には上記バッファ用
    メモリと上記ラッチ回路とを非接続状態に切り換える切
    換回路とを有することを特徴とする半導体不揮発性記憶
    装置。
  2. 【請求項２】 少なくともバッファ用メモリおよび不揮
    発性メモリを２組有する請求項１記載の半導体不揮発性
    記憶装置。
  3. 【請求項３】 バッファ用メモリの容量が、不揮発性メ
    モリの一度に書き込めるページサイズの整数倍に設定さ
    れている請求項２記載の半導体不揮発性記憶装置。
  4. 【請求項４】 上記バッファ用メモリがスタティックＲ
    ＡＭからなる請求項１、２または請求項３記載の半導体
    不揮発性記憶装置。
  5. 【請求項５】 電源オン時は、当該スタティックＲＡＭ
    に対してデータの書き込み、読み出し動作を行い、電源
    オフ時にスタティックＲＡＭの保持データを不揮発性メ
    モリに退避する請求項４の半導体不揮発性記憶装置。
  6. 【請求項６】 上記バッファ用メモリがダイナミックＲ
    ＡＭからなる請求項１、２または３記載の半導体不揮発
    性記憶装置。
  7. 【請求項７】 上記不揮発性メモリは、ワード線および
    第１のビット線に接続された第１のメモリセルと、 上記第１のメモリセルと共通のワード線に接続されると
    とも、第２のビット線に接続された第２のメモリセル
    と、 所定動作時に、第１および第２のビット線のうちいずれ
    か一方のビット線の電位を第１の電位に保持させるとと
    もに、他方のビット線の電位を第１の電位と差を持たせ
    た第２の電位に所定時間設定する手段とを有する請求項
    １、２、３、４、５または６記載の半導体不揮発性記憶
    装置。
  8. 【請求項８】 上記不揮発性メモリは、上記第１および
    第２のビット線に接続された複数のメモリセルブロック
    を有し、 上記各メモリセルブロックとビット線との間に、選択ト
    ランジスタが２段縦続接続され当該メモリセルブロック
    とビット線とを選択的に接続する選択ゲートが設けられ
    ている請求項１、２、３、４、５または６記載の半導体
    不揮発性記憶装置。
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