JP3126396B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トを有する電気的書き替え可能なメモリセルを用いた不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。
トを有する電気的書き替え可能なメモリセルを用いた不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの中で高集積化可能なもの
として、メモリセルを複数個直列接続したＮＡＮＤセル
型のＥＥＰＲＯＭが知られている。一つのメモリセルは
半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲート
が積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリ
セルが隣接するもの同士でそのソース，ドレインを共用
する形で直列接続されてＮＡＮＤセルを構成する。ＮＡ
ＮＤセルの一端側ドレインは選択ゲートを介してビット
線に接続され、他端側ソースはやはり選択ゲートを介し
て共通ソース線に接続される。この様なメモリセルが複
数個マトリクス配列されてＥＥＰＲＯＭが構成される。
メモリセルの制御ゲートは行方向に連続的に配設されて
ワード線となる。
として、メモリセルを複数個直列接続したＮＡＮＤセル
型のＥＥＰＲＯＭが知られている。一つのメモリセルは
半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲート
が積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリ
セルが隣接するもの同士でそのソース，ドレインを共用
する形で直列接続されてＮＡＮＤセルを構成する。ＮＡ
ＮＤセルの一端側ドレインは選択ゲートを介してビット
線に接続され、他端側ソースはやはり選択ゲートを介し
て共通ソース線に接続される。この様なメモリセルが複
数個マトリクス配列されてＥＥＰＲＯＭが構成される。
メモリセルの制御ゲートは行方向に連続的に配設されて
ワード線となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書込みは、ビット線から遠い方
のメモリセルから順に行う。ｎチャネルの場合を説明す
ると、選択されたメモリセルの制御ゲートには昇圧され
た書き込み電位Ｖpp（＝２０Ｖ程度）を印加し、これよ
りビット線側にある非選択メモリセルの制御ゲートおよ
び選択ゲートには中間電位ＶppM （＝１０Ｖ程度）を印
加し、ビット線にはデータに応じて０Ｖ（例えば
“１”）または中間電位（例えば“０”）を印加する。
このときビット線の電位は非選択メモリセルを転送され
て選択メモリセルのドレインまで伝わる。データ“１”
のときは、選択メモリセルの浮遊ゲートとドレイン間に
高電界がかかり、ドレインから浮遊ゲートに電子がトン
ネル注入されてしきい値が正方向に移動する。データ
“０”のときはしきい値変化はない。
次の通りである。データ書込みは、ビット線から遠い方
のメモリセルから順に行う。ｎチャネルの場合を説明す
ると、選択されたメモリセルの制御ゲートには昇圧され
た書き込み電位Ｖpp（＝２０Ｖ程度）を印加し、これよ
りビット線側にある非選択メモリセルの制御ゲートおよ
び選択ゲートには中間電位ＶppM （＝１０Ｖ程度）を印
加し、ビット線にはデータに応じて０Ｖ（例えば
“１”）または中間電位（例えば“０”）を印加する。
このときビット線の電位は非選択メモリセルを転送され
て選択メモリセルのドレインまで伝わる。データ“１”
のときは、選択メモリセルの浮遊ゲートとドレイン間に
高電界がかかり、ドレインから浮遊ゲートに電子がトン
ネル注入されてしきい値が正方向に移動する。データ
“０”のときはしきい値変化はない。
【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。すなわち全ての制御
ゲート，選択ゲートを０Ｖとし、ｐ型ウェルおよびｎ型
基板に昇圧された消去電位ＶppE （＝２０Ｖ）を印加す
る。これにより全てのメモリセルにおいて浮遊ゲートの
電子がウェルに放出され、しきい値が負方向に移動す
る。
モリセルに対して同時に行われる。すなわち全ての制御
ゲート，選択ゲートを０Ｖとし、ｐ型ウェルおよびｎ型
基板に昇圧された消去電位ＶppE （＝２０Ｖ）を印加す
る。これにより全てのメモリセルにおいて浮遊ゲートの
電子がウェルに放出され、しきい値が負方向に移動す
る。
【０００５】データ読出しは、選択されたメモリセルの
制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲ
ートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲ
ートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
【０００６】この様な従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍにおいては、ビット線の中間電位への昇圧に時間がか
かり、従ってデータ書込みに時間がかかるという問題が
あった。これを具体的に図６および図７を用いて説明す
る。図６は、従来のＮＡＮＤセル型ＥＥＰＲＯＭのビッ
ト線制御回路部の構成であり、図７はその制御タイミン
グ図である。図７に示すように、時刻ｔ1 から例えばペ
ージモードによるデータ・ロードが行われ、時刻ｔ2 に
なってメモリセルが書込み状態になる。すなわち時刻ｔ
2 になってから、ビット線ＢＬとセンスアンプＳＡi ，
データラッチ回路ＬＡi を接続するトランスファゲート
ＱT1，ＱT2，…，ＱTmに制御信号ＢＬＤ（例えば１０
Ｖ）が入力される。この制御信号ＢＬＤの立上がり時間
ＴR はおよそ５μsec である。制御信号ＢＬＤの立ち上
がりと同時に、ラッチ回路ＬＡi部を通して昇圧回路か
らの中間電位ＶppM （例えば１０Ｖ）が必要なビット線
に供給される。図７においては、ビット線ＢＬ1 は０Ｖ
のままであり、ビット線ＢＬ2 がＶppM に立ち上がる例
を示している。このときビット線の立上がりに要する時
間は、およそｔBLR ＝２０μsec である。またこの書込
み時、選択された制御ゲートＣＧ1 には昇圧電位Ｖpp
が、非選択の制御ゲートＣＧ2 には中間電位ＶppM が与
えられる。図７に示すように、データ書込みに要する正
味の時間はおよそｔWN＝４０μsec であるが、その前の
ビット線充電の時間を考慮に入れると、書込み時間ｔW
は、 ｔW ＝ｔBLR ＋ｔWN＝６０［μsec ］ となる。
Ｍにおいては、ビット線の中間電位への昇圧に時間がか
かり、従ってデータ書込みに時間がかかるという問題が
あった。これを具体的に図６および図７を用いて説明す
る。図６は、従来のＮＡＮＤセル型ＥＥＰＲＯＭのビッ
ト線制御回路部の構成であり、図７はその制御タイミン
グ図である。図７に示すように、時刻ｔ1 から例えばペ
ージモードによるデータ・ロードが行われ、時刻ｔ2 に
なってメモリセルが書込み状態になる。すなわち時刻ｔ
2 になってから、ビット線ＢＬとセンスアンプＳＡi ，
データラッチ回路ＬＡi を接続するトランスファゲート
ＱT1，ＱT2，…，ＱTmに制御信号ＢＬＤ（例えば１０
Ｖ）が入力される。この制御信号ＢＬＤの立上がり時間
ＴR はおよそ５μsec である。制御信号ＢＬＤの立ち上
がりと同時に、ラッチ回路ＬＡi部を通して昇圧回路か
らの中間電位ＶppM （例えば１０Ｖ）が必要なビット線
に供給される。図７においては、ビット線ＢＬ1 は０Ｖ
のままであり、ビット線ＢＬ2 がＶppM に立ち上がる例
を示している。このときビット線の立上がりに要する時
間は、およそｔBLR ＝２０μsec である。またこの書込
み時、選択された制御ゲートＣＧ1 には昇圧電位Ｖpp
が、非選択の制御ゲートＣＧ2 には中間電位ＶppM が与
えられる。図７に示すように、データ書込みに要する正
味の時間はおよそｔWN＝４０μsec であるが、その前の
ビット線充電の時間を考慮に入れると、書込み時間ｔW
は、 ｔW ＝ｔBLR ＋ｔWN＝６０［μsec ］ となる。
【０００７】以上の書込み動作に用いられる中間電位Ｖ
ppM は、単一５Ｖ電源動作においてはチップ内部の昇圧
回路で作られる。しかし一般に内部昇圧回路は電流供給
能力が弱く、従ってビット線の中間電位までの昇圧時間
を短縮することは難しい。このため、特に高集積化した
ＥＥＰＲＯＭでは、書込み時間の仕様を満たすことがで
きなくなるおそれがある。
ppM は、単一５Ｖ電源動作においてはチップ内部の昇圧
回路で作られる。しかし一般に内部昇圧回路は電流供給
能力が弱く、従ってビット線の中間電位までの昇圧時間
を短縮することは難しい。このため、特に高集積化した
ＥＥＰＲＯＭでは、書込み時間の仕様を満たすことがで
きなくなるおそれがある。
【０００８】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、高速のデータ書込みが
できないという問題があった。本発明は、上記の点に鑑
みなされたもので、高速書込みを可能としたＮＡＮＤセ
ル型ＥＥＰＲＯＭを提供することを目的とする。 ［発明の構成］
ＡＮＤセル型ＥＥＰＲＯＭでは、高速のデータ書込みが
できないという問題があった。本発明は、上記の点に鑑
みなされたもので、高速書込みを可能としたＮＡＮＤセ
ル型ＥＥＰＲＯＭを提供することを目的とする。 ［発明の構成］
【０００９】
【課題を解決するための手段】本発明によるＮＡＮＤセ
ル型ＥＥＰＥＯＭは、データ書込み時にあらかじめ複数
のビット線を中間電位に充電するビット線充電手段を備
え、予備充電されたビット線を書込むべきデータに応じ
て選択的に放電することにより、データ書込みを行うよ
うにしたことを特徴とする。
ル型ＥＥＰＥＯＭは、データ書込み時にあらかじめ複数
のビット線を中間電位に充電するビット線充電手段を備
え、予備充電されたビット線を書込むべきデータに応じ
て選択的に放電することにより、データ書込みを行うよ
うにしたことを特徴とする。
【００１０】
【作用】内部昇圧回路の電流供給能力に限りがあること
を考えると、その様な昇圧回路を用いて書込み時にビッ
ト線を中間電位に充電するよりも、あらかじめ中間電位
に充電されたビット線をデータに応じて選択的に放電す
ることの方が、高速動作化が容易である。従って本発明
によれば、高速のデータ書込みができるＮＡＮＤセル型
ＥＥＰＲＯＭを得ることができる。
を考えると、その様な昇圧回路を用いて書込み時にビッ
ト線を中間電位に充電するよりも、あらかじめ中間電位
に充電されたビット線をデータに応じて選択的に放電す
ることの方が、高速動作化が容易である。従って本発明
によれば、高速のデータ書込みができるＮＡＮＤセル型
ＥＥＰＲＯＭを得ることができる。
【００１１】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１２】図１は、本発明の一実施例に係るＮＡＮＤ
セル型ＥＥＰＲＯＭの全体構成を示すブロック図であ
る。２１は、ＮＡＮＤセルをマトリクス配列したメモリ
セルアレイである。メモリセルアレイ２１の周囲には、
その出力を検出するビット線センスアンプ２２、ワード
線を選択するロウアドレスバッファ２４およびロウデコ
ーダ２３、ビット線を選択するカラムアドレスバッファ
２６およびカラムデコーダ２５が配置される。データラ
ッチ回路２７は、入出力データを一時記憶するもので、
この実施例ではビット線の本数（例えば２０４８個）の
容量を持つ。メモリセルアレイ２１から読み出されたデ
ータは、Ｉ／Ｏセンスアンプ２８およびデータアウトバ
ッファ２９を介してデータ入出力線に取出される。外部
からの書込み用データは、データ入出力線からデータイ
ンバッファ３０を介してデータラッチ回路２７に取り込
まれるようになっている。メモリセルアレイ２１のデー
タラッチ回路２７とは反対側のビット線端部には、デー
タ書込み時にあらかじめビット線を中間電位に予備充電
するためのビット線充電回路３１が設けられている。
セル型ＥＥＰＲＯＭの全体構成を示すブロック図であ
る。２１は、ＮＡＮＤセルをマトリクス配列したメモリ
セルアレイである。メモリセルアレイ２１の周囲には、
その出力を検出するビット線センスアンプ２２、ワード
線を選択するロウアドレスバッファ２４およびロウデコ
ーダ２３、ビット線を選択するカラムアドレスバッファ
２６およびカラムデコーダ２５が配置される。データラ
ッチ回路２７は、入出力データを一時記憶するもので、
この実施例ではビット線の本数（例えば２０４８個）の
容量を持つ。メモリセルアレイ２１から読み出されたデ
ータは、Ｉ／Ｏセンスアンプ２８およびデータアウトバ
ッファ２９を介してデータ入出力線に取出される。外部
からの書込み用データは、データ入出力線からデータイ
ンバッファ３０を介してデータラッチ回路２７に取り込
まれるようになっている。メモリセルアレイ２１のデー
タラッチ回路２７とは反対側のビット線端部には、デー
タ書込み時にあらかじめビット線を中間電位に予備充電
するためのビット線充電回路３１が設けられている。
【００１３】図２および図３は、この実施例のＮＡＮＤ
セルの具体的な構成を示している。図２の(a) はレイア
ウト、(b) は等価回路であり、図３の(a) (b) はそれぞ
れ図２(a) のＡ−Ａ′，Ｂ−Ｂ′断面である。
セルの具体的な構成を示している。図２の(a) はレイア
ウト、(b) は等価回路であり、図３の(a) (b) はそれぞ
れ図２(a) のＡ−Ａ′，Ｂ−Ｂ′断面である。
【００１４】この実施例では８個のメモリセルＭ1 〜Ｍ
8 によりＮＡＮＤセルが構成されている。各メモリセル
は、ｐ型シリコン基板（またはウェル）１１上に熱酸化
により形成された薄いゲート絶縁膜１３を介して第１層
多結晶シリコン膜による浮遊ゲート１４（１４1 〜１４
8 ）が形成され、この上に層間絶縁膜１５を介して第２
層多結晶シリコン膜による制御ゲート１６（１６1 〜１
６8 ）が積層形成されている。浮遊ゲート１４が電荷蓄
積層である。各メモリセルの制御ゲート１６は横方向に
配列されるＮＡＮＤセルについて連続的に制御ゲート線
ＣＧ（ＣＧ1 〜ＣＧ8 ）として配設され、通常これがワ
ード線となる。メモリセルのソース，ドレイン拡散層で
あるｎ型層１９は隣接するもの同士で共用されて８個の
メモリセルＭ1 〜Ｍ8 が直列接続されている。これら８
個のメモリトランジスタのドレイン側，ソース側にはそ
れぞれ選択ゲートＳ1 ，Ｓ2 が設けられている。これら
選択ゲートのゲート絶縁膜は通常メモリセル部とは別に
それより厚く形成されて、その上に２層のゲート電極１
４9 ，１６9 および１４10，１６10が形成されている。
これらの二層のゲート電極は所定間隔でコンタクトして
制御ゲート線ＣＧの方向に連続的に配設されて選択ゲー
ト線ＳＧ1 ，ＳＧ2 となる。素子形成された基板上はＣ
ＶＤ絶縁膜１７により覆われ、この上にビット線１８が
配設されている。ビット線１８は、一方の選択ゲートＳ
1 のドレイン拡散層にコンタクトしている。他方の選択
ゲートＳ2 のソース拡散層は通常共通ソース線として複
数のＮＡＮＤセルに共通に配設される。
8 によりＮＡＮＤセルが構成されている。各メモリセル
は、ｐ型シリコン基板（またはウェル）１１上に熱酸化
により形成された薄いゲート絶縁膜１３を介して第１層
多結晶シリコン膜による浮遊ゲート１４（１４1 〜１４
8 ）が形成され、この上に層間絶縁膜１５を介して第２
層多結晶シリコン膜による制御ゲート１６（１６1 〜１
６8 ）が積層形成されている。浮遊ゲート１４が電荷蓄
積層である。各メモリセルの制御ゲート１６は横方向に
配列されるＮＡＮＤセルについて連続的に制御ゲート線
ＣＧ（ＣＧ1 〜ＣＧ8 ）として配設され、通常これがワ
ード線となる。メモリセルのソース，ドレイン拡散層で
あるｎ型層１９は隣接するもの同士で共用されて８個の
メモリセルＭ1 〜Ｍ8 が直列接続されている。これら８
個のメモリトランジスタのドレイン側，ソース側にはそ
れぞれ選択ゲートＳ1 ，Ｓ2 が設けられている。これら
選択ゲートのゲート絶縁膜は通常メモリセル部とは別に
それより厚く形成されて、その上に２層のゲート電極１
４9 ，１６9 および１４10，１６10が形成されている。
これらの二層のゲート電極は所定間隔でコンタクトして
制御ゲート線ＣＧの方向に連続的に配設されて選択ゲー
ト線ＳＧ1 ，ＳＧ2 となる。素子形成された基板上はＣ
ＶＤ絶縁膜１７により覆われ、この上にビット線１８が
配設されている。ビット線１８は、一方の選択ゲートＳ
1 のドレイン拡散層にコンタクトしている。他方の選択
ゲートＳ2 のソース拡散層は通常共通ソース線として複
数のＮＡＮＤセルに共通に配設される。
【００１５】図４は、ビット線制御回路部の構成を具体
的に示したものである。メモリセルアレイ２１の各ビッ
ト線ＢＬi （ｉ＝１〜ｍ）の一端は、第１のトランスフ
ァゲートＱT1i を介してデータラッチ回路（ＬＡi ）２
７およびセンスアンプ（ＳＡi ）２２に接続され、さら
にカラムデコーダ１５の出力信号ＣＳＬi により制御さ
れるトランジスタを介して入出力線Ｉ／Ｏに接続されて
いる。
的に示したものである。メモリセルアレイ２１の各ビッ
ト線ＢＬi （ｉ＝１〜ｍ）の一端は、第１のトランスフ
ァゲートＱT1i を介してデータラッチ回路（ＬＡi ）２
７およびセンスアンプ（ＳＡi ）２２に接続され、さら
にカラムデコーダ１５の出力信号ＣＳＬi により制御さ
れるトランジスタを介して入出力線Ｉ／Ｏに接続されて
いる。
【００１６】ビット線ＢＬi の他端は、第２のトランス
ファゲートＱT2i を介して中間電位を発生する昇圧回路
３２の出力線ＢＬＣＲＬに接続されている。この第２の
トランスファゲートＱT2i と昇圧回路３２を含めて、図
１のビット線充電回路３１を構成している。
ファゲートＱT2i を介して中間電位を発生する昇圧回路
３２の出力線ＢＬＣＲＬに接続されている。この第２の
トランスファゲートＱT2i と昇圧回路３２を含めて、図
１のビット線充電回路３１を構成している。
【００１７】図５は、この実施例によるＥＥＰＲＯＭの
書込み動作を示すタイミング図である。メモリセルへの
データ書込みに先立って、時刻ｔ1 から、外部データの
ラッチ回路２７への取り込み、所謂データ・ロードが行
われる。このデータ・ロードは例えばページ・モードで
行われ、図５では一例としてページ長５１２ビットの場
合を示している。このページモードによるデータ・ロー
ドの途中、例えば、２５４ビット目で、昇圧回路３２に
よりその出力線ＢＬＣＲＬに対して中間電位ＶppM （〜
１０Ｖ）の充電が開始される。同時に制御線ＢＬＵにも
中間電位が与えられて、第２のトランスファゲートＱT2
i の全てがオン状態になって、全てのビット線ＢＬi が
中間電位ＶppM に充電される。この中間電位の充電は、
途中まで電源Ｖccから供給する事が可能である。このビ
ット線の充電は、前述のように電流供給能力に限りのあ
る内部昇圧回路３２を用いて行われるため、その時間ｔ
BLR は大きいが、ページ・データのロードが終了するま
でに充電されればよい。たとえば、ページ・サイクル１
００n sec 、ページ長５１２ビットとすると、データ・
ロードの時間は、 １００［n sec ］×５１２＝５１．２［μsec ］
書込み動作を示すタイミング図である。メモリセルへの
データ書込みに先立って、時刻ｔ1 から、外部データの
ラッチ回路２７への取り込み、所謂データ・ロードが行
われる。このデータ・ロードは例えばページ・モードで
行われ、図５では一例としてページ長５１２ビットの場
合を示している。このページモードによるデータ・ロー
ドの途中、例えば、２５４ビット目で、昇圧回路３２に
よりその出力線ＢＬＣＲＬに対して中間電位ＶppM （〜
１０Ｖ）の充電が開始される。同時に制御線ＢＬＵにも
中間電位が与えられて、第２のトランスファゲートＱT2
i の全てがオン状態になって、全てのビット線ＢＬi が
中間電位ＶppM に充電される。この中間電位の充電は、
途中まで電源Ｖccから供給する事が可能である。このビ
ット線の充電は、前述のように電流供給能力に限りのあ
る内部昇圧回路３２を用いて行われるため、その時間ｔ
BLR は大きいが、ページ・データのロードが終了するま
でに充電されればよい。たとえば、ページ・サイクル１
００n sec 、ページ長５１２ビットとすると、データ・
ロードの時間は、 １００［n sec ］×５１２＝５１．２［μsec ］
【００１８】である。ビット線を中間電位に立ち上げる
に要する時間ｔBLRは２０μsec 程度であるから、デー
タ書き込みを開始する時刻ｔ2までには十分ビット線を
充電することができる。このビット線の予備充電と同時
に、各制御ゲート線も同様に中間電位に予備充電する。
に要する時間ｔBLRは２０μsec 程度であるから、デー
タ書き込みを開始する時刻ｔ2までには十分ビット線を
充電することができる。このビット線の予備充電と同時
に、各制御ゲート線も同様に中間電位に予備充電する。
【００１９】この様にして、データ・ロード中に全ての
ビット線を中間電位に予備充電しておき、時刻ｔ2 でＮ
ＡＮＤセルへの書込み状態に入る。すなわちこのタイミ
ングで制御信号ＢＬＤを立ち上げて、第１のトランスフ
ァゲートＱT1i をオン状態とし、データラッチ回路２７
にラッチされているデータをビット線ＢＬi に転送す
る。これにより、“０”データ（中間電位）が入るビッ
ト線（図５では、ＢＬ2）は中間電位に保持され、
“１”データ（ＯＶ）が入るビット線（図５では、ＢＬ
1 ）は、接地されて０Ｖに放電される。また制御信号Ｂ
ＬＤの立ち上げと同期して選択された制御ゲート線（図
５ではＣＧ1 ）には昇圧された書込み電位Ｖppが与えら
れる。残りの非選択制御ゲート線（図５ではＣＧ2 ）は
中間電位ＶppMのまま保持される。これにより、放電さ
れて０Ｖとなったビット線に沿う選択メモリセルで浮遊
ゲートに電子注入が行われる。
ビット線を中間電位に予備充電しておき、時刻ｔ2 でＮ
ＡＮＤセルへの書込み状態に入る。すなわちこのタイミ
ングで制御信号ＢＬＤを立ち上げて、第１のトランスフ
ァゲートＱT1i をオン状態とし、データラッチ回路２７
にラッチされているデータをビット線ＢＬi に転送す
る。これにより、“０”データ（中間電位）が入るビッ
ト線（図５では、ＢＬ2）は中間電位に保持され、
“１”データ（ＯＶ）が入るビット線（図５では、ＢＬ
1 ）は、接地されて０Ｖに放電される。また制御信号Ｂ
ＬＤの立ち上げと同期して選択された制御ゲート線（図
５ではＣＧ1 ）には昇圧された書込み電位Ｖppが与えら
れる。残りの非選択制御ゲート線（図５ではＣＧ2 ）は
中間電位ＶppMのまま保持される。これにより、放電さ
れて０Ｖとなったビット線に沿う選択メモリセルで浮遊
ゲートに電子注入が行われる。
【００２０】この書込み動作時のビット線の放電は、内
部昇圧回路を用いた充電に比べて十分高速に行うことが
できる。データ書込みに要する正味の時間ｔWNが前述の
ように２０μsec であり、制御信号ＢＬＤの立上がりに
要する時間ｔR が４μsec 程度であるから、結局書込み
時間ｔWは、およそ ｔW ＝ｔR ＋ｔWN＝４５［μsec ］ となる。したがって従来方式に比べて、書込み時間の大
幅な短縮が図られる。データ消去および読出しの動作は
従来と同様である。
部昇圧回路を用いた充電に比べて十分高速に行うことが
できる。データ書込みに要する正味の時間ｔWNが前述の
ように２０μsec であり、制御信号ＢＬＤの立上がりに
要する時間ｔR が４μsec 程度であるから、結局書込み
時間ｔWは、およそ ｔW ＝ｔR ＋ｔWN＝４５［μsec ］ となる。したがって従来方式に比べて、書込み時間の大
幅な短縮が図られる。データ消去および読出しの動作は
従来と同様である。
【００２１】なお実施例では、データ書込み時、メモリ
セルアレイの全てのビット線を中間電位に充電したが、
ブロック単位でそのブロック内の全てのビット線を中間
電位に充電するという方式を採用することもできる。そ
の他本発明はその趣旨を逸脱しない範囲で種々変形して
実施することができる。
セルアレイの全てのビット線を中間電位に充電したが、
ブロック単位でそのブロック内の全てのビット線を中間
電位に充電するという方式を採用することもできる。そ
の他本発明はその趣旨を逸脱しない範囲で種々変形して
実施することができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、デ
ータ書込みに先立ってビット線を中間電位に予備充電し
ておき、これを選択的に放電させて書込み動作を行わせ
ることによって、高速書込みを可能としたＮＡＮＤセル
型ＥＥＰＲＯＭを提供することができる。
ータ書込みに先立ってビット線を中間電位に予備充電し
ておき、これを選択的に放電させて書込み動作を行わせ
ることによって、高速書込みを可能としたＮＡＮＤセル
型ＥＥＰＲＯＭを提供することができる。
【図１】本発明一実施例に係るＥＥＰＲＯＭの全体構成
を示すブロック図。
を示すブロック図。
【図２】同実施例のＮＡＮＤセルを示すレイアウトと等
価回路図。
価回路図。
【図３】同実施例のＮＡＮＤセルの断面構造を示す図。
【図４】同実施例のビット線制御回路部の構成を示す
図。
図。
【図５】同実施例のデータ書込み動作を説明するための
タイミング図。
タイミング図。
【図６】従来のＥＥＰＲＯＭのビット線制御回路部の構
成を示す図。
成を示す図。
【図７】従来のデータ書込み動作を説明するためのタイ
ミング図。
ミング図。
２１…メモリセルアレイ、２２…ビット線センスアン
プ、２３…ロウデコーダ、２４…ロウアドレスバッフ
ァ、２５…カラムデコーダ、２６…カラムアドレスバッ
ファ、２７…データラッチ回路、２８…Ｉ／Ｏセンスア
ンプ、２９…データアウトバッファ、３０…データイン
バッファ、３１…ビット線充電回路、３２…昇圧回路、
ＢＬ1 〜ＢＬm …ビット線、ＣＧ1 〜ＣＧ8 …制御ゲー
ト線（ワード線）、ＱT11 〜ＱT1m …第１のトランスフ
ァゲート、ＱT21 〜ＱT2m …第２のトランスファゲー
ト。
プ、２３…ロウデコーダ、２４…ロウアドレスバッフ
ァ、２５…カラムデコーダ、２６…カラムアドレスバッ
ファ、２７…データラッチ回路、２８…Ｉ／Ｏセンスア
ンプ、２９…データアウトバッファ、３０…データイン
バッファ、３１…ビット線充電回路、３２…昇圧回路、
ＢＬ1 〜ＢＬm …ビット線、ＣＧ1 〜ＣＧ8 …制御ゲー
ト線（ワード線）、ＱT11 〜ＱT1m …第１のトランスフ
ァゲート、ＱT21 〜ＱT2m …第２のトランスファゲー
ト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 作井 康司 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 田中 義幸 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平１−173654（ＪＰ，Ａ) 特開 平２−126497（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18
Claims (2)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層された電気的書替え可能なメモリセルが複数個直列
接続されてＮＡＮＤセルを構成してマトリクス配列され
たメモリセルアレイと、 前記メモリセルアレイのワード線を選択する行選択手段
と、 前記メモリセルアレイのビット線を選択する列選択手段
と、 前記メモリセルアレイのビット線が第１のトランスファ
ゲートを介して接続されてデータ書込み時にデータに応
じて選択的にビット線を放電する機能を持つデータラッ
チ手段と、 前記メモリセルアレイのビット線が第２のトランスファ
ゲートを介して接続されてデータ書込み時にあらかじめ
複数のビット線を充電するビット線充電手段と、を備え
たことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記ビット線充電手段は、前記メモリセル
アレイへのデータ書込み開始前のデータ・ロード中にビ
ット線を中間電位に充電するものであることを特徴とす
る請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1549891A JP3126396B2 (ja) | 1991-02-06 | 1991-02-06 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1549891A JP3126396B2 (ja) | 1991-02-06 | 1991-02-06 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04254994A JPH04254994A (ja) | 1992-09-10 |
| JP3126396B2 true JP3126396B2 (ja) | 2001-01-22 |
Family
ID=11890476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1549891A Expired - Fee Related JP3126396B2 (ja) | 1991-02-06 | 1991-02-06 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3126396B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0169267B1 (ko) | 1993-09-21 | 1999-02-01 | 사토 후미오 | 불휘발성 반도체 기억장치 |
| US6728851B1 (en) | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| GB0123415D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Method of writing data to non-volatile memory |
| GB0123410D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Memory system for data storage and retrieval |
| US7231643B1 (en) | 2002-02-22 | 2007-06-12 | Lexar Media, Inc. | Image rescue system including direct communication between an application program and a device driver |
| US7370166B1 (en) | 2004-04-30 | 2008-05-06 | Lexar Media, Inc. | Secure portable storage device |
-
1991
- 1991-02-06 JP JP1549891A patent/JP3126396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04254994A (ja) | 1992-09-10 |
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Legal Events
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