JP3156966B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JP3156966B2 JP3156966B2 JP24644388A JP24644388A JP3156966B2 JP 3156966 B2 JP3156966 B2 JP 3156966B2 JP 24644388 A JP24644388 A JP 24644388A JP 24644388 A JP24644388 A JP 24644388A JP 3156966 B2 JP3156966 B2 JP 3156966B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- prom
- cell group
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電荷蓄積層と制御ゲートを有するMOSトラ
ンジスタ構造のメモリセルを用いて構成された電気的書
替え可能な不揮発性半導体メモリ装置（E2PROM）に関す
る。
ンジスタ構造のメモリセルを用いて構成された電気的書
替え可能な不揮発性半導体メモリ装置（E2PROM）に関す
る。
（従来の技術） E2PROMの分野で、電荷蓄積層（例えば浮遊ゲート）と
制御ゲートを持つMOSトランジスタ構造のメモリセルが
広く知られている。このE2PROMのメモリアレイは、互い
に交差する行線と列線の各交点位置にメモリセルを配置
して構成される。実際のパターン上では、二つのメモリ
セルのドレインを共通にしてここに列線が接続されるよ
うにしてセル占有面積をできる限り小さいものとしてい
る。しかしこれでも、二つのメモリセルの共通ドレイン
毎に列線とのコンタクト部を必要とし、このコンタクト
部がセル占有面積の大きい部分を占めている。
制御ゲートを持つMOSトランジスタ構造のメモリセルが
広く知られている。このE2PROMのメモリアレイは、互い
に交差する行線と列線の各交点位置にメモリセルを配置
して構成される。実際のパターン上では、二つのメモリ
セルのドレインを共通にしてここに列線が接続されるよ
うにしてセル占有面積をできる限り小さいものとしてい
る。しかしこれでも、二つのメモリセルの共通ドレイン
毎に列線とのコンタクト部を必要とし、このコンタクト
部がセル占有面積の大きい部分を占めている。
これを解決する有望なものとして本出願人は、先にNA
NDセル構成のE2PROMを提案している（特願昭62−233944
号）。このNANDセルは、浮遊ゲートと制御ゲートを有す
るメモリセルを、ソース，ドレインを共用する形で複数
個直接接続して構成される。NANDセルはマトリクス配列
されて、その一端側のドレインはビット線に接続され、
各メモリセルの制御ゲートはワード線に接続される。こ
のNANDセルのデータ消去および書込み動作は、浮遊ゲー
トとドレイン層または基板間の電子のトンネリングを利
用する。具体的に消去／書込みの動作を説明する。デー
タ消去は、全メモリセルのワード線に20V程度の“H"レ
ベル電位を与え、ビット線に“L"レベル電位例えば0Vを
与える。これにより全てのメモリセルは導通し、その基
板から浮遊ゲートに電子がトンネリングにより注入され
てしきい値は正方向に移動した消去状態（例えばしきい
値2V）となる。これが一括消去である。データ書込み
は、NANDセルのうちビット線から遠い方のメモリセルか
ら順に行なう。このとき、ビット線には例えば23Vの
“H"レベル電位が与えられ、選択されたメモリセルにつ
ながるワード線に0Vが与えられ、非選択ワード線には23
Vの“H"レベル電位が与えられる。既に書込みが行われ
たメモリセルにつながるワード線は、0Vとする。これに
より、ビット線α“H"レベル電位は選択されたメモリセ
ルのドレインまで伝達され、このメモリセルでは浮遊ゲ
ートの電子がドレインに放出されてしきい値が負方向に
移動した状態“1"（例えばしきい値−2V）のデータ書込
みが行われる。このとき、選択メモリセルよりビット線
側のメモリセルでは制御ゲートと基板間に電界がかから
ず、消去状態を保つ。“0"書込みの場合は、ビット線に
中間電位例えば、11.5Vを与える。このとき選択メモリ
セルよりビット線側のメモリセルでは弱い消去モードに
なるが、これらは未だデータ書込みがなされていなし、
また電界が弱いため過剰消去になることはない。データ
読出しは、選択ワード線に0V、その他のワード線に例え
ば5Vを与え、電流の有無を検出することにより行なう。
“1"ならば電流が流れ、“0"ならば電流が流れない。
NDセル構成のE2PROMを提案している（特願昭62−233944
号）。このNANDセルは、浮遊ゲートと制御ゲートを有す
るメモリセルを、ソース，ドレインを共用する形で複数
個直接接続して構成される。NANDセルはマトリクス配列
されて、その一端側のドレインはビット線に接続され、
各メモリセルの制御ゲートはワード線に接続される。こ
のNANDセルのデータ消去および書込み動作は、浮遊ゲー
トとドレイン層または基板間の電子のトンネリングを利
用する。具体的に消去／書込みの動作を説明する。デー
タ消去は、全メモリセルのワード線に20V程度の“H"レ
ベル電位を与え、ビット線に“L"レベル電位例えば0Vを
与える。これにより全てのメモリセルは導通し、その基
板から浮遊ゲートに電子がトンネリングにより注入され
てしきい値は正方向に移動した消去状態（例えばしきい
値2V）となる。これが一括消去である。データ書込み
は、NANDセルのうちビット線から遠い方のメモリセルか
ら順に行なう。このとき、ビット線には例えば23Vの
“H"レベル電位が与えられ、選択されたメモリセルにつ
ながるワード線に0Vが与えられ、非選択ワード線には23
Vの“H"レベル電位が与えられる。既に書込みが行われ
たメモリセルにつながるワード線は、0Vとする。これに
より、ビット線α“H"レベル電位は選択されたメモリセ
ルのドレインまで伝達され、このメモリセルでは浮遊ゲ
ートの電子がドレインに放出されてしきい値が負方向に
移動した状態“1"（例えばしきい値−2V）のデータ書込
みが行われる。このとき、選択メモリセルよりビット線
側のメモリセルでは制御ゲートと基板間に電界がかから
ず、消去状態を保つ。“0"書込みの場合は、ビット線に
中間電位例えば、11.5Vを与える。このとき選択メモリ
セルよりビット線側のメモリセルでは弱い消去モードに
なるが、これらは未だデータ書込みがなされていなし、
また電界が弱いため過剰消去になることはない。データ
読出しは、選択ワード線に0V、その他のワード線に例え
ば5Vを与え、電流の有無を検出することにより行なう。
“1"ならば電流が流れ、“0"ならば電流が流れない。
この様なNANDセル構成のE2PROMは、NANDセルを構成す
る複数のメモリセルについてビット線とのコンタクト部
を一つ設けれはよいので，従来の一般的なE2PROMに比べ
て、セル占有面積が小さくなるという利点を有するが、
反面、NAND構成であるために読出し時のセル電流が小さ
く、従って読出しに時間がかかるという問題がある。こ
れは、特にNANDセルを構成するメモリセル数を多くした
場合に大きい問題である。今度従来のフロッピー・ディ
スクなどをこのE2PROMで置換しようとする場合には、先
ずデータ読出し時間の短縮が図られなければならない
し、同時にデータ書込み時間の短縮も要求される。
る複数のメモリセルについてビット線とのコンタクト部
を一つ設けれはよいので，従来の一般的なE2PROMに比べ
て、セル占有面積が小さくなるという利点を有するが、
反面、NAND構成であるために読出し時のセル電流が小さ
く、従って読出しに時間がかかるという問題がある。こ
れは、特にNANDセルを構成するメモリセル数を多くした
場合に大きい問題である。今度従来のフロッピー・ディ
スクなどをこのE2PROMで置換しようとする場合には、先
ずデータ読出し時間の短縮が図られなければならない
し、同時にデータ書込み時間の短縮も要求される。
（発明が解決しようとする課題） 以上のように先に提案したNANDセル構成のE2PROMは、
これを大規模化した時データの書込み，読出しを如何に
高速に行うかが重要な解決課題となる。
これを大規模化した時データの書込み，読出しを如何に
高速に行うかが重要な解決課題となる。
本発明は、この様な問題を解決したNANDセル構成のE2
PROMを提供することを目的とする。
PROMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、NANDセル構成のE2PROMにおいて、同じ基板
上に入力データまたは出力データを一時蓄えるシフトレ
ジスタを備えたことを特徴とする。
上に入力データまたは出力データを一時蓄えるシフトレ
ジスタを備えたことを特徴とする。
（作用） 本発明のE2PROMにおいては、データ書込み，データ読
み出しが外部との関係ではシフトレジスタにより行われ
るため、シフトレジスタでの並列／直列変換機能により
書込み時間、読出し時間の大幅な短縮が図られる。
み出しが外部との関係ではシフトレジスタにより行われ
るため、シフトレジスタでの並列／直列変換機能により
書込み時間、読出し時間の大幅な短縮が図られる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のE2PROMの全体構成を示すブロッ
ク図である。11はE2PROMアレイであり、12はセンスアン
プ、13は行デコーダ、14は行アドレスバッファ、15は列
デコーダ、17はデータインバッファ、18はデータアウト
バッファである。行デコーダ15とデータインバッファ17
およびデータアウトバッファ18の間に、入力データおよ
び出力データを一時蓄積するためのシフトレジスタ16が
設けられている。これらの回路が一つのチップ基板上に
集積形成されている。
ク図である。11はE2PROMアレイであり、12はセンスアン
プ、13は行デコーダ、14は行アドレスバッファ、15は列
デコーダ、17はデータインバッファ、18はデータアウト
バッファである。行デコーダ15とデータインバッファ17
およびデータアウトバッファ18の間に、入力データおよ
び出力データを一時蓄積するためのシフトレジスタ16が
設けられている。これらの回路が一つのチップ基板上に
集積形成されている。
第２図は、第１図のE2PROMアレイ11の等価回路図であ
る。この実施例では、４つのメモリセルM1〜M4が直列接
続されてNANDセルを構成して、この様なNANDセルがマト
リクス配列されている。NANDセルのドレインは第１の選
択MOSトランジスタS1n（ｎ＝１〜512）を介してビット
線BLに接続され、ソースは第２の選択MOSトランジスタS
2n（ｎ＝１〜512）を介して接地される。各メモリセル
の制御ゲートはビット線BLと交差するワード線WLに接続
される。
る。この実施例では、４つのメモリセルM1〜M4が直列接
続されてNANDセルを構成して、この様なNANDセルがマト
リクス配列されている。NANDセルのドレインは第１の選
択MOSトランジスタS1n（ｎ＝１〜512）を介してビット
線BLに接続され、ソースは第２の選択MOSトランジスタS
2n（ｎ＝１〜512）を介して接地される。各メモリセル
の制御ゲートはビット線BLと交差するワード線WLに接続
される。
第３図はその一つのNANDセルを示す平面図、第４図
（ａ）（ｂ）はそのＡ−Ａ′,B−Ｂ′断面図である。p-
型シリコン基板１の素子分離絶縁膜２で区画された領域
に、前述のように４個のメモリセルと２個の選択トラン
ジスタが形成されている。各メモリセルは、基板１上に
熱酸化膜からなる第１ゲート絶縁膜３を介して第１層多
結晶シリコン膜による浮遊ゲート４（41〜48）が形成さ
れ、この上に第２ゲート絶縁膜５を介して第２層多結晶
シリコン膜による制御ゲート６（61〜68）を形成して構
成されている。各メモリセルの制御ゲート６はそれぞれ
ワード線WL（WL1〜WL8）を構成している。メモリセルの
ソース，ドレインとなるn+型層９は隣接するもの同士で
共用する形で４個のメモリセルが直列接続されている。
そしてこの実施例では、ドレイン側，ソース側に選択ト
ランジスタS1,S3が接続されて一つのNANDセルを構成し
ている。選択トランジスタS1,S3のゲート電極49,69およ
び410,610はメモリセルの浮遊ゲートおよび制御ゲート
を構成する第１層，第２層多結晶シリコン膜を同時にパ
ターニングして得られ，電極49と69の間および電極410
と610の間はワード線方向の所定間隔でコンタクトして
いる。全体はCVD絶縁膜７で覆われ、メモリセルに対し
て選択トランジスタS1のドレインであるn+型層にコンタ
クトするビット線BLとしてのAl配線８が配設されてい
る。
（ａ）（ｂ）はそのＡ−Ａ′,B−Ｂ′断面図である。p-
型シリコン基板１の素子分離絶縁膜２で区画された領域
に、前述のように４個のメモリセルと２個の選択トラン
ジスタが形成されている。各メモリセルは、基板１上に
熱酸化膜からなる第１ゲート絶縁膜３を介して第１層多
結晶シリコン膜による浮遊ゲート４（41〜48）が形成さ
れ、この上に第２ゲート絶縁膜５を介して第２層多結晶
シリコン膜による制御ゲート６（61〜68）を形成して構
成されている。各メモリセルの制御ゲート６はそれぞれ
ワード線WL（WL1〜WL8）を構成している。メモリセルの
ソース，ドレインとなるn+型層９は隣接するもの同士で
共用する形で４個のメモリセルが直列接続されている。
そしてこの実施例では、ドレイン側，ソース側に選択ト
ランジスタS1,S3が接続されて一つのNANDセルを構成し
ている。選択トランジスタS1,S3のゲート電極49,69およ
び410,610はメモリセルの浮遊ゲートおよび制御ゲート
を構成する第１層，第２層多結晶シリコン膜を同時にパ
ターニングして得られ，電極49と69の間および電極410
と610の間はワード線方向の所定間隔でコンタクトして
いる。全体はCVD絶縁膜７で覆われ、メモリセルに対し
て選択トランジスタS1のドレインであるn+型層にコンタ
クトするビット線BLとしてのAl配線８が配設されてい
る。
各メモリセルでの浮遊ゲート４と基板１間の結合用量
C1は、浮遊ゲート４と制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にパターン
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第４図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は200Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
C1は、浮遊ゲート４と制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にパターン
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第４図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は200Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
この様なNANDセルは、第２図に示すようにビット線コ
ンタクト，ソース拡散層を共用しながらビット線方向に
折返しつつ繰返し配列されている。
ンタクト，ソース拡散層を共用しながらビット線方向に
折返しつつ繰返し配列されている。
第５図は、メモリセルM1〜M8からなるNANDセルに着目
した時の消去および書込みの動作を説明するためのタイ
ミング図である。先ず、NANDセルを構成するメモリセル
M1〜M4を一括して消去する。そのためにこの実施例で
は、選択トランジスタS1のゲート電極SG1に“H"レベル
（例えば昇圧電位Vpp＝20V）を与え、選択トランジスタ
S2のゲート電極SG2も“H"レベル（例えばVcc＝5V）と
し、NANDセル内の全てのメモリセルのドレイン、ソース
を0Vに保ち、ワード線WL1〜WL4に“H"レベル（例えばVp
p＝20V）を与える。これによりメモリセルM1〜M4の制御
ゲートとソース，ドレインおよび基板との間に電界がか
かり、トンネル効果によって浮遊ゲートに電子が注入さ
れる。メモリセルM1〜M4はこれによりしきい値が正方向
に移動し、“0"状態となる。こうしてワード線WL1〜WL4
に沿う全てのNANDセルが一括消去される。
した時の消去および書込みの動作を説明するためのタイ
ミング図である。先ず、NANDセルを構成するメモリセル
M1〜M4を一括して消去する。そのためにこの実施例で
は、選択トランジスタS1のゲート電極SG1に“H"レベル
（例えば昇圧電位Vpp＝20V）を与え、選択トランジスタ
S2のゲート電極SG2も“H"レベル（例えばVcc＝5V）と
し、NANDセル内の全てのメモリセルのドレイン、ソース
を0Vに保ち、ワード線WL1〜WL4に“H"レベル（例えばVp
p＝20V）を与える。これによりメモリセルM1〜M4の制御
ゲートとソース，ドレインおよび基板との間に電界がか
かり、トンネル効果によって浮遊ゲートに電子が注入さ
れる。メモリセルM1〜M4はこれによりしきい値が正方向
に移動し、“0"状態となる。こうしてワード線WL1〜WL4
に沿う全てのNANDセルが一括消去される。
次にNANDセルへのデータ書込みを行う。データ書込み
は、ビット線BLから遠い方のメモリセルM4から順に行
う。これは書込み時、選択メモリセルよりビット線側に
あるメモリセルが消去モードになるためである。先ずメ
モリセルM4への書込みは、第５図に示すように選択トラ
ンジスタS1のゲートSG1およびワード線WL1〜WL3に昇圧
電位Vpp＋Vth（メモリセルの消去状態のしきい値）以上
の“H"レベル（例えば23V）を印加する。選択メモリセ
ルM4の制御ゲートにつながるワード線WL4と選択トラン
ジスタS2のゲート電極SG2は“L"レベルとする。このと
きビット線BLに“H"レベルを与えるとこれは、選択トラ
ンジスタS1およびメモリセルM1〜M3のチャネルを通って
メモリセルM4のドレインまで伝達され、メモリセルM4で
は制御ゲートと基板間に高電界がかかる。この結果浮遊
ゲートの電子はトンネル効果により基板に放出され、し
きい値が負方向に移動して、例えばしきい値−2Vの状態
“1"になる。このときメモリセルM1〜M3では制御ゲート
と基板間に電界がかからず消去状態を保つ。“0"書込み
の場合はビット線BLに中間電位（例えば10V）を与え
る。次にメモリセルM3の書込みに移る。即ち選択ゲート
SG1,SG2は“H"レベルに保ったまま、ワード線WL3を“L"
レベルとする。このときビット線BLに“H"レベルが与え
られると、メモリセルM3で“1"書込みがなされる。以下
同様に順次メモリセルM2,M1に書込みを行う。
は、ビット線BLから遠い方のメモリセルM4から順に行
う。これは書込み時、選択メモリセルよりビット線側に
あるメモリセルが消去モードになるためである。先ずメ
モリセルM4への書込みは、第５図に示すように選択トラ
ンジスタS1のゲートSG1およびワード線WL1〜WL3に昇圧
電位Vpp＋Vth（メモリセルの消去状態のしきい値）以上
の“H"レベル（例えば23V）を印加する。選択メモリセ
ルM4の制御ゲートにつながるワード線WL4と選択トラン
ジスタS2のゲート電極SG2は“L"レベルとする。このと
きビット線BLに“H"レベルを与えるとこれは、選択トラ
ンジスタS1およびメモリセルM1〜M3のチャネルを通って
メモリセルM4のドレインまで伝達され、メモリセルM4で
は制御ゲートと基板間に高電界がかかる。この結果浮遊
ゲートの電子はトンネル効果により基板に放出され、し
きい値が負方向に移動して、例えばしきい値−2Vの状態
“1"になる。このときメモリセルM1〜M3では制御ゲート
と基板間に電界がかからず消去状態を保つ。“0"書込み
の場合はビット線BLに中間電位（例えば10V）を与え
る。次にメモリセルM3の書込みに移る。即ち選択ゲート
SG1,SG2は“H"レベルに保ったまま、ワード線WL3を“L"
レベルとする。このときビット線BLに“H"レベルが与え
られると、メモリセルM3で“1"書込みがなされる。以下
同様に順次メモリセルM2,M1に書込みを行う。
以上において、実施例のE2PROMを構成する基本NANDセ
ルの構成と動作を説明した。次にこの様なNANDセルを用
いたメモリアレイおよびその周辺回路を含む第１図の全
体構成につき、その動作を説明する。なおこの実施例で
は、E2PROMアレイ11のビット線の本数を512本とし、シ
フトレジスタ16はこのビット線本数の４倍の容量を持
つ。
ルの構成と動作を説明した。次にこの様なNANDセルを用
いたメモリアレイおよびその周辺回路を含む第１図の全
体構成につき、その動作を説明する。なおこの実施例で
は、E2PROMアレイ11のビット線の本数を512本とし、シ
フトレジスタ16はこのビット線本数の４倍の容量を持
つ。
第６図は、このE2PROMのページ・モードによるデータ
消去および書込みの動作を説明するタイミング図であ
る。チップ・イネーブル信号▲▼が“L"レベルにな
って、E2PROMチップはアクティブになる。▲▼はア
ウトプット・イネーブル信号でこれが“H"レベルのとき
書込みモードである。▲▼は書込みイネーブル信号
であり、これが“H"レベルから“L"レベルになる時にア
ドレスを取込む。アドレスは、第２図に示されるメモリ
アレイの一つのブロックを指定する。SICは、シリアル
・インプット・カウンタであり、これが“L"レベルから
“H"レベルになる時に入力データを取込む。R/は、Re
ady/▲▼信号であり、書込み中はこれが“L"レ
ベルとなって外部に書込み中であることを知らせる。シ
リアル・インプット・カウンタSICの“H"レベル→“L"
レベル→“H"レベルのサイクルを１ページ分（この実施
例では、メモリアレイのビット線数512の４倍）の回数
繰返すことにより、この１ページ分のデータはシフトレ
ジスタ16に高速に取込まれる。シフトレジスタ16に一時
記憶されたデータは同時にメモリアレイ11のビット線に
転送され、アドレスで指定されたメモリセルに書込みが
行われる。
消去および書込みの動作を説明するタイミング図であ
る。チップ・イネーブル信号▲▼が“L"レベルにな
って、E2PROMチップはアクティブになる。▲▼はア
ウトプット・イネーブル信号でこれが“H"レベルのとき
書込みモードである。▲▼は書込みイネーブル信号
であり、これが“H"レベルから“L"レベルになる時にア
ドレスを取込む。アドレスは、第２図に示されるメモリ
アレイの一つのブロックを指定する。SICは、シリアル
・インプット・カウンタであり、これが“L"レベルから
“H"レベルになる時に入力データを取込む。R/は、Re
ady/▲▼信号であり、書込み中はこれが“L"レ
ベルとなって外部に書込み中であることを知らせる。シ
リアル・インプット・カウンタSICの“H"レベル→“L"
レベル→“H"レベルのサイクルを１ページ分（この実施
例では、メモリアレイのビット線数512の４倍）の回数
繰返すことにより、この１ページ分のデータはシフトレ
ジスタ16に高速に取込まれる。シフトレジスタ16に一時
記憶されたデータは同時にメモリアレイ11のビット線に
転送され、アドレスで指定されたメモリセルに書込みが
行われる。
従ってこの実施例により、ペーシ・モードで512×４
ビットのデータを書込むに要する時間は、１個の外部デ
ータを取込む時間を１μsecとして、512×４個のデータ
を取込む時間（＝１μsec×512×４）＋消去時間（10m
sec）＋書込み時間（10m sec）≒22m secとなる。ちな
みに、シフトレジスタ16がなく、ページ・モードを用い
ないで同じビット数のデータを書込む場合には、書込み
時間および消去時間を共に10m secとして、512×20m se
c≒41secとなる。こうしてこの実施例によれば、およそ
1850倍の高速書込みが可能になる。
ビットのデータを書込むに要する時間は、１個の外部デ
ータを取込む時間を１μsecとして、512×４個のデータ
を取込む時間（＝１μsec×512×４）＋消去時間（10m
sec）＋書込み時間（10m sec）≒22m secとなる。ちな
みに、シフトレジスタ16がなく、ページ・モードを用い
ないで同じビット数のデータを書込む場合には、書込み
時間および消去時間を共に10m secとして、512×20m se
c≒41secとなる。こうしてこの実施例によれば、およそ
1850倍の高速書込みが可能になる。
第７図は、読出し動作を説明するためのタイミング図
である。チップ・イネーブル▲▼が“H"レベルから
“L"レベルになる時にアドレスが取り込まれる。書込み
時一括してE2PROMに書き込まれたデータは、書込み時に
入力した順と同じ順序でシリアル・アウトプット・カウ
ンタSOCが“L"レベルから“H"レベルになる時に一つず
つ出力される。R/はメモリセルから512×４個のデー
タをシフトレジスタ16に転送する時間“L"レベルにな
り、出力待ちを外部に知らせる。多数ビットのデータが
シフトレジスタ16に同時に並列に取り込まれ、これがシ
リアルに読み出されるから、シフトレジスタを設けない
場合に比べてはるかに高速のデータ読出しが行われる。
である。チップ・イネーブル▲▼が“H"レベルから
“L"レベルになる時にアドレスが取り込まれる。書込み
時一括してE2PROMに書き込まれたデータは、書込み時に
入力した順と同じ順序でシリアル・アウトプット・カウ
ンタSOCが“L"レベルから“H"レベルになる時に一つず
つ出力される。R/はメモリセルから512×４個のデー
タをシフトレジスタ16に転送する時間“L"レベルにな
り、出力待ちを外部に知らせる。多数ビットのデータが
シフトレジスタ16に同時に並列に取り込まれ、これがシ
リアルに読み出されるから、シフトレジスタを設けない
場合に比べてはるかに高速のデータ読出しが行われる。
第14図（ａ）（ｂ）は、シフトレジスタ16の具体的な
構成例とこれに用いるフリップフロップFF（FF1,FF,
…）の構成例である。フリップフロップFFは、ｐチャネ
ルMOSトランジスタQ1とｎチャネルMOSトランジスタQ2が
オンで、ｐチャネルMOSトランジスタQ3とｎチャネルMOS
トランジスタQ4がオフのときにフリップフロップとして
働き、これと逆の状態では２段のインバータ列である。
構成例とこれに用いるフリップフロップFF（FF1,FF,
…）の構成例である。フリップフロップFFは、ｐチャネ
ルMOSトランジスタQ1とｎチャネルMOSトランジスタQ2が
オンで、ｐチャネルMOSトランジスタQ3とｎチャネルMOS
トランジスタQ4がオフのときにフリップフロップとして
働き、これと逆の状態では２段のインバータ列である。
第15図は、このシフトレジスタのデータインバッファ
からのデータ入力動作を示すタイミング図である。φ，
はシリアル・インプット・カウンタ信号SICからチッ
プ内部で作られるクロック信号であり、例えばφが“L"
レベル，が“H"レベルでのときデータインバッファか
らシフトレジスタの初段フリップフロップFF1にデ−が
転送される。次にφが“H"レベル，が“L"レベルのと
き、フリップフロップFF1のデータがフリップフロップF
F2に転送される。以下同様にして順次データがシリアル
に転送される。
からのデータ入力動作を示すタイミング図である。φ，
はシリアル・インプット・カウンタ信号SICからチッ
プ内部で作られるクロック信号であり、例えばφが“L"
レベル，が“H"レベルでのときデータインバッファか
らシフトレジスタの初段フリップフロップFF1にデ−が
転送される。次にφが“H"レベル，が“L"レベルのと
き、フリップフロップFF1のデータがフリップフロップF
F2に転送される。以下同様にして順次データがシリアル
に転送される。
第16図は、このシフトレジスタからデータアウトバッ
ファへのデート転送動作を示すタイミング図である。こ
の場合のクロックφ，は、シリアル・アウトプット・
カウンタ信号SOCからチップ内部で作られる。
ファへのデート転送動作を示すタイミング図である。こ
の場合のクロックφ，は、シリアル・アウトプット・
カウンタ信号SOCからチップ内部で作られる。
こうしてこの実施例によれば、E2PROM内にシフトレジ
スタを内蔵することにより、データ書込みおよび読出し
を高速に行うことが可能になる。
スタを内蔵することにより、データ書込みおよび読出し
を高速に行うことが可能になる。
第８図は、本発明の他の実施例のE2PROMを示すブロッ
ク図である。この実施例は、フロッピー・ディスク等の
ような磁気記録媒体をE2PROMで置換する場合を想定した
もので、NANDセルで構成された，第１種の情報を記録す
る第１のE2PROMアレイ19と、従来のメモリセル構成を用
いた，第２種の情報を記録する第２のE2PROMアレイ27が
同一基板上に集積形成されている。第１のE2PROMアレイ
19の構成は先の実施例と同様である。この第１のE2PROM
アレイ19の周囲には出力を検出するセンスアンプ20,行
デコーダ23,行アドレスバッファ22,列デコーダ23等が配
置され、更に先の実施例と同様に入出力データを一時記
憶するシフトレジスタ24が設けられている。第２のE2PR
OMアレイ27の周囲には、センスアンプ28,列アドレスバ
ッファ31,行デコーダ29等が配置される。25はデータイ
ンバッファ,26はデータアウトバッファである。
ク図である。この実施例は、フロッピー・ディスク等の
ような磁気記録媒体をE2PROMで置換する場合を想定した
もので、NANDセルで構成された，第１種の情報を記録す
る第１のE2PROMアレイ19と、従来のメモリセル構成を用
いた，第２種の情報を記録する第２のE2PROMアレイ27が
同一基板上に集積形成されている。第１のE2PROMアレイ
19の構成は先の実施例と同様である。この第１のE2PROM
アレイ19の周囲には出力を検出するセンスアンプ20,行
デコーダ23,行アドレスバッファ22,列デコーダ23等が配
置され、更に先の実施例と同様に入出力データを一時記
憶するシフトレジスタ24が設けられている。第２のE2PR
OMアレイ27の周囲には、センスアンプ28,列アドレスバ
ッファ31,行デコーダ29等が配置される。25はデータイ
ンバッファ,26はデータアウトバッファである。
第９図は、このように構成されたE2PROMでのデータ消
去および書込みの動作を説明するためのタイミング図で
ある。チップ・イネーブル信号▲▼が“L"レベルの
ときこのE2PROMはアクティブになる。▲▼はアウト
プット・イネーブル信号で、これが“H"レベルの時書込
みモードとなる。▲▼はディレクトリ・メモリ
・イネーブル信号であり、これが“L"レベルの時第２の
E2PROMアレイ27をアクセスする。▲▼が“L"レ
ベルの時、書込みイネーブル▲▼が“H"レベルから
“L"レベルになる時にアドレスを取り込み、“L"レベル
から“H"レベルになる時に入力データを取込む。第２の
E2PROMアレイ27には１バイトずつ消去および書込みを行
う。▲▼が“H"レベルのときは、第１のE2PROM
アレイアレイ19をアクセスする。このときの動作は、先
の実施例におけると同様である。
去および書込みの動作を説明するためのタイミング図で
ある。チップ・イネーブル信号▲▼が“L"レベルの
ときこのE2PROMはアクティブになる。▲▼はアウト
プット・イネーブル信号で、これが“H"レベルの時書込
みモードとなる。▲▼はディレクトリ・メモリ
・イネーブル信号であり、これが“L"レベルの時第２の
E2PROMアレイ27をアクセスする。▲▼が“L"レ
ベルの時、書込みイネーブル▲▼が“H"レベルから
“L"レベルになる時にアドレスを取り込み、“L"レベル
から“H"レベルになる時に入力データを取込む。第２の
E2PROMアレイ27には１バイトずつ消去および書込みを行
う。▲▼が“H"レベルのときは、第１のE2PROM
アレイアレイ19をアクセスする。このときの動作は、先
の実施例におけると同様である。
第10図は、読出し動作を説明するためのタイミング図
である。▲▼が“L"レベルの時、第２のE2PROM
アレイ27がアクセスされ、▲▼が“H"レベルから
“L"レベルになる時に、或いはアドレスが変化した時に
読出し動作を行う。出力データは１バイトずつ読み出さ
れる。▲▼が“H"レベルの時、第１のE2PROMア
レイ19がアクセスされる。このときの第１のE2PROMアレ
イ19の動作は、先の実施例において説明したのと同様で
ある。
である。▲▼が“L"レベルの時、第２のE2PROM
アレイ27がアクセスされ、▲▼が“H"レベルから
“L"レベルになる時に、或いはアドレスが変化した時に
読出し動作を行う。出力データは１バイトずつ読み出さ
れる。▲▼が“H"レベルの時、第１のE2PROMア
レイ19がアクセスされる。このときの第１のE2PROMアレ
イ19の動作は、先の実施例において説明したのと同様で
ある。
この実施例によるE2PROMは、例えば計算機のソフトウ
ェアを記憶保持するのに応用することができ、１バイト
ずつ消去・書込みおよび読出し動作を行う第２のE2PROM
アレイ27は、ファイル情報を格納するメモリ領域（ディ
レクトリ・メモリ領域）であり、例えば第11図に示され
るような内容を記憶させる。一括消去・書込み・読出し
を行う第１のE2PROMアレイ19は、ファイル内容を格納す
るメモリ領域（データ領域）であり、この実施例では１
セクタが256バイトとなっている。
ェアを記憶保持するのに応用することができ、１バイト
ずつ消去・書込みおよび読出し動作を行う第２のE2PROM
アレイ27は、ファイル情報を格納するメモリ領域（ディ
レクトリ・メモリ領域）であり、例えば第11図に示され
るような内容を記憶させる。一括消去・書込み・読出し
を行う第１のE2PROMアレイ19は、ファイル内容を格納す
るメモリ領域（データ領域）であり、この実施例では１
セクタが256バイトとなっている。
こうしてこの実施例によるE2PROMをフロッピー・ディ
スクを置換すれば、ディスト・ドライブ装置，ディスク
ドライブ・インターフェース等が不要となり、高速化，
軽量小形化，省電力化が図られる。
スクを置換すれば、ディスト・ドライブ装置，ディスク
ドライブ・インターフェース等が不要となり、高速化，
軽量小形化，省電力化が図られる。
第12図（ａ）（ｂ）は、本発明をLSIメモリカードに
適用した実施例の斜視図と平面図である。32は、第１図
の実施例で説明したE2PROMチップであり、ここでは９個
のE2PROMチップ32を搭載している。これらのE2PROMチッ
プ32に対して、第８図の実施例で示したE2PROMアレイ27
に対応するディレクトリ・メモリ領域としてのE2PROMチ
ップ33を１個搭載し、またこれらのメモリ・チップと外
部とのインタフェースの働きをする制御用LSIチップ34
を搭載している。35は接続んしである。第13図はこのLS
Iメモリカードのシステム構成である。
適用した実施例の斜視図と平面図である。32は、第１図
の実施例で説明したE2PROMチップであり、ここでは９個
のE2PROMチップ32を搭載している。これらのE2PROMチッ
プ32に対して、第８図の実施例で示したE2PROMアレイ27
に対応するディレクトリ・メモリ領域としてのE2PROMチ
ップ33を１個搭載し、またこれらのメモリ・チップと外
部とのインタフェースの働きをする制御用LSIチップ34
を搭載している。35は接続んしである。第13図はこのLS
Iメモリカードのシステム構成である。
この実施例によれば、高速で小形軽量，省電力のメモ
リカードが得られる。
リカードが得られる。
［発明の効果］ 以上述べたように本発明によれば、NANDセル構成のE2
PROMチップにシフトレジスタを一体形成することによ
り、高速動作可能としたE2PROMを実現することができ
る。
PROMチップにシフトレジスタを一体形成することによ
り、高速動作可能としたE2PROMを実現することができ
る。
第１図は、本発明の一実施例のE2PROMの構成を示すブロ
ック図、第２図はそのメモリアレイ構成を示す等価回路
図、第３図はその一つのNANDセルを示す平面図、第４図
（ａ）（ｂ）は第３図のＡ−Ａ′およびＢ−Ｂ′断面
図、第５図は一つのNANDセルの消去および書込み動作を
説明するためのタイミング図、第６図はこの実施例のE2
PROMの消去・書込み動作を説明するためのタイミング
図、第７図は同じく読出し動作を説明するためのタイミ
ング図、第８図は他の実施例のE2PROMを示すブロック
図、第９図はその消去・書込み動作を説明するためのタ
イミング図、第10図は同じく読み出し動作を説明するた
めのタインミング図、第11図はそのディレクトリ・メモ
リ領域の構成例を示す図、第12図（ａ）（ｂ）は本発明
の更に他の実施例のメモリカードを示す斜視図と平面
図、第13図はそのメモリカードのシステム構成図、第14
図（ａ）（ｂ）は、本発明に用いるシフトレジスタの具
体的構成例とその構成要素を示す図、第15図はこのシフ
トレジスタへのデータ入力動作を説明するためのタイミ
ング図、第16図は同じくデータ出力動作を説明するため
のタイミング図である。 11……NANDセル型メモリセルアレイ、12……センスアン
プ、13……行デコーダ、14……行アドレスバッファ、15
……行デコーダ、16……シフトレジスタ、17……データ
インバッファ、18……データアウトバッファ、１……半
導体基板、２……素子分離絶縁膜、3,5……ゲート絶縁
膜、４……浮遊ゲート、６……制御ゲート、７……CVD
絶縁膜、８……ビット線、９……n+型層、19……第１の
E2PROMアレイ、20……センスアンプ、21……行デコー
ダ、22……行アドレイバッファ、23……列デコーダ、24
……シフトレジスタ、25……データインバッファ、26…
…データアウトバッファ、27……第２のE2PROMアレイ、
28……センスアンプ、29……行デコーダ、30……列デコ
ーダ、31……列アドレスバッファ。
ック図、第２図はそのメモリアレイ構成を示す等価回路
図、第３図はその一つのNANDセルを示す平面図、第４図
（ａ）（ｂ）は第３図のＡ−Ａ′およびＢ−Ｂ′断面
図、第５図は一つのNANDセルの消去および書込み動作を
説明するためのタイミング図、第６図はこの実施例のE2
PROMの消去・書込み動作を説明するためのタイミング
図、第７図は同じく読出し動作を説明するためのタイミ
ング図、第８図は他の実施例のE2PROMを示すブロック
図、第９図はその消去・書込み動作を説明するためのタ
イミング図、第10図は同じく読み出し動作を説明するた
めのタインミング図、第11図はそのディレクトリ・メモ
リ領域の構成例を示す図、第12図（ａ）（ｂ）は本発明
の更に他の実施例のメモリカードを示す斜視図と平面
図、第13図はそのメモリカードのシステム構成図、第14
図（ａ）（ｂ）は、本発明に用いるシフトレジスタの具
体的構成例とその構成要素を示す図、第15図はこのシフ
トレジスタへのデータ入力動作を説明するためのタイミ
ング図、第16図は同じくデータ出力動作を説明するため
のタイミング図である。 11……NANDセル型メモリセルアレイ、12……センスアン
プ、13……行デコーダ、14……行アドレスバッファ、15
……行デコーダ、16……シフトレジスタ、17……データ
インバッファ、18……データアウトバッファ、１……半
導体基板、２……素子分離絶縁膜、3,5……ゲート絶縁
膜、４……浮遊ゲート、６……制御ゲート、７……CVD
絶縁膜、８……ビット線、９……n+型層、19……第１の
E2PROMアレイ、20……センスアンプ、21……行デコー
ダ、22……行アドレイバッファ、23……列デコーダ、24
……シフトレジスタ、25……データインバッファ、26…
…データアウトバッファ、27……第２のE2PROMアレイ、
28……センスアンプ、29……行デコーダ、30……列デコ
ーダ、31……列アドレスバッファ。
フロントページの続き (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭57−71587（ＪＰ，Ａ) 特開 昭61−239491（ＪＰ，Ａ) 特開 昭59−231791（ＪＰ，Ａ) 特開 昭48−88834（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に、ゲート絶縁膜を介して電
荷蓄積層と制御ゲートが積層され、前記電荷蓄積層と基
板またはドレイン層との間の電荷の授受により電気的書
替えを可能としたメモリセルが複数個直列接続されて構
成されたNANDセルが複数個マトリクス状に配列され、NA
NDセルの一端側のドレインがビット線に接続され、各メ
モリセルの制御ゲートがワード線に接続されて構成され
る不揮発性半導体メモリ装置において、 前記NANDセルは512本のビット線に対してそれぞれ設け
られ、同一のワード線につながる512個のNANDセルから
メモリセル群を構成し、該メモリセル群を前記ビット線
に対して複数ブロック配置してなるものであり、 前記基板上に、１つのメモリセル群に対する書き込みデ
ータまたは読み出しデータを一時的に蓄えるシフトレジ
スタと、何れかのメモリセル群を選択するために外部か
ら入力されるアドレス信号を一時記憶するアドレスバッ
ファとが設けられ、 前記アドレス信号は、メモリセル群の選択期間中に継続
して入力されるものではなく選択前に一時的に入力さ
れ、且つ少なくともメモリセル群の選択期間中は前記ア
ドレスバッファに保持されるものであり、 前記アドレス信号を前記アドレスバッファに記憶した後
に、前記シフトレジスタに入力され一時記憶された書き
込みデータを前記選択されたメモリセル群に書き込み、
又は前記アドレス信号を前記アドレスバッファに記憶し
た後に、前記選択されたメモリセル群からデータを読み
出し、さらに読み出しデータを前記シフトレジスタに一
時記憶させることを特徴とする不揮発性半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24644388A JP3156966B2 (ja) | 1988-09-30 | 1988-09-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24644388A JP3156966B2 (ja) | 1988-09-30 | 1988-09-30 | 不揮発性半導体メモリ装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258498A Division JP3207802B2 (ja) | 1998-01-26 | 1998-01-26 | 不揮発性半導体メモリカード |
| JP1258298A Division JP3202673B2 (ja) | 1998-01-26 | 1998-01-26 | 不揮発性半導体メモリ装置 |
| JP1258398A Division JP3200034B2 (ja) | 1998-01-26 | 1998-01-26 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294198A JPH0294198A (ja) | 1990-04-04 |
| JP3156966B2 true JP3156966B2 (ja) | 2001-04-16 |
Family
ID=17148528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24644388A Expired - Lifetime JP3156966B2 (ja) | 1988-09-30 | 1988-09-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156966B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721932B2 (en) | 2000-12-11 | 2004-04-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device including circuit block having hierarchical structure and method of designing the same |
| US6940753B2 (en) * | 2002-09-24 | 2005-09-06 | Sandisk Corporation | Highly compact non-volatile memory and method therefor with space-efficient data registers |
| US7974124B2 (en) | 2009-06-24 | 2011-07-05 | Sandisk Corporation | Pointer based column selection techniques in non-volatile memories |
| US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2251324B (en) * | 1990-12-31 | 1995-05-10 | Intel Corp | File structure for a non-volatile semiconductor memory |
| JPH05216001A (ja) * | 1992-02-06 | 1993-08-27 | Nec Corp | Ｌｃｄ製造装置 |
| JPH0756804A (ja) * | 1993-08-18 | 1995-03-03 | Toshiba Emi Ltd | データ記録再生装置 |
| KR100566464B1 (ko) | 1995-01-31 | 2006-03-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
| JP4739940B2 (ja) * | 2005-12-21 | 2011-08-03 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 不揮発性メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| US4761768A (en) * | 1985-03-04 | 1988-08-02 | Lattice Semiconductor Corporation | Programmable logic device |
-
1988
- 1988-09-30 JP JP24644388A patent/JP3156966B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721932B2 (en) | 2000-12-11 | 2004-04-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device including circuit block having hierarchical structure and method of designing the same |
| US6940753B2 (en) * | 2002-09-24 | 2005-09-06 | Sandisk Corporation | Highly compact non-volatile memory and method therefor with space-efficient data registers |
| US7974124B2 (en) | 2009-06-24 | 2011-07-05 | Sandisk Corporation | Pointer based column selection techniques in non-volatile memories |
| US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0294198A (ja) | 1990-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100323970B1 (ko) | 비휘발성메모리구조 | |
| JP2685770B2 (ja) | 不揮発性半導体記憶装置 | |
| US6891753B2 (en) | Highly compact non-volatile memory and method therefor with internal serial buses | |
| KR100259972B1 (ko) | 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치 | |
| TW410343B (en) | Non-volatile semiconductor storage | |
| TW200401297A (en) | Semiconductor recording apparatus | |
| JPH0757482A (ja) | 半導体不揮発性記憶装置 | |
| JP2718716B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ書替え方法 | |
| JPH08503328A (ja) | マイクロコントローラのための遠隔再プログラム可能プログラムメモリ | |
| JPH07105693A (ja) | 半導体記憶装置 | |
| JPH1092186A (ja) | 半導体記憶装置 | |
| JP3156966B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2504831B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3202673B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3197119B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3207802B2 (ja) | 不揮発性半導体メモリカード | |
| JP3126396B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3200034B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3625466B2 (ja) | 半導体装置 | |
| JP3513117B2 (ja) | 不揮発性半導体メモリカード | |
| JP3513140B2 (ja) | 不揮発性半導体メモリカード | |
| JP2542110B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2635631B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3160451B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2004030912A (ja) | 不揮発性半導体メモリチップ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |