JP3202673B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JP3202673B2 JP3202673B2 JP1258298A JP1258298A JP3202673B2 JP 3202673 B2 JP3202673 B2 JP 3202673B2 JP 1258298 A JP1258298 A JP 1258298A JP 1258298 A JP1258298 A JP 1258298A JP 3202673 B2 JP3202673 B2 JP 3202673B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電荷蓄積層と制御
ゲートを有するＭＯＳトランジスタ構造のメモリセルを
用いて構成された電気的書替え可能な不揮発性半導体メ
モリ装置（Ｅ2 ＰＲＯＭ）に関する。
ゲートを有するＭＯＳトランジスタ構造のメモリセルを
用いて構成された電気的書替え可能な不揮発性半導体メ
モリ装置（Ｅ2 ＰＲＯＭ）に関する。
【０００２】
【従来の技術】Ｅ2 ＰＲＯＭの分野で、電荷蓄積層（例
えば浮遊ゲート）と制御ゲートを持つＭＯＳトランジス
タ構造のメモリセルが広く知られている。このＥ2 ＰＲ
ＯＭのメモリセルアレイは、互いに交差する行線と列線
の各交点位置にメモリセルを配置して構成される。実際
のパターン上では、二つのメモリセルのドレインを共通
にしてここに列線が接続されるようにしてセル占有面積
をできる限り小さいものとしている。しかしこれでも、
二つのメモリセルの共通ドレイン毎に列線とのコンタク
ト部を必要とし、このコンタクト部がセル占有面積の大
きい部分を占めている。
えば浮遊ゲート）と制御ゲートを持つＭＯＳトランジス
タ構造のメモリセルが広く知られている。このＥ2 ＰＲ
ＯＭのメモリセルアレイは、互いに交差する行線と列線
の各交点位置にメモリセルを配置して構成される。実際
のパターン上では、二つのメモリセルのドレインを共通
にしてここに列線が接続されるようにしてセル占有面積
をできる限り小さいものとしている。しかしこれでも、
二つのメモリセルの共通ドレイン毎に列線とのコンタク
ト部を必要とし、このコンタクト部がセル占有面積の大
きい部分を占めている。
【０００３】これを解決する有望なものとして本出願人
は、先にＮＡＮＤセル構成のＥ2 ＰＲＯＭを提案してい
る（特願昭６２−２３３９４４号）。このＮＡＮＤセル
は、浮遊ゲートと制御ゲートを有するメモリセルを、ソ
ース，ドレインを共用する形で複数個直接接続して構成
される。ＮＡＮＤセルはマトリクス配列されて、その一
端側のドレインはビット線に接続され、各メモリセルの
制御ゲートはワード線に接続される。このＮＡＮＤセル
のデータ消去および書込み動作は、浮遊ゲートとドレイ
ン層または基板間の電子のトンネリングを利用する。
は、先にＮＡＮＤセル構成のＥ2 ＰＲＯＭを提案してい
る（特願昭６２−２３３９４４号）。このＮＡＮＤセル
は、浮遊ゲートと制御ゲートを有するメモリセルを、ソ
ース，ドレインを共用する形で複数個直接接続して構成
される。ＮＡＮＤセルはマトリクス配列されて、その一
端側のドレインはビット線に接続され、各メモリセルの
制御ゲートはワード線に接続される。このＮＡＮＤセル
のデータ消去および書込み動作は、浮遊ゲートとドレイ
ン層または基板間の電子のトンネリングを利用する。
【０００４】具体的に消去／書込みの動作を説明する。
データ消去は、全メモリセルのワード線に２０Ｖ程度の
“Ｈ”レベル電位を与え、ビット線に“Ｌ”レベル電位
例えば０Ｖを与える。これにより全てのメモリセルは導
通し、その基板から浮遊ゲートに電子がトンネリングに
より注入されてしきい値が正方向に移動した消去状態
（例えばしきい値２Ｖ）となる。これが一括消去であ
る。
データ消去は、全メモリセルのワード線に２０Ｖ程度の
“Ｈ”レベル電位を与え、ビット線に“Ｌ”レベル電位
例えば０Ｖを与える。これにより全てのメモリセルは導
通し、その基板から浮遊ゲートに電子がトンネリングに
より注入されてしきい値が正方向に移動した消去状態
（例えばしきい値２Ｖ）となる。これが一括消去であ
る。
【０００５】データ書込みは、ＮＡＮＤセルのうちビッ
ト線から遠い方のメモリセルから順に行なう。このと
き、ビット線には例えば２３Ｖの“Ｈ”レベル電位が与
えられ、選択されたメモリセルにつながるワード線に０
Ｖが与えられ、非選択ワード線には２３Ｖの“Ｈ”レベ
ル電位が与えられる。既に書込みが行われたメモリセル
につながるワード線は、０Ｖとする。これにより、ビッ
ト線の“Ｈ”レベル電位は選択されたメモリセルのドレ
インまで伝達され、このメモリセルでは浮遊ゲートの電
子がドレインに放出されてしきい値が負方向に移動した
状態“１”（例えばしきい値−２Ｖ）のデータ書込みが
行われる。このとき、選択メモリセルよりビット線側の
メモリセルでは制御ゲートと基板間に電界がかからず、
消去状態を保つ。
ト線から遠い方のメモリセルから順に行なう。このと
き、ビット線には例えば２３Ｖの“Ｈ”レベル電位が与
えられ、選択されたメモリセルにつながるワード線に０
Ｖが与えられ、非選択ワード線には２３Ｖの“Ｈ”レベ
ル電位が与えられる。既に書込みが行われたメモリセル
につながるワード線は、０Ｖとする。これにより、ビッ
ト線の“Ｈ”レベル電位は選択されたメモリセルのドレ
インまで伝達され、このメモリセルでは浮遊ゲートの電
子がドレインに放出されてしきい値が負方向に移動した
状態“１”（例えばしきい値−２Ｖ）のデータ書込みが
行われる。このとき、選択メモリセルよりビット線側の
メモリセルでは制御ゲートと基板間に電界がかからず、
消去状態を保つ。
【０００６】“０”書込みの場合は、ビット線に中間電
位例えば、１１．５Ｖを与える。このとき選択メモリセ
ルよりビット線側のメモリセルでは弱い消去モードにな
るが、これらは未だデータ書込みがなされていないし、
また電界が弱いため過剰消去になることはない。データ
読出しは、選択ワード線に０Ｖ、その他のワード線に例
えば５Ｖを与え、電流の有無を検出することにより行な
う。“１”ならば電流が流れ、“０”ならば電流が流れ
ない。
位例えば、１１．５Ｖを与える。このとき選択メモリセ
ルよりビット線側のメモリセルでは弱い消去モードにな
るが、これらは未だデータ書込みがなされていないし、
また電界が弱いため過剰消去になることはない。データ
読出しは、選択ワード線に０Ｖ、その他のワード線に例
えば５Ｖを与え、電流の有無を検出することにより行な
う。“１”ならば電流が流れ、“０”ならば電流が流れ
ない。
【０００７】このようなＮＡＮＤセル構成のＥ2 ＰＲＯ
Ｍは、ＮＡＮＤセルを構成する複数のメモリセルについ
てビット線とのコンタクト部を一つ設ければよいので、
従来の一般的なＥ2 ＰＲＯＭに比べて、セル占有面積が
小さくなるという利点を有するが、反面、ＮＡＮＤ構成
であるために読出し時のセル電流が小さく、従って読出
しに時間がかかるという問題がある。これは特に、ＮＡ
ＮＤセルを構成するメモリセル数を多くした場合に大き
い問題である。今後従来のフロッピー・ディスクなどを
このＥ2 ＰＲＯＭで置換しようとする場合には、先ずデ
ータ読出し時間の短縮が図られなければならないし、同
時にデータ書込み時間の短縮も要求される。
Ｍは、ＮＡＮＤセルを構成する複数のメモリセルについ
てビット線とのコンタクト部を一つ設ければよいので、
従来の一般的なＥ2 ＰＲＯＭに比べて、セル占有面積が
小さくなるという利点を有するが、反面、ＮＡＮＤ構成
であるために読出し時のセル電流が小さく、従って読出
しに時間がかかるという問題がある。これは特に、ＮＡ
ＮＤセルを構成するメモリセル数を多くした場合に大き
い問題である。今後従来のフロッピー・ディスクなどを
このＥ2 ＰＲＯＭで置換しようとする場合には、先ずデ
ータ読出し時間の短縮が図られなければならないし、同
時にデータ書込み時間の短縮も要求される。
【０００８】
【発明が解決しようとする課題】このように従来、不揮
発性半導体メモリセルを用いたＥ2 ＰＲＯＭは、これを
大規模化した時のデータの書込み，読出しを如何に高速
に行うかが重要な解決課題となっている。
発性半導体メモリセルを用いたＥ2 ＰＲＯＭは、これを
大規模化した時のデータの書込み，読出しを如何に高速
に行うかが重要な解決課題となっている。
【０００９】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、不揮発性メモリセルを
用いた場合のデータ書込み及びデータ読出しを高速に行
うことができ、且つ大規模化した場合にも十分な高速化
をはかり得るＥ2 ＰＲＯＭを提供することにある。
ので、その目的とするところは、不揮発性メモリセルを
用いた場合のデータ書込み及びデータ読出しを高速に行
うことができ、且つ大規模化した場合にも十分な高速化
をはかり得るＥ2 ＰＲＯＭを提供することにある。
【００１０】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。
な構成を採用している。
【００１１】即ち本発明（請求項１）は、不揮発性半導
体メモリ装置であって、電気的に書き換え可能な第１の
不揮発性半導体メモリセルで構成される第１のメモリセ
ルアレイを備え、前記第１のメモリセルアレイ中の複数
個の前記第１のメモリセルに対して同時に書き込みが行
われる第１のメモリ部と、電気的に書き込み可能で前記
第１の不揮発性半導体メモリセルとは構造が異なる第２
の不揮発性半導体メモリセルで構成される第２のメモリ
セルアレイを備え、前記第１のメモリ部より少ない単位
で前記第２のメモリセルアレイ中の複数個の前記第２の
メモリセルに対して同時に書き込みが行われる第２のメ
モリ部とを搭載してなり、前記第２のメモリ部のデータ
は前記第１のメモリ部のデータを管理するためのデータ
であることを特徴とする。また本発明（請求項２）は、
不揮発性半導体メモリ装置であって、電気的に書き換え
可能な第１の不揮発性半導体メモリセルで構成される第
１のメモリセルアレイを備え、前記第１のメモリセルア
レイ中の複数個の前記第１のメモリセルに対して同時に
書き込みが行われる第１のメモリ部と、電気的に書き込
み可能で前記第１の不揮発性半導体メモリセルとは構造
が異なる第２の不揮発性半導体メモリセルで構成される
第２のメモリセルアレイを備え、前記第１のメモリ部よ
り少ない単位で前記第２のメモリセルアレイ中の複数個
の前記第２のメモリセルに対して同時に書き込みが行わ
れる第２のメモリ部と、前記第１及び第２のメモリ部を
制御するための制御回路とを搭載してなり、前記制御回
路は前記第２のメモリ部のデータに基づいて前記第１の
メモリ部のデータを管理することを特徴とする。
体メモリ装置であって、電気的に書き換え可能な第１の
不揮発性半導体メモリセルで構成される第１のメモリセ
ルアレイを備え、前記第１のメモリセルアレイ中の複数
個の前記第１のメモリセルに対して同時に書き込みが行
われる第１のメモリ部と、電気的に書き込み可能で前記
第１の不揮発性半導体メモリセルとは構造が異なる第２
の不揮発性半導体メモリセルで構成される第２のメモリ
セルアレイを備え、前記第１のメモリ部より少ない単位
で前記第２のメモリセルアレイ中の複数個の前記第２の
メモリセルに対して同時に書き込みが行われる第２のメ
モリ部とを搭載してなり、前記第２のメモリ部のデータ
は前記第１のメモリ部のデータを管理するためのデータ
であることを特徴とする。また本発明（請求項２）は、
不揮発性半導体メモリ装置であって、電気的に書き換え
可能な第１の不揮発性半導体メモリセルで構成される第
１のメモリセルアレイを備え、前記第１のメモリセルア
レイ中の複数個の前記第１のメモリセルに対して同時に
書き込みが行われる第１のメモリ部と、電気的に書き込
み可能で前記第１の不揮発性半導体メモリセルとは構造
が異なる第２の不揮発性半導体メモリセルで構成される
第２のメモリセルアレイを備え、前記第１のメモリ部よ
り少ない単位で前記第２のメモリセルアレイ中の複数個
の前記第２のメモリセルに対して同時に書き込みが行わ
れる第２のメモリ部と、前記第１及び第２のメモリ部を
制御するための制御回路とを搭載してなり、前記制御回
路は前記第２のメモリ部のデータに基づいて前記第１の
メモリ部のデータを管理することを特徴とする。
【００１２】また、本発明（請求項５）は、電気的に書
き換え可能な第１の不揮発性半導体メモリセルで構成さ
れる第１のメモリセルアレイを備え、前記第１のメモリ
セルアレイのデータは第１の消去単位で消去可能であり
また第１の書き込み単位で書き込み可能である第１のメ
モリ部と、電気的に書き込み可能な第２の不揮発性半導
体メモリセルで構成される第２のメモリセルアレイを備
え、前記第２のメモリセルアレイのデータは第２の消去
単位で消去可能でありまた第２の書き込み単位で書き込
み可能である第２のメモリ部と、を備えた不揮発性半導
体メモリ装置であって、前記第２の消去単位は前記第１
の消去単位より小さく、戦記第２の書き込み単位は前記
第１の書き込み単位より小さく、前記第２のメモリセル
アレイのデータは前記第１のメモリセルアレイのデータ
を管理するためのデータであることを特徴とする。ま
た、本発明（請求項６）は、電気的に書き換え可能な第
１の不揮発性半導体メモリセルで構成される第１のメモ
リセルアレイを備え、前記第１のメモリセルアレイのデ
ータは第１の消去単位で消去可能でありまた第１の書き
込み単位で書き込み可能である第１のメモリ部と、電気
的に書き込み可能な第２の不揮発性半導体メモリセルで
構成される第２のメモリセルアレイを備え、前記第２の
メモリセルアレイのデータは第２の消去単位で消去可能
でありまた第２の書き込み単位で書き込み可能である第
２のメモリ部と、前記第１及び第２のメモリ部を制御す
るための制御回路と、を備えた不揮発性半導体メモリ装
置であって、前記第２の消去単位は前記第１の消去単位
より小さく、前記第２の書き込み単位は前記第１の書き
込み単位より小さく、前記制御回路は前記第２のメモリ
セルアレイのデータから前記第１のメモリアレイのデー
タを管理することを特徴とする。
き換え可能な第１の不揮発性半導体メモリセルで構成さ
れる第１のメモリセルアレイを備え、前記第１のメモリ
セルアレイのデータは第１の消去単位で消去可能であり
また第１の書き込み単位で書き込み可能である第１のメ
モリ部と、電気的に書き込み可能な第２の不揮発性半導
体メモリセルで構成される第２のメモリセルアレイを備
え、前記第２のメモリセルアレイのデータは第２の消去
単位で消去可能でありまた第２の書き込み単位で書き込
み可能である第２のメモリ部と、を備えた不揮発性半導
体メモリ装置であって、前記第２の消去単位は前記第１
の消去単位より小さく、戦記第２の書き込み単位は前記
第１の書き込み単位より小さく、前記第２のメモリセル
アレイのデータは前記第１のメモリセルアレイのデータ
を管理するためのデータであることを特徴とする。ま
た、本発明（請求項６）は、電気的に書き換え可能な第
１の不揮発性半導体メモリセルで構成される第１のメモ
リセルアレイを備え、前記第１のメモリセルアレイのデ
ータは第１の消去単位で消去可能でありまた第１の書き
込み単位で書き込み可能である第１のメモリ部と、電気
的に書き込み可能な第２の不揮発性半導体メモリセルで
構成される第２のメモリセルアレイを備え、前記第２の
メモリセルアレイのデータは第２の消去単位で消去可能
でありまた第２の書き込み単位で書き込み可能である第
２のメモリ部と、前記第１及び第２のメモリ部を制御す
るための制御回路と、を備えた不揮発性半導体メモリ装
置であって、前記第２の消去単位は前記第１の消去単位
より小さく、前記第２の書き込み単位は前記第１の書き
込み単位より小さく、前記制御回路は前記第２のメモリ
セルアレイのデータから前記第１のメモリアレイのデー
タを管理することを特徴とする。
【００１３】
【００１４】また、本発明（請求項３）は、不揮発性半
導体メモリ装置であって、電気的に書き換え可能な第１
の不揮発性半導体メモリセルで構成される第１のメモリ
セルアレイを備え、前記第１のメモリセルアレイ中の複
数個の前記第１のメモリセルに対して同時に書き込みが
行われる第１のメモリ部と、前記第１の不揮発性半導体
メモリセルとは構造が異なる第２の不揮発性半導体メモ
リセルで構成される第２のメモリセルアレイを備え、前
記第１のメモリ部より少ない単位で前記第２のメモリセ
ルアレイ中の複数個の前記第２のメモリセルに対して同
時に読み出しが行われる第２のメモリ部とを搭載してな
り、前記第２のメモリ部のデータは前記第１のメモリ部
のデータを管理するためのデータであることを特徴とす
る。また本発明（請求項４）は、不揮発性半導体メモリ
装置であって、電気的に書き換え可能な第１の不揮発性
半導体メモリセルで構成される第１のメモリセルアレイ
を備え、前記第１のメモリセルアレイ中の複数個の前記
第１のメモリセルに対して同時に書き込みが行われる第
１のメモリ部と、前記第１の不揮発性半導体メモリセル
とは構造が異なる第２の不揮発性半導体メモリセルで構
成される第２のメモリセルアレイを備え、前記第１のメ
モリ部より少ない単位で前記第２のメモリセルアレイ中
の複数個の前記第２のメモリセルに対して同時に読み出
しが行われる第２のメモリ部と、前記第１及び第２のメ
モリ部を制御するための制御回路とを搭載してなり、前
記制御回路は前記第２のメモリ部のデータに基づいて前
記第１のメモリ部のデータを管理することを特徴とす
る。
導体メモリ装置であって、電気的に書き換え可能な第１
の不揮発性半導体メモリセルで構成される第１のメモリ
セルアレイを備え、前記第１のメモリセルアレイ中の複
数個の前記第１のメモリセルに対して同時に書き込みが
行われる第１のメモリ部と、前記第１の不揮発性半導体
メモリセルとは構造が異なる第２の不揮発性半導体メモ
リセルで構成される第２のメモリセルアレイを備え、前
記第１のメモリ部より少ない単位で前記第２のメモリセ
ルアレイ中の複数個の前記第２のメモリセルに対して同
時に読み出しが行われる第２のメモリ部とを搭載してな
り、前記第２のメモリ部のデータは前記第１のメモリ部
のデータを管理するためのデータであることを特徴とす
る。また本発明（請求項４）は、不揮発性半導体メモリ
装置であって、電気的に書き換え可能な第１の不揮発性
半導体メモリセルで構成される第１のメモリセルアレイ
を備え、前記第１のメモリセルアレイ中の複数個の前記
第１のメモリセルに対して同時に書き込みが行われる第
１のメモリ部と、前記第１の不揮発性半導体メモリセル
とは構造が異なる第２の不揮発性半導体メモリセルで構
成される第２のメモリセルアレイを備え、前記第１のメ
モリ部より少ない単位で前記第２のメモリセルアレイ中
の複数個の前記第２のメモリセルに対して同時に読み出
しが行われる第２のメモリ部と、前記第１及び第２のメ
モリ部を制御するための制御回路とを搭載してなり、前
記制御回路は前記第２のメモリ部のデータに基づいて前
記第１のメモリ部のデータを管理することを特徴とす
る。
【００１５】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第１のメモリセルアレイは、所定個の第１のメモリ
セルが直列接続されて構成されるＮＡＮＤ型メモリセル
ユニットで構成されること。 (2) 第１のメモリ部が形成された第１の半導体チップ
と、第２のメモリ部が形成された第２の半導体チップ
と、第１及び第２の半導体チップを制御するための制御
部が形成される第３の半導体チップとを備え、第１〜第
３の半導体チップがカード内に搭載されて構成されるこ
と。
は次のものがあげられる。 (1) 第１のメモリセルアレイは、所定個の第１のメモリ
セルが直列接続されて構成されるＮＡＮＤ型メモリセル
ユニットで構成されること。 (2) 第１のメモリ部が形成された第１の半導体チップ
と、第２のメモリ部が形成された第２の半導体チップ
と、第１及び第２の半導体チップを制御するための制御
部が形成される第３の半導体チップとを備え、第１〜第
３の半導体チップがカード内に搭載されて構成されるこ
と。
【００１６】(3) 第１の半導体チップが複数個備えら
れ、少なくとも１本の共通制御信号に接続され、第３の
半導体チップによって制御されること。 (4) 第１の半導体チップ及び前記第２の半導体チップと
装置外部とのデータ入出力は、第３の半導体チップを介
して行われること。 (5) 第１のメモリセルアレイは、所定個のメモリセルが
直列接続されて構成されるＮＡＮＤ型メモリセルユニッ
トで構成されること。
れ、少なくとも１本の共通制御信号に接続され、第３の
半導体チップによって制御されること。 (4) 第１の半導体チップ及び前記第２の半導体チップと
装置外部とのデータ入出力は、第３の半導体チップを介
して行われること。 (5) 第１のメモリセルアレイは、所定個のメモリセルが
直列接続されて構成されるＮＡＮＤ型メモリセルユニッ
トで構成されること。
【００１７】
【００１８】（作用）本発明のＥ2 ＰＲＯＭにおいて
は、例えば第１のメモリ部をファイル内容を格納するメ
モリ領域とし、第２のメモリ部をファイル情報を管理す
るメモリ領域とすることにより、ディスクドライブ装置
やディスクドライブ・インターフェース等を要すること
なく、フロッピー・ディスクの代替えとして用いること
ができ、高速化，軽量化，小電力化をはかることができ
る。
は、例えば第１のメモリ部をファイル内容を格納するメ
モリ領域とし、第２のメモリ部をファイル情報を管理す
るメモリ領域とすることにより、ディスクドライブ装置
やディスクドライブ・インターフェース等を要すること
なく、フロッピー・ディスクの代替えとして用いること
ができ、高速化，軽量化，小電力化をはかることができ
る。
【００１９】また、入力データ又は出力データを一時的
に蓄えるシフトレジスタを設けることにより、データ書
込み、データ読み出しが外部との関係ではシフトレジス
タにより行われるため、シフトレジスタでの並列／直列
変換機能により書込み時間、読出し時間の大幅な短縮が
図られる。
に蓄えるシフトレジスタを設けることにより、データ書
込み、データ読み出しが外部との関係ではシフトレジス
タにより行われるため、シフトレジスタでの並列／直列
変換機能により書込み時間、読出し時間の大幅な短縮が
図られる。
【００２０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によつて説明する。
形態によつて説明する。
【００２１】図１は、一実施形態のＥ2 ＰＲＯＭの全体
構成を示すブロック図である。１１はＥ2 ＰＲＯＭアレ
イであり、１２はセンスアンプ、１３は行デコーダ、１
４は行アドレスバッファ、１５は列デコーダ、１７はデ
ータインバッファ、１８はデータアウトバッファであ
る。行デコーダ１５とデータインバッファ１７およびデ
ータアウトバッファ１８の間に、入力データおよび出力
データを一時蓄積するためのシフトレジスタ１６が設け
られている。これらの回路が一つのチップ基板上に集積
形成されている。
構成を示すブロック図である。１１はＥ2 ＰＲＯＭアレ
イであり、１２はセンスアンプ、１３は行デコーダ、１
４は行アドレスバッファ、１５は列デコーダ、１７はデ
ータインバッファ、１８はデータアウトバッファであ
る。行デコーダ１５とデータインバッファ１７およびデ
ータアウトバッファ１８の間に、入力データおよび出力
データを一時蓄積するためのシフトレジスタ１６が設け
られている。これらの回路が一つのチップ基板上に集積
形成されている。
【００２２】図２は、図１のＥ2 ＰＲＯＭアレイ１１の
等価回路図である。この実施形態では、４つのメモリセ
ルＭ1 〜Ｍ4 が直接接続されてＮＡＮＤセルを構成し
て、この様なＮＡＮＤセルがマトリクス配列されてい
る。ＮＡＮＤセルのドレインは第１の選択ＭＯＳトラン
ジスタＳ1n（ｎ＝１〜５１２）を介してビット線ＢＬに
接続され、ソースは第２の選択ＭＯＳトランジスタＳ2n
（ｎ＝１〜５１２）を介して接地される。各メモリセル
の制御ゲートはビット線ＢＬと交差するワード線ＷＬに
接続される。
等価回路図である。この実施形態では、４つのメモリセ
ルＭ1 〜Ｍ4 が直接接続されてＮＡＮＤセルを構成し
て、この様なＮＡＮＤセルがマトリクス配列されてい
る。ＮＡＮＤセルのドレインは第１の選択ＭＯＳトラン
ジスタＳ1n（ｎ＝１〜５１２）を介してビット線ＢＬに
接続され、ソースは第２の選択ＭＯＳトランジスタＳ2n
（ｎ＝１〜５１２）を介して接地される。各メモリセル
の制御ゲートはビット線ＢＬと交差するワード線ＷＬに
接続される。
【００２３】図３はその一つのＮＡＮＤセルを示す平面
図、図４（ａ）（ｂ）はそのＡ−Ａ′，Ｂ−Ｂ′断面図
である。ｐ- 型シリコン基板１の素子分離絶縁膜２で区
画された領域に、前述のように４個のメモリセルと２個
の選択トランジスタが形成されている。各メモリセル
は、基板１上に熱酸化膜からなる第１ゲート絶縁膜３を
介して第１層多結晶シリコン膜による浮遊ゲート４（４
1 〜４8 ）が形成され、この上に第２ゲート絶縁膜５を
介して第２層多結晶シリコン膜による制御ゲート６（６
1 〜６8 ）を形成して構成されている。各メモリセルの
制御ゲート６はそれぞれワード線ＷＬ（ＷＬ1 〜Ｗ
Ｌ8 ）を構成している。
図、図４（ａ）（ｂ）はそのＡ−Ａ′，Ｂ−Ｂ′断面図
である。ｐ- 型シリコン基板１の素子分離絶縁膜２で区
画された領域に、前述のように４個のメモリセルと２個
の選択トランジスタが形成されている。各メモリセル
は、基板１上に熱酸化膜からなる第１ゲート絶縁膜３を
介して第１層多結晶シリコン膜による浮遊ゲート４（４
1 〜４8 ）が形成され、この上に第２ゲート絶縁膜５を
介して第２層多結晶シリコン膜による制御ゲート６（６
1 〜６8 ）を形成して構成されている。各メモリセルの
制御ゲート６はそれぞれワード線ＷＬ（ＷＬ1 〜Ｗ
Ｌ8 ）を構成している。
【００２４】メモリセルのソース，ドレインとなるｎ+
型層９は隣接するもの同士で共用する形で４個のメモリ
セルが直列接続されている。そしてこの実施形態では、
ドレイン側，ソース側に選択トランジスタＳ1 ，Ｓ3 が
接続されて一つのＮＡＮＤセルを構成している。
型層９は隣接するもの同士で共用する形で４個のメモリ
セルが直列接続されている。そしてこの実施形態では、
ドレイン側，ソース側に選択トランジスタＳ1 ，Ｓ3 が
接続されて一つのＮＡＮＤセルを構成している。
【００２５】選択トランジスタＳ1 ，Ｓ3 のゲート電極
４9 ，６9 および４10，６10はメモリセルの浮遊ゲート
および制御ゲートを構成する第１層、第２層多結晶シリ
コン膜を同時にパターニングして得られ、電極４9 と６
9 の間および電極４10と６10の間はワード線方向の所定
間隔でコンタクトしている。全体はＣＶＤ絶縁膜７で覆
われ、メモリセルに対して選択トランジスタＳ1 のドレ
インであるｎ+ 型層にコンタクトするビット線ＢＬとし
てのＡｌ配線８が配設されている。
４9 ，６9 および４10，６10はメモリセルの浮遊ゲート
および制御ゲートを構成する第１層、第２層多結晶シリ
コン膜を同時にパターニングして得られ、電極４9 と６
9 の間および電極４10と６10の間はワード線方向の所定
間隔でコンタクトしている。全体はＣＶＤ絶縁膜７で覆
われ、メモリセルに対して選択トランジスタＳ1 のドレ
インであるｎ+ 型層にコンタクトするビット線ＢＬとし
てのＡｌ配線８が配設されている。
【００２６】各メモリセルでの浮遊ゲート４と基板１間
の結合容量Ｃ1 は、浮遊ゲート４と制御ゲート６間の結
合容量Ｃ2 に比べて小さく設定されている。具体的な形
状寸法を説明すれば、浮遊ゲート４および制御ゲート６
は共にパターン幅１μｍ、従ってメモリセルのチャネル
長が１μｍであり、浮遊ゲート４は図４（ｂ）に示すよ
うにフィールド領域上両側にそれぞれ１μｍずつ延在さ
せている。第１ゲート絶縁膜３は２０ｎｍの熱酸化膜で
あり、第２ゲート絶縁膜５は３５ｎｍの熱酸化膜であ
る。
の結合容量Ｃ1 は、浮遊ゲート４と制御ゲート６間の結
合容量Ｃ2 に比べて小さく設定されている。具体的な形
状寸法を説明すれば、浮遊ゲート４および制御ゲート６
は共にパターン幅１μｍ、従ってメモリセルのチャネル
長が１μｍであり、浮遊ゲート４は図４（ｂ）に示すよ
うにフィールド領域上両側にそれぞれ１μｍずつ延在さ
せている。第１ゲート絶縁膜３は２０ｎｍの熱酸化膜で
あり、第２ゲート絶縁膜５は３５ｎｍの熱酸化膜であ
る。
【００２７】この様なＮＡＮＤセルは、図２に示すよう
にビット線コンタクト、ソース拡散層を共用しながらビ
ッ線方向に折返しつつ繰返し配列されている。図５は、
メモリセルＭ1 〜Ｍ8 からなるＮＡＮＤセルに着目した
時の消去および書込みの動作を説明するためのタイミン
グ図である。
にビット線コンタクト、ソース拡散層を共用しながらビ
ッ線方向に折返しつつ繰返し配列されている。図５は、
メモリセルＭ1 〜Ｍ8 からなるＮＡＮＤセルに着目した
時の消去および書込みの動作を説明するためのタイミン
グ図である。
【００２８】先ず、ＮＡＮＤセルを構成するメモリセル
Ｍ1 〜Ｍ4 を一括して消去する。そのためにこの実施形
態では、選択トランジスタＳ1 のゲート電極ＳＧ1 に
“Ｈ”レベル（例えば昇圧電位Ｖpp＝２０Ｖ）を与え、
選択トランジスタＳ2 のゲート電極ＳＧ2 も“Ｈ”レベ
ル（例えばＶcc＝５Ｖ）とし、ＮＡＮＤセル内の全ての
メモリセルのドレイン、ソースを０Ｖに保ち、ワード線
ＷＬ1 〜ＷＬ4 に“Ｈ”レベル（例えばＶpp＝２０Ｖ）
を与える。
Ｍ1 〜Ｍ4 を一括して消去する。そのためにこの実施形
態では、選択トランジスタＳ1 のゲート電極ＳＧ1 に
“Ｈ”レベル（例えば昇圧電位Ｖpp＝２０Ｖ）を与え、
選択トランジスタＳ2 のゲート電極ＳＧ2 も“Ｈ”レベ
ル（例えばＶcc＝５Ｖ）とし、ＮＡＮＤセル内の全ての
メモリセルのドレイン、ソースを０Ｖに保ち、ワード線
ＷＬ1 〜ＷＬ4 に“Ｈ”レベル（例えばＶpp＝２０Ｖ）
を与える。
【００２９】これによりメモリセルＭ1 〜Ｍ4 の制御ゲ
ートとソース，ドレインおよび基板との間に電界がかか
り、トンネル効果によって浮遊ゲートに電子が注入され
る。メモリセルＭ1 〜Ｍ4 はこれによりしきい値が正方
向に移動し、“０”状態となる。こうしてワード線ＷＬ
1 〜ＷＬ4 に沿う全てのＮＡＮＤセルが一括消去され
る。
ートとソース，ドレインおよび基板との間に電界がかか
り、トンネル効果によって浮遊ゲートに電子が注入され
る。メモリセルＭ1 〜Ｍ4 はこれによりしきい値が正方
向に移動し、“０”状態となる。こうしてワード線ＷＬ
1 〜ＷＬ4 に沿う全てのＮＡＮＤセルが一括消去され
る。
【００３０】次にＮＡＮＤセルへのデータ書込みを行
う。データ書込みは、ビット線ＢＬから遠い方のメモリ
セルＭ4 から順に行う。これは書込み時、選択メモリセ
ルよりビット線側にあるメモリセルが消去モードになる
ためである。
う。データ書込みは、ビット線ＢＬから遠い方のメモリ
セルＭ4 から順に行う。これは書込み時、選択メモリセ
ルよりビット線側にあるメモリセルが消去モードになる
ためである。
【００３１】先ずメモリセルＭ4 への書込みは、図５に
示すように選択トランジスタＳ1 のゲートＳＧ1 および
ワード線ＷＬ1 〜ＷＬ3 に昇圧電位Ｖpp＋Ｖth（メモリ
セルの消去状態のしきい値）以上の“Ｈ”レベル（例え
ば２３Ｖ）を印加する。選択メモリセルＭ4 の制御ゲー
トにつながるワード線ＷＬ4 と選択トランジスタＳ2の
ゲート電極ＳＧ2 は“Ｌ”レベルとする。このときビッ
ト線ＢＬに“Ｈ”レベルを与えるとこれは、選択トラン
ジスタＳ1 およびメモリセルＭ1 〜Ｍ3 のチャネルを通
ってメモリセルＭ4 のドレインまで伝達され、メモリセ
ルＭ4 では制御ゲートと基板間に高電界がかかる。
示すように選択トランジスタＳ1 のゲートＳＧ1 および
ワード線ＷＬ1 〜ＷＬ3 に昇圧電位Ｖpp＋Ｖth（メモリ
セルの消去状態のしきい値）以上の“Ｈ”レベル（例え
ば２３Ｖ）を印加する。選択メモリセルＭ4 の制御ゲー
トにつながるワード線ＷＬ4 と選択トランジスタＳ2の
ゲート電極ＳＧ2 は“Ｌ”レベルとする。このときビッ
ト線ＢＬに“Ｈ”レベルを与えるとこれは、選択トラン
ジスタＳ1 およびメモリセルＭ1 〜Ｍ3 のチャネルを通
ってメモリセルＭ4 のドレインまで伝達され、メモリセ
ルＭ4 では制御ゲートと基板間に高電界がかかる。
【００３２】この結果浮遊ゲートの電子はトンネル効果
により基板に放出され、しきい値が負の方向に移動し
て、例えばしきい値−２Ｖの状態“１”になる。このと
きメモリセルＭ1 〜Ｍ3 では制御ゲートと基板間に電界
がかからず消去状態を保つ。“０”書込みの場合はビッ
ト線ＢＬに中間電位（例えば１０Ｖ）を与える。
により基板に放出され、しきい値が負の方向に移動し
て、例えばしきい値−２Ｖの状態“１”になる。このと
きメモリセルＭ1 〜Ｍ3 では制御ゲートと基板間に電界
がかからず消去状態を保つ。“０”書込みの場合はビッ
ト線ＢＬに中間電位（例えば１０Ｖ）を与える。
【００３３】次にメモリセルＭ3 の書込みに移る。即ち
選択ゲートＳＧ1 ，ＳＧ2 は“Ｈ”レベルに保ったま
ま、ワード線ＷＬ3 を“Ｌ”レベルとする。このときビ
ット線ＢＬに“Ｈ”レベルが与えられると、メモリセル
Ｍ3 で“１”書込みがなされる。以下同様に順次メモリ
セルＭ2 ，Ｍ1 に書込みを行う。
選択ゲートＳＧ1 ，ＳＧ2 は“Ｈ”レベルに保ったま
ま、ワード線ＷＬ3 を“Ｌ”レベルとする。このときビ
ット線ＢＬに“Ｈ”レベルが与えられると、メモリセル
Ｍ3 で“１”書込みがなされる。以下同様に順次メモリ
セルＭ2 ，Ｍ1 に書込みを行う。
【００３４】以上において、実施形態のＥ2 ＰＲＯＭを
構成する基本ＮＡＮＤセルの構成と動作を説明した。次
にこの様なＮＡＮＤセルを用いたメモリアレイおよびそ
の周辺回路を含む図１の全体構成につき、その動作を説
明する。なおこの実施形態ではＥ2 ＰＲＯＭアレイ１１
のビット線の本数を５１２本とし、シフトレジスタ１６
はこのビット線本数の４倍の容量を持つ。
構成する基本ＮＡＮＤセルの構成と動作を説明した。次
にこの様なＮＡＮＤセルを用いたメモリアレイおよびそ
の周辺回路を含む図１の全体構成につき、その動作を説
明する。なおこの実施形態ではＥ2 ＰＲＯＭアレイ１１
のビット線の本数を５１２本とし、シフトレジスタ１６
はこのビット線本数の４倍の容量を持つ。
【００３５】図６は、このＥ2 ＰＲＯＭのページ・モー
ドによるデータ消去および書込みの動作を説明するため
のタイミング図である。チップイネーブル信号／ＣＥが
“Ｌ”レベルになって、Ｅ2 ＰＲＯＭチップはアクティ
ブになる。／ＯＥはアウトプット・イネーブル信号でこ
れが“Ｈ”レベルのとき書込みモードである。／ＷＥは
書込みイネーブル信号であり、これが“Ｈ”レベルから
“Ｌ”レベルになる時にアドレスを取込む。アドレス
は、図２に示されるメモリアレイの一つのブロックを指
定する。ＳＩＣは、シリアル・インプット・カウンタで
あり、これが“Ｌ”レベルから“Ｈ”レベルになる時に
入力データを取込む。
ドによるデータ消去および書込みの動作を説明するため
のタイミング図である。チップイネーブル信号／ＣＥが
“Ｌ”レベルになって、Ｅ2 ＰＲＯＭチップはアクティ
ブになる。／ＯＥはアウトプット・イネーブル信号でこ
れが“Ｈ”レベルのとき書込みモードである。／ＷＥは
書込みイネーブル信号であり、これが“Ｈ”レベルから
“Ｌ”レベルになる時にアドレスを取込む。アドレス
は、図２に示されるメモリアレイの一つのブロックを指
定する。ＳＩＣは、シリアル・インプット・カウンタで
あり、これが“Ｌ”レベルから“Ｈ”レベルになる時に
入力データを取込む。
【００３６】Ｒ・／Ｂは、Ｒeady・／Ｂusy 信号であ
り、書込み中はこれが“Ｌ”レベルとなって外部に書込
み中であることを知らせる。シリアル・インプット・カ
ウンタＳＩＣの“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レ
ベルのサイクルを１ページ分（この実施形態では、メモ
リアレイのビット線数５１２の４倍）の回数繰返すこと
により、この１ページ分のデータはシフトレジスタ１６
に高速に取込まれる。シフトレジスタ１６に一時記憶さ
れたデータは同時にメモリアレイ１１のビット線に転送
され、アドレスで指定されたメモリセルに書込みが行わ
れる。
り、書込み中はこれが“Ｌ”レベルとなって外部に書込
み中であることを知らせる。シリアル・インプット・カ
ウンタＳＩＣの“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レ
ベルのサイクルを１ページ分（この実施形態では、メモ
リアレイのビット線数５１２の４倍）の回数繰返すこと
により、この１ページ分のデータはシフトレジスタ１６
に高速に取込まれる。シフトレジスタ１６に一時記憶さ
れたデータは同時にメモリアレイ１１のビット線に転送
され、アドレスで指定されたメモリセルに書込みが行わ
れる。
【００３７】従ってこの実施形態により、ページ・モー
ドで５１２×４ビットのデータを書込むに要する時間
は、１個の外部データを取込む時間を１μｓｅｃとし
て、５１２×４個のデータを取込む時間（＝１μｓｅｃ
×５１２×４）＋消去時間（１０ｍｓｅｃ）＋書込み時
間（１０ｍｓｅｃ）≒２２ｍｓｅｃとなる。ちなみに、
シフトレジスタ１６がなく、ページ・モードを用いない
で同じビット数のデータを書込む場合には、書込み時間
および消去時間を共に１０ｍｓｅｃとして、５１２×２
０ｍｓｅｃ≒４１ｓｅｃとなる。こうしてこの実施形態
によれば、およそ１８５０倍の高速書込みが可能にな
る。
ドで５１２×４ビットのデータを書込むに要する時間
は、１個の外部データを取込む時間を１μｓｅｃとし
て、５１２×４個のデータを取込む時間（＝１μｓｅｃ
×５１２×４）＋消去時間（１０ｍｓｅｃ）＋書込み時
間（１０ｍｓｅｃ）≒２２ｍｓｅｃとなる。ちなみに、
シフトレジスタ１６がなく、ページ・モードを用いない
で同じビット数のデータを書込む場合には、書込み時間
および消去時間を共に１０ｍｓｅｃとして、５１２×２
０ｍｓｅｃ≒４１ｓｅｃとなる。こうしてこの実施形態
によれば、およそ１８５０倍の高速書込みが可能にな
る。
【００３８】図７は、読出し動作を説明するためのタイ
ミング図である。チップ・イネーブル／ＣＥが“Ｈ”レ
ベルから“Ｌ”レベルになる時にアドレスが取り込まれ
る。書込み時一括してＥ2 ＰＲＯＭに書き込まれたデー
タは、書込み時に入力した順と同じ順序でシリアル・ア
ウトプット・カウンタＳＯＣが“Ｌ”レベルから“Ｈ”
レベルになる時に一つずつ出力される。Ｒ・／Ｂはメモ
リセルから５１２×４個のデータをシフトレジスタ１６
に転送する時間“Ｌ”レベルになり、出力待ちを外部に
知らせる。多数ビットのデータがシフトレジスタ１６に
同時に並列に取り込まれ、これがシリアルに読み出され
るから、シフトレジスタを設けない場合に比べてはるか
に高速のデータ読出しが行われる。
ミング図である。チップ・イネーブル／ＣＥが“Ｈ”レ
ベルから“Ｌ”レベルになる時にアドレスが取り込まれ
る。書込み時一括してＥ2 ＰＲＯＭに書き込まれたデー
タは、書込み時に入力した順と同じ順序でシリアル・ア
ウトプット・カウンタＳＯＣが“Ｌ”レベルから“Ｈ”
レベルになる時に一つずつ出力される。Ｒ・／Ｂはメモ
リセルから５１２×４個のデータをシフトレジスタ１６
に転送する時間“Ｌ”レベルになり、出力待ちを外部に
知らせる。多数ビットのデータがシフトレジスタ１６に
同時に並列に取り込まれ、これがシリアルに読み出され
るから、シフトレジスタを設けない場合に比べてはるか
に高速のデータ読出しが行われる。
【００３９】図１４（ａ）（ｂ）は、シフトレジスタ１
６の具体的な構成例とこれに用いるフリップフロップＦ
Ｆ（ＦＦ1 ，ＦＦ2 ，…）の構成例である。フリップフ
ロップＦＦは、ｐチャネルＭＯＳトランジスタＱ1 とｎ
チャネルＭＯＳトランジスタＱ2 がオンで、ｐチャネル
ＭＯＳトランジスタＱ3 とｎチャネルＭＯＳトランジス
タＱ4 がオフのときにフリップフロップとして働き、こ
れと逆の状態では２段のインバータ列である。
６の具体的な構成例とこれに用いるフリップフロップＦ
Ｆ（ＦＦ1 ，ＦＦ2 ，…）の構成例である。フリップフ
ロップＦＦは、ｐチャネルＭＯＳトランジスタＱ1 とｎ
チャネルＭＯＳトランジスタＱ2 がオンで、ｐチャネル
ＭＯＳトランジスタＱ3 とｎチャネルＭＯＳトランジス
タＱ4 がオフのときにフリップフロップとして働き、こ
れと逆の状態では２段のインバータ列である。
【００４０】図１５は、このシフトレジスタのデータイ
ンバッファからのデータ入力動作を示すタイミング図で
ある。φ，／φはシリアル・インプット・カウンタ信号
ＳＩＣからチップ内部で作られるクロック信号であり、
例えばφが“Ｌ”レベル、／φが“Ｈ”レベルでのとき
データインバッファからシフトレジスタの初段フリップ
フロップＦＦ1 にデータが転送される。次にφが“Ｈ”
レベル、／φが“Ｌ”レベルのとき、フリップフロップ
ＦＦ1 のデータがフリップフロップＦＦ2 に転送され
る。以下同様にして順次データがシリアルに転送され
る。
ンバッファからのデータ入力動作を示すタイミング図で
ある。φ，／φはシリアル・インプット・カウンタ信号
ＳＩＣからチップ内部で作られるクロック信号であり、
例えばφが“Ｌ”レベル、／φが“Ｈ”レベルでのとき
データインバッファからシフトレジスタの初段フリップ
フロップＦＦ1 にデータが転送される。次にφが“Ｈ”
レベル、／φが“Ｌ”レベルのとき、フリップフロップ
ＦＦ1 のデータがフリップフロップＦＦ2 に転送され
る。以下同様にして順次データがシリアルに転送され
る。
【００４１】図１６は、このシフトレジスタからデータ
アウトバッファへのデータ転送動作を示すタイミング図
である。この場合のクロックφ，／φは、シリアル・ア
ウトプット・カウンタ信号ＳＯＣからチップ内部で作ら
れる。
アウトバッファへのデータ転送動作を示すタイミング図
である。この場合のクロックφ，／φは、シリアル・ア
ウトプット・カウンタ信号ＳＯＣからチップ内部で作ら
れる。
【００４２】こうしてこの実施形態によれば、Ｅ2 ＰＲ
ＯＭ内にシフトレジスタを内蔵することにより、データ
書込みおよび読出しを高速に行うことが可能になる。
ＯＭ内にシフトレジスタを内蔵することにより、データ
書込みおよび読出しを高速に行うことが可能になる。
【００４３】図８は、本発明の他の実施形態のＥ2 ＰＲ
ＯＭを示すブロック図である。この実施形態は、フロッ
ピー・ディスク等のような磁気記録媒体をＥ2 ＰＲＯＭ
で置換する場合を想定したもので、ＮＡＮＤセルで構成
された、第１種の情報を記録する第１のＥ2 ＰＲＯＭア
レイ１９と、従来のメモリセル構成を用いた、第２種の
情報を記録する第２のＥ2 ＰＲＯＭアレイ２７が同一基
板上に集積形成されている。
ＯＭを示すブロック図である。この実施形態は、フロッ
ピー・ディスク等のような磁気記録媒体をＥ2 ＰＲＯＭ
で置換する場合を想定したもので、ＮＡＮＤセルで構成
された、第１種の情報を記録する第１のＥ2 ＰＲＯＭア
レイ１９と、従来のメモリセル構成を用いた、第２種の
情報を記録する第２のＥ2 ＰＲＯＭアレイ２７が同一基
板上に集積形成されている。
【００４４】第１のＥ2 ＰＲＯＭアレイ１９の構成は先
の実施形態と同様である。この第１のＥ2 ＰＲＯＭアレ
イ１９の周囲には出力を検出するセンスアンプ２０、行
デコーダ２３、行アドレスバッファ２２、列デコーダ２
３等が配置され、更に先の実施形態と同様に入出力デー
タを一時記憶するシフトレジスタ２４が設けられてい
る。第２のＥ2 ＰＲＯＭアレイ２７の周囲には、センス
アンプ２８、列アドレスバッファ３１、行デコーダ２９
等が配置される。２５はデータインバッファ、２６はデ
ータアウトバッファである。
の実施形態と同様である。この第１のＥ2 ＰＲＯＭアレ
イ１９の周囲には出力を検出するセンスアンプ２０、行
デコーダ２３、行アドレスバッファ２２、列デコーダ２
３等が配置され、更に先の実施形態と同様に入出力デー
タを一時記憶するシフトレジスタ２４が設けられてい
る。第２のＥ2 ＰＲＯＭアレイ２７の周囲には、センス
アンプ２８、列アドレスバッファ３１、行デコーダ２９
等が配置される。２５はデータインバッファ、２６はデ
ータアウトバッファである。
【００４５】図９は、このように構成されたＥ2 ＰＲＯ
Ｍでのデータ消去および書込みの動作を説明するための
タイミング図である。チップ・イネーブル信号／ＣＥが
“Ｌ”レベルのときこのＥ2 ＰＲＯＭはアクティブにな
る。／ＯＥはアウトプットイネーブル信号で、これが
“Ｈ”レベルの時書込みモードとなる。／ＤＩＲＥはデ
ィレクトリ・メモリ・イネーブル信号であり、これが
“Ｌ”レベルの時第２のＥ2 ＰＲＯＭアレイ２７をアク
セスする。
Ｍでのデータ消去および書込みの動作を説明するための
タイミング図である。チップ・イネーブル信号／ＣＥが
“Ｌ”レベルのときこのＥ2 ＰＲＯＭはアクティブにな
る。／ＯＥはアウトプットイネーブル信号で、これが
“Ｈ”レベルの時書込みモードとなる。／ＤＩＲＥはデ
ィレクトリ・メモリ・イネーブル信号であり、これが
“Ｌ”レベルの時第２のＥ2 ＰＲＯＭアレイ２７をアク
セスする。
【００４６】／ＤＩＲＥが“Ｌ”レベルの時、書込みイ
ネーブル／ＷＥが“Ｈ”レベルから“Ｌ”レベルになる
時にアドレスを取り込み、“Ｌ”レベルから“Ｈ”レベ
ルになる時に入力データを取込む。第２のＥ2 ＰＲＯＭ
アレイ２７には１バイトずつ消去および書込みを行う。
／ＤＩＲＥが“Ｈ”レベルのときは、第１のＥ2 ＰＲＯ
Ｍアレイ１９をアクセスする。このときの動作は、先の
実施形態におけると同様である。
ネーブル／ＷＥが“Ｈ”レベルから“Ｌ”レベルになる
時にアドレスを取り込み、“Ｌ”レベルから“Ｈ”レベ
ルになる時に入力データを取込む。第２のＥ2 ＰＲＯＭ
アレイ２７には１バイトずつ消去および書込みを行う。
／ＤＩＲＥが“Ｈ”レベルのときは、第１のＥ2 ＰＲＯ
Ｍアレイ１９をアクセスする。このときの動作は、先の
実施形態におけると同様である。
【００４７】図１０は、読出し動作を説明するためのタ
イミング図である。／ＤＩＲＥが“Ｌ”レベルの時、第
２のＥ2 ＰＲＯＭアレイ２７がアクセスされ、／ＣＥが
“Ｈ”レベルから“Ｌ”レベルになる時、或いはアドレ
スが変化した時に読出し動作を行う。出力データは１バ
イトずつ読み出される。／ＤＩＲＥが“Ｈ”レベルの
時、第１のＥ2 ＰＲＯＭアレイ１９がアクセスされる。
このときの第１のＥ2 ＰＲＯＭアレイ１９の動作は、先
の実施形態において説明したのと同様である。
イミング図である。／ＤＩＲＥが“Ｌ”レベルの時、第
２のＥ2 ＰＲＯＭアレイ２７がアクセスされ、／ＣＥが
“Ｈ”レベルから“Ｌ”レベルになる時、或いはアドレ
スが変化した時に読出し動作を行う。出力データは１バ
イトずつ読み出される。／ＤＩＲＥが“Ｈ”レベルの
時、第１のＥ2 ＰＲＯＭアレイ１９がアクセスされる。
このときの第１のＥ2 ＰＲＯＭアレイ１９の動作は、先
の実施形態において説明したのと同様である。
【００４８】この実施形態によるＥ2 ＰＲＯＭは、例え
ば計算機のソフトウェアを記憶保持するのに応用するこ
とができ、１バイトずつ消去・書込みおよび読出し動作
を行う第２のＥ2 ＰＲＯＭアレイ２７は、ファイル情報
を格納するメモリ領域（ディレクトリ・メモリ領域）で
あり、例えば図１１に示されるような内容を記憶させ
る。一括消去・書込み・読出しを行う第１のＥ2 ＰＲＯ
Ｍアレイ１９は、ファイル内容を格納するメモリ領域
（データ領域）であり、この実施形態では１セクタが２
５６バイトとなっている。
ば計算機のソフトウェアを記憶保持するのに応用するこ
とができ、１バイトずつ消去・書込みおよび読出し動作
を行う第２のＥ2 ＰＲＯＭアレイ２７は、ファイル情報
を格納するメモリ領域（ディレクトリ・メモリ領域）で
あり、例えば図１１に示されるような内容を記憶させ
る。一括消去・書込み・読出しを行う第１のＥ2 ＰＲＯ
Ｍアレイ１９は、ファイル内容を格納するメモリ領域
（データ領域）であり、この実施形態では１セクタが２
５６バイトとなっている。
【００４９】こうしてこの実施形態によるＥ2 ＰＲＯＭ
をフロッピー・ディスクを置換すれば、ディスク・ドラ
イブ装置、ディスクドライブ・インターフェース等が不
要となり、高速化，軽量小形化，省電力化が図られる。
をフロッピー・ディスクを置換すれば、ディスク・ドラ
イブ装置、ディスクドライブ・インターフェース等が不
要となり、高速化，軽量小形化，省電力化が図られる。
【００５０】図１２（ａ）（ｂ）は、本発明をＬＳＩメ
モリカードに適用した実施形態の斜視図と平面図であ
る。３２は、図１の実施形態で説明したＥ2 ＰＲＯＭチ
ップであり、ここではこのＥ2 ＰＲＯＭチップ３２を搭
載している。これらのＥ2 ＰＲＯＭチップ３２に対し
て、図８の実施形態で示したＥ2 ＰＲＯＭアレイ２７に
対応するディレクトリ・メモリ領域としてのＥ2 ＰＲＯ
Ｍチップ３３を１個搭載し、またこれらのメモリ・チッ
プと外部とのインタフェースの働きをする制御用ＬＳＩ
チップ３４を搭載している。３５は接続端子である。図
１３はこのＬＳＩメモリカードのシステム構成である。
モリカードに適用した実施形態の斜視図と平面図であ
る。３２は、図１の実施形態で説明したＥ2 ＰＲＯＭチ
ップであり、ここではこのＥ2 ＰＲＯＭチップ３２を搭
載している。これらのＥ2 ＰＲＯＭチップ３２に対し
て、図８の実施形態で示したＥ2 ＰＲＯＭアレイ２７に
対応するディレクトリ・メモリ領域としてのＥ2 ＰＲＯ
Ｍチップ３３を１個搭載し、またこれらのメモリ・チッ
プと外部とのインタフェースの働きをする制御用ＬＳＩ
チップ３４を搭載している。３５は接続端子である。図
１３はこのＬＳＩメモリカードのシステム構成である。
【００５１】かくして本実施形態によれば、高速で小形
軽量，省電力のメモリカードが得られる。
軽量，省電力のメモリカードが得られる。
【００５２】
【発明の効果】以上詳述したように本発明によれば、不
揮発性半導体メモリセルを用いたＥ2ＰＲＯＭにおい
て、第１のメモリ部をファイル内容を格納するメモリ領
域とし、第２のメモリ部をファイル情報を管理するメモ
リ領域として用いることにより、ディスクドライブ装置
やディスクドライブ・インターフェース等を要すること
なく、フロッピー・ディスクの代替えとして用いること
ができ、高速化，軽量化，小電力化をはかることができ
る。
揮発性半導体メモリセルを用いたＥ2ＰＲＯＭにおい
て、第１のメモリ部をファイル内容を格納するメモリ領
域とし、第２のメモリ部をファイル情報を管理するメモ
リ領域として用いることにより、ディスクドライブ装置
やディスクドライブ・インターフェース等を要すること
なく、フロッピー・ディスクの代替えとして用いること
ができ、高速化，軽量化，小電力化をはかることができ
る。
【００５３】また、入力データ又は出力データを一時的
に蓄えるシフトレジスタを設けることにより、データ書
込み、データ読み出しが外部との関係ではシフトレジス
タにより行われるため、シフトレジスタでの並列／直列
変換機能により書込み時間、読出し時間の大幅な短縮を
はかることができる。
に蓄えるシフトレジスタを設けることにより、データ書
込み、データ読み出しが外部との関係ではシフトレジス
タにより行われるため、シフトレジスタでの並列／直列
変換機能により書込み時間、読出し時間の大幅な短縮を
はかることができる。
【図１】本発明の一実施形態のＥ2 ＰＲＯＭの構成を示
すブロック図。
すブロック図。
【図２】図１のＥ2 ＰＲＯＭのメモリアレイ構成を示す
等価回路図。
等価回路図。
【図３】図１のＥ2 ＰＲＯＭの一つのＮＡＮＤセルを示
す平面図。
す平面図。
【図４】図３のＡ−Ａ′およびＢ−Ｂ′断面図。
【図５】ＮＡＮＤセルの消去および書込み動作を説明す
るためのタイミング図。
るためのタイミング図。
【図６】実施形態のＥ2 ＰＲＯＭの消去・書込み動作を
説明するためのタイミング図。
説明するためのタイミング図。
【図７】実施形態のＥ2 ＰＲＯＭの読出し動作を説明す
るためのタイミング図。
るためのタイミング図。
【図８】他の実施形態のＥ2 ＰＲＯＭを示すブロック
図。
図。
【図９】図８のＥ2 ＰＲＯＭの消去・書込み動作を説明
するためのタイミング図。
するためのタイミング図。
【図１０】図８のＥ2 ＰＯＲＯの読出し動作を説明する
ためのタイミング図。
ためのタイミング図。
【図１１】ディレクトリ・メモリ領域の構成例を示す
図。
図。
【図１２】本発明の更に他の実施形態のメモリカードを
示す斜視図と平面図。
示す斜視図と平面図。
【図１３】図１２のメモリカードのシステム構成図。
【図１４】本発明に用いるシフトレジスタの具体的構成
例とその構成要素を示す図。
例とその構成要素を示す図。
【図１５】図１４のシフトレジスタへのデータ入力動作
を説明するためのタイミング図。
を説明するためのタイミング図。
【図１６】図１４のシフトレジスタへのデータ出力動作
を説明するためのタイミング図。
を説明するためのタイミング図。
１…半導体基板 ２…素子分離絶縁膜 ３，５…ゲート絶縁膜 ４…浮遊ゲート ６…制御ゲート ７…ＣＶＤ絶縁膜 ８…ビット線 ９…ｎ+ 型層 １１…ＮＡＮＤセル型メモリセルアレイ １２…センスアンプ １３…行デコーダ １４…行アドレスバッファ １５…列デコーダ １６…シフトレジスタ １７…データインバッファ １８…データアウトバッファ １９…第１のＥ2 ＰＲＯＭアレイ ２０…センスアンプ ２１…行デコーダ ２２…行アドレスバッファ ２３…列デコーダ ２４…シフトレジスタ ２５…データインバッファ ２６…データアウトバッファ ２７…第２のＥ2 ＰＲＯＭアレイ ２８…センスアンプ ２９…行デコーダ ３０…列デコーダ ３１…列アドレスバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭62−22298（ＪＰ，Ａ) 特開 昭60−182162（ＪＰ，Ａ) 特開 昭62−224854（ＪＰ，Ａ) 特開 昭61−216520（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (11)
- 【請求項１】電気的に書き換え可能な第１の不揮発性半
導体メモリセルで構成される第１のメモリセルアレイを
備え、前記第１のメモリセルアレイ中の複数個の前記第
１のメモリセルに対して同時に書き込みが行われる第１
のメモリ部と、 電気的に書き込み可能で前記第１の不揮発性半導体メモ
リセルとは構造が異なる第２の不揮発性半導体メモリセ
ルで構成される第２のメモリセルアレイを備え、前記第
１のメモリ部より少ない単位で前記第２のメモリセルア
レイ中の複数個の前記第２のメモリセルに対して同時に
書き込みが行われる第２のメモリ部とを搭載してなり、 前記第２のメモリ部のデータは前記第１のメモリ部のデ
ータを管理するためのデータであること を特徴とする不
揮発性半導体メモリ装置。 - 【請求項２】電気的に書き換え可能な第１の不揮発性半
導体メモリセルで構成される第１のメモリセルアレイを
備え、前記第１のメモリセルアレイ中の複数個の前記第
１のメモリセルに対して同時に書き込みが行われる第１
のメモリ部と、 電気的に書き込み可能で前記第１の不揮発性半導体メモ
リセルとは構造が異なる第２の不揮発性半導体メモリセ
ルで構成される第２のメモリセルアレイを備え、前記第
１のメモリ部より少ない単位で前記第２のメモリセルア
レイ中の複数個の前記第２のメモリセルに対して同時に
書き込みが行われる第２のメモリ部と、 前記第１及び第２のメモリ部を制御するための制御回路
とを搭載してなり、 前記制御回路は前記第２のメモリ部のデータに基づいて
前記第１のメモリ部のデータを管理すること を特徴とす
る不揮発性半導体メモリ装置。 - 【請求項３】電気的に書き換え可能な第１の不揮発性半
導体メモリセルで構成される第１のメモリセルアレイを
備え、前記第１のメモリセルアレイ中の複数個の前記第
１のメモリセルに対して同時に書き込みが行われる第１
のメモリ部と、 前記第１の不揮発性半導体メモリセルとは構造が異なる
第２の不揮発性半導体メモリセルで構成される第２のメ
モリセルアレイを備え、前記第１のメモリ部より少ない
単位で前記第２のメモリセルアレイ中の複数個の前記第
２のメモリセルに対して同時に読み出しが行われる第２
のメモリ部とを搭載してなり、 前記第２のメモリ部のデータは前記第１のメモリ部のデ
ータを管理するためのデータであること を特徴とする不
揮発性半導体メモリ装置。 - 【請求項４】電気的に書き換え可能な第１の不揮発性半
導体メモリセルで構成される第１のメモリセルアレイを
備え、前記第１のメモリセルアレイ中の複数個の前記第
１のメモリセルに対して同時に書き込みが行われる第１
のメモリ部と、 前記第１の不揮発性半導体メモリセルとは構造が異なる
第２の不揮発性半導体メモリセルで構成される第２のメ
モリセルアレイを備え、前記第１のメモリ部より少ない
単位で前記第２のメモリセルアレイ中の複数個の前記第
２のメモリセルに対して同時に読み出しが行われる第２
のメモリ部と、 前記第１及び第２のメモリ部を制御するための制御回路
とを搭載してなり、 前記制御回路は前記第２のメモリ部のデータに基づいて
前記第１のメモリ部のデータを管理すること を特徴とす
る不揮発性半導体メモリ装置。 - 【請求項５】電気的に書き換え可能な第１の不揮発性半
導体メモリセルで構成される第１のメモリセルアレイを
備え、前記第１のメモリセルアレイのデータは第１の消
去単位で消去可能でありまた第１の書き込み単位で書き
込み可能である第１のメモリ部と、 電気的に書き込み可能な第２の不揮発性半導体メモリセ
ルで構成される第２のメモリセルアレイを備え、前記第
２のメモリセルアレイのデータは第２の消去単位で消去
可能でありまた第２の書き込み単位で書き込み可能であ
る第２のメモリ部と、 を備えた不揮発性半導体メモリ装置であって、前記第２
の消去単位は前記第１の消去単位より小さく、前記第２
の書き込み単位は前記第１の書き込み単位より小さく、
前記第２のメモリセルアレイのデータは前記第１のメモ
リセルアレイのデータを管理するためのデータであるこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項６】電気的に書き換え可能な第１の不揮発性半
導体メモリセルで構成される第１のメモリセルアレイを
備え、前記第１のメモリセルアレイのデータは第１の消
去単位で消去可能でありまた第１の書き込み単位で書き
込み可能である第１のメモリ部と、 電気的に書き込み可能な第２の不揮発性半導体メモリセ
ルで構成される第２のメモリセルアレイを備え、前記第
２のメモリセルアレイのデータは第２の消去単位で消去
可能でありまた第２の書き込み単位で書き込み可能であ
る第２のメモリ部と、前記第１及び第２のメモリ部を制御するための制御回路
と、 を備えた不揮発性半導体メモリ装置であって、前記第２
の消去単位は前記第１の消去単位より小さく、前記第２
の書き込み単位は前記第１の書き込み単位より小さく、
前記制御回路は前記第２のメモリセルアレイのデータに
基づいて前記第１のメモリセルアレイのデータを管理す
ることを特徴とする不揮発性半導体メモリ装置。 - 【請求項７】前記第１のメモリセルアレイは、所定個の
前記第１のメモリセルが直列接続されて構成されるＮＡ
ＮＤ型メモリセルユニットで構成されることを特徴とす
る請求項１〜６のいずれかに記載の不揮発性半導体メモ
リ装置。 - 【請求項８】前記第１のメモリ部が形成された第１の半
導体チップと、前記第２のメモリ部が形成された第２の
半導体チップと、前記第１及び第２の半導体チップを制
御するための制御部が形成される第３の半導体チップと
を備え、前記第１〜第３の半導体チップがカード内に搭
載されて構成されることを特徴とする請求項１〜６のい
ずれかに記載の不揮発性半導体メモリ装置。 - 【請求項９】前記第１の半導体チップが複数個備えら
れ、少なくとも１本の共通制御信号に接続され、前記第
３の半導体チップによって制御されることを特徴とする
請求項８記載の不揮発性半導体メモリ装置。 - 【請求項１０】前記第１の半導体チップ及び前記第２の
半導体チップと装置外部とのデータ入出力は、前記第３
の半導体チップを介して行われることを特徴とする請求
項８記載の不揮発性半導体メモリ装置。 - 【請求項１１】前記第１のメモリセルアレイは、所定個
のメモリセルが直列接続されて構成されるＮＡＮＤ型メ
モリセルユニットで構成されることを特徴とする請求項
８〜１０のいずれかに記載の不揮発性半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258298A JP3202673B2 (ja) | 1998-01-26 | 1998-01-26 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258298A JP3202673B2 (ja) | 1998-01-26 | 1998-01-26 | 不揮発性半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24644388A Division JP3156966B2 (ja) | 1988-09-30 | 1988-09-30 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10172292A JPH10172292A (ja) | 1998-06-26 |
| JP3202673B2 true JP3202673B2 (ja) | 2001-08-27 |
Family
ID=11809360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258298A Expired - Lifetime JP3202673B2 (ja) | 1998-01-26 | 1998-01-26 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202673B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4671512B2 (ja) * | 2001-02-01 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体メモリ |
| US6983428B2 (en) | 2002-09-24 | 2006-01-03 | Sandisk Corporation | Highly compact non-volatile memory and method thereof |
| US6940753B2 (en) * | 2002-09-24 | 2005-09-06 | Sandisk Corporation | Highly compact non-volatile memory and method therefor with space-efficient data registers |
| US6891753B2 (en) | 2002-09-24 | 2005-05-10 | Sandisk Corporation | Highly compact non-volatile memory and method therefor with internal serial buses |
| US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
-
1998
- 1998-01-26 JP JP1258298A patent/JP3202673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10172292A (ja) | 1998-06-26 |
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