JP2004030912A - 不揮発性半導体メモリチップ - Google Patents
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Abstract
【課題】不揮発性メモリセルを用いた場合のデータ書込み及びデータ読出しを高速に行い、且つ大規模化した場合にも十分な高速化をはかる。
【解決手段】第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイ11と、第1の不揮発性メモリセル群への複数の書き込みデータと第2の不揮発性メモリセル群への複数の書き込みデータの両方を同時に一時的に記憶するデータレジスタ16と、書き込みデータを外部から受け取りデータレジスタ16に転送するためのデータ入力バッファ17とを備えた不揮発性半導体メモリチップであって、第1及び第2の不揮発性メモリセル群に書き込むべき書き込みデータの両方をデータ入力バッファ17から受け取った後に、自動的に内部で第1の不揮発性メモリセル群と第2の不揮発性メモリセル群に書き込みを行う。
【選択図】 図1
【解決手段】第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイ11と、第1の不揮発性メモリセル群への複数の書き込みデータと第2の不揮発性メモリセル群への複数の書き込みデータの両方を同時に一時的に記憶するデータレジスタ16と、書き込みデータを外部から受け取りデータレジスタ16に転送するためのデータ入力バッファ17とを備えた不揮発性半導体メモリチップであって、第1及び第2の不揮発性メモリセル群に書き込むべき書き込みデータの両方をデータ入力バッファ17から受け取った後に、自動的に内部で第1の不揮発性メモリセル群と第2の不揮発性メモリセル群に書き込みを行う。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、電荷蓄積層と制御ゲートを有するMOSトランジスタ構造のメモリセルを用いて構成された電気的書替え可能な不揮発性半導体(E2 PROM)に係わり、特に書き込み方式の改良をはかった不揮発性半導体メモリチップに関する。
【0002】
【従来の技術】
E2 PROMの分野で、電荷蓄積層(例えば浮遊ゲート)と制御ゲートを持つMOSトランジスタ構造のメモリセルが広く知られている。このE2 PROMのメモリセルアレイは、互いに交差する行線と列線の各交点位置にメモリセルを配置して構成される。実際のパターン上では、二つのメモリセルのドレインを共通にしてここに列線が接続されるようにしてセル占有面積をできる限り小さいものとしている。しかしこれでも、二つのメモリセルの共通ドレイン毎に列線とのコンタクト部を必要とし、このコンタクト部がセル占有面積の大きい部分を占めている。
【0003】
これを解決する有望なものとして本出願人は、先にNANDセル構成のE2 PROMを提案している(特願昭62−233944号)。このNANDセルは、浮遊ゲートと制御ゲートを有するメモリセルを、ソース,ドレインを共用する形で複数個直接接続して構成される。NANDセルはマトリクス配列されて、その一端側のドレインはビット線に接続され、各メモリセルの制御ゲートはワード線に接続される。このNANDセルのデータ消去および書込み動作は、浮遊ゲートとドレイン層または基板間の電子のトンネリングを利用する。
【0004】
具体的に消去/書き込みの動作を説明する。データ消去は、全メモリセルのワード線に20V程度の“H”レベル電位を与え、ビット線に“L”レベル電位例えば0Vを与える。これにより全てのメモリセルは導通し、その基板から浮遊ゲートに電子がトンネリングにより注入されてしきい値が正方向に移動した消去状態(例えばしきい値2V)となる。これが一括消去である。
【0005】
データ書込みは、NANDセルのうちビット線から遠い方のメモリセルから順に行なう。このとき、ビット線には例えば23Vの“H”レベル電位が与えられ、選択されたメモリセルにつながるワード線に0Vが与えられ、非選択ワード線には23Vの“H”レベル電位が与えられる。既に書き込みが行われたメモリセルにつながるワード線は、0Vとする。これにより、ビット線の“H”レベル電位は選択されたメモリセルのドレインまで伝達され、このメモリセルでは浮遊ゲートの電子がドレインに放出されてしきい値が負方向に移動した状態“1”(例えばしきい値−2V)のデータ書込みが行われる。このとき、選択メモリセルよりビット線側のメモリセルでは制御ゲートと基板間に電界がかからず、消去状態を保つ。
【0006】
“0”書き込みの場合は、ビット線に中間電位例えば、11.5Vを与える。このとき選択メモリセルよりビット線側のメモリセルでは弱い消去モードになるが、これらは未だデータ書込みがなされていないし、また電界が弱いため過剰消去になることはない。データ読出しは、選択ワード線に0V、その他のワード線に例えば5Vを与え、電流の有無を検出することにより行なう。“1”ならば電流が流れ、“0”ならば電流が流れない。
【0007】
このようなNANDセル構成のE2 PROMは、NANDセルを構成する複数のメモリセルについてビット線とのコンタクト部を一つ設ければよいので、従来の一般的なE2 PROMに比べて、セル占有面積が小さくなるという利点を有するが、反面、NAND構成であるために読出し時のセル電流が小さく、従って読出しに時間がかかるという問題がある。これは特に、NANDセルを構成するメモリセル数を多くした場合に大きい問題である。今後従来のフロッピー・ディスクなどをこのE2 PROMで置換しようとする場合には、先ずデータ読出し時間の短縮が図られなければならないし、同時にデータ書込み時間の短縮も要求される。
【0008】
【発明が解決しようとする課題】
このように従来、不揮発性半導体メモリセルを用いたE2 PROMは、これを大規模化した時のデータの書き込み,読出しを如何に高速に行うかが重要な解決課題となっている。
【0009】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、不揮発性メモリセルを用いた場合のデータ書込み及びデータ読出しを高速に行うことができ、且つ大規模化した場合にも十分な高速化をはかり得る不揮発性半導体メモリチップを提供することにある。
【0010】
【課題を解決するための手段】
上記課題を解決するために本発明、次のような構成を採用している。
【0011】
即ち、本発明は、1本のワード線に所定数の不揮発性メモリセルが共通接続された行を複数有し、且つ行方向と交差する方向に隣接する複数のメモリセルを直列接続してNANDセルを構成したメモリセルアレイと、前記メモリセルアレイのメモリセルへの書き込みデータを一時記憶する複数のラッチ回路とを具備してなる不揮発性半導体メモリチップであって、前記複数のラッチ回路の個数は前記所定数よりも多いことを特徴とする。
【0012】
また本発明は、少なくとも第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイと、前記メモリセルアレイへの書き込みデータを一時記憶し、複数のラッチ回路を含む一時記憶回路とを具備してなる不揮発性半導体メモリチップであって、前記第1及び第2の不揮発性メモリセル群はそれぞれ所定数の不揮発性メモリセルを含み、前記一時記憶回路に含まれる前記複数のラッチ回路の個数は前記所定数よりも多く、前記一時記憶回路から前記第1のメモリセル群に対する書き込み完了前に前記第2のメモリセル群に書き込むべきデータを前記一時記憶回路に取り込むことが可能なことを特徴とする。
【0013】
また本発明は、少なくとも第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイと、前記第1の不揮発性メモリセル群に書き込むべき複数の書き込みデータと前記第2の不揮発性メモリセル群に書き込むべき複数の書き込みデータの両方を同時に一時的に記憶するデータレジスタと、前記書き込みデータを外部から受け取り前記データレジスタに転送するためのデータ入力バッファとを具備してなる不揮発性半導体メモリチップであって、前記第1の不揮発性メモリセル群に書き込むべき複数の書き込みデータと前記第2の不揮発性メモリセル群に書き込むべき複数の書き込みデータの両方を前記データ入力バッファから受け取った後に、自動的に内部で前記第1の不揮発性メモリセル群と前記第2の不揮発性メモリセル群に書き込みを行うことを特徴とする。
【0014】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0015】
図1は、一実施形態のE2 PROMの全体構成を示すブロック図である。11はE2 PROMアレイであり、12はセンスアンプ、13は行デコーダ、14は行アドレスバッファ、15は列デコーダ、17はデータインバッファ、18はデータアウトバッファである。行デコーダ15とデータインバッファ17およびデータアウトバッファ18の間に、入力データおよび出力データを一時蓄積するためのシフトレジスタ16が設けられている。これらの回路が一つのチップ基板上に集積形成されている。
【0016】
図2は、図1のE2 PROMアレイ11の等価回路図である。この実施形態では、4つのメモリセルM1 〜M4 が直接接続されてNANDセルを構成して、この様なNANDセルがマトリクス配列されている。NANDセルのドレインは第1の選択MOSトランジスタS1n(n=1〜512)を介してビット線BLに接続され、ソースは第2の選択MOSトランジスタS2n(n=1〜512)を介して接地される。各メモリセルの制御ゲートはビット線BLと交差するワード線WLに接続される。
【0017】
図3はその一つのNANDセルを示す平面図、図4(a)(b)はそのA−A′,B−B′断面図である。p− 型シリコン基板1の素子分離絶縁膜2で区画された領域に、前述のように4個のメモリセルと2個の選択トランジスタが形成されている。各メモリセルは、基板1上に熱酸化膜からなる第1ゲート絶縁膜3を介して第1層多結晶シリコン膜による浮遊ゲート4(41 〜48 )が形成され、この上に第2ゲート絶縁膜5を介して第2層多結晶シリコン膜による制御ゲート6(61 〜68 )を形成して構成されている。各メモリセルの制御ゲート6はそれぞれワード線WL(WL1 〜WL8 )を構成している。
【0018】
メモリセルのソース,ドレインとなるn+ 型層9は隣接するもの同士で共用する形で4個のメモリセルが直列接続されている。そしてこの実施形態では、ドレイン側,ソース側に選択トランジスタS1 ,S3 が接続されて一つのNANDセルを構成している。
【0019】
選択トランジスタS1 ,S3 のゲート電極49 ,69 および410,610はメモリセルの浮遊ゲートおよび制御ゲートを構成する第1層、第2層多結晶シリコン膜を同時にパターニングして得られ、電極49 と69 の間および電極410と610の間はワード線方向の所定間隔でコンタクトしている。全体はCVD絶縁膜7で覆われ、メモリセルに対して選択トランジスタS1 のドレインであるn+ 型層にコンタクトするビット線BLとしてのAl配線8が配設されている。
【0020】
各メモリセルでの浮遊ゲート4と基板1間の結合容量C1 は、浮遊ゲート4と制御ゲート6間の結合容量C2 に比べて小さく設定されている。具体的な形状寸法を説明すれば、浮遊ゲート4および制御ゲート6は共にパターン幅1μm、従ってメモリセルのチャネル長が1μmであり、浮遊ゲート4は図4(b)に示すようにフィールド領域上両側にそれぞれ1μmずつ延在させている。第1ゲート絶縁膜3は20nmの熱酸化膜であり、第2ゲート絶縁膜5は35nmの熱酸化膜である。
【0021】
この様なNANDセルは、図2に示すようにビット線コンタクト、ソース拡散層を共用しながらビッ線方向に折返しつつ繰返し配列されている。図5は、メモリセルM1 〜M8 からなるNANDセルに着目した時の消去および書込みの動作を説明するためのタイミング図である。
【0022】
先ず、NANDセルを構成するメモリセルM1 〜M4 を一括して消去する。そのためにこの実施形態では、選択トランジスタS1 のゲート電極SG1 に“H”レベル(例えば昇圧電位Vpp=20V)を与え、選択トランジスタS2 のゲート電極SG2 も“H”レベル(例えばVcc=5V)とし、NANDセル内の全てのメモリセルのドレイン、ソースを0Vに保ち、ワード線WL1 〜WL4 に“H”レベル(例えばVpp=20V)を与える。
【0023】
これによりメモリセルM1 〜M4 の制御ゲートとソース,ドレインおよび基板との間に電界がかかり、トンネル効果によって浮遊ゲートに電子が注入される。メモリセルM1 〜M4 はこれによりしきい値が正方向に移動し、“0”状態となる。こうしてワード線WL1 〜WL4 に沿う全てのNANDセルが一括消去される。
【0024】
次にNANDセルへのデータ書込みを行う。データ書込みは、ビット線BLから遠い方のメモリセルM4 から順に行う。これは書き込み時、選択メモリセルよりビット線側にあるメモリセルが消去モードになるためである。
【0025】
先ずメモリセルM4 への書き込みは、図5に示すように選択トランジスタS1 のゲートSG1 およびワード線WL1 〜WL3 に昇圧電位Vpp+Vth(メモリセルの消去状態のしきい値)以上の“H”レベル(例えば23V)を印加する。選択メモリセルM4 の制御ゲートにつながるワード線WL4 と選択トランジスタS2 のゲート電極SG2 は“L”レベルとする。このときビット線BLに“H”レベルを与えるとこれは、選択トランジスタS1 およびメモリセルM1 〜M3 のチャネルを通ってメモリセルM4 のドレインまで伝達され、メモリセルM4 では制御ゲートと基板間に高電界がかかる。
【0026】
この結果浮遊ゲートの電子はトンネル効果により基板に放出され、しきい値が負の方向に移動して、例えばしきい値−2Vの状態“1”になる。このときメモリセルM1 〜M3 では制御ゲートと基板間に電界がかからず消去状態を保つ。“0”書き込みの場合はビット線BLに中間電位(例えば10V)を与える。
【0027】
次にメモリセルM3 の書き込みに移る。即ち選択ゲートSG1 ,SG2 は“H”レベルに保ったまま、ワード線WL3 を“L”レベルとする。このときビット線BLに“H”レベルが与えられると、メモリセルM3 で“1”書き込みがなされる。以下同様に順次メモリセルM2 ,M1 に書き込みを行う。
【0028】
以上において、実施形態のE2 PROMを構成する基本NANDセルの構成と動作を説明した。次にこの様なNANDセルを用いたメモリアレイおよびその周辺回路を含む図1の全体構成につき、その動作を説明する。なおこの実施形態ではE2 PROMアレイ11のビット線の本数を512本とし、シフトレジスタ16はこのビット線本数の4倍の容量を持つ。
【0029】
図6は、このE2 PROMのページ・モードによるデータ消去および書込みの動作を説明するためのタイミング図である。チップイネーブル信号/CEが“L”レベルになって、E2 PROMチップはアクティブになる。/OEはアウトプット・イネーブル信号でこれが“H”レベルのとき書込みモードである。/WEは書き込みイネーブル信号であり、これが“H”レベルから“L”レベルになる時にアドレスを取込む。アドレスは、図2に示されるメモリアレイの一つのブロックを指定する。SICは、シリアル・インプット・カウンタであり、これが“L”レベルから“H”レベルになる時に入力データを取込む。
【0030】
R・/Bは、Ready・/Busy信号であり、書き込み中はこれが“L”レベルとなって外部に書き込み中であることを知らせる。シリアル・インプット・カウンタSICの“H”レベル→“L”レベル→“H”レベルのサイクルを1ページ分(この実施形態では、メモリアレイのビット線数512の4倍)の回数繰返すことにより、この1ページ分のデータはシフトレジスタ16に高速に取込まれる。シフトレジスタ16に一時記憶されたデータは同時にメモリアレイ11のビット線に転送され、アドレスで指定されたメモリセルに書き込みが行われる。
【0031】
従ってこの実施形態により、ページ・モードで512×4ビットのデータを書き込むに要する時間は、1個の外部データを取込む時間を1μsecとして、512×4個のデータを取込む時間(=1μsec×512×4)+消去時間(10msec)+書き込み時間(10msec)≒22msecとなる。ちなみに、シフトレジスタ16がなく、ページ・モードを用いないで同じビット数のデータを書き込む場合には、書き込み時間および消去時間を共に10msecとして、512×20msec≒41secとなる。こうしてこの実施形態によれば、およそ1850倍の高速書込みが可能になる。
【0032】
図7は、読出し動作を説明するためのタイミング図である。チップ・イネーブル/CEが“H”レベルから“L”レベルになる時にアドレスが取り込まれる。書き込み時一括してE2 PROMに書き込まれたデータは、書き込み時に入力した順と同じ順序でシリアル・アウトプット・カウンタSOCが“L”レベルから“H”レベルになる時に一つずつ出力される。R・/Bはメモリセルから512×4個のデータをシフトレジスタ16に転送する時間“L”レベルになり、出力待ちを外部に知らせる。多数ビットのデータがシフトレジスタ16に同時に並列に取り込まれ、これがシリアルに読み出されるから、シフトレジスタを設けない場合に比べてはるかに高速のデータ読出しが行われる。
【0033】
図14(a)(b)は、シフトレジスタ16の具体的な構成例とこれに用いるフリップフロップFF(FF1 ,FF2 ,…)の構成例である。フリップフロップFFは、pチャネルMOSトランジスタQ1 とnチャネルMOSトランジスタQ2 がオンで、pチャネルMOSトランジスタQ3 とnチャネルMOSトランジスタQ4 がオフのときにフリップフロップとして働き、これと逆の状態では2段のインバータ列である。
【0034】
図15は、このシフトレジスタのデータインバッファからのデータ入力動作を示すタイミング図である。φ,/φはシリアル・インプット・カウンタ信号SICからチップ内部で作られるクロック信号であり、例えばφが“L”レベル、/φが“H”レベルでのときデータインバッファからシフトレジスタの初段フリップフロップFF1 にデータが転送される。次にφが“H”レベル、/φが“L”レベルのとき、フリップフロップFF1 のデータがフリップフロップFF2 に転送される。以下同様にして順次データがシリアルに転送される。
【0035】
図16は、このシフトレジスタからデータアウトバッファへのデータ転送動作を示すタイミング図である。この場合のクロックφ,/φは、シリアル・アウトプット・カウンタ信号SOCからチップ内部で作られる。
【0036】
こうしてこの実施形態によれば、E2 PROM内にシフトレジスタを内蔵することにより、データ書込みおよび読出しを高速に行うことが可能になる。
【0037】
図8は、本発明の他の実施形態のE2 PROMを示すブロック図である。この実施形態は、フロッピー・ディスク等のような磁気記録媒体をE2 PROMで置換する場合を想定したもので、NANDセルで構成された、第1種の情報を記録する第1のE2 PROMアレイ19と、従来のメモリセル構成を用いた、第2種の情報を記録する第2のE2 PROMアレイ27が同一基板上に集積形成されている。
【0038】
第1のE2 PROMアレイ19の構成は先の実施形態と同様である。この第1のE2 PROMアレイ19の周囲には出力を検出するセンスアンプ20、行デコーダ23、行アドレスバッファ22、列デコーダ23等が配置され、更に先の実施形態と同様に入出力データを一時記憶するシフトレジスタ24が設けられている。第2のE2 PROMアレイ27の周囲には、センスアンプ28、列アドレスバッファ31、行デコーダ29等が配置される。25はデータインバッファ、26はデータアウトバッファである。
【0039】
図9は、このように構成されたE2 PROMでのデータ消去および書込みの動作を説明するためのタイミング図である。チップ・イネーブル信号/CEが“L”レベルのときこのE2 PROMはアクティブになる。/OEはアウトプットイネーブル信号で、これが“H”レベルの時書込みモードとなる。/DIREはディレクトリ・メモリ・イネーブル信号であり、これが“L”レベルの時第2のE2 PROMアレイ27をアクセスする。
【0040】
/DIREが“L”レベルの時、書き込みイネーブル/WEが“H”レベルから“L”レベルになる時にアドレスを取り込み、“L”レベルから“H”レベルになる時に入力データを取込む。第2のE2 PROMアレイ27には1バイトずつ消去および書込みを行う。/DIREが“H”レベルのときは、第1のE2 PROMアレイ19をアクセスする。このときの動作は、先の実施形態におけると同様である。
【0041】
図10は、読出し動作を説明するためのタイミング図である。/DIREが“L”レベルの時、第2のE2 PROMアレイ27がアクセスされ、/CEが“H”レベルから“L”レベルになる時、或いはアドレスが変化した時に読出し動作を行う。出力データは1バイトずつ読み出される。/DIREが“H”レベルの時、第1のE2 PROMアレイ19がアクセスされる。このときの第1のE2 PROMアレイ19の動作は、先の実施形態において説明したのと同様である。
【0042】
この実施形態によるE2 PROMは、例えば計算機のソフトウェアを記憶保持するのに応用することができ、1バイトずつ消去・書き込みおよび読出し動作を行う第2のE2 PROMアレイ27は、ファイル情報を格納するメモリ領域(ディレクトリ・メモリ領域)であり、例えば図11に示されるような内容を記憶させる。一括消去・書き込み・読出しを行う第1のE2 PROMアレイ19は、ファイル内容を格納するメモリ領域(データ領域)であり、この実施形態では1セクタが256バイトとなっている。
【0043】
こうしてこの実施形態によるE2 PROMをフロッピー・ディスクを置換すれば、ディスク・ドライブ装置、ディスクドライブ・インターフェース等が不要となり、高速化,軽量小形化,省電力化が図られる。
【0044】
図12(a)(b)は、本発明をLSIメモリカードに適用した実施形態の斜視図と平面図である。32は、図1の実施形態で説明したE2 PROMチップであり、ここではこのE2 PROMチップ32を搭載している。これらのE2 PROMチップ32に対して、図8の実施形態で示したE2 PROMアレイ27に対応するディレクトリ・メモリ領域としてのE2 PROMチップ33を1個搭載し、またこれらのメモリ・チップと外部とのインタフェースの働きをする制御用LSIチップ34を搭載している。35は接続端子である。図13はこのLSIメモリカードのシステム構成である。
【0045】
かくして本実施形態によれば、高速で小形軽量,省電力のメモリカードが得られる。
【0046】
【発明の効果】
以上詳述したように本発明によれば、不揮発性メモリセルを用いた場合のデータ書込み及びデータ読出しを高速に行うことができ、且つ大規模化した場合にも十分な高速化をはかり得る。また、複数のメモリチップをファイル内容を格納するメモリ領域とし、来られとは別のメモリチップをファイル情報を管理するメモリ領域とすることにより、ディスクドライブ装置やディスクドライブ・インターフェース等を要することなく、フロッピー・ディスクの代替えとして用いることができ、高速化,軽量化,小電力化をはかることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態のE2 PROMの構成を示すブロック図。
【図2】図1のE2 PROMのメモリアレイ構成を示す等価回路図。
【図3】図1のE2 PROMの一つのNANDセルを示す平面図。
【図4】図3のA−A′およびB−B′断面図。
【図5】NANDセルの消去および書込み動作を説明するためのタイミング図。
【図6】実施形態のE2 PROMの消去・書き込み動作を説明するためのタイミング図。
【図7】実施形態のE2 PROMの読出し動作を説明するためのタイミング図。
【図8】他の実施形態のE2 PROMを示すブロック図。
【図9】図8のE2 PROMの消去・書き込み動作を説明するためのタイミング図。
【図10】図8のE2 POROの読出し動作を説明するためのタイミング図。
【図11】ディレクトリ・メモリ領域の構成例を示す図。
【図12】本発明の更に他の実施形態のメモリカードを示す斜視図と平面図。
【図13】図12のメモリカードのシステム構成図。
【図14】本発明に用いるシフトレジスタの具体的構成例とその構成要素を示す図。
【図15】図14のシフトレジスタへのデータ入力動作を説明するためのタイミング図。
【図16】図14のシフトレジスタへのデータ出力動作を説明するためのタイミング図。
【符号の説明】
1…半導体基板
2…素子分離絶縁膜
3,5…ゲート絶縁膜
4…浮遊ゲート
6…制御ゲート
7…CVD絶縁膜
8…ビット線
9…n+ 型層
11…NANDセル型メモリセルアレイ
12…センスアンプ
13…行デコーダ
14…行アドレスバッファ
15…列デコーダ
16…シフトレジスタ
17…データインバッファ
18…データアウトバッファ
19…第1のE2 PROMアレイ
20…センスアンプ
21…行デコーダ
22…行アドレスバッファ
23…列デコーダ
24…シフトレジスタ
25…データインバッファ
26…データアウトバッファ
27…第2のE2 PROMアレイ
28…センスアンプ
29…行デコーダ
30…列デコーダ
31…列アドレスバッファ
【発明の属する技術分野】
本発明は、電荷蓄積層と制御ゲートを有するMOSトランジスタ構造のメモリセルを用いて構成された電気的書替え可能な不揮発性半導体(E2 PROM)に係わり、特に書き込み方式の改良をはかった不揮発性半導体メモリチップに関する。
【0002】
【従来の技術】
E2 PROMの分野で、電荷蓄積層(例えば浮遊ゲート)と制御ゲートを持つMOSトランジスタ構造のメモリセルが広く知られている。このE2 PROMのメモリセルアレイは、互いに交差する行線と列線の各交点位置にメモリセルを配置して構成される。実際のパターン上では、二つのメモリセルのドレインを共通にしてここに列線が接続されるようにしてセル占有面積をできる限り小さいものとしている。しかしこれでも、二つのメモリセルの共通ドレイン毎に列線とのコンタクト部を必要とし、このコンタクト部がセル占有面積の大きい部分を占めている。
【0003】
これを解決する有望なものとして本出願人は、先にNANDセル構成のE2 PROMを提案している(特願昭62−233944号)。このNANDセルは、浮遊ゲートと制御ゲートを有するメモリセルを、ソース,ドレインを共用する形で複数個直接接続して構成される。NANDセルはマトリクス配列されて、その一端側のドレインはビット線に接続され、各メモリセルの制御ゲートはワード線に接続される。このNANDセルのデータ消去および書込み動作は、浮遊ゲートとドレイン層または基板間の電子のトンネリングを利用する。
【0004】
具体的に消去/書き込みの動作を説明する。データ消去は、全メモリセルのワード線に20V程度の“H”レベル電位を与え、ビット線に“L”レベル電位例えば0Vを与える。これにより全てのメモリセルは導通し、その基板から浮遊ゲートに電子がトンネリングにより注入されてしきい値が正方向に移動した消去状態(例えばしきい値2V)となる。これが一括消去である。
【0005】
データ書込みは、NANDセルのうちビット線から遠い方のメモリセルから順に行なう。このとき、ビット線には例えば23Vの“H”レベル電位が与えられ、選択されたメモリセルにつながるワード線に0Vが与えられ、非選択ワード線には23Vの“H”レベル電位が与えられる。既に書き込みが行われたメモリセルにつながるワード線は、0Vとする。これにより、ビット線の“H”レベル電位は選択されたメモリセルのドレインまで伝達され、このメモリセルでは浮遊ゲートの電子がドレインに放出されてしきい値が負方向に移動した状態“1”(例えばしきい値−2V)のデータ書込みが行われる。このとき、選択メモリセルよりビット線側のメモリセルでは制御ゲートと基板間に電界がかからず、消去状態を保つ。
【0006】
“0”書き込みの場合は、ビット線に中間電位例えば、11.5Vを与える。このとき選択メモリセルよりビット線側のメモリセルでは弱い消去モードになるが、これらは未だデータ書込みがなされていないし、また電界が弱いため過剰消去になることはない。データ読出しは、選択ワード線に0V、その他のワード線に例えば5Vを与え、電流の有無を検出することにより行なう。“1”ならば電流が流れ、“0”ならば電流が流れない。
【0007】
このようなNANDセル構成のE2 PROMは、NANDセルを構成する複数のメモリセルについてビット線とのコンタクト部を一つ設ければよいので、従来の一般的なE2 PROMに比べて、セル占有面積が小さくなるという利点を有するが、反面、NAND構成であるために読出し時のセル電流が小さく、従って読出しに時間がかかるという問題がある。これは特に、NANDセルを構成するメモリセル数を多くした場合に大きい問題である。今後従来のフロッピー・ディスクなどをこのE2 PROMで置換しようとする場合には、先ずデータ読出し時間の短縮が図られなければならないし、同時にデータ書込み時間の短縮も要求される。
【0008】
【発明が解決しようとする課題】
このように従来、不揮発性半導体メモリセルを用いたE2 PROMは、これを大規模化した時のデータの書き込み,読出しを如何に高速に行うかが重要な解決課題となっている。
【0009】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、不揮発性メモリセルを用いた場合のデータ書込み及びデータ読出しを高速に行うことができ、且つ大規模化した場合にも十分な高速化をはかり得る不揮発性半導体メモリチップを提供することにある。
【0010】
【課題を解決するための手段】
上記課題を解決するために本発明、次のような構成を採用している。
【0011】
即ち、本発明は、1本のワード線に所定数の不揮発性メモリセルが共通接続された行を複数有し、且つ行方向と交差する方向に隣接する複数のメモリセルを直列接続してNANDセルを構成したメモリセルアレイと、前記メモリセルアレイのメモリセルへの書き込みデータを一時記憶する複数のラッチ回路とを具備してなる不揮発性半導体メモリチップであって、前記複数のラッチ回路の個数は前記所定数よりも多いことを特徴とする。
【0012】
また本発明は、少なくとも第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイと、前記メモリセルアレイへの書き込みデータを一時記憶し、複数のラッチ回路を含む一時記憶回路とを具備してなる不揮発性半導体メモリチップであって、前記第1及び第2の不揮発性メモリセル群はそれぞれ所定数の不揮発性メモリセルを含み、前記一時記憶回路に含まれる前記複数のラッチ回路の個数は前記所定数よりも多く、前記一時記憶回路から前記第1のメモリセル群に対する書き込み完了前に前記第2のメモリセル群に書き込むべきデータを前記一時記憶回路に取り込むことが可能なことを特徴とする。
【0013】
また本発明は、少なくとも第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイと、前記第1の不揮発性メモリセル群に書き込むべき複数の書き込みデータと前記第2の不揮発性メモリセル群に書き込むべき複数の書き込みデータの両方を同時に一時的に記憶するデータレジスタと、前記書き込みデータを外部から受け取り前記データレジスタに転送するためのデータ入力バッファとを具備してなる不揮発性半導体メモリチップであって、前記第1の不揮発性メモリセル群に書き込むべき複数の書き込みデータと前記第2の不揮発性メモリセル群に書き込むべき複数の書き込みデータの両方を前記データ入力バッファから受け取った後に、自動的に内部で前記第1の不揮発性メモリセル群と前記第2の不揮発性メモリセル群に書き込みを行うことを特徴とする。
【0014】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0015】
図1は、一実施形態のE2 PROMの全体構成を示すブロック図である。11はE2 PROMアレイであり、12はセンスアンプ、13は行デコーダ、14は行アドレスバッファ、15は列デコーダ、17はデータインバッファ、18はデータアウトバッファである。行デコーダ15とデータインバッファ17およびデータアウトバッファ18の間に、入力データおよび出力データを一時蓄積するためのシフトレジスタ16が設けられている。これらの回路が一つのチップ基板上に集積形成されている。
【0016】
図2は、図1のE2 PROMアレイ11の等価回路図である。この実施形態では、4つのメモリセルM1 〜M4 が直接接続されてNANDセルを構成して、この様なNANDセルがマトリクス配列されている。NANDセルのドレインは第1の選択MOSトランジスタS1n(n=1〜512)を介してビット線BLに接続され、ソースは第2の選択MOSトランジスタS2n(n=1〜512)を介して接地される。各メモリセルの制御ゲートはビット線BLと交差するワード線WLに接続される。
【0017】
図3はその一つのNANDセルを示す平面図、図4(a)(b)はそのA−A′,B−B′断面図である。p− 型シリコン基板1の素子分離絶縁膜2で区画された領域に、前述のように4個のメモリセルと2個の選択トランジスタが形成されている。各メモリセルは、基板1上に熱酸化膜からなる第1ゲート絶縁膜3を介して第1層多結晶シリコン膜による浮遊ゲート4(41 〜48 )が形成され、この上に第2ゲート絶縁膜5を介して第2層多結晶シリコン膜による制御ゲート6(61 〜68 )を形成して構成されている。各メモリセルの制御ゲート6はそれぞれワード線WL(WL1 〜WL8 )を構成している。
【0018】
メモリセルのソース,ドレインとなるn+ 型層9は隣接するもの同士で共用する形で4個のメモリセルが直列接続されている。そしてこの実施形態では、ドレイン側,ソース側に選択トランジスタS1 ,S3 が接続されて一つのNANDセルを構成している。
【0019】
選択トランジスタS1 ,S3 のゲート電極49 ,69 および410,610はメモリセルの浮遊ゲートおよび制御ゲートを構成する第1層、第2層多結晶シリコン膜を同時にパターニングして得られ、電極49 と69 の間および電極410と610の間はワード線方向の所定間隔でコンタクトしている。全体はCVD絶縁膜7で覆われ、メモリセルに対して選択トランジスタS1 のドレインであるn+ 型層にコンタクトするビット線BLとしてのAl配線8が配設されている。
【0020】
各メモリセルでの浮遊ゲート4と基板1間の結合容量C1 は、浮遊ゲート4と制御ゲート6間の結合容量C2 に比べて小さく設定されている。具体的な形状寸法を説明すれば、浮遊ゲート4および制御ゲート6は共にパターン幅1μm、従ってメモリセルのチャネル長が1μmであり、浮遊ゲート4は図4(b)に示すようにフィールド領域上両側にそれぞれ1μmずつ延在させている。第1ゲート絶縁膜3は20nmの熱酸化膜であり、第2ゲート絶縁膜5は35nmの熱酸化膜である。
【0021】
この様なNANDセルは、図2に示すようにビット線コンタクト、ソース拡散層を共用しながらビッ線方向に折返しつつ繰返し配列されている。図5は、メモリセルM1 〜M8 からなるNANDセルに着目した時の消去および書込みの動作を説明するためのタイミング図である。
【0022】
先ず、NANDセルを構成するメモリセルM1 〜M4 を一括して消去する。そのためにこの実施形態では、選択トランジスタS1 のゲート電極SG1 に“H”レベル(例えば昇圧電位Vpp=20V)を与え、選択トランジスタS2 のゲート電極SG2 も“H”レベル(例えばVcc=5V)とし、NANDセル内の全てのメモリセルのドレイン、ソースを0Vに保ち、ワード線WL1 〜WL4 に“H”レベル(例えばVpp=20V)を与える。
【0023】
これによりメモリセルM1 〜M4 の制御ゲートとソース,ドレインおよび基板との間に電界がかかり、トンネル効果によって浮遊ゲートに電子が注入される。メモリセルM1 〜M4 はこれによりしきい値が正方向に移動し、“0”状態となる。こうしてワード線WL1 〜WL4 に沿う全てのNANDセルが一括消去される。
【0024】
次にNANDセルへのデータ書込みを行う。データ書込みは、ビット線BLから遠い方のメモリセルM4 から順に行う。これは書き込み時、選択メモリセルよりビット線側にあるメモリセルが消去モードになるためである。
【0025】
先ずメモリセルM4 への書き込みは、図5に示すように選択トランジスタS1 のゲートSG1 およびワード線WL1 〜WL3 に昇圧電位Vpp+Vth(メモリセルの消去状態のしきい値)以上の“H”レベル(例えば23V)を印加する。選択メモリセルM4 の制御ゲートにつながるワード線WL4 と選択トランジスタS2 のゲート電極SG2 は“L”レベルとする。このときビット線BLに“H”レベルを与えるとこれは、選択トランジスタS1 およびメモリセルM1 〜M3 のチャネルを通ってメモリセルM4 のドレインまで伝達され、メモリセルM4 では制御ゲートと基板間に高電界がかかる。
【0026】
この結果浮遊ゲートの電子はトンネル効果により基板に放出され、しきい値が負の方向に移動して、例えばしきい値−2Vの状態“1”になる。このときメモリセルM1 〜M3 では制御ゲートと基板間に電界がかからず消去状態を保つ。“0”書き込みの場合はビット線BLに中間電位(例えば10V)を与える。
【0027】
次にメモリセルM3 の書き込みに移る。即ち選択ゲートSG1 ,SG2 は“H”レベルに保ったまま、ワード線WL3 を“L”レベルとする。このときビット線BLに“H”レベルが与えられると、メモリセルM3 で“1”書き込みがなされる。以下同様に順次メモリセルM2 ,M1 に書き込みを行う。
【0028】
以上において、実施形態のE2 PROMを構成する基本NANDセルの構成と動作を説明した。次にこの様なNANDセルを用いたメモリアレイおよびその周辺回路を含む図1の全体構成につき、その動作を説明する。なおこの実施形態ではE2 PROMアレイ11のビット線の本数を512本とし、シフトレジスタ16はこのビット線本数の4倍の容量を持つ。
【0029】
図6は、このE2 PROMのページ・モードによるデータ消去および書込みの動作を説明するためのタイミング図である。チップイネーブル信号/CEが“L”レベルになって、E2 PROMチップはアクティブになる。/OEはアウトプット・イネーブル信号でこれが“H”レベルのとき書込みモードである。/WEは書き込みイネーブル信号であり、これが“H”レベルから“L”レベルになる時にアドレスを取込む。アドレスは、図2に示されるメモリアレイの一つのブロックを指定する。SICは、シリアル・インプット・カウンタであり、これが“L”レベルから“H”レベルになる時に入力データを取込む。
【0030】
R・/Bは、Ready・/Busy信号であり、書き込み中はこれが“L”レベルとなって外部に書き込み中であることを知らせる。シリアル・インプット・カウンタSICの“H”レベル→“L”レベル→“H”レベルのサイクルを1ページ分(この実施形態では、メモリアレイのビット線数512の4倍)の回数繰返すことにより、この1ページ分のデータはシフトレジスタ16に高速に取込まれる。シフトレジスタ16に一時記憶されたデータは同時にメモリアレイ11のビット線に転送され、アドレスで指定されたメモリセルに書き込みが行われる。
【0031】
従ってこの実施形態により、ページ・モードで512×4ビットのデータを書き込むに要する時間は、1個の外部データを取込む時間を1μsecとして、512×4個のデータを取込む時間(=1μsec×512×4)+消去時間(10msec)+書き込み時間(10msec)≒22msecとなる。ちなみに、シフトレジスタ16がなく、ページ・モードを用いないで同じビット数のデータを書き込む場合には、書き込み時間および消去時間を共に10msecとして、512×20msec≒41secとなる。こうしてこの実施形態によれば、およそ1850倍の高速書込みが可能になる。
【0032】
図7は、読出し動作を説明するためのタイミング図である。チップ・イネーブル/CEが“H”レベルから“L”レベルになる時にアドレスが取り込まれる。書き込み時一括してE2 PROMに書き込まれたデータは、書き込み時に入力した順と同じ順序でシリアル・アウトプット・カウンタSOCが“L”レベルから“H”レベルになる時に一つずつ出力される。R・/Bはメモリセルから512×4個のデータをシフトレジスタ16に転送する時間“L”レベルになり、出力待ちを外部に知らせる。多数ビットのデータがシフトレジスタ16に同時に並列に取り込まれ、これがシリアルに読み出されるから、シフトレジスタを設けない場合に比べてはるかに高速のデータ読出しが行われる。
【0033】
図14(a)(b)は、シフトレジスタ16の具体的な構成例とこれに用いるフリップフロップFF(FF1 ,FF2 ,…)の構成例である。フリップフロップFFは、pチャネルMOSトランジスタQ1 とnチャネルMOSトランジスタQ2 がオンで、pチャネルMOSトランジスタQ3 とnチャネルMOSトランジスタQ4 がオフのときにフリップフロップとして働き、これと逆の状態では2段のインバータ列である。
【0034】
図15は、このシフトレジスタのデータインバッファからのデータ入力動作を示すタイミング図である。φ,/φはシリアル・インプット・カウンタ信号SICからチップ内部で作られるクロック信号であり、例えばφが“L”レベル、/φが“H”レベルでのときデータインバッファからシフトレジスタの初段フリップフロップFF1 にデータが転送される。次にφが“H”レベル、/φが“L”レベルのとき、フリップフロップFF1 のデータがフリップフロップFF2 に転送される。以下同様にして順次データがシリアルに転送される。
【0035】
図16は、このシフトレジスタからデータアウトバッファへのデータ転送動作を示すタイミング図である。この場合のクロックφ,/φは、シリアル・アウトプット・カウンタ信号SOCからチップ内部で作られる。
【0036】
こうしてこの実施形態によれば、E2 PROM内にシフトレジスタを内蔵することにより、データ書込みおよび読出しを高速に行うことが可能になる。
【0037】
図8は、本発明の他の実施形態のE2 PROMを示すブロック図である。この実施形態は、フロッピー・ディスク等のような磁気記録媒体をE2 PROMで置換する場合を想定したもので、NANDセルで構成された、第1種の情報を記録する第1のE2 PROMアレイ19と、従来のメモリセル構成を用いた、第2種の情報を記録する第2のE2 PROMアレイ27が同一基板上に集積形成されている。
【0038】
第1のE2 PROMアレイ19の構成は先の実施形態と同様である。この第1のE2 PROMアレイ19の周囲には出力を検出するセンスアンプ20、行デコーダ23、行アドレスバッファ22、列デコーダ23等が配置され、更に先の実施形態と同様に入出力データを一時記憶するシフトレジスタ24が設けられている。第2のE2 PROMアレイ27の周囲には、センスアンプ28、列アドレスバッファ31、行デコーダ29等が配置される。25はデータインバッファ、26はデータアウトバッファである。
【0039】
図9は、このように構成されたE2 PROMでのデータ消去および書込みの動作を説明するためのタイミング図である。チップ・イネーブル信号/CEが“L”レベルのときこのE2 PROMはアクティブになる。/OEはアウトプットイネーブル信号で、これが“H”レベルの時書込みモードとなる。/DIREはディレクトリ・メモリ・イネーブル信号であり、これが“L”レベルの時第2のE2 PROMアレイ27をアクセスする。
【0040】
/DIREが“L”レベルの時、書き込みイネーブル/WEが“H”レベルから“L”レベルになる時にアドレスを取り込み、“L”レベルから“H”レベルになる時に入力データを取込む。第2のE2 PROMアレイ27には1バイトずつ消去および書込みを行う。/DIREが“H”レベルのときは、第1のE2 PROMアレイ19をアクセスする。このときの動作は、先の実施形態におけると同様である。
【0041】
図10は、読出し動作を説明するためのタイミング図である。/DIREが“L”レベルの時、第2のE2 PROMアレイ27がアクセスされ、/CEが“H”レベルから“L”レベルになる時、或いはアドレスが変化した時に読出し動作を行う。出力データは1バイトずつ読み出される。/DIREが“H”レベルの時、第1のE2 PROMアレイ19がアクセスされる。このときの第1のE2 PROMアレイ19の動作は、先の実施形態において説明したのと同様である。
【0042】
この実施形態によるE2 PROMは、例えば計算機のソフトウェアを記憶保持するのに応用することができ、1バイトずつ消去・書き込みおよび読出し動作を行う第2のE2 PROMアレイ27は、ファイル情報を格納するメモリ領域(ディレクトリ・メモリ領域)であり、例えば図11に示されるような内容を記憶させる。一括消去・書き込み・読出しを行う第1のE2 PROMアレイ19は、ファイル内容を格納するメモリ領域(データ領域)であり、この実施形態では1セクタが256バイトとなっている。
【0043】
こうしてこの実施形態によるE2 PROMをフロッピー・ディスクを置換すれば、ディスク・ドライブ装置、ディスクドライブ・インターフェース等が不要となり、高速化,軽量小形化,省電力化が図られる。
【0044】
図12(a)(b)は、本発明をLSIメモリカードに適用した実施形態の斜視図と平面図である。32は、図1の実施形態で説明したE2 PROMチップであり、ここではこのE2 PROMチップ32を搭載している。これらのE2 PROMチップ32に対して、図8の実施形態で示したE2 PROMアレイ27に対応するディレクトリ・メモリ領域としてのE2 PROMチップ33を1個搭載し、またこれらのメモリ・チップと外部とのインタフェースの働きをする制御用LSIチップ34を搭載している。35は接続端子である。図13はこのLSIメモリカードのシステム構成である。
【0045】
かくして本実施形態によれば、高速で小形軽量,省電力のメモリカードが得られる。
【0046】
【発明の効果】
以上詳述したように本発明によれば、不揮発性メモリセルを用いた場合のデータ書込み及びデータ読出しを高速に行うことができ、且つ大規模化した場合にも十分な高速化をはかり得る。また、複数のメモリチップをファイル内容を格納するメモリ領域とし、来られとは別のメモリチップをファイル情報を管理するメモリ領域とすることにより、ディスクドライブ装置やディスクドライブ・インターフェース等を要することなく、フロッピー・ディスクの代替えとして用いることができ、高速化,軽量化,小電力化をはかることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態のE2 PROMの構成を示すブロック図。
【図2】図1のE2 PROMのメモリアレイ構成を示す等価回路図。
【図3】図1のE2 PROMの一つのNANDセルを示す平面図。
【図4】図3のA−A′およびB−B′断面図。
【図5】NANDセルの消去および書込み動作を説明するためのタイミング図。
【図6】実施形態のE2 PROMの消去・書き込み動作を説明するためのタイミング図。
【図7】実施形態のE2 PROMの読出し動作を説明するためのタイミング図。
【図8】他の実施形態のE2 PROMを示すブロック図。
【図9】図8のE2 PROMの消去・書き込み動作を説明するためのタイミング図。
【図10】図8のE2 POROの読出し動作を説明するためのタイミング図。
【図11】ディレクトリ・メモリ領域の構成例を示す図。
【図12】本発明の更に他の実施形態のメモリカードを示す斜視図と平面図。
【図13】図12のメモリカードのシステム構成図。
【図14】本発明に用いるシフトレジスタの具体的構成例とその構成要素を示す図。
【図15】図14のシフトレジスタへのデータ入力動作を説明するためのタイミング図。
【図16】図14のシフトレジスタへのデータ出力動作を説明するためのタイミング図。
【符号の説明】
1…半導体基板
2…素子分離絶縁膜
3,5…ゲート絶縁膜
4…浮遊ゲート
6…制御ゲート
7…CVD絶縁膜
8…ビット線
9…n+ 型層
11…NANDセル型メモリセルアレイ
12…センスアンプ
13…行デコーダ
14…行アドレスバッファ
15…列デコーダ
16…シフトレジスタ
17…データインバッファ
18…データアウトバッファ
19…第1のE2 PROMアレイ
20…センスアンプ
21…行デコーダ
22…行アドレスバッファ
23…列デコーダ
24…シフトレジスタ
25…データインバッファ
26…データアウトバッファ
27…第2のE2 PROMアレイ
28…センスアンプ
29…行デコーダ
30…列デコーダ
31…列アドレスバッファ
Claims (4)
- 1本のワード線に所定数の不揮発性メモリセルが共通接続された行を複数有し、且つ行方向と交差する方向に隣接する複数のメモリセルを直列接続してNANDセルを構成したメモリセルアレイと、前記メモリセルアレイのメモリセルへの書き込みデータを一時記憶する複数のラッチ回路とを具備してなり、
前記複数のラッチ回路の個数は前記所定数よりも多いことを特徴とする不揮発性半導体メモリチップ。 - 少なくとも第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイと、前記メモリセルアレイへの書き込みデータを一時記憶し、複数のラッチ回路を含む一時記憶回路とを具備してなり、
前記第1及び第2の不揮発性メモリセル群はそれぞれ所定数の不揮発性メモリセルを含み、
前記一時記憶回路に含まれる前記複数のラッチ回路の個数は前記所定数よりも多く、
前記一時記憶回路から前記第1のメモリセル群に対する書き込み完了前に前記第2のメモリセル群に書き込むべきデータを前記一時記憶回路に取り込むことが可能なことを特徴とする不揮発性半導体メモリチップ。 - 少なくとも第1のワード線に共通接続された第1の不揮発性メモリセル群と第2のワード線に共通接続された第2の不揮発性メモリセル群とを有するメモリセルアレイと、
前記第1の不揮発性メモリセル群に書き込むべき複数の書き込みデータと前記第2の不揮発性メモリセル群に書き込むべき複数の書き込みデータの両方を同時に一時的に記憶するデータレジスタと、
前記書き込みデータを外部から受け取り前記データレジスタに転送するためのデータ入力バッファと、を具備してなり、
前記第1の不揮発性メモリセル群に書き込むべき複数の書き込みデータと前記第2の不揮発性メモリセル群に書き込むべき複数の書き込みデータの両方を前記データ入力バッファから受け取った後に、自動的に内部で前記第1の不揮発性メモリセル群と前記第2の不揮発性メモリセル群に書き込みを行うことを特徴とする不揮発性半導体メモリチップ。 - 前記メモリセル群を構成する不揮発性メモリセルは、半導体基板上に浮遊ゲートと制御ゲートを積層した2層ゲート構成であり、該セルを複数個直列接続してなるNANDセルを成し、基板と浮遊ゲートとの間の電子のトンネル効果によってデータの書き込み,消去を行うものであることを特徴とする請求項2又は3記載の不揮発性半導体メモリチップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003189026A JP2004030912A (ja) | 2003-06-30 | 2003-06-30 | 不揮発性半導体メモリチップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003189026A JP2004030912A (ja) | 2003-06-30 | 2003-06-30 | 不揮発性半導体メモリチップ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002112295A Division JP3513140B2 (ja) | 2002-04-15 | 2002-04-15 | 不揮発性半導体メモリカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004030912A true JP2004030912A (ja) | 2004-01-29 |
Family
ID=31185464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003189026A Pending JP2004030912A (ja) | 2003-06-30 | 2003-06-30 | 不揮発性半導体メモリチップ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004030912A (ja) |
-
2003
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