KR100660507B1 - 반도체불휘발성기억장치 - Google Patents

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Abstract

주 비트선, 주 비트선에 접속되는 부 비트선 및 부 비트선에 소스-드레인 경로가 접속되고 제어 게이트를 갖는 반도체 불휘발성 메모리 셀을 어레이 형상으로 여러개 배치한 메모리 셀 어레이를 갖고, 주 비트선과 이것에 접속되는 부 비트선 사이에 제1 트랜지스터의 소스-드레인 경로를 배치하고, 부 비트선에 제2 트랜지스터의 소스-드레인 경로를 접속한 것을 특징으로 하는 반도체 불휘발성 기억 장치가 개시되어 있다.

Description

반도체 불휘발성 기억 장치{SEMICONDUCTOR NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 불휘발성 기억 장치에 있어서의 판독 동작 속도의 고속화기술에 관한 것으로서, 예를 들어 전기적 재기입 가능한 플래시 메모리 및 플래시 메모리를 내장한 싱글칩 마이크로컴퓨터에 적용하기 유효한 기술에 관한 것이다.
플래시 메모리와 같은 반도체 불휘발성 기억 장치 내의 메모리 어레이를 구성하는 메모리 셀의 접속을, 주 비트선과 부 비트선의 계층 구성으로 하는 기술은 비트선의 기생 용량을 경감할 수 있어 판독 동작 속도의 고속화에 유효한 수단이다.
이와 같은 예로서, 일본국 특허공개공보 평성4-14871호에는 비트선을 계층으로 하는 DINOR형 메모리 셀 접속, 일본국 특허공개공보 평성6-077437호에는 비트선 및 소스선을 계층으로 하는 AND형 메모리 셀 접속, 일본국 특허공개공보 평성7-153857호에는 비트선 및 소스선을 계층으로 하고 또 인접 메모리 셀 군의 소스를 공통으로 한 HICR형 메모리 셀 접속이 제안되어 있다.
또, 플래시 메모리와 같은 반도체 불휘발성 기억 장치의 판독 동작을 고속으로 실행하기 위해서는 차동형 센스 앰프 방식이 유효한 수단이다. 차동 입력으로 되는 판독 비트선(이하, 데이타선)과 기준 비트선(이하, 기준선:reference line)의 도입법 및 데이타선과 기준선의 전류차(전압차)를 발생시키는 종래 기술을 이하에 설명한다.
첫번째로 1991년의 "IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE"의 pp.260∼261에 기재된 공지예가 있다.
이 제1 공지예는 데이타선이 접속되는 정규의 메모리 셀 어레이 이외에 전용의 기준선으로서 사용되는 더미의 비트선을 갖는 메모리 어레이이고, 센스 앰프 방식은 루프백 비트선 방식(loop-back bit line type)이다. 차동 입력으로서는 데이타선의 메모리 셀의 "1", "0"의 센스 앰프 내의 전압에 대해서 기준선 측에서는 1/2의 전압으로 되는 센스 앰프 감도로 하는 차동 센스 앰프이다.
두번째로 1995년의 "IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE"의 pp.124∼125에 기재된 것이 있다.
제2 공지예에서의 섹터 판독은 메모리 매트가 센스 앰프에 대해서 개방형(open bit line)이고, 데이타선 측에만 미리 프리차지하고, 메모리 셀의 정보에 의해 프리차지 레벨을 유지하거나 또는 메모리 셀에 의해 디스차지된 후 기준선 측의 비트선에 대해서 프리차지 전압의 1/2를 공급하는 차동 방식이다. 또한, 동일 공지에서의 랜덤 바이트 판독 동작에서는 메모리 매트 이외에 더미 메모리 셀을 전용의 기준선으로서 사용하고 그 더미 메모리 셀에 기준 전류의 1/2를 흐르게 해서 차동 입력으로 하는 방식이다.
그러나, 상기 일본국 특허공개공보 평성4-14871, 일본국 특허공개공보 평성6-077437, 일본국 특허공개공보 평성7-153857의 각 공보에 기재된 플래시 메모리의 메모리 셀 접속 방식에 있어서 주 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS는 고전압 인가를 할 수 있는 트랜지스터로 구성된다. 왜냐하면, 메모리 셀의 재기입 동작시에 메모리 셀의 드레인 단자 또는 소스 단자에 고전압을 인가해서 메모리 셀의 임계값 전압을 재기입하기 때문이다. 그 때문에, 트랜지스터 SiD-MOS의 전류 공급 능력은 낮아져 선택 및 비선택의 신호 파형에 지연이 생긴다.
또, 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS의 판독 동작에서의 역할(온 상태)은 비트선의 프리차지, 센싱, 디스차지이다.
도 2는 판독 동작에 있어서의 주 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS의 게이트 신호 SiD(i=0, i=1)의 파형과 판독 동작에 있어서의 역할을 도시한 도면이다. 게이트 신호 SiD는 비트선 개수(수천 비트)와 일치하는 트랜지스터 SiD-MOS를 구동하기 때문에, SiD 신호의 파형은 상승, 하강 모두 완만하다. 주 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS의 게이트 신호 SiD가 완전히 폐쇄되어 있지 않은 상태에서 프리차지를 실행하면, 부 비트선의 전압이 상승한다. 다음의 판독 사이클에서는 차동형 센스 앰프의 판독 비트선과 기준 비트선에 전압차가 생긴다. 이 전압차는 판독 동작에 영향을 미쳐 안정한 고속 판독을 방해한다. 따라서, 프리차지의 개시는 SiD 신호가 하강할 때까지 대기해야 하고 그 시간이 오버헤드로 된다.
또, 센싱 후의 주 비트선의 디스차지 및 부 비트선의 디스차지가 종료한 후, 트랜지스터 SiD-MOS의 게이트 신호 SiD를 전환한다. SiD 신호가 상승하고 있지 않으면 부 비트선의 디스차지를 실행할 수 없다.
따라서, 트랜지스터 SiD-MOS의 게이트 신호의 전환 시간(상승 시간, 하강 시간)이 불필요한 시간으로 되어 있다.
차동형 센스 앰프를 사용한 종래 기술의 ISSCC91, pp260-261 및 ISSCC95, pp.124-125에서는 메모리 매트 이외에 전용의 기준선이 접속되는 더미의 비트선을 갖는 루프백 비트선 방식, 메모리 매트가 센스 앰프에 대해서 개방형(open bit line) 방식, 메모리 매트 이외에 더미 메모리 셀을 전용의 기준선용으로 하는 방식이 제안되어 있다. 그러나, 데이타선과 기준선에서 컬럼(Y계) 구성이 다르기 때문에, 기생 용량, 기생 저항에 차가 생긴다. 또, 제어 신호가 다르기 때문에 타이밍이 어긋난다. 또, 데이타선과 기준선이 동일 메모리 어레이에 없는 경우에는 노이즈가 다르다. 기준선용 메모리 셀이 고정되기 때문에, 판독 디스터브의 영향을 항상 받고 있다. 이들은 판독 속도의 고속화를 방해하고 있는 요인이다.
본 발명의 목적은 판독 동작 속도의 고속화를 도모할 수 있는 반도체 불휘발성 기억 장치와 이 반도체 불휘발성 기억 장치를 탑재한 데이타 프로세서를 제공하는 것이다.
또, 본 발명의 다른 목적은 메모리 셀의 접속을 주 비트선과 부 비트선의 계층 구성에 있어서 센스 앰프를 차동형으로 하는 반도체 불휘발성 기억 장치와 이 반도체 불휘발성 기억 장치를 탑재한 데이타 프로세서를 제공하여 판독 동작 속도의 고속화를 도모하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일례는 주 비트선, 주 비트선에 접속되는 부 비트선 및 부 비트선에 소스-드레인 경로가 접속되고 제어 게이트를 갖는 반도체 불휘발성 메모리 셀을 어레이 형상으로 여러개 배치한 메모리 셀 어레이를 갖고, 주 비트선과 이것에 접속되는 부 비트선 사이에 제1 트랜지스터의 소스-드레인 경로를 배치하고, 부 비트선에 제2 트랜지스터의 소스-드레인 경로를 배치한 것을 특징으로 한다.
이 때, 제1 트랜지스터와 제2 트랜지스터는 상보적으로 온(ON), 오프(OFF)되는 것이 적합하다. 또, 주 비트선 1개에 대해서 부 비트선이 여러개 접속되어도 된다.
동작적으로는 후에 설명하는 바와 같이, 제1 트랜지스터가 제1 상태이고 제2 트랜지스터가 제2 상태일 때 메모리 셀의 센싱이 실행되고, 제1 트랜지스터가 제2 상태이고 제2 트랜지스터가 제1 상태일 때 부 비트선의 전위가 변화한다.
또, 제1 트랜지스터가 제1 상태이고 제2 트랜지스터가 제2 상태일 때 주 비트선의 전위가 변화한다.
본 발명에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
우선, 새로운 메모리 셀 접속 방식으로서 주 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS 이외에 부 비트선에 대해서 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS를 구비한다. 상기 부 비트선을 디스차지하는 트랜지스터의 게이트 신호 SiDB는 메모리 셀의 접속을 주 비트선과 부 비트선의 계층 구성으로 하고 있는 트랜지스터 SiD-MOS의 게이트 신호 SiD의 상보 신호로 한다.
도 3에 판독 동작 속도의 고속화를 실현하는 본 발명의 주 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS의 게이트 신호 SiD(i=0, i=1)의 파형을 도시하고, 부 비트선의 디스차지를 실행하는 트랜지스터 SiDB-MOS의 게이트 신호 SiDB(i=0, i=1)의 판독 동작에 있어서의 역할을 설명한다.
부 비트선의 디스차지를 실행하는 트랜지스터 SiDB-MOS에 의해, 부 비트선의 디스차지 시간을 판독 사이클 이외에 할당할 수 있다. 선택하고 있는 사이클 이외의 시간을 그 부 비트선의 디스차지에 사용할 수 있다. 그 때문에, 트랜지스터 SiD-MOS의 게이트 단자 신호가 선택되기 전에 주 비트선 및 부 비트선의 프리차지를 개시하는 것이 가능하게 된다. 이와 같이, 프리차지를 미리 실행하는 기능을 구비한 것에 의해 판독 동작의 사이클을 단축할 수 있어 고속판독 동작이 가능하게 된다.
또, 주 비트선과 부 비트선의 계층 구성으로 하고 있는 트랜지스터 SiD-MOS의 게이트 단자를 2계통으로 한다. 차동형 센스 앰프의 입력 신호의 데이타선과 기준선은 동일 메모리 어레이 내이고, 데이타선의 메모리 셀 군에 근접하는 메모리 셀 군을 기준선으로 한다. 데이타선과 기준선의 메모리 셀 군을 선택하는 트랜지스터 SiD-MOS의 게이트 신호 SiD는 동일한 신호이다.
또, 데이타선 및 기준선의 인접 비트선의 전위는 접지 전압 VSS로 하는 판독 동작의 기능을 구비하고 있다.
차동형 센스 앰프는 데이타선 및 기준선의 프리차지 중 또는 프리차지 후에 데이타선에 대해서 메모리 셀의 대략 1/2 전류를 메모리 셀전류를 방해하는 방향으로 흐르게 하는 기능을 구비하고 있다. 상기 기재된 판독 속도의 고속화를 방해하고 있는 요인인 과제를 해결할 수 있다.
메모리 셀 접속의 별도의 수단으로서는 상기 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS의 소스 단자 전압을 판독 동작시의 메모리 셀의 드레인 단자 전압으로 하고, 메모리 셀의 소스 단자 전압을 접지 전압으로 하는 판독 동작을 구비한다. 프리차지가 불필요하게 되어 판독 속도의 고속화가 도모된다.
또, 메모리 셀 접속의 별도의 수단으로서는 상기 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS의 소스 단자 전압을 접지 전압으로 하고, 메모리 셀의 소스 단자 전압을 판독 동작시의 메모리 셀의 드레인 단자 전압으로 하는 판독 동작을 구비한다. 디스차지가 불필요하게 되어 판독 속도의 고속화가 도모된다.
부 비트선과 메모리 셀의 소스 단자 사이에 배치한 트랜지스터 SiDB-MOS를 메모리 셀의 재기입(기입, 소거) 동작에서 사용한다. 메모리 셀의 드레인 단자 또는 소스 단자에 전압을 인가하는 동작 중에 트랜지스터 SiDB-MOS에 의해 메모리 셀의 드레인 단자와 소스 단자를 접속하고 메모리 셀의 드레인 및 소스의 기생 용량의 충방전을 메모리 셀에 흐르게 하는 것을 방지하는 동작을 구비한다. 메모리 셀로의 손상을 완화시킨다.
이하, 본 발명의 실시예를 도면에 따라서 상세히 설명한다.
도 1은 본 발명의 1실시예인 반도체 불휘발성 기억 장치 및 싱글칩 마이크로컴퓨터에 내장한 반도체 불휘발성 기억 장치에 있어서, 원리를 설명하기 위한 메모리 셀 접속과 메모리 어레이 구성 및 차동형 센스 앰프 회로 접속 관계를 도시한 도면, 도 2는 종래의 판독 동작에 대한 SiD의 파형과 판독 동작에 있어서의 역할을 도시한 개략도, 도 3은 본 실시예의 SiD파형과 SiDB-MOS 파형과 판독 동작에 있어서의 역할을 도시한 개략도, 도 4는 본 실시예의 반도체 불휘발성 기억 장치를 도시한 기능 블럭도, 도 5는 내장 전원 회로의 기능 블럭도, 도 6, 도 7은 반도체 불휘발성 메모리 셀의 트랜지스터를 도시한 단면도, 도 8∼도 10은 종래의 메모리 어레이를 구성하는 메모리 셀 군의 접속 방식을 도시한 회로도, 도 11∼도 13은 본 실시예에 있어서의 접속 방식을 도시한 회로도, 도 14는 메모리 셀의 재기입 동작에서 발생하는 충전전류를 도시한 단면 모식도, 도 15는 본 발명에 의한 충전 전류를 대책한 단면 모식도, 도 16은 그 타이밍 파형을 도시한 도면, 도 17은 종래의 주 비트선, 부 비트선 등의 전위 파형을 도시한 도면, 도 18은 본 발명의 주 비트선, 부 비트선 등의 전위 파형을 도시한 도면, 도 19는 본 발명의 타이밍 파형을 도시한 도면, 도 20은 반도체 불휘발성 기억 장치를 내장한 싱글칩 마이크로컴퓨터를 도시한 기능 블럭도, 도 21은 그의 판독 동작을 도시한 도면, 도 22는 반도체 불휘발성 기억 장치를 사용한 컴퓨터 시스템을 도시한 기능 블럭도, 도 23은 반도체 불휘발성 기억 장치를 사용한 카드 시스템을 도시한 기능 블럭도이다.
도 4에 의해 본 실시예의 반도체 불휘발성 기억 장치의 구성을 설명한다. 본 실시예의 반도체 불휘발성 기억 장치는 예를 들어 임계값 전압을 전기적으로 재기입할 수 있는 트랜지스터로 이루어지는 메모리 어레이에 의해 구성되는 플래시 메모리이고, 메모리 어레이(Memory Array), 행 어드레스 버퍼 XADB, 행 어드레스 디코더 XDCR, 데이타 래치 회로 DL, 센스 앰프 회로 SA, 제1 열 게이트 어레이 회로 YG-Gate, 제2 열 게이트 어레이 회로 YW-Gate, 제3 열 게이트 어레이 회로 YT-Gate, 열 어드레스 버퍼 YADB, 열 어드레스 디코더 YDCR, 소스-채널 전위 전환 회로 SVC, 입력 버퍼 회로 DIB, 출력 버퍼 회로 DOB, 멀티플렉서 회로 MP, 모드 제어 회로 MC, 제어 신호 버퍼 회로 CSB, 내장 전원 회로 VS 등으로 구성되어 있다.
또, 이 반도체 불휘발성 기억 장치에 있어서, 제어 신호 버퍼 회로 CSB에는 특히 제한되는 것은 아니지만 예를 들어 외부 단자 /CE, /OE, /WE, SC 등에 공급되는 칩 인에이블 신호, 아웃풋 인에이블 신호, 기입 인에이블 신호, 직렬 클럭 신호 등이 입력되고 이들 신호에 따라서 내부 제어 신호의 타이밍 신호를 발생하고, 또 모드 제어 회로 MC에서 외부 단자 R/(/B)에 레디(ready)/비지(busy)신호가 출력되고 있다. 또한, 본 실시예에 있어서의 /CE, /OE, /WE 등의 「/」 는 상보 신호를 나타내고 있다.
또, 내장 전원 회로 VS에 있어서는 특히 제한되는 것은 아니지만 예를 들어 외부에서 전원 전압 Vcc가 입력되고 판독 워드선 전압 Vrw, 기입 워드선 전압 Vww, 낮은 임계값 전압 VthL에 대응하는 기입 검증 워드선 전압 Vwv, 소거 워드선 전압 Vew, 높은 임계값 전압 VthH에 대응하는 소거 검증 워드선 전압 Vev, 소거 채널-소스 전압 Vec, 기입 드레인 단자 전압 Vwd, 센스 앰프 회로 전압 VSA, 기입 드레인전압 트랜스퍼 전압 Vwt 등이 생성되도록 되어 있다. 또한, 상기 각 전압은 외부에서 공급되도록 해도 좋다.
여기서, 생성된 각 전압은 판독 워드선 전압 Vrw, 기입 워드선 전압 Vww, 기입 검증 워드선 전압 Vwv, 소거 워드선 전압 Vew, 소거 검증 워드선 전압 Vev 및 기입 드레인 전압 트랜스퍼 전압 Vwt가 열 어드레스 디코더 XDCR에, 소거 채널-소스 전압 Vec가 소스-채널 전위 전환 회로 SVC에, 기입 드레인 단자 전압 Vwd가 데이타 래치 회로 DL에, 센스 앰프 회로 전압 VSA가 센스 앰프 회로 SA에, 기입 드레인 전압 트랜스퍼 전압 Vwt가 열 게이트 어레이 회로 YW-Gate, YT-Gate에 각각 입력되어 있다.
도 4에 있어서 센스 앰프 회로 SA는 도 1에 도시한 신호 PC, HPC0, HPC1, DCS를 게이트 입력으로 하는 트랜지스터를 포함한다. 제3 열 게이트 어레이 회로 YT-Gate는 DCB0, DCB1을 게이트 입력으로 하는 트랜지스터를 포함한다.
이 반도체 불휘발성 기억 장치에 있어서는 외부 단자에서 공급되는 행, 열 어드레스 신호 AX, AY를 받는 행, 열 어드레스 버퍼 XADB, YADB를 통해서 형성된 상보 어드레스 신호가 행, 열 어드레스 디코더 XDCR, YDCR에 공급된다. 또, 특히 제한되는 것은 아니지만, 예를 들어 상기 행, 열 어드레스 버퍼 XADB, YADB는 장치 내부의 칩 인에이블 선택 신호에 의해 활성화되고, 외부 단자로부터의 어드레스 신호 AX, AY를 취입하고, 외부 단자에서 공급된 어드레스 신호와 동상인 내부 어드레스 신호와 역상인 어드레스 신호로 이루어지는 상보 어드레스 신호를 형성한다.
행 어드레스 디코더 XDCR은 행 어드레스 버퍼 XADB의 상보 어드레스 신호에 따른 메모리 셀 군의 워드선 WL의 선택 신호를 형성하고, 열 어드레스 디코더 YDCR은 열 어드레스 버퍼 YADB의 상보 어드레스 신호에 따른 메모리 셀 군의 비트선 BL의 선택 신호를 형성한다. 이것에 의해, 메모리 어레이(Memory Array) 내에 있어서 임의의 워드선 WL 및 비트선 BL이 지정되어 원하는 메모리 셀이 선택된다.
특히 제한되는 것은 아니지만, 예를 들어 메모리 셀의 선택은 8비트∼16비트 또는 32비트 단위 등에서의 기입, 판독을 실행하기 위해서 행 어드레스 디코더 XDCR과 열 어드레스 디코더 YDCR에 의해 메모리 셀은 8개∼16개 또는 32개 등이 선택된다. 1개의 데이타 블럭의 메모리 셀은 워드선 방향(행방향)에 X개, 데이타선 방향(열방향)에 Y개로 하면, X×Y개의 메모리 셀 군의 데이타 블럭이 8개∼16개 또는 32개 등으로 구성된다.
그러나, 본 실시예에 있어서 내장 전원 회로 VS에서 발생하는 전압은 내장 전원 전압값이 외부 전원 전압 Vcc보다 낮은 전압값의 발생에는 저항 또는 MOS 트랜지스터를 사용해서 외부 전원 전압 Vcc를 분압시키고, 또 외부 전원 전압 Vcc보다 높은 전압값의 발생에는 승압 펌프 회로를 사용한다.
도 5에서는 내장 전원 전압의 정밀도를 필요로 하는 경우의 블록 구성을 설명한다. 내장 전원 회로 VS는 기준 전압 발생 회로(Reference Voltage Generator), 강압 회로(Voltage Lowering Circuit), 승압 펌프 회로(Booster Pump Circuit), 리미터 회로(Limiter Circuit), 전원 전환 회로로 구성되고, 출력 전원 전압은 예를 들어 워드선 WL을 선택하는 행 어드레스 디코더 XDCR 내의 전원 변환 회로(Voltage Transformer), 드라이버 회로(Driver)에 접속되고, 모드 제어 회로 MC에 의해 제어되고 있다. 낮은 임계값 전압 VthL에 대응하는 기입 검증 워드선 전압 Vwv의 발생은 전류 미러 회로 등으로 구성되는 강압 회로에 기준 전압 발생 회로의 기준 전압을 사용함으로써 전압 정밀도의 향상이 도모된다. 또, 메모리 셀의 높은 임계값 전압을 검증하는 워드선 전압 Vev의 발생은 승압 펌프 회로에 의해 발생시킨 후 기준 전압 발생 회로의 기준 전압을 리미터 회로에 사용함으로써 전압 정밀도의 향상을 도모할 수 있다.
판독 동작시의 프리차지 및 1/2전류를 발생하는 트랜지스터의 전원 전압 VSA는 기입 검증 워드선 전압 Vwv의 발생과 마찬가지로 전류 미러 회로 등으로 구성되는 강압 회로에 기준 전압 발생 회로의 기준 전압을 사용함으로써 전압 정밀도의 향상이 도모된다.
상기 메모리 셀은 특히 제한되는 것은 아니지만, 예를 들어 EPROM의 메모리 셀과 유사한 구성이고, 제어 게이트와 부유 게이트를 갖는 공지의 메모리 셀 또는 제어 게이트와 부유 게이트 및 선택 게이트를 갖는 공지의 메모리 셀이다. 여기에서는 제어 게이트와 부유 게이트를 갖는 메모리 셀의 구조를 설명한다.
도 6의 메모리 셀은 스택형 메모리 셀 구조이다.
도 7은 스플릿형 메모리 셀 구조이다. 특히 제한되는 것은 아니지만, 예를 들어 단결정 P형 실리콘으로 이루어지는 반도체 기판 상에 형성된다.
즉, 이 불휘발성 메모리 셀은 도 6 및 도 7에 도시한 바와 같이 워드선 전극(1), 드레인 전극(2), 소스 전극(3), 기판 전극(4), 제어 게이트(5), 부유 게이트(6), 드레인-소스 영역의 고불순물 농도의 N형 확산층(7), 층간 절연막(8), 터널 절연막(9), P형 기판(10)으로 이루어지는 트랜지스터 1소자에 의해서 1개의 플래시소거형 EEPROM 셀이 구성되어 있다.
메모리 셀을 여러개 접속하는 메모리 셀 군에 대해서는 여러가지 접속예가 제안되어 있고, 특히 제한되는 것은 아니지만 예를 들어 도 8∼도 10에 도시한 바와 같은 DINOR 접속 방식, AND 접속 방식, HICR 접속 방식 등이 있고, 그 메모리 셀 접속 방식에 대해서 본 발명인 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS를 부 비트선에 접속한다.
도 11∼도 13에 도시한 것은 도 8∼도 10에 대응하는 본 발명의 메모리 셀 접속 방식이다. 그러나, 이것에 제한되는 것은 아니고, 주 비트선과 부 비트선의 계층 구성으로 하고 있는 트랜지스터 SiD-MOS를 포함하는 다른 접속 방식에도 본 발명을 적용하는 것은 가능하다.
도 8은 DINOR 접속 방식에 의한 메모리 셀의 접속예이고, 비트선을 계층 구성으로 하는 트랜지스터 SiD-MOS를 메모리 셀 이외에 포함하고 있다. 메모리 셀의 MOS 트랜지스터의 게이트 단자는 워드선 WL0∼WLi에 접속되고, 메모리 셀 군의 드레인 단자는 부 비트선에 접속되고, 비트선을 계층 구성으로 하는 트랜지스터 SiD-MOS를 거쳐서 비트선 BL0∼BL2에 접속된다. 또한, 메모리 셀의 소스 단자는 공통 소스선에 접속된다. DINOR 접속 방식에 본 발명을 적용한 접속 방식을 도 11에 도시한다. 부 비트선과 메모리 셀의 소스에 대해서 트랜지스터 SiDB-MOS를 배치한다.
도 9는 AND 접속 방식에 의한 접속예를 도시하고, 주 비트선과 부 비트선을 계층 구성으로 하는 트랜지스터 SiD-MOS 및 공통 소스선과 메모리 셀 군의 부 소스선을 계층 구성으로 하는 트랜지스터 SiS-MOS가 메모리 셀의 드레인 단자 및 소스 단자에 접속된다. AND 접속 방식에 본 발명을 적용한 접속 방식을 도 12에 도시한다. 부 비트선과 메모리 셀 군의 부 소스선에 대해서 트랜지스터 SiDB-MOS를 배치한다.
도 10은 HICR 접속 방식에 의한 메모리 셀의 접속예로서 인접 메모리 셀 군의 부 소스선을 공통으로 하고 있다. HICR 접속 방식에 본 발명을 적용한 접속 방식을 도 13에 도시한다. 부 비트선과 인접 메모리 셀 군의 공통 부 소스선에 대해서 트랜지스터 SiDB-MOS를 배치한다.
구체적으로, DINOR 접속 방식에 적용한 메모리 셀 접속 방식을 도시한 도 1과 반도체 불휘발성 기억 장치의 구성을 도시한 도 4를 사용해서 접속 관계를 명확하게 한다. 메모리 어레이는 메모리 셀 MOS M0∼M15와 워드선 WL0∼WL3, 비트선 BL0∼BL3, 비트선 계층 트랜지스터 SiD-MOS의 게이트 신호 S0D∼S1D, 부 비트선과 메모리 셀의 소스에 대해서 배치한 트랜지스터 SiDB-MOS의 게이트 신호 S0DB∼S1DB 및 공통의 소스선에 의해 구성되어 있다. 공통의 소스선의 전위 및 메모리 셀 어레이의 웰의 전위는 소스-채널 전위 전환 회로 SVC에 의해 전환된다. 도 1의 메모리 어레이에 있어서, 동일한 행에 배치된 메모리 셀, 예를 들어 M0, M2, M4, M6의 제어 게이트는 동일한 워드선 WL0에 접속되고, 동일한 열에 배치된 메모리 셀, 예를 들어 M0, M1의 드레인은 S0D 신호를 게이트로 하는 트랜지스터 SiD-MOS를 거쳐서, M8, M9의 드레인은 S1D 신호를 게이트로 하는 트랜지스터 SiD-MOS를 거쳐서 동일한 비트선 BL0에 접속되어 있다.
메모리 셀 군과 트랜지스터 SiD-MOS의 게이트 신호의 관계는 다음과 같다. 메모리 셀 군 M0, M1, 메모리 셀 군 M6, M7, 메모리 셀 군 M10, M11 및 메모리 셀 군 M12, M13의 부 비트선은 S0D 신호를 게이트로 하는 트랜지스터 SiD-MOS를 거쳐서 각각의 비트선 BL0, BL3, BL1 및 BL2에 접속된다. 메모리 셀 군 M2, M3, 메모리 셀 군 M4, M5, 메모리 셀 군 M8, M9 및 메모리 셀 군 M14, M15의 부 비트선은 S1D 신호를 게이트로 하는 SiD-MOS를 거쳐서 비트선 BL1, BL2, BL0 및 BL3에 접속된다.
도 1에서 명확한 바와 같이, 각각의 메모리 셀 군의 부 비트선과 메모리 셀의 소스를 접속하는 트랜지스터 SiDB-MOS의 게이트 신호는 그 메모리 셀 군의 부 비트선과 비트선을 접속하는 트랜지스터 SiD-MOS의 게이트 신호의 상보 신호이다.
주 비트선 BL0∼BL3의 한쪽에는 제어 신호 YW를 게이트 신호로 하는 트랜지스터 YW-MOS가 접속되고, YW-MOS를 거쳐서 메모리 셀의 기입의 정보를 보유하는 데이타 래치 회로 DL이 접속된다. 비트선 BL0∼BL3의 다른 한쪽에는 재기입 동작시의 비트선 전위가 센스 앰프 회로 SA 등으로 전달되는 것을 저지하는 제어 신호 YT를 게이트 신호로 하는 트랜지스터 YT-MOS가 접속된다. 또, 상기 열 어드레스 디코더 YDCR에 의해서 형성된 선택 신호를 받는 열 선택 스위치 YG-MOS를 거쳐서 센스 앰프 회로 SA에 접속된다. 트랜지스터 YW-MOS 및 YT-MOS는 고전압 인가가 가능한 트랜지스터로 구성된다.
도 4에 있어서, 데이타 입출력선에는 외부 단자 I/O에서 멀티플렉서 회로 MP를 거쳐서 입력되는 기입 신호를 받는 기입 데이타의 입력 버퍼 회로 DIB의 외부 단자가 기입시에 온으로 되는 기입 제어 신호를 받는 스위치 MOS를 거쳐서 접속되고, 기입 정보를 주 비트선을 경유하여 데이타 래치 회로 DL에 정보가 보유된다. 이 기입시에는 데이타 래치 회로 DL의 전원 전압이 메모리 셀의 드레인 단자 전압으로 되고 입력된 정보에 의해 메모리 셀의 기입이 실행된다.
판독 동작에 있어서는 센스 앰프 회로 SA가 동작하고 또 판독 데이타의 출력버퍼 회로 DOB를 통해 멀티플렉서 회로 MP를 거쳐서 외부 단자 I/O에 접속된다.
임계값이 높은 메모리 셀은 그 부유 게이트에 전자가 축적되어 있기 때문에, 제어 게이트 즉 워드선 WL에 선택 전위를 인가해도 드레인 전류는 흐르지 않는다. 한편, 부유 게이트에 전자의 주입이 실행되어 있지 않은 메모리 셀의 임계값은 낮고 워드선 WL에 선택 전위를 인가한 경우에 전류가 흐른다. 이 드레인 전류를 센스 앰프 회로 SA에 의해 판독함으로써 메모리 셀의 임계값의 고저를 기억 장치의 정보로 한다.
판독 동작, 재기입 동작(소거 동작 및 기입 동작) 등의 동작모드에는 상기 외부 단자 /CE, /WE의 칩 인에이블 신호, 기입 인에이블 신호의 활성과 외부 단자I/O의 데이타 예를 들어 판독 동작 00H, 소거동작 20H, 기입 동작 10H 등에 의한 커멘드 입력에 의해 각 동작 모드로 되고, 이 경우에 제어 신호 버퍼 회로 CSB에 의해 각 동작에 필요한 내부 신호를 발생한다.
또, 재기입 동작중인지, 재기입 동작이 종료했는지, 소거 동작 중인지의 여부, 기입 동작중인지의 여부를 상태 폴링 또는 레디/비지신호 등에 의해 외부에서 알 수 있게 한다. 섹터 단위에서의 연속적인 판독 동작 및 섹터 단위에서의 기입 데이타(섹터 데이타)의 수신 등에 있어서는 외부 단자 SC로부터의 신호와 동기시켜서 출력 및 입력시켜도 좋다.
이하, 소거 동작에 대해서 설명한다. 선택 메모리 셀의 각 전압은 제어 게이트에 예를 들어 10V 정도, 웰 및 소스에 부의 전압 예를 들어 -9V 정도를 인가한다. 부유 게이트와 채널 사이에 전압차가 생기고 채널 내의 전자가 부유 게이트 내에 파울러 놀드하임(Fowler-Nordheim) 터널 현상에 의해 주입된다. 메모리 셀의 드레인 단자는 개방(open)으로 하고 메모리 셀을 거친 정상 전류가 흐르는 것을 방지한다. 도 4에 있어서 어드레스 디코더 XDCR에 공급되는 전압이 소거 워드선 전압 Vew이고, 소거 채널-소스 전압 Vec가 소스-채널 전위 전환 회로 SVC에 공급된다. 비트선을 계층 구성으로 하는 트랜지스터 SiD-MOS의 게이트 신호는 부전압의 소거 채널-소스 전압 Vec로 된다. 또, 부 비트선과 메모리 셀의 소스 사이의 트랜지스터 SiDB-MOS의 게이트 신호는 접지 전압 VSS(0V)로 한다.
이것에 의해, 소거시의 메모리 셀의 임계값 전압을 판독시의 선택 워드선 전압인 Vrw 이상으로 할 수 있다. 소거 동작에서는 소거를 몇회로 나눈 소거 펄스의 반복 인가에 의해 소거를 실행함과 동시에, 소거 후에 매회 메모리 셀의 임계값 전압을 검증하는 동작(소거 검증)이 실행된다. 소거 검증 워드선 전압 Vev는 예를 들어 5V 정도로 설정된다.
기입 동작에서는 제어 게이트를 예를 들어 -9V 정도의 부의 전압을 인가하고, 기입의 메모리 셀의 드레인 단자에는 선택적으로 예를 들어 5V 정도의 전압을 인가함으로써 부유 게이트와 드레인 사이에 전압차가 생겨 부유 게이트 내의 전자가 드레인 측으로 파울러 놀드하임 터널 현상에 의해 방출된다. 비선택의 메모리 셀의 드레인 단자에는 접지 전압의 VSS(0V)를 인가함으로써, 전압차를 억제하고 부유 게이트 내의 전자의 방출을 방지한다. 도 4에 있어서 어드레스 디코더 XDCR에 공급되는 전압이 기입 워드선 전압 Vww이고, 기입 드레인 단자 전압 Vwd가 데이타래치 회로 DL에 공급된다. 비트선을 계층 구성으로 하는 트랜지스터 SiD-MOS의 게이트 신호는 SiD-MOS 자신의 임계값 전압을 고려하여 예를 들어 6V 정도의 전압을 인가한다. 또, 부 비트선과 메모리 셀의 소스 사이의 트랜지스터 SiDB-MOS의 게이트 신호는 소거시 동일한 접지 전압의 VSS(0V)로 한다.
이것에 의해, 기입시의 메모리 셀의 임계값 전압을 판독시의 선택 워드선 전압인 Vrw 이하로 할 수 있다. 기입 동작에서는 소거 동작과 마찬가지로 기입을 몇회로 나눈 기입 펄스의 반복 인가에 의해 기입을 실행함과 동시에, 기입후에 매회 메모리 셀의 임계값 전압을 검증하는 동작(기입 검증)이 실행된다. 기입 검증 워드선 전압 Vwv는 예를 들어 2V 정도로 설정된다.
메모리 셀의 재기입 동작(기입 동작, 소거 동작)에 의해 메모리 셀의 드레인 단자 또는 소스 단자에 전압을 인가하면, 도 14에 도시하는 바와 같이 워드선 즉 제어 게이트의 전압이 정전압이면 메모리 셀의 드레인 및 소스의 기생용량의 충방전이 메모리 셀에 흐른다. 이 순간에는 열전자가 발생하고 부유 게이트에 전자가 주입되어 메모리 셀의 임계값 전압이 변동하고 터널막을 전자가 통과함으로써 터널막에 손상을 입힌다.
도 15에는 본 발명의 부 비트선과 메모리 셀의 소스 단자 사이에 배치한 트랜지스터 SiDB-MOS를 적용한 메모리 셀의 재기입 동작을 도시한다. 메모리 셀의 드레인 단자 또는 소스 단자에 전압을 인가하는 동작중에 트랜지스터 SiDB-MOS에 의해 메모리 셀의 드레인 단자와 소스 단자를 접속하고 메모리 셀의 드레인 및 소스의 기생용량의 충방전을 메모리 셀에 흐르게 하는 것을 방지한다.
도 16에는 드레인측으로 전자를 방출하는 기입 동작의 일례인 타이밍 파형을 도시한다. 적어도 메모리 셀의 드레인 단자에 전압을 인가할 때 및 전압을 차단할 때에는 게이트 신호 SiDB가 활성되어 메모리 셀의 드레인 단자와 소스 단자를 접속한다.
부 비트선과 메모리 셀의 소스 단자 사이에 배치한 트랜지스터 SiDB-MOS를 메모리 셀의 재기입(기입, 소거) 동작에서 사용함으로써 메모리 셀의 드레인 및 소스의 기생 용량의 충방전을 메모리 셀에 흐르게 하는 것을 방지하여 메모리 셀의 임계값 전압의 변동을 억제할 수 있으므로, 안정한 고속의 판독 동작이 가능해진다.
도 17에는 종래의 메모리 셀 접속 방식을 도시한 도 8에 있어서 판독 동작에서 미리 프리차지를 실행한 주 비트선, 부 비트선 등의 전위 파형을 도시한다. 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS의 게이트 신호 SiD가 완전히 폐쇄되어 있지 않은 상태에서 다음의 판독 사이클1의 프리차지 신호 PC를 활성시키면, 부 비트선의 전압이 0.5V 정도 상승한다. 다음의 판독 사이클2에서는 차동형 센스 앰프의 데이타선과 기준선에 전압차가 생긴다. 이 전압차는 판독 동작에 영향을 미쳐 안정한 고속 판독을 방해한다. 따라서, 프리차지의 개시는 SiD 신호가 상승할 때까지 대기하지 않으면 안되고 그 시간이 오버헤드로 된다.
도 18에는 본 발명의 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS를 마련한 메모리 셀 접속 방식에 있어서 판독 동작에서 미리 프리차지를 실행한 주 비트선, 부 비트선 등의 전위 파형을 도시한다. 판독 사이클1의 프리차지 신호 PC에 의해 부 비트선의 전압은 일단 상승하지만, 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS의 게이트 신호 SiDB가 활성되어 있기 때문에, 부 비트선의 전압은 트랜지스터 SiDB-MOS를 거쳐서 재차 접지 전압의 VSS로 되돌아간다. 따라서, 다음의 판독 사이클2에서는 차동형 센스 앰프의 데이타선과 기준선 사이에는 전압차가 생기지 않는다.
프리차지의 개시를 SiD 신호가 하강하기 전으로 하는, 미리 프리차지를 실행하는 방식을 취함으로써, 판독 동작의 사이클을 단축할 수 있어 고속 동작이 가능하게 된다.
도 19에는 도 1에 있어서의 판독 동작에서 필요한 신호선의 판독 동작 개시 시의 타이밍 파형을 도시한다. 판독 동작에서는 도 1의 주 비트선 BL0∼BL3의 양측에 있는 트랜지스터 YW-MOS의 게이트 신호 YW는 비활성으로 하고, 트랜지스터 YT-MOS의 게이트 신호 YT는 활성시킨다. 프리차지 및 1/2 전류의 발생 회로의 전원 전압은 외부 전압 VCC에 의존하지 않고, 장치 내부에서 발생하는 안정화 전원 전압 예를 들어 2.5V 정도의 전압을 인가한다. 프리차지 신호 PC의 개시는 열 어드레스를 입력으로 하는 YG-Gate의 선택과 동일한 타이밍이다. 또, 이 때 주 비트선을 접지 전압 VSS로 하는 트랜지스터의 게이트 신호 DCB0을 비활성으로 한다. 즉, 차동 센스 앰프의 입력으로 되는 데이타선 및 기준선 이외의 주 비트선을 접지 전압 VSS로 한다. 이것에 의해, 데이타선 및 기준선의 인접 주 비트선의 전위는 접지 전압 VSS이고 항상 안정한 부하용량이 할당된다. 프리차지를 데이타선 및 기준선에 대해 실행한다.
프리차지 신호 PC 종료에 맞춰서 데이타선에 대해 메모리 셀의 대략 1/2 전류를 메모리 셀 전류를 방해하는 방향으로 흐르게 하는 트랜지스터의 게이트 신호 HPC0을 활성한다. 이 타이밍은 프리차지 신호 PC 활성중이어도 좋다. 그 후, 주 비트선과 부 비트선의 계층 구성으로 하고 있는 트랜지스터 SiD-MOS의 게이트 신호 SiD가 상승하고, 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS가 하강한다.
여기에서, 판독 대상의 메모리 셀 M0의 임계값 전압이 낮은 상태 VthL에서는 메모리 셀의 전류에서 1/2 전류가 삭감된 전류에 의해 주 비트선의 전압은 프리차지 전압보다 낮아진다. 또, 판독 대상의 메모리 셀 M0의 임계값 전압이 높은 상태 VthH에서는 1/2 전류가 흘러 주 비트선의 전압은 프리차지 전압보다 높아진다. 이 데이타선(BL0) 전압과 기준선(BL2)의 프리차지 전압을 비교함으로써 안정한 고속의 판독 동작을 할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.
예를 들어, 본 실시예의 반도체 불휘발성 기억 장치에 대해서는 플래시 메모리에 적용한 경우에 대해서 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, EEPROM, EPROM 등의 전기적으로 재기입이 가능한 다른 반도체 불휘발성 기억 장치에 대해서 널리 적용할 수 있다.
도 20에는 본 발명을 적용하기에 적합한 싱글칩 마이크로컴퓨터의 블럭도가 도시되어 있다. 동일 도면에 있어서, 참조 부호(21)은 CPU(중앙 처리 장치), 참조 부호(12)는 상기 기재된 실시예의 반도체 불휘발성 기억 장치인 플래시 메모리, 참조 부호(13)은 상기 CPU(21)이 실행해야 할 프로그램이나 고정 데이타를 기억하는 ROM, 참조 부호(14)는 상기 CPU(21)에 의한 연산 결과를 기억하거나, CPU의 작업 영역을 제공하는 RAM, 참조 부호(15)는 상기 각 메모리와 외부의 주 메모리(도시되어 있지 않은 하드 디스크 기억 장치 등)내 사이에서 데이타를 소정의 블록 단위로 전송하는 제어를 담당하는 DMA 컨트롤러이다.
또, 참조 부호(16)은 외부 장치와의 사이에서 직렬 통신을 실행하는 직렬 통신 인터페이스 회로, 참조 부호(17)은 CPU(21)의 타이머로서 기능하는 타이머 회로, 참조 부호(18)은 발진 회로를 갖고 시스템 클럭 CK를 형성하는 클럭 펄스 발생회로, IOP1∼IOP9는 칩의 입출력 포트이다. 이 실시예의 마이크로컴퓨터는 상기 CPU(21)과 메모리(12, 13, 14)나 DMA 컨트롤러(15) 및 입출력 포트 IOP 사이를 접속하는 메인 어드레스 버스 IAB와 메인 데이타 버스 IDB 이외에 직렬 통신용 직렬 통신 인터페이스 회로(16)이나 타이머 회로(17) 등의 주변 회로와 입출력 포트 IOP1∼IOP9 사이를 접속하는 주변 어드레스 버스 PAB 및 주변 데이타 버스 PDB가 마련되어 있다.
또, 상기 메인 어드레스 버스 IAB 및 메인 데이타 버스 IDB와 주변 어드레스 버스 PAB 및 주변 데이타 버스 PDB 사이의 신호의 전송을 제어함과 동시에 각 버스의 상태를 제어하는 버스 시퀀스 컨트롤러(19)가 마련되어 있다. 특히 제한되는 것은 아니지만, 상기 주변 어드레스 버스 PAB 및 주변 데이타 버스 PDB에는 모든 입출력 포트 IOP1∼IOP9가 접속되어 있지만, 메인 어드레스 버스 IAB 및 메인 데이타 버스 IDB에는 일부의 입출력 포트 IOP1∼IOP5만이 접속되어 있다.
또, 도 20에 도시되어 있는 CPU(21) 및 회로 블럭(12∼19))과 버스(IAB, IDB, PAB, PDB)는 단결정 실리콘 기판과 같은 1개의 반도체칩(20) 상에 있어서 형성된다.
도 21에는 본 실시예의 싱글칩 마이크로컴퓨터에 내장한 반도체 불휘발성 기억 장치의 판독 동작을 도시한다. 시스템 클럭 CK에 대응한 판독은 도 20의 버스 시퀀스 컨트롤러(19)에 의해 발생하는 플래시 메모리 모듈 선택 신호 MSN 및 판독 스트로브 신호 RDN에 의해 가능해진다.
또, 본 실시예의 반도체 불휘발성 기억 장치에 있어서는 플래시 메모리로서 기억 장치 단위로 사용되는 경우에 한정되지 않고, 예를 들어 컴퓨터 시스템, 디지탈 스틸 카메라 시스템, 자동차 시스템 등의 각종 시스템의 기억 장치로서 널리 사용되고, 일례로서 도 22를 사용하여 컴퓨터 시스템에 대해서 설명한다.
도 22에 있어서, 이 컴퓨터 시스템은 정보 기기로서의 중앙 처리 장치 CPU, 정보 처리 시스템 내에 구축한 I/O 버스, 버스 유닛(Bus Unit), 주 기억 메모리나 확장 메모리 등의 고속 메모리를 액세스하는 메모리 제어 유닛(Memory Control Unit), 주 기억 메모리로서의 DRAM, 기본 제어 프로그램이 저장된 ROM, 선단에 키보드가 접속된 키보드 컨트롤러 KBDC 등에 의해서 구성된다. 또, 표시 어댑터로서의 디스플레이 어댑터(Display Adapter)가 I/O 버스에 접속되고 상기 디스플레이 어댑터의 선단에는 디스플레이(Display)가 접속되어 있다.
그리고, 상기 I/O 버스에는 병렬 포트(Parallel Port) I/F, 마우스 등의 직렬 포트(Serial Port) I/F, 플로피 디스크 드라이브 FDD, 상기 I/O 버스로부터의 HDD I/F로 변환하는 버퍼 컨트롤러 HDD 버퍼(Buffer)가 접속된다. 또, 상기 메모리 제어 유닛(Memory Control Unit)으로부터의 버스와 접속되고 확장 RAM 및 주 기억 메모리로서의 DRAM이 접속되어 있다.
여기에서, 이 컴퓨터 시스템의 동작에 대해서 설명한다. 전원이 투입되어 동작을 개시하면, 우선 상기 중앙 처리 장치 CPU는 상기 ROM을 상기 I/O 버스를 통해서 액세스하고 초기 진단, 초기 설정을 실행한다. 그리고, 보조 기억 장치로부터 시스템 프로그램을 주 기억 메모리로서의 DRAM에 로드한다. 또, 상기 중앙 처리 장치 CPU는 상기 I/O 버스를 통해서 HDD 컨트롤러로 HDD를 액세스하는 것으로서 동작한다.
그리고, 시스템 프로그램의 로드가 종료하면, 사용자의 처리 요구에 따라서 처리를 진행시켜 간다. 또한, 사용자는 상기 I/O 버스 상의 키보드 컨트롤러 KBDC나 표시 어댑터(Display Adapter)에 의해 처리의 입출력을 실행하면서 작업을 진행시킨다. 그리고, 필요에 따라서 병렬 포트(Parallel Port) I/F, 직렬(Serial Port) 포트 I/F에 접속된 입출력 장치를 활용한다.
또, 본체상의 주 기억 메모리로서의 DRAM에서는 주 기억 용량이 부족한 경우에는 확장 RAM에 의해 주기억을 보충한다. 사용자가 파일을 판독/기입하고자 하는 경우에는 사용자는 상기 HDD가 보조 기억 장치인 것으로 해서 보조 기억 장치로의 액세스를 요구한다. 그리고, 본 발명의 플래시 메모리에 의해 구성된 플래시 파일 시스템은 그것을 받아 파일 데이타의 액세스를 실행한다.
이상과 같이 해서 플래시 메모리 등의 기억 장치는 컴퓨터 시스템의 플래시 파일시스템 등으로서 널리 적용할 수 있다.
또, 노트형 퍼스널 컴퓨터, 휴대 정보 단말rl 등의 컴퓨터 시스템에 있어서는 시스템에 대해 삽입 및 분리가능하게 마련되는 PC 카드 등이 사용된다.
도 23은 PC 카드의 예를 도시한다. ROM 및 RAM을 갖는 중앙 처리 장치 CPU와 이 CPU와의 사이에서 데이타의 송수신이 가능하게 접속되는 플래시 어레이(FLASH-ARRAY), 컨트롤러(Controller), 데이타의 송신이 가능하게 접속되는 제어 논리 회로(Control Logic), 버퍼 회로(Buffer), 인터페이스 회로(Interface) 등으로 구성되어 있다.
또, 이 PC 카드에 있어서는 플래시 어레이(FLASH-ARRAY), 제어 논리 회로(Control Logic), 버퍼 회로(Buffer), 인터페이스 회로(Interface) 사이에서 데이타의 송수신이 가능하게 되어 있고, PC 카드는 시스템 본체로의 삽입 상태에 있어서 인터페이스 회로(Interface)를 거쳐서 시스템 버스(SYSTEM-BUS)에 접속되도록 되어 있다.
예를 들어, 중앙 처리 장치 CPU는 8비트의 데이타 형식에 의해 전체의 관리를 실행하고, 인터페이스 제어, 재기입 및 판독 동작 제어와 연산 처리 등을 담당하고, 또 플래시 어레이(FLASH-ARRAY)는 예를 들어 32M 비트의 플래시 디바이스 어레이로 형성되고 예를 들어 1섹터는 512 바이트의 데이타 영역과 16바이트의 유틸리티 영역으로 이루어지고, 8192 섹터가 1디바이스로 되어 있다.
또, 컨트롤러(Controller)는 셀 베이스 또는 이산 IC 등으로 형성되고, DRAM 또는 SRAM 등에 의한 섹터 테이블이 마련되어 있다. 제어 논리 회로(Control logic)에서는 타이밍 신호, 제어 신호가 발생되고, 또 버퍼 회로(Buffer)는 재기입시의 데이타의 일시적인 저장를 위해 사용된다.
이상과 같이, 플래시 메모리 등의 기억 장치는 PC 카드에도 사용할 수 있고, 또 이 불휘발성의 반도체 기억 장치는 전기적으로 데이타의 재기입이 요구되는 각종 시스템에 널리 사용할 수 있다.
이상과 같이 해서, 플래시 메모리 등의 기억 장치는 컴퓨터 시스템의 플래시 파일시스템 등으로서 널리 적용할 수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
[1] 메모리 셀 접속 방식으로서 주 비트선과 부 비트선을 접속하는 트랜지스터 SiD-MOS 이외에 부 비트선에 대해서 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS를 구비하고, 판독 동작시에 SiD-MOS의 게이트 단자 신호가 선택되기 전에 비트선의 프리차지를 개시함으로써 판독 동작의 사이클을 단축할 수 있어 고속동작이 가능하게 된다.
[2] 차동형 센스 앰프의 판독 비트선과 기준 비트선을 동일 메모리 어레이 내로 함으로써, 안정한 고속의 판독 동작이 가능하게 된다.
[3] 부 비트선과 메모리 셀의 소스 단자 사이에 배치한 트랜지스터 SiDB-MOS를 메모리 셀의 재기입(기입, 소거) 동작에서 사용함으로써, 메모리 셀의 드레인 및 소스의 기생 용량의 충방전을 메모리 셀에 흐르게 하는 것을 방지하여 메모리 셀의 임계값 전압의 변동을 억제할 수 있기 때문에, 안정한 고속의 판독 동작이 가능하게 된다.
도 1은 본 발명의 원리를 설명하기 위한 메모리 셀 접속과 메모리 어레이 구성 및 차동형 센스 앰프 회로 접속 관계를 도시한 도면,
도 2는 본 실시예에 대해서 종래의 판독 동작에 있어서의 비트선과 부 비트선을 접속하는 트랜지스터의 게이트 신호 SiD의 파형과 판독 동작에 있어서의 역할을 도시한 개략도,
도 3은 본 실시예의 SiD 파형과, 부 비트선을 디스차지하는 트랜지스터 SiDB-MOS의 게이트 신호 SiDB-MOS의 게이트 신호와 판독 동작에 있어서의 역할을 도시한 개략도,
도 4는 본 실시예에 있어서의 반도체 불휘발성 기억 장치를 도시한 기능 블럭도,
도 5는 본 실시예에 있어서의 반도체 불휘발성 기억 장치 내의 내장 전원 회로의 기능 블럭도,
도 6은 본 실시예에 있어서 반도체 불휘발성 메모리 셀(스택형)의 트랜지스터를 도시한 단면도,
도 7은 본 실시예에 있어서 반도체 불휘발성 메모리 셀(스플릿형)의 트랜지스터를 도시한 단면도,
도 8은 종래의 메모리 매트릭스를 구성하는 메모리 셀의 접속예(DINOR)를 도시한 회로도,
도 9는 종래의 메모리 매트릭스를 구성하는 메모리 셀의 접속예(AND)를 도시한 회로도,
도 10은 종래의 메모리 매트릭스를 구성하는 메모리 셀의 접속예(HICR)를 도시한 회로도,
도 11은 본 발명을 메모리 셀 접속 DINOR에 적용한 메모리 셀의 접속을 도시한 회로도,
도 12는 본 발명을 메모리 셀 접속 AND에 적용한 메모리 셀의 접속을 도시한 회로도,
도 13은 본 발명을 메모리 셀 접속 HICR에 적용한 메모리 셀의 접속을 도시한 회로도,
도 14는 메모리 셀의 재기입 동작에서 발생하는 충전 전류를 도시한 단면 모식도,
도 15는 본 발명을 적용한 것에 의한 메모리 셀의 재기입 동작에서 발생하는 충전 전류를 대책한 단면 모식도,
도 16은 본 발명을 적용한 것에 의한 메모리 셀의 재기입 동작의 타이밍 파형을 도시한 도면,
도 17은 종래의 판독 동작에 의해 미리 프리차지를 실행한 주 비트선, 부 비트선 등의 전위 파형을 도시한 도면,
도 18은 본 발명에서 미리 프리차지를 실행한 주 비트선, 부 비트선 등의 전위 파형을 도시한 도면,
도 19는 본 발명의 미리 프리차지를 실행하는 방식의 타이밍 파형을 도시한 도면,
도 20은 본 실시예의 반도체 불휘발성 기억 장치를 내장한 싱글칩 마이크로컴퓨터를 도시한 기능 블럭도,
도 21은 본 실시예의 싱글칩 마이크로컴퓨터에 내장한 반도체 불휘발성 기억 장치를 판독하는 동작을 도시한 도면,
도 22는 본 실시예의 반도체 불휘발성 기억 장치를 사용한 컴퓨터 시스템을 도시한 기능 블럭도,
도 23은 본 실시예의 반도체 불휘발성 기억 장치를 사용한 카드 시스템을 도시한 기능 블럭도.
<부호의 설명>
XADB: 행 어드레스 버퍼, XDCR: 행 어드레스 디코더, DL: 데이타 래치 회로, SA: 센스 앰프 회로, YG-Gate: 제1 열 게이트 어레이 회로, YW-Gate: 제2 열 게이트 어레이 회로, YT-Gate: 제3 열 게이트 어레이 회로, YADB: 열 어드레스 버퍼, YDCR: 열 어드레스 디코더, SVC: 소스-채널 전위 전환 회로, DIB: 입력 버퍼 회로, DOB: 출력 버퍼 회로, MP: 멀티플렉서 회로, MC: 모드 제어 회로, CSB: 제어 신호 버퍼 회로, VS: 내장 전원 회로, 1: 워드선 전극, 2: 드레인 전극, 3: 소스 전극, 4: 기판 전극, 5: 제어 게이트, 6: 부유 게이트, 7: 드레인-소스 영역의 고불순물 농도의 N형 확산층, 8: 층간 절연막, 9: 층간 절연막, 10: P형 기판, 11: 저불순물 농도의 P형 확산층, 12: 플래시 메모리(반도체 불휘발성 기억 장치), 13: ROM, 14: RAM, 15: DMA 컨트롤러 회로, 16: 직렬 통신 인터페이스 회로, 17: 타이머 회로, 18: 클럭 펄스 발생 회로, 19: 버스 시퀀스 제어 회로, 20: 반도체 칩, 21: CPU(중앙 처리 장치), IOP1∼IOP9: 입출력 포트, IAB: 메인 어드레스 버스, IDB: 메인 데이타 버스, PAB: 주변 어드레스 버스, PDB: 주변 데이타 버스.

Claims (21)

  1. 복수의 주 비트선,
    복수의 부 비트선,
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 메모리 셀 - 상기 메모리 셀들의 상기 드레인 단자들은 상기 부 비트선들에 접속됨 - ,
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제1 트랜지스터 - 상기 제1 트랜지스터들 각각의 소스-드레인 경로는 상기 주 비트선들 중 하나와 상기 부 비트선들 중 하나 사이에 배치됨 - , 및
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제2 트랜지스터 - 상기 제2 트랜지스터의 상기 드레인 단자는 상기 부 비트선들 중 상기 하나에 접속됨 -
    를 포함하고,
    상기 제2 트랜지스터의 게이트 신호가 활성화될 때 상기 제1 트랜지스터의 게이트 신호는 비활성화되고,
    상기 제2 트랜지스터의 상기 소스 단자가 메모리 셀 군의 소스 단자에 접속되도록 상기 메모리 셀들이 접속되는 반도체 불휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 반도체 불휘발성 기억 장치는, 상기 메모리 셀을 재기입(기입 또는 소거)하기 위한 동작시 상기 메모리 셀의 상기 드레인 단자 또는 소스 단자에 전압을 인가하는 동안 상기 제2 트랜지스터를 사용하여 대상 메모리 셀의 소스 단자에 드레인 단자를 접속하여, 상기 메모리 셀의 드레인 단자와 소스 단자의 양쪽의 전체 기생 용량의 충방전 전류가 상기 메모리 셀에 흐르는 것을 방지하는 기능을 포함하는 반도체 불휘발성 기억 장치.
  3. 제1항에 있어서,
    상기 반도체 불휘발성 기억 장치에 제공된 메모리 셀들의 판독시 상기 제2 트랜지스터의 게이트 단자 신호는 상기 제1 트랜지스터의 게이트 단자 신호의 상보 신호로서 기능하는 반도체 불휘발성 기억 장치.
  4. 제3항에 있어서,
    상기 복수의 제1 트랜지스터가 제공되고,
    상기 제1 트랜지스터들은 어드레스들에 대응하는 제1 게이트 신호와 제2 게이트 신호 중 하나에 의해 제어되고,
    상기 제1 트랜지스터들 중 하나를 각각 갖는 비트선들의 쌍은 차동형 센스 앰프 방식을 채택하는 판독 비트선과 기준 비트선이 선택되는 것과 동일한 게이트 신호에 의해 제어되는 반도체 불휘발성 기억 장치.
  5. 제4항에 있어서,
    상기 반도체 불휘발성 기억 장치는 상기 판독 비트선 및 기준 비트선이 프리차지 중 또는 프리차지 후에 상기 판독 비트선에 대해서만 메모리 셀 전류의 대략 1/2 전류를 상기 메모리 셀 전류를 방해하는 방향으로 흐르게 하는 상기 차동형 센스 앰프 방식을 통해 실행된 판독 방식을 사용하는 반도체 불휘발성 기억 장치.
  6. 제4항에 있어서,
    상기 판독 비트선 및 기준 비트선은 동일 메모리 어레이에 배치되고,
    상기 제1 트랜지스터는 상기 판독 비트선과 기준 비트선을 선택하기 위한 동일 게이트 단자 신호를 사용하고, 메모리 셀들의 판독시 각각의 메모리 셀에 대해 다른 워드선이 사용되는 반도체 불휘발성 기억 장치.
  7. 제3항에 있어서,
    상기 반도체 불휘발성 기억 장치는 판독 동작 시에 상기 제2 트랜지스터의 소스 단자 전압을 접지 전압과 동일하게 설정하고 대상 메모리 셀의 소스 단자 전압을 상기 메모리 셀의 드레인 단자 전압과 동일하게 설정하는 판독 기능을 포함하는 반도체 불휘발성 기억 장치.
  8. 제3항에 있어서,
    상기 반도체 불휘발성 기억 장치는 판독 동작 시에 상기 제2 트랜지스터의 소스 단자 전압을 대상 메모리 셀의 드레인 단자 전압과 동일하게 설정하고 상기 메모리 셀의 소스 단자 전압을 접지 전압과 동일하게 설정하는 판독 기능을 포함하는 반도체 불휘발성 기억 장치.
  9. 제8항에 있어서,
    상기 판독 비트선 및 기준 비트선의 양쪽에 인접하는 비트선들의 전위는 접지 전압 VSS로 정의되는 반도체 불휘발성 기억 장치.
  10. 제1항에 있어서,
    상기 반도체 불휘발성 기억 장치는 상기 제1 트랜지스터의 게이트 단자 신호가 선택되기 전에 비트선의 프리차지를 개시하기 위한 데이타 판독 기능을 포함하는 반도체 불휘발성 기억 장치.
  11. 제10항에 있어서,
    프리차지와 1/2 전류 모두를 발생시키는데 사용된 회로의 전원 전압은 외부 전압 VCC에 의존하지 않고 상기 기억 장치 내부에서 발생되는 안정화된 전원 전압인 반도체 불휘발성 기억 장치.
  12. 복수의 주 비트선,
    복수의 부 비트선,
    복수의 워드선,
    공통 소스선,
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 메모리 셀 - 상기 메모리 셀들 각각의 상기 제어 게이트는 상기 워드선들 중 대응하는 것에 접속되고, 상기 메모리 셀들 각각의 상기 드레인 단자는 상기 부 비트선들 중 대응하는 것에 접속되고, 상기 메모리 셀들 각각의 상기 소스 단자는 상기 공통 소스선에 접속됨 - ,
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제1 트랜지스터 - 상기 제1 트랜지스터들 각각의 소스-드레인 경로는 상기 주 비트선들 중 하나와 상기 부 비트선들 중 하나 사이에 배치됨 - ,
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제2 트랜지스터 - 상기 제2 트랜지스터들 각각의 상기 드레인 단자는 상기 부 비트선들 중 하나에 접속되고 상기 제2 트랜지스터들 각각의 상기 소스 단자는 상기 공통 소스선에 접속됨 -
    를 포함하는 반도체 불휘발성 기억 장치.
  13. 제12항에 있어서,
    상기 제2 트랜지스터들 중 대응하는 것의 게이트 신호가 활성화되는 동안 상기 제1 트랜지스터들 각각의 게이트 신호는 비활성화되는 반도체 불휘발성 기억 장치.
  14. 제12항에 있어서,
    상기 제2 트랜지스터들의 각각은 상기 제1 트랜지스터들 중 대응하는 것 및 상기 주 비트선들 중 대응하는 것을 통해 충전된 상기 부 비트선들 중 대응하는 것을 방전하는 반도체 불휘발성 기억 장치.
  15. 제12항에 있어서,
    상기 제1 및 제2 트랜지스터들은 상보적으로 온/오프되는 반도체 불휘발성 기억 장치.
  16. 제12항에 있어서,
    상기 복수의 부 비트선은 주 비트선들 각각에 접속되는 반도체 불휘발성 기억 장치.
  17. 제12항에 있어서,
    상기 제1 트랜지스터들 중 대응하는 것이 제1 상태로 설정되고 상기 제2 트랜지스터들 중 대응하는 것이 제2 상태로 설정될 때 상기 메모리 셀들의 각각이 센싱되고, 상기 제1 트랜지스터가 제2 상태로 설정되고 상기 제2 트랜지스터가 제1 상태로 설정될 때 상기 부 비트선들의 대응하는 것의 전위가 변경되는 반도체 불휘발성 기억 장치.
  18. 제12항에 있어서,
    상기 제1 트랜지스터들 중 대응하는 것이 상기 제1 상태로 들어가고 상기 제2 트랜지스터들 중 대응하는 것이 상기 제2 상태로 들어갈 때 상기 주 비트선들 중 하나의 전위가 변경되는 반도체 불휘발성 기억 장치.
  19. 제1 및 제2 주 비트선과, 상기 제1 주 비트선과 제2 주 비트선 사이에 배치된 제3 주 비트선을 포함하는 복수의 주 비트선,
    제1 및 제2 부 비트선을 포함하는 복수의 부 비트선,
    상기 주 비트선에 접속가능한 차동형 센스 앰프,
    상기 제1 주 비트선과 상기 제1 부 비트선 사이에 배치된 제1 트랜지스터,
    상기 제2 주 비트선과 상기 제2 부 비트선 사이에 배치된 제2 트랜지스터,
    제1 및 제2 워드선들을 포함하는 복수의 워드선,
    공통 소스선,
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제1 메모리 셀, 및
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제2 메모리 셀
    을 포함하고,
    상기 제1 메모리 셀 각각에 대해, 상기 제1 메모리 셀의 상기 제어 게이트는 상기 제1 워드선 중 하나에 접속되고, 상기 제1 메모리 셀의 상기 드레인 단자는 상기 제1 부 비트선에 접속되고, 상기 제1 메모리 셀의 상기 소스 단자는 상기 공통 소스선에 접속되고,
    상기 제2 메모리 셀 각각에 대해, 상기 제2 메모리 셀의 상기 제어 게이트는 상기 제2 워드선 중 하나에 접속되고, 상기 제2 메모리 셀의 상기 드레인 단자는 상기 제2 부 비트선에 접속되고, 상기 제2 메모리 셀의 상기 소스 단자는 상기 공통 소스선에 접속되고,
    상기 제1 및 제2 트랜지스터의 게이트 신호는 상기 제1 또는 제2 메모리 셀 중 하나의 메모리 셀의 판독 동작 시에 활성화되고,
    상기 제1 메모리 셀 중 하나의 메모리 셀의 판독 동작 시에, 상기 제2 주 비트선은 기준 비트선으로 되고,
    상기 제1 또는 제2 메모리 셀 중 하나의 메모리 셀의 판독 동작 시에, 상기 제1 및 제2 주 비트선은 상기 차동형 센스 앰프에 접속되고, 상기 제3 주 비트선은 상기 차동형 센스 앰프와 비접속으로 되고, 접지 전압이 제공되는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  20. 제1 및 제2 주 비트선을 포함하는 복수의 주 비트선,
    제1 및 제2 부 비트선을 포함하는 복수의 부 비트선,
    상기 제1 및 제2 주 비트선에 접속된 차동형 센스 앰프,
    상기 제1 주 비트선과 상기 제1 부 비트선 사이에 배치된 제1 트랜지스터,
    상기 제2 주 비트선과 상기 제2 부 비트선 사이에 배치된 제2 트랜지스터,
    제1 및 제2 워드선을 포함하는 복수의 워드선,
    공통 소스선,
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제1 메모리 셀, 및
    제어 게이트, 드레인 단자 및 소스 단자를 각각 포함하는 복수의 제2 메모리 셀
    을 포함하고,
    상기 복수의 제1 메모리 셀 중 하나의 메모리 셀의 상기 제어 게이트는 상기 제1 워드선에 접속되고, 상기 복수의 제1 메모리 셀 각각의 상기 드레인 단자는 상기 제1 부 비트선에 접속되고, 상기 복수의 제1 메모리 셀 각각의 상기 소스 단자는 상기 공통 소스선에 접속되며,
    상기 복수의 제2 메모리 셀 중 하나의 메모리 셀의 상기 제어 게이트는 상기 제2 워드선에 접속되고, 상기 복수의 제2 메모리 셀 각각의 상기 드레인 단자는 상기 제2 부 비트선에 접속되고, 상기 복수의 제2 메모리 셀 각각의 상기 소스 단자는 상기 공통 소스선에 접속되며,
    상기 제1 및 제2 트랜지스터의 게이트 신호가 활성화될 때, 상기 제1 메모리 셀 중 하나의 메모리 셀의 판독 동작 시에, 상기 제1 주 비트선은 판독 비트선이고, 상기 제2 주 비트선은 기준 비트선이며,
    상기 차동형 센스 앰프는, 상기 판독 비트선 및 기준 비트선의 프리차지 중 또는 프리차지 후에, 상기 판독 비트선에 대해서만, 메모리 셀 전류의 대략 1/2 전류를 메모리 셀 전류를 방해하는 방향으로 흘리는 판독 방식을 행하는 것을 특징으로 하는 반도체 불휘발성 기억 장치.
  21. 제20항에 있어서,
    상기 1/2 전류를 발생시키는데 사용된 회로의 전원 전압은 외부 전압 VCC에 의존하지 않고 상기 기억 장치 내부에서 발생되는 안정화된 전원 전압인 반도체 불휘발성 기억 장치.
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