TWI449045B

TWI449045B - Low cost electronic erasure can be rewritten read only memory array

Info

Publication number: TWI449045B
Application number: TW099123531A
Authority: TW
Original assignee: Yield Microelectronics Corp
Priority date: 2010-07-16
Filing date: 2010-07-16
Publication date: 2014-08-11
Also published as: TW201205581A

Description

低成本電子抹除式可複寫唯讀記憶體陣列

本發明係有關一種記憶體陣列，特別是關於一種低成本電子抹除式可複寫唯讀記憶體(EEPROM)陣列。

按，互補式金屬氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)製程技術已成為特殊應用積體電路(application specific integrated circuit，ASIC)之常用製造方法。在電腦資訊產品發達的今天，快閃記憶體(Flash)與電子式可清除程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)由於皆具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。

非揮發性記憶體係為可程式化的，其係用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之電荷移除，使得非揮發性記憶體回到原記憶體之電晶體之閘極電壓。對於目前之快閃記憶體架構而言，雖然面積較小，成本較低，但只支援大區塊的抹寫，無法只對特定的一位元記憶晶胞進行抹寫，在使用上較不方便；另外對於電子式可清除程式化唯讀記憶體之架構而言，具有位元組寫入(byte write)的功能，相對快閃記憶體而言使用較方便，且其一位元記憶晶胞電路圖、及記憶晶胞結構剖視圖，分別如第1圖、第2圖所示。每一記憶晶胞包含二電晶體：一記憶電晶體10、一選擇電晶體12與一電容結構13，電容結構13係設於記憶電晶體10之上方，以作為一多晶矽記憶晶胞，由於這樣的結構，造成面積較快閃記憶體大，且在進行位元抹除時，往往需要將未選到的位置以電晶體加以隔離，進而提高成本需求。

因此，本發明係在針對上述之困擾，提出一種低成本電子抹除式可複寫唯讀記憶體(EEPROM)陣列，以解決習知所產生的問題。

本發明之主要目的，在於提供一種低成本電子抹除式可複寫唯讀記憶體(EEPROM)陣列，其係具有小面積與低成本之電子抹除式可複寫唯讀記憶體架構，更可利用偏壓方式，達成位元組寫入及抹除之功能。

為達上述目的，本發明提供一種低成本電子抹除式可複寫唯讀記憶體陣列，包含複數條平行之位元線，其係區分為複數組位元線，此些組位元線包含一第一組位元線，位元線與複數條平行之字線互相垂直，且字線包含一第一、第二字線，並與複數條平行之共源線互相平行，共源線包含一第一共源線。另有複數子記憶體陣列，每一子記憶體陣列連接一組位元線、二字線與一共源線，每一子記憶體陣列包含一第一、第二記憶晶胞，第一記憶晶胞連接第一組位元線、第一共源線與第一字線，第二記憶晶胞連接第一組位元線、第一共源線與第二字線，第一、第二記憶晶胞互相對稱配置，並分別位於第一共源線之相異兩側。

第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與選取記憶晶胞連接同一位元線之操作記憶晶胞，且未與選取記憶晶胞連接同一共源線之操作記憶晶胞，作為複數同位元記憶晶胞，與選取記憶晶胞連接同一位元線、共源線之操作記憶晶胞，作為同源記憶晶胞，與選取記憶晶胞連接同一字線之操作記憶晶胞，作為複數同字記憶晶胞，其餘操作記憶晶胞則作為複數未選取記憶晶胞。

第一、第二記憶晶胞可皆具位於P型井區或P型基板中之N型場效電晶體，亦可皆具位於N型井區或N型基板中之P型場效電晶體。

當記憶晶胞具N型場效電晶體，且欲操作時，則於選取記憶晶胞連接之P型井區或P型基板施加基底電壓V_subp ，並於選取記憶晶胞連接之位元線、字線、共源線分別施加第一位元電壓V_b1 、第一字電壓V_w1 、第一共源電壓V_S1 ，於每一同位元記憶晶胞連接之字線、共源線分別施加第二字電壓V_w2 、第二共源電壓V_S2 ，於每一同字記憶晶胞連接之位元線、共源線分別施加第二位元電壓V_b2 、第一共源電壓V_S1 (每一同字記憶晶胞其共源線也共用)，於同源記憶晶胞連接之字線施加第二字電壓V_w2 ，於每一未選取記憶晶胞連接之位元線、字線、共源線分別施加第二位元電壓V_b2 、第二字電壓V_w2 、第二共源電壓V_S3 。寫入時，滿足V_subp 接地，V_b2 為浮接，且V_b1 ＞V_S1 ，V_w1 ＞V_S1 ，V_b1 ＞V_S1 ＞0，V_b1 ＞V_w2 ＞0，V_b1 ＞V_S2 ＞0；抹除時，滿足V_subp 接地，V_S1 為接地，V_b2 為浮接，V_b1 ＞V_w2 ＞V_w1 ≧0，V_b1 ＞V_S2 ＞V_w1 ≧0。

當記憶晶胞具P型場效電晶體時，於選取記憶晶胞連接之N型井區或N型基板施加基底電壓V_subn ，並滿足下列條件：寫入時，V_b2 為浮接，V_subn ＞V_S1 ＞V_b1 ，V_subn ＞V_S1 ＞V_w1 ，V_subn ＞V_S2 ＞V_b1 ，V_subn ＞V_w2 ＞V_b1 ；抹除時，V_b2 為浮接，V_subn =V_S1 ≧V_w1 ＞V_b1 ，V_subn ＞V_S2 ＞V_b1 ，V_subn ＞V_w2 ＞V_b1 。

茲為使　貴審查委員對本發明之結構特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：

以下請同時參閱第3圖及第4圖，以介紹第一實施例。本發明包含複數條平行之位元線14，其係區分為複數組位元線16，此些組位元線16包含一第一組位元線18，此第一組位元線18包含一位元線14。另有與位元線14互相垂直的複數條平行之字線20，其係包含一第一、第二字線22、24。與字線20互相平行的有複數條平行之共源線26，其係包含一第一共源線28。上述位元線14、字線20與共源線26會連接複數子記憶體陣列30，即2x1位元記憶晶胞。每一子記憶體陣列30連接一組位元線16、二字線20與一共源線26。由於每一子記憶體陣列30與位元線16、二字線20、共源線26的連接關係極為相近，以下就相同處陳述之。

請參閱第4圖與第5圖，每一子記憶體陣列30包含一第一、第二記憶晶胞32、34，第一記憶晶胞32連接第一組位元線18之位元線14、第一共源線28與第一字線22，第二記憶晶胞34連接第一組位元線18之位元線14、第一共源線28與第二字線24，第一、第二記憶晶胞32、34互相對稱配置，並分別位於第一共源線28之相異兩側。此外，在相鄰二之子記憶體陣列30中，二第二記憶晶胞34彼此相鄰且連接同一位元線14，以共用同一接點，如此便可縮小整體佈局面積。

第一記憶晶胞32更包含一場效電晶體36與一電容38，場效電晶體36具有一漂浮閘極，且場效電晶體36之汲極連接第一組位元線18之位元線14，源極連接第一共源線24，電容38之一端連接場效電晶體36之漂浮閘極，另一端連接第一字線22，以接收第一字線22之偏壓，場效電晶體36接收第一組位元線18之位元線14與第一共源線24之偏壓，以對場效電晶體36之漂浮閘極進行寫入資料或將場效電晶體36之漂浮閘極之資料進行抹除。

第二記憶晶胞34更包含一場效電晶體40與一電容42，場效電晶體40具有一漂浮閘極，且場效電晶體40之汲極連接第一組位元線18之位元線14，源極連接第一共源線24，電容42之一端連接場效電晶體40之漂浮閘極，另一端連接第二字線24，以接收第二字線24之偏壓，場效電晶體40接收第一組位元線18之位元線14與第一共源線24之偏壓，以對場效電晶體40之漂浮閘極進行寫入資料或將場效電晶體40之漂浮閘極之資料進行抹除。另外，在相鄰二之子記憶體陣列30中，二第二記憶晶胞34之場效電晶體40彼此相鄰且連接同一位元線14，以共用同一汲極接點44，進而縮小電路佈局面積。

請再參閱第3圖，上述場效電晶體36、40可皆為位於P型基板或P型井區中之N型場效電晶體，亦或位於N型基板或N型井區中之P型場效電晶體，而本發明之操作方式因應N型或P型場效電晶體而有不同，以下先說明場效電晶體36、40為N型場效電晶體的操作方式。為了清楚說明此操作方式，需對每一個記憶晶胞之名稱作明確的定義。

上述第一、第二記憶晶胞32、34皆作為一操作記憶晶胞，且可選取此些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作。與選取記憶晶胞連接同一位元線14，且未與選取記憶晶胞連接同一共源線26之操作記憶晶胞，作為複數同位元記憶晶胞；與選取記憶晶胞連接同一位元線14、共源線26之操作記憶晶胞，作為一同源記憶晶胞；與選取記憶晶胞連接同一字線20之操作記憶晶胞，作為複數同字記憶晶胞；另其餘操作記憶晶胞則作為複數未選取記憶晶胞。

第一實施例的操作方式如下，利用下面的操作方式，可使未與選取記憶晶胞連接同一共源線之其他未選取之記憶晶胞不受影響。

於選取記憶晶胞連接之P型基板或P型井區施加基底電壓V_subp ，並於此選取記憶晶胞連接之位元線14、字線20、共源線26分別施加第一位元電壓V_b1 、第一字電壓V_w1 、第一共源電壓V_S1 ，於每一同位元記憶晶胞連接之字線20、共源線26分別施加第二字電壓V_w2 、第二共源電壓V_S2 ，於每一同字記憶晶胞連接之位元線14、共源線26分別施加第二位元電壓V_b2 、第一共源電壓V_S1 (每一同字記憶晶胞其共源線也共用)，於同源記憶晶胞連接之字線20施加第二字電壓V_w2 ，於每一未選取記憶晶胞連接之位元線14、字線20、共源線26分別施加第二位元電壓V_b2 、第二字電壓V_w2 、第二共源電壓V_S2 ，並滿足下列條件：寫入時，滿足V_subp 接地，V_b2 為浮接，且V_b1 ＞V_S1 ，V_w1 ＞V_S1 ，V_b1 ＞V_S1 ＞0，V_b1 ＞V_w2 ＞0，V_b1 ＞V_S2 ＞0；抹除時，滿足V_subp 接地，V_S1 為接地，V_b2 為浮接，V_b1 ＞V_w2 ＞V_w1 ≧0，V_b1 ＞V_S2 ＞V_w1 ≧0。

當場效電晶體36、40為P型場效電晶體時，根據上述記憶晶胞與電壓之定義，更於N型井區或N型基板施加基底電壓V_subn ，並於寫入時，V_b2 為浮接，V_subn ＞V_S1 ＞V_b1 ，V_subn ＞V_S1 ＞V_w1 ，V_subn ＞V_S2 ＞V_b1 ，V_subn ＞V_w2 ＞V_b1 ；抹除時，V_b2 為浮接，V_subn =V_S1 ≧V_w1 ＞V_b1 ，V_subn ＞V_S2 ＞V_b1 ，V_subn ＞V_w2 ＞V_b1 。

當選取記憶胞進行抹除操作時，考慮與選取記憶晶胞連接同一位元線14與同一共源線26之操作記憶胞，其必受到共源線26之偏壓影響，而被寫。因此必須於寫完一個位元記憶晶胞後，利用特定偏壓使上述被誤寫之記憶晶胞回復。換言之，利用上述偏壓方式，可在不外加隔絕電晶體的前提下，達到非揮發記憶體使用上位元組寫入(byte write)、抹除(byte erase)的功能。

以下介紹場效電晶體36、40及電容38、42的結構剖視圖，並以N型場效電晶體為例。請參閱第6圖，N型場效電晶體46設於一作為半導體基板之P型半導體基板48中，並具有一漂浮閘極50，該漂浮閘極50上依序設有一氧化層52與一控制閘極54，控制閘極54與氧化層52、漂浮閘極50係形成電容56，且漂浮閘極50與控制閘極54之材質皆為多晶矽。當半導體基板為N型時，則可在基板中設一P型井區，再讓N型場效電晶體46設於P型井區中。此種記憶晶胞的結構設計，即快閃記憶體(Flash)架構，可大幅降低非揮發記憶體陣列之面積及其成本。

同樣地，當場效電晶體36、40及電容38、42的結構剖視圖以P型場效電晶體為例時，如第7圖所示，P型場效電晶體47設於一作為半導體基板之N型半導體基板49中，並具有一漂浮閘極50，該漂浮閘極50上依序設有一氧化層52與一控制閘極54，控制閘極54與氧化層52、漂浮閘極50係形成電容56，且漂浮閘極50與控制閘極54之材質皆為多晶矽。當半導體基板為P型時，則可在基板中設一N型井區，再讓P型場效電晶體46設於N型井區中。

為了徹底避免上述之誤寫操作，以下提供第二實施例。請同時參閱第8圖、第9圖與第10圖，此第二實施例與第一實施例差別僅在於每一組位元線16包含二條位元線14，因此第一組位元線18亦包含二條位元線14，其係分別連接同一子記憶體陣列30之第一、第二記憶晶胞32、34。此外，在相鄰二之子記憶體陣列30中，二第二記憶晶胞34彼此相鄰且連接同一位元線14，以共用同一接點，換言之，即二第二記憶晶胞34之場效電晶體40彼此相鄰且連接同一位元線14，以共用同一汲極接點44，如此便可縮小整體佈局面積。

請再參閱第8圖，場效電晶體36、40可皆為位於P型基板或P型井區中之N型場效電晶體，亦或位於N型基板或N型井區中之P型場效電晶體，而第二實施例之操作方式因應N型或P型場效電晶體而有不同，以下先說明場效電晶體36、40為N型場效電晶體的操作方式。為了清楚說明此操作方式，需對每一個記憶晶胞之名稱作明確的定義。

第一、第二記憶晶胞32、34皆作為一操作記憶晶胞，且可選取此些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作。與選取記憶晶胞連接同一位元線14，且未與選取記憶晶胞連接同一共源線26之操作記憶晶胞，作為複數同位元記憶晶胞；與選取記憶晶胞連接同一字線20之操作記憶晶胞，作為複數同字記憶晶胞；另其餘操作記憶晶胞則作為複數未選取記憶晶胞。

第二實施例的操作方式如下，利用下面的操作方式，可使其他未選取之記憶晶胞不受影響，以操作特定單一記憶晶胞。

於選取記憶晶胞連接之P型基板或P型井區施加基底電壓V_subp ，並於此選取記憶晶胞連接之位元線14、字線20、共源線26分別施加第一位元電壓V_b1 、第一字電壓V_w1 、第一共源電壓V_S1 ，於每一同位元記憶晶胞連接之字線20、共源線26分別施加第二字電壓V_w2 、第二共源電壓V_S2 ，於每一同字記憶晶胞連接之位元線14、共源線26分別施加第二位元電壓V_b2 、第一共源電壓V_S1 (每一同字記憶晶胞其共源線也共用)，於每一未選取記憶晶胞連接之位元線14、字線20、共源線26分別施加第二位元電壓V_b2 、第二字電壓V_w2 、第二共源電壓V_S2 ，並滿足下列條件：寫入時，滿足V_subp 接地，V_b2 為浮接，且V_b1 ＞V_S1 ，V_w1 ＞V_S1 ，V_b1 ＞V_S1 ＞0，V_b1 ＞V_w2 ＞0，V_b1 ＞V_S2 ＞0；抹除時，滿足V_subp 接地，V_S1 為接地，V_b2 為浮接，V_b1 ＞V_w2 ＞V_w1 ≧0，V_b1 ＞V_S2 ＞V_w1 ≧0。

當場效電晶體36、40為P型場效電晶體時，根據上述記憶晶胞與電壓之定義，更於N型井區或N型基板施加基底電壓V_subn ，並於寫入時，V_b2 為浮接，V_subn ＞V_S1 ＞V_b1 ，V_subn ＞V_S1 ＞V_w1 ，V_subn ＞V_S2 ＞V_b1 ，V_subn ＞V_w2 ＞V_b1 ；抹除時，V_b2 為浮接，V_subn =V_S1 ≧V_w1 ＞V_b ，V_subn ＞V_S2 ＞V_b1 ，V_subn ＞V_w2 ＞V_b1 。

利用上述偏壓方式，可在不外加隔絕電晶體的前提下，同樣可達到非揮發記憶體使用上byte write、byte erase的功能。

由於同一子記憶晶胞陣列30中兩記憶晶胞32、34分別連接兩位元線14；因此同一子記憶晶胞陣列30中之第一字線22與第二字線24可連接於同一偏壓也不影響byte write、byte erase的功能，即可用同一接線接出，可以減少解碼區域的面積。

當記憶晶胞在作寫的操作時，其電壓由約2.5伏特或3.3伏特經由昇壓(charge pump)加到一穩定高壓而來，但因汲極與源極間壓差，會造成汲極與源極間電流產生，而使高壓產生變動；當電流愈大，高壓產生的變動愈大，其所需charge pump愈強，在佈局上的面積也愈大，通常Flash架構在作程式化時，其所加偏壓為：閘極電容與汲極加高壓，源極接地，其汲極與源極間電流約為500u安培/位元；而本發明在程式化時，所加偏壓為：閘極電容與汲極加高壓，源極加一中壓，其汲極與源極間電流約為50u安培/位元。本發明在程式化所加偏壓條件下，產生電流較小，charge pump佈局上的面積也較小。

至於第二實施例的場效電晶體36、40及電容38、42的結構剖視圖，與第一實施例相同，因此不再贅述。

綜上所述，本發明不但具有面積較小與成本較低的flash架構，更可利用偏壓方式，以達到byte write的功能。

以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

10．．．記憶電晶體

12．．．選擇電晶體

13．．．電容結構

14．．．位元線

16．．．位元線

18．．．第一組位元線

20．．．字線

22．．．第一字線

24．．．第二字線

26．．．共源線

28．．．第一共源線

30．．．子記憶體陣列

32．．．第一記憶晶胞

34．．．第二記憶晶胞

36．．．場效電晶體

38．．．電容

40．．．場效電晶體

42．．．電容

44．．．汲極接點

46．．．N型場效電晶體

47．．．P型場效電晶體

48．．．P型半導體基板

49．．．N型半導體基板

50．．．漂浮閘極

52．．．氧化層

54．．．控制閘極

56．．．電容

第1圖為先前技術之一位元記憶晶胞電路示意圖。

第2圖為先前技術之一位元記憶晶胞乏結構剖視圖。

第3圖為本發明之第一實施例之電路示意圖。

第4圖為本發明之第一實施例之電路佈局示意圖。

第5圖為本發明之第一實施例之子記憶體陣列的電路示意圖。

第6圖為本發明之N型場效電晶體與電容之結構剖視圖。

第7圖為本發明之P型場效電晶體與電容之結構剖視圖。

第8圖為本發明之第二實施例之電路示意圖。

第9圖為本發明之第二實施例之電路佈局示意圖。

第10圖為本發明之第二實施例之子記憶體陣列的電路示意圖。