CN108735266B - 具有字元抹除与减少写入干扰的非易失性存储器装置 - Google Patents
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Abstract
本发明提供一种非易失性存储器装置包括多个存储单元区块。所述多个存储单元区块配置为存储单元阵列。所述存储单元区块为一个抹除单元，各别包括多个存储单元、第一字元线以及第二字元线。所述多个存储单元各别包括第一存储单元以及第二存储单元。所述存储单元阵列的每一行设置选择信号线，并且所述选择信号线通过多个N型晶体管耦接每一行当中的所述多个存储单元区块。所述多个存储单元区块依据每一行的所述选择信号线提供的选择信号来各别决定是否执行读取操作、写入操作或抹除操作。
Description
技术领域
本发明涉及一种存储器装置，尤其涉及一种具有字元抹除与减少写入干扰的非易失性存储器装置。
背景技术
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。随着存储器相关技术的进步，存储器装置的容量越来越大、尺寸越来越小，存储单元抗写入干扰能力越来越弱，将大幅地降低产品良率，而增加存储器装置的制造成本。由于面积的考量，数据抹除的单元区域越来越大，但小区域的数据抹除操作，对于使用者有极大的便利性。举例来说，美国专利公开号：US20080123416公开一种非易失性存储器的电路架构设计，主要通过多个晶体管开关以及区域控制栅极线(local CG line)来达到减少存储单元写入干扰(programdisturb)的功效。然而，此前案仍以大范围的方式进行抹除操作，因此未有字元抹除(byteerase)的功能。再举例来说，美国专利证书号：US9443594公开一种非易失性存储器的电路架构设计，主要通过多个P型晶体管开关以及区域控制栅极线来达到区域抹除的功能。然而，此前案仍以大范围的方式进行写入操作，因此仍未克服写入干扰的问题。有鉴于此，以下将提出多个实施方式来克服上述问题。
发明内容
本发明提供一种非易失性存储器装置具有多个存储单元区块，并且这些存储单元区块可执行小区域性的数据读取操作、数据写入操作以及数据抹除操作，且可大幅减少存储单元写入干扰(program disturb)与达到字元抹除(byte erase)的功能。
本发明的非易失性存储器装置包括多个存储单元区块。所述多个存储单元区块配置为存储单元阵列。所述存储单元区块为一个抹除单元，各别包括多个存储单元、第一字元线以及第二字元线。所述多个存储单元各别包括第一存储单元以及第二存储单元。所述第一字元线耦接每一所述多个存储单元的所述第一存储单元，并且用以提供第一字元信号。所述第二字元线耦接每一所述多个存储单元的所述第二存储单元，并且用以提供第二字元信号。所述存储单元阵列中的每一行设置选择信号线。所述选择信号线通过多个N型晶体管耦接每一行当中的所述多个存储单元区块。所述多个存储单元区块依据每一行的所述选择信号线提供的选择信号来各别决定是否执行读取操作、写入操作或抹除操作。
在本发明的一实施例中，上述的多个存储单元区块各别还包括区域抹除栅极线。所述区域抹除栅极线用以提供抹除电压，并且通过第一N型晶体管耦接每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的抹除栅极。所述第一N型晶体管通过控制端接收所述选择信号，以决定是否提供所述抹除电压至每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的所述抹除栅极。
在本发明的一实施例中，上述的多个存储单元区块各别还包括区域控制源极线。所述区域控制源极线用以提供源极信号，并且通过第二N型晶体管耦接每一所述多个存储单元的共用源极。所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述源极信号提供至每一所述多个存储单元的所述共用源极。
在本发明的一实施例中，上述的多个存储单元区块各别还包括区域控制栅极线。所述区域控制栅极线用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极。所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
在本发明的一实施例中，上述的多个存储单元区块各别的该区域控制源极线还耦接每一所述多个存储单元的一控制栅极，以将提供的该源极信号作为一栅极信号，并且所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
在本发明的一实施例中，上述的多个存储单元区块各别还包括全域控制源极线。所述全域控制源极线用以提供源极信号，并且耦接每一所述多个存储单元区块的所述多个存储单元的共用源极。
在本发明的一实施例中，上述的多个存储单元区块各别的所述第一字元线以及所述第二字元线分别通过第四N型晶体管以及第五N型晶体管耦接每一所述多个存储单元区块的所述第一存储单元以及所述第二存储单元。所述第一字元线以及所述第二字元线分别用以提供适当电压于读取操作、写入操作或抹除操作。所述第四N型晶体管以及所述第五N型晶体管分别通过控制端接收所述选择信号，以决定是否将适当电压提供至每一所述多个存储单元的所述第一存储单元以及所述第二存储单元。
在本发明的一实施例中，上述的第一字元信号以及第二字元信号为相同信号。
在本发明的一实施例中，上述的第一字元信号以及第二字元信号为不同信号。
在本发明的一实施例中，当上述多个存储单元区块的其中之一被选择操作在所述写入操作时，所述多个存储单元区块的其中之一接收的所述选择信号的电压高于或等于控制栅极电压加上所述N型晶体管的临界电压。
在本发明的一实施例中，当上述多个存储单元区块的其中之一被选择操作在所述抹除操作时，所述多个存储单元区块的其中之一接收的所述选择信号的电压高于或等于抹除电压加上所述N型晶体管的临界电压。
基于上述，本发明的非易失性存储器装置包括多个存储单元区块。本发明的非易失性存储器装置可通过多个N型晶体管来独立控制每一个存储单元区块的操作模式。也就是说，本发明的非易失性存储器装置可区域性的执行数据读取操作、数据写入操作或数据抹除操作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A为依照本发明之第一实施例所示出的一种非易失性存储器装置的电路图。
图1B为依照本发明之第一实施例所示出的另一种非易失性存储器装置的电路图。
图2为依照本发明之第二实施例所示出的一种非易失性存储器装置的电路图。
图3A为依照本发明之第一实施例以及第二实施例所示出的一种存储单元的结构示意图。
图3B为依照本发明之第一实施例以及第二实施例所示出的另一种存储单元的结构示意图。
图4为依照本发明之第三实施例所示出的一种非易失性存储器装置的电路图。
图5A为依照本发明之第三实施例所示出的一种存储单元的结构示意图。
图5B为依照本发明之第三实施例所示出的另一种存储单元的结构示意图。
图6A为依照本发明之第四实施例所示出的一种非易失性存储器装置的电路图。
图6B为依照本发明之第四实施例所示出的另一种非易失性存储器装置的电路图。
图7为依照本发明之第五实施例所示出的一种非易失性存储器装置的电路图。
图8A为依照本发明之第四实施例以及第五实施例所示出的一种存储单元的结构示意图。
图8B为依照本发明之第四实施例以及第五实施例所示出的另一种存储单元的结构示意图。
附图标记说明
100、200、400、600、700：非易失性存储器装置
110、210、410、610、710：存储单元区块
111、211、411、611、711：存储单元
121、122、123、221、223、421、422、622、623、624、625、723、724、725：N型晶体管
300、300’、500、500’、800、800’：基底
320、320’、520、520’、820、820’：堆叠结构
322、322’、522、522’、822、822’：闸介电层
324、324’、524、524’、824、824’：辅助栅极
326、326’、526、526’：绝缘层
330、330’、530、530’、830、830’：辅助闸介电层
332、332’、532、532’、832、832’：抹除闸介电层
340、340’、540、540’、840、840’：浮置栅极
341、341’、541、541’、841、841’：转角部
342、342’、542、542’、842、842’：穿隧介电层
348、348’、548、548’、848、848’：漏极
352、352’、552、552’、852、852’：闸间介电层
360、360’、560、560’、860、860’：层间绝缘层
362、362’、562、562’、862、862’：插塞
364、364’、564、564’、864、864’：二进制位线
BSEL：选择信号线
BL000、BL001、BL00N：二进制位线
CG：控制栅极
CS：共用源极
CSL、CSL’：控制源极线
CGL：控制栅极线
EP：抹除栅极
EGL：抹除栅极线
MC1、MC2：存储单元
WL1、WL2：字元线
具体实施方式
以下提出多个实施例来说明本发明，然而本发明不限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接至第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1A为依照本发明之第一实施例所示出的一种非易失性存储器装置的电路图。请参照图1A，非易失性存储器装置100包括多个存储单元区块，并且这些存储单元区块排列配置为存储单元阵列。在本实施例中，一个存储单元区块110包括多个存储单元111、二进制位线BL000、BL001～BL00N、第一字元线WL1、第二字元线WL2。二进制位线的数量等于存储单元的数量，其中N为大于0的正整数。在本实施例中，一个存储单元111耦接一个二进制位线。在存储单元阵列中的每一行的存储单元区块110各别通过选择信号线BSEL接收选择信号，并且各别依据选择信号来决定是否执行读取操作(read)、写入操作(program)或抹除操作(erase)，以使非易失性存储器装置100可执行区域性的数据读取、数据写入或数据抹除。并且，在本实施例中，存储单元区块110还包括区域抹除栅极线EGL、区域控制源极线CSL以及区域控制栅极线CGL。
在本实施例中，在存储单元阵列中的每一行(row)的存储单元区块110设置一个选择信号线，并且在每一行当中的每一个存储单元111设置一个二进制位线。在存储单元阵列中的每一列(column)的存储单元区块110设置一个第一字元线WL1以及第二字元线WL2。基于上述各电压信号条件，本实施例的非易失性存储器装置100的各个存储单元区块110可独立执行读取操作、写入操作或抹除操作。并且，本实施例的第一存储单元MC1以及第二存储单元MC2可用以接收相同字元信号，以使存储相同数据信号，但本发明并不限于此。在一实施例中，第一存储单元MC1以及第二存储单元MC2也可分别通过第一字元线WL1以及第二字元线WL2接收不同字元信号，以分别存储不同数据信号。
在本实施例中，区域抹除栅极线EGL用以提供抹除电压。区域抹除栅极线EGL通过第一N型晶体管121耦接存储单元区块110当中的存储单元111的第一存储单元MC1以及第二存储单元MC2各别的抹除栅极。在本实施例中，第一N型晶体管121通过控制端自选择信号线BSEL接收选择信号，以决定是否通过抹除栅极线EGL提供抹除电压至存储单元111的第一存储单元MC1以及第二存储单元MC2各别的抹除栅极。
在本实施例中，区域控制源极线CSL用以提供源极信号。区域控制源极线CSL通过第二N型晶体管122耦接存储单元111的共用源极。在本实施例中，第二N型晶体管122通过控制端自选择信号线BSEL接收选择信号，以决定是否通过区域控制源极线CSL将源极信号提供至存储单元111的共用源极。
在本实施例中，区域控制栅极线CGL用以提供栅极信号。区域控制栅极线CGL通过第三N型晶体管123耦接存储单元111的控制栅极。在本实施例中，第三N型晶体管123通过控制端自选择信号线BSEL接收选择信号，以决定是否通过区域控制栅极线CGL将栅极信号提供至存储单元111的控制栅极。
在本实施例中，第一N型晶体管121、第二N型晶体管122以及第三N型晶体管123为N型金属氧化物半导体场效晶体管(N type Metal-Oxide-Semiconductor Field-EffectTransistor,NMOS)。
据此，本实施例的在存储单元阵列中的每一列(column)的存储单元区块110的每一个存储单元111可选择性的单独进行数据写入操作以及数据抹除操作。因此，本实施例的非易失性存储器装置100可具有字元抹除(byte erase)的功能。并且，本实施例的非易失性存储器装置100于写入操作时，可有效降低写入干扰的影响(program disturb less)。
为了使所属技术领域的通常知识者可进一步了解本实施例所述具有字元抹除与减少写入干扰的非易失性存储器装置，因此以下进一步举出各电压偏压条件的一实施范例说明之，但本发明并不限于此。下表1记载图1A实施例当中的字元线WL1、WL2、二进制位线BL000、区域抹除栅极线EGL、区域控制栅极线CGL、区域控制源极线CSL以及选择信号线BSEL分别在不同操作模式下提供的电压偏压条件。
表1
依据上述表1，符号Se1代表被选择到的存储单元的电压偏压条件。符号Unsel代表未被选择到的存储器单元的电压信号条件。符号VCC代表系统电压。符号VWLP代表字元写入电压。符号VBLR代表二进制位读取电压。符号IBL代表二进制位写入电流。符号VCGP代表控制栅极写入电压。符号VCSP代表控制源极写入电压。符号VEPE代表抹除栅极抹除电压。符号Vt代表N型晶体管的临界电压。
依据上述表1，选择信号线BSEL提供的选择信号可依据不同操作模式来决定。举例来说，当存储单元区块110被选择操作在读取操作时，存储单元区块110接收的选择信号的高于或等于系统电压VCC加上N型晶体管的临界电压Vt。当存储单元区块110被选择操作在写入操作时，存储单元区块110接收的选择信号的电压高于或等于控制栅极电压VCGP加上N型晶体管的临界电压Vt。当存储单元区块110被选择操作在抹除操作时，存储单元区块110接收的选择信号的电压高于或等于抹除电压VEPE加上N型晶体管的临界电压Vt。
再举例来说，在一实施例中，上述的二进制位读取电压VBLR可为0.5～1伏特(V)。上述的字元写入电压VWLP可为0.8～1.5伏特。上述的二进制位写入电流可为1～5微安培(uA)。上述的控制栅极写入电压VCGP可为7～10伏特。上述的控制源极写入电压VCSP可为4～6伏特。上述的抹除栅极抹除电压VEPE可为9～12伏特。然而，上述各电压偏压条件可依据不同电路规格或产品需求对应设计之，本发明并不限于此。
图1B为依照本发明之第一实施例所示出的另一种非易失性存储器装置的电路图。请参照图1B，非易失性存储器装置100包括多个存储单元区块，并且这些存储单元区块排列配置为存储单元阵列。在本实施例中，一个存储单元区块110包括多个存储单元111、二进制位线BL000、BL001～BL00N、第一字元线WL1、第二字元线WL2。二进制位线的数量等于存储单元的数量，其中N为大于0的正整数。在本实施例中，一个存储单元111耦接一个二进制位线。在存储单元阵列中的每一行的存储单元区块110各别通过选择信号线BSEL接收选择信号，并且各别依据选择信号来决定是否执行读取操作、写入操作或抹除操作，以使非易失性存储器装置100可执行区域性的数据读取、数据写入或数据抹除。并且，在本实施例中，存储单元区块110还包括区域抹除栅极线EGL以及区域控制源极线CSL。
在本实施例中，区域抹除栅极线EGL用以提供抹除电压。区域抹除栅极线EGL通过第一N型晶体管121耦接存储单元区块110当中的存储单元111的第一存储单元MC1以及第二存储单元MC2各别的抹除栅极。在本实施例中，第一N型晶体管121通过控制端自选择信号线BSEL接收选择信号，以决定是否通过抹除栅极线EGL提供抹除电压至存储单元111的第一存储单元MC1以及第二存储单元MC2各别的抹除栅极。
在本实施例中，区域控制源极线CSL用以提供源极信号。区域控制源极线CSL通过第二N型晶体管122耦接存储单元111的共用源极。在本实施例中，第二N型晶体管122通过控制端自选择信号线BSEL接收选择信号，以决定是否通过区域控制源极线CSL将源极信号提供至存储单元111的共用源极。
相较于图1A实施例，本实施例的每一列的存储单元区块110的每一个存储单元111的控制栅极分别耦接同一条信号线，并且耦接至区域控制源极线CSL，以将区域控制源极线CSL提供的源极信号作为栅极信号。也就是说，本实施例的每一列的存储单元区块110的每一个存储单元111的共用源极与控制栅极由区域控制源极线CSL接收相同控制信号。
为了使所属技术领域的通常知识者可进一步了解本实施例所述具有字元抹除与减少写入干扰的非易失性存储器装置，因此以下进一步举出各电压偏压条件的一实施范例说明之，但本发明并不限于此。下表2记载图1B实施例当中的字元线WL1、WL2、二进制位线BL000、区域抹除栅极线EGL、区域控制源极线CSL以及选择信号线BSEL分别在不同操作模式下提供的电压偏压条件。
表2
依据上述表2，选择信号线BSEL提供的选择信号可依据不同操作模式来决定。并且，有关于本实施例的选择信号的各种偏压条件、选择信号线、二进制位线以及字元线相关技术特征以及实施方式可参照上述图1A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
图2为依照本发明之第二实施例所示出的一种非易失性存储器装置的电路图。请参照图2，非易失性存储器装置200包括多个存储单元区块，并且这些存储单元区块排列配置为存储单元阵列。在本实施例中，一个存储单元区块210包括多个存储单元211、二进制位线BL000、BL001～BL00N、第一字元线WL1、第二字元线WL2。二进制位线的数量等于存储单元的数量，其中N为大于0的正整数。在本实施例中，一个存储单元211耦接一个二进制位线。在存储单元阵列中的每一行的存储单元区块210各别通过选择信号线BSEL接收选择信号，并且各别依据选择信号来决定是否执行读取操作、写入操作或抹除操作，以使非易失性存储器装置100可执行区域性的数据读取、数据写入或数据抹除。并且，在本实施例中，存储单元区块210还包括区域抹除栅极线EGL、全域控制源极线CSL’以及区域控制栅极线CGL。
在本实施例中，区域抹除栅极线EGL用以提供抹除电压。区域抹除栅极线EGL通过第一N型晶体管221耦接存储单元区块210当中的存储单元211的第一存储单元MC1以及第二存储单元MC2各别的抹除栅极。在本实施例中，第一N型晶体管221通过控制端自选择信号线BSEL接收选择信号，以决定是否通过抹除栅极线EGL提供抹除电压至存储单元211的第一存储单元MC1以及第二存储单元MC2各别的抹除栅极。
在本实施例中，每一列的存储单元区块210设置一个全域控制源极线CSL’。相较于图1A实施例，本实施例的全域控制源极线CSL’用以提供源极信号至每一列的存储单元区块210当中的每一个存储单元211的共用源极。
在本实施例中，区域控制栅极线CGL用以提供栅极信号。区域控制栅极线CGL通过第三N型晶体管223耦接存储单元211的控制栅极。在本实施例中，第三N型晶体管223通过控制端自选择信号线BSEL接收选择信号，以决定是否通过区域控制栅极线CGL将栅极信号提供至存储单元211的控制栅极。
为了使所属技术领域的通常知识者可进一步了解本实施例所述具有字元抹除与减少写入干扰的非易失性存储器装置，因此以下进一步举出各电压偏压条件的一实施范例说明之，但本发明并不限于此。下表3记载图2实施例当中的字元线WL1、WL2、二进制位线BL000、区域抹除栅极线EGL、区域控制栅极线CGL、全域控制源极线CSL’以及选择信号线BSEL分别在不同操作模式下提供的电压偏压条件。
表3
依据上述表3，选择信号线BSEL提供的选择信号可依据不同操作模式来决定。有关于本实施例的选择信号的各种偏压条件、选择信号线、二进制位线以及字元线相关技术特征以及实施方式可参照上述图1A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
图3A为依照本发明之第一实施例以及第二实施例所示出的一种存储单元的结构示意图。图3B为依照本发明之第一实施例以及第二实施例所示出的另一种存储单元的结构示意图。
请参照图3A，第一实施例以及第二实施例所适用的存储单元的详细结构可如图3A所示。在图3A实施例中，存储单元MC1以及存储单元MC2具有对称结构，其中存储单元MC1以及存储单元MC2各别包括堆叠结构320、辅助闸介电层330、抹除闸介电层332、浮置栅极340、穿隧介电层342、共用源极CS、漏极348、控制栅极CG以及闸间介电层352。此外，基底300上还具有层间绝缘层360、插塞362与二进制位线364。堆叠结构320从基底300起依序由闸介电层322、辅助栅极324、绝缘层326以及抹除栅极EP构成。闸介电层322例如是设置于辅助栅极324与基底300之间。闸介电层322的材质例如是氧化硅。闸介电层322的厚度例如小于或等于穿隧介电层342的厚度。其中浮置栅极340例如是设置于堆叠结构320之第一侧的侧壁，且此浮置栅极340的顶部具有转角部341。抹除栅极EP包覆浮置栅极340的转角部341。此转角部341角度小于或等于90度。
在本实施例中，抹除栅极EP耦接上述第一实施例以及第二实施例的抹除栅极线。共用源极CS耦接上述第一实施例以及第二实施例所述的控制源极线。控制栅极CG耦接上述第一实施例以及第二实施例所述的控制栅极线。辅助栅极324耦接上述第一实施例以及第二实施例所述的字元线。二进制位线364为上述第一实施例以及第二实施例所述二进制位线。
请参照图3B，第一实施例以及第二实施例所适用的存储单元的详细结构也可如图3B所示。在图3B实施例中，存储单元MC1以及存储单元MC2具有对称结构，其中存储单元MC1以及存储单元MC2各别包括堆叠结构320’、辅助闸介电层330’、抹除闸介电层332’、浮置栅极340’、穿隧介电层342’、共用源极CS、漏极348’、控制栅极CG以及闸间介电层352’。此外，基底300’上还具有层间绝缘层360’、插塞362’与二进制位线364’。堆叠结构320’从基底300’起依序由闸介电层322’、辅助栅极324’、绝缘层326’以及抹除栅极EP构成。闸介电层322’例如是设置于辅助栅极324’与基底300’之间。闸介电层322’的材质例如是氧化硅。闸介电层322’的厚度例如小于或等于穿隧介电层342’的厚度。浮置栅极340’例如是设置于堆叠结构320’之第一侧的侧壁，且此浮置栅极340’的顶部具有转角部341’。此转角部341’邻近抹除栅极EP，且此转角部341’高度落于抹除栅极EP高度间。此转角部341’角度小于或等于90度。
值得注意的是，图3A以及图3B的存储单元的具体结构可适用于图1A、1B实施例以及图2实施例的存储单元，但本发明并不限于此。上述图1A、1B实施例以及图2实施例的存储单元的结构特征也可依据使用者需求以及存储器电路配置方式对应设计之。
图4为依照本发明之第三实施例所示出的一种非易失性存储器装置的电路图。请参照图4，非易失性存储器装置400包括多个存储单元区块，并且这些存储单元区块排列配置为存储单元阵列。在本实施例中，一个存储单元区块410包括多个存储单元411、二进制位线BL000、BL001～BL00N、第一字元线WL1、第二字元线WL2。二进制位线的数量等于存储单元的数量，其中N为大于0的正整数。在本实施例中，一个存储单元411耦接一个二进制位线。在存储单元阵列中的每一行的存储单元区块410各别通过选择信号线BSEL接收选择信号，并且各别依据选择信号来决定是否执行读取操作、写入操作或抹除操作，以使非易失性存储器装置400可执行区域性的数据读取、数据写入或数据抹除。并且，在本实施例中，存储单元区块410还包括区域抹除栅极线EGL以及区域控制源极线CSL。
在本实施例中，区域抹除栅极线EGL通过第一N型晶体管421耦接存储单元411，以及区域控制源极线CSL通过第二N型晶体管422耦接存储单元411。然而，相较于上述图1实施例，本实施例的非易失性存储器装置400不包括区域控制栅极线CGL。本实施例的其他相关电路特征以及操作方法可参照上述图1实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
为了使所属技术领域的通常知识者可进一步了解本实施例所述具有字元抹除与减少写入干扰的非易失性存储器装置，因此以下进一步举出各电压偏压条件的一实施范例说明之，但本发明并不限于此。下表4记载图4实施例当中的字元线WL1、WL2、二进制位线BL000、区域抹除栅极线EGL、区域控制源极线CSL以及选择信号线BSEL分别在不同操作模式下提供的电压偏压条件。
表4
依据上述表4，选择信号线BSEL提供的选择信号可依据不同操作模式来决定。并且，有关于本实施例的选择信号的各种偏压条件、选择信号线、二进制位线以及字元线相关技术特征以及实施方式可参照上述图1A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
图5A为依照本发明之第三实施例所示出的一种存储单元的结构示意图。图5B为依照本发明之第三实施例所示出的另一种存储单元的结构示意图。
请参照图5A，上述图4实施例所适用的存储单元的详细结构可例如图5A所示。在本实施例中，存储单元MC1以及存储单元MC2具有对称结构，其中存储单元MC1以及存储单元MC2各别包括堆叠结构520、辅助闸介电层530、抹除闸介电层532、浮置栅极540、穿隧介电层542、共用源极CS、漏极548以及闸间介电层552。此外，基底500上还具有层间绝缘层560、插塞562与二进制位线564。堆叠结构520从基底500起依序由闸介电层522、辅助栅极524、绝缘层526以及抹除栅极EP构成。然而，相较于图3A实施例，本实施例的存储单元MC1以及存储单元MC2不包括控制栅极。另外，本实施例的相关存储单元的各结构的详细描述可参照上述图3A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
请参照图5B，上述图4实施例所适用的存储单元的详细结构也可例如图5B所示。在本实施例中，存储单元MC1以及存储单元MC2具有对称结构，其中存储单元MC1以及存储单元MC2各别包括堆叠结构520’、辅助闸介电层530’、抹除闸介电层532’、浮置栅极540’、穿隧介电层542’、共用源极CS、漏极548’以及闸间介电层552’。此外，基底500’上还具有层间绝缘层560’、插塞562’与二进制位线564’。堆叠结构520’从基底500’起依序由闸介电层522’、辅助栅极524’、绝缘层526’以及抹除栅极EP构成。然而，相较于图3B实施例，本实施例的存储单元MC1以及存储单元MC2不包括控制栅极。另外，本实施例的相关存储单元的各结构的详细描述可参照上述图3B实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
值得注意的是，图5A以及图5B的存储单元的具体结构可适用于图4实施例的存储单元，但本发明并不限于此。上述图4实施例的结构特征也可依据使用者需求以及存储器电路配置方式对应设计之。
图6A为依照本发明之第四实施例所示出的一种非易失性存储器装置的电路图。请参照图6A，非易失性存储器装置600包括多个存储单元区块，并且这些存储单元区块排列配置为存储单元阵列。在本实施例中，一个存储单元区块610包括多个存储单元611、二进制位线BL000、BL001～BL00N、第一字元线WL1、第二字元线WL2。二进制位线的数量等于存储单元的数量，其中N为大于0的正整数。在本实施例中，一个存储单元611耦接一个二进制位线。在存储单元阵列中的每一行的存储单元区块610各别通过选择信号线BSEL接收选择信号，并且各别依据选择信号来决定是否执行读取操作、写入操作或抹除操作，以使非易失性存储器装置600可执行区域性的数据读取、数据写入或数据抹除。并且，在本实施例中，存储单元区块610还包括区域控制源极线CSL以及区域控制栅极线CGL。
在本实施例中，区域控制源极线CSL通过第二N型晶体管622耦接存储单元611，以及区域控制栅极线CGL通过第三N型晶体管623耦接存储单元611。然而，相较于上述图1实施例，本实施例的非易失性存储器装置600不包括区域抹除栅极线EGL。在本实施例中，非易失性存储器装置600的每一个存储单元区块610各别通过第四N型晶体管624以及第五N型晶体管625分别耦接第一字元线WL1以及第二字元线WL2。在本实施例中，第四N型晶体管624以及第五N型晶体管625为N型金属氧化物半导体场效晶体管。
在本实施例中，非易失性存储器装置600的每一个存储单元区块610可各别通过第一字元线WL1以及第二字元线WL2接收抹除电压。也就是说，相较于上述图1A实施例，本实施例的非易失性存储器装置600的每一个存储单元区块610可各别依据第一字元线WL1以及第二字元线WL2是否接收抹除电压，来决定执行抹除操作。
为了使所属技术领域的通常知识者可进一步了解本实施例所述具有字元抹除与减少写入干扰的非易失性存储器装置，因此以下进一步举出各电压偏压条件的一实施范例说明之，但本发明并不限于此。下表5记载图6A实施例当中的字元线WL1、WL2、二进制位线BL000、区域控制栅极线CGL、区域控制源极线CSL以及选择信号线BSEL分别在不同操作模式下提供的电压偏压条件。
表5
依据上述表5，选择信号线BSEL提供的选择信号可依据不同操作模式来决定。而相较于图1A实施例，当存储单元区块611被选择操作在抹除操作时，本实施例的第一字元线WL1以及第二字元线WL2可分别提供抹除电压VEPE。并且，有关于本实施例的选择信号的各种偏压条件、选择信号线、二进制位线以及字元线相关技术特征以及实施方式可参照上述图1A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
图6B为依照本发明之第四实施例所示出的一种非易失性存储器装置的电路图。请参照图6B，非易失性存储器装置600包括多个存储单元区块，并且这些存储单元区块排列配置为存储单元阵列。在本实施例中，一个存储单元区块610包括多个存储单元611、二进制位线BL000、BL001～BL00N、第一字元线WL1、第二字元线WL2。二进制位线的数量等于存储单元的数量，其中N为大于0的正整数。在本实施例中，一个存储单元611耦接一个二进制位线。在存储单元阵列中的每一行的存储单元区块610各别通过选择信号线BSEL接收选择信号，并且各别依据选择信号来决定是否执行读取操作、写入操作或抹除操作，以使非易失性存储器装置600可执行区域性的数据读取、数据写入或数据抹除。并且，在本实施例中，存储单元区块610还包括区域控制源极线CSL。
在本实施例中，区域控制源极线CSL通过第二N型晶体管622耦接存储单元611。并且，每一列的存储单元区块610的每一个存储单元611的控制栅极分别耦接同一条信号线，并且耦接至区域控制源极线CSL，以将区域控制源极线CSL提供的源极信号作为栅极信号。。也就是说，本实施例的每一列的存储单元区块610的每一个存储单元611的共用源极与控制栅极由区域控制源极线CSL接收相同控制信号。
然而，相较于上述图1A实施例，本实施例的非易失性存储器装置600不包括区域抹除栅极线EGL。在本实施例中，非易失性存储器装置600的每一个存储单元区块610各别通过第四N型晶体管624以及第五N型晶体管625分别耦接第一字元线WL1以及第二字元线WL2。在本实施例中，第四N型晶体管624以及第五N型晶体管625为N型金属氧化物半导体场效晶体管。
在本实施例中，非易失性存储器装置600的每一个存储单元区块610可各别通过第一字元线WL1以及第二字元线WL2接收抹除电压。也就是说，相较于上述图1A实施例，本实施例的非易失性存储器装置600的每一个存储单元区块610可各别依据第一字元线WL1以及第二字元线WL2是否接收抹除电压，来决定执行抹除操作。
为了使所属技术领域的通常知识者可进一步了解本实施例所述具有字元抹除与减少写入干扰的非易失性存储器装置，因此以下进一步举出各电压偏压条件的一实施范例说明之，但本发明并不限于此。下表6记载图6B实施例当中的字元线WL1、WL2、二进制位线BL000、区域控制源极线CSL以及选择信号线BSEL分别在不同操作模式下提供的电压偏压条件。
表6
依据上述表6，选择信号线BSEL提供的选择信号可依据不同操作模式来决定。而相较于图1A实施例，当存储单元区块611被选择操作在抹除操作时，本实施例的第一字元线WL1以及第二字元线WL2可分别提供抹除电压VEPE。并且，有关于本实施例的选择信号的各种偏压条件、选择信号线、二进制位线以及字元线相关技术特征以及实施方式可参照上述图1A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
图7为依照本发明之第五实施例所示出的一种非易失性存储器装置的电路图。请参照图7，非易失性存储器装置700包括多个存储单元区块，并且这些存储单元区块排列配置为存储单元阵列。在本实施例中，一个存储单元区块710包括多个存储单元711、二进制位线BL000、BL001～BL00N、第一字元线WL1、第二字元线WL2。二进制位线的数量等于存储单元的数量，其中N为大于0的正整数。在本实施例中，一个存储单元711耦接一个二进制位线。在存储单元阵列中的每一行的存储单元区块710各别通过选择信号线BSEL接收选择信号，并且各别依据选择信号来决定是否执行读取操作、写入操作或抹除操作，以使非易失性存储器装置700可执行区域性的数据读取、数据写入或数据抹除。并且，在本实施例中，存储单元区块710还包括全域控制源极线CSL’以及区域控制栅极线CGL。
在本实施例中，每一列的存储单元区块710设置一个全域控制源极线CSL’。全域控制源极线CSL’用以提供源极信号至每一列的存储单元区块710当中的每一个存储单元711的共用源极
在本实施例中，区域控制栅极线CGL通过第三N型晶体管723耦接存储单元711。然而，相较于上述图1实施例，本实施例的非易失性存储器装置700不包括区域抹除栅极线EGL。在本实施例中，非易失性存储器装置700的每一个存储单元区块710各别通过第四N型晶体管724以及第五N型晶体管725分别耦接第一字元线WL1以及第二字元线WL2。在本实施例中，第四N型晶体管724以及第五N型晶体管725为N型金属氧化物半导体场效晶体管。
在本实施例中，非易失性存储器装置700的每一个存储单元区块710可各别通过第一字元线WL1以及第二字元线WL2接收抹除电压。也就是说，相较于上述图1实施例，本实施例的非易失性存储器装置700的每一个存储单元区块710可各别依据第一字元线WL1以及第二字元线WL2是否接收抹除电压，来决定执行抹除操作。
为了使所属技术领域的通常知识者可进一步了解本实施例所述具有字元抹除与减少写入干扰的非易失性存储器装置，因此以下进一步举出各电压偏压条件的一实施范例说明之，但本发明并不限于此。下表7记载图7实施例当中的字元线WL1、WL2、二进制位线BL000、区域控制栅极线CGL、全域控制源极线CSL’以及选择信号线BSEL分别在不同操作模式下提供的电压偏压条件。
表7
依据上述表7，选择信号线BSEL提供的选择信号可依据不同操作模式来决定。而相较于图1A实施例，当存储单元区块710被选择操作在抹除操作时，本实施例的第一字元线WL1以及第二字元线WL2可分别提供抹除电压VEPE。，有关于本实施例的选择信号的各种偏压条件、选择信号线、二进制位线以及字元线相关技术特征以及实施方式可参照上述图1A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
图8A为依照本发明之第四实施例以及第五实施例所示出的一种存储单元的结构示意图。图8B为依照本发明之第四实施例以及第五实施例所示出的另一种存储单元的结构示意图。
请参照图8A，上述图6A、图6B以及图7实施例所适用的存储单元的详细结构可例如图8A所示。在本实施例中，存储单元MC1以及存储单元MC2具有对称结构，其中存储单元MC1以及存储单元MC2各别包括堆叠结构820、辅助闸介电层830、抹除闸介电层832、浮置栅极840、穿隧介电层842、共用源极CS、漏极848、控制栅极CG以及闸间介电层852。此外，基底800上还具有层间绝缘层860、插塞862与二进制位线864。堆叠结构820从基底800起依序由闸介电层822以及辅助栅极824构成。然而，相较于图3A实施例，本实施例的存储单元MC1以及存储单元MC2不包括抹除栅极。另外，本实施例的相关存储单元的各结构的详细描述可参照上述图3A实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
请参照图8B，上述图6A、图6B以及图7实施例所适用的存储单元的详细结构可例如图8B所示。在本实施例中，存储单元MC1以及存储单元MC2具有对称结构，其中存储单元MC1以及存储单元MC2各别包括堆叠结构820’、辅助闸介电层830’、抹除闸介电层832’、浮置栅极840’、穿隧介电层842’、共用源极CS、漏极848’、控制栅极CG以及闸间介电层852’。此外，基底800’上还具有层间绝缘层860’、插塞862’与二进制位线864’。堆叠结构820’从基底800’起依序由闸介电层822’以及辅助栅极824’构成。然而，相较于图3B实施例，本实施例的存储单元MC1以及存储单元MC2不包括抹除栅极。另外，本实施例的相关存储单元的各结构的详细描述可参照上述图3B实施例之叙述中获致足够的教示、建议与实施说明，因此不再赘述。
综上所述，本发明的非易失性存储器装置包括多个存储单元区块，并且可通过多个N型晶体管来独立控制每一个存储单元区块的操作模式。本发明的非易失性存储器装置可通过选择信号线输出选择信号至这些N型晶体管的控制端，以独立控制每一个存储单元区块是否接收读取电压、写入电压或抹除电压等，以使有效地执行区域性的数据读取操作、数据写入操作或数据抹除操作。据此，本发明的非易失性存储器装置可具有字元抹除的功能。并且，本实施例的非易失性存储器装置于写入操作时，可有效降低写入干扰的影响。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (17)
1.一种非易失性存储器装置，包括：
多个存储单元区块，配置为存储单元阵列，其中所述存储单元区块各别包括：
多个存储单元，各别包括第一存储单元以及第二存储单元，其中所述第一存储单元与所述第二存储单元彼此串联；
第一字元线，耦接每一所述多个存储单元的所述第一存储单元，并且提供第一字元信号；以及
第二字元线，耦接每一所述多个存储单元的所述第二存储单元，并且提供第二字元信号，
其中所述存储单元阵列中的每一行设置选择信号线，并且所述选择信号线通过多个N型晶体管耦接每一行当中的所述多个存储单元区块，其中所述多个存储单元区块依据每一行的所述选择信号线提供至所述多个N型晶体管中的第二N型晶体管的控制端的选择信号来各别决定是否提供源极信号至所述第一存储单元与所述第二存储单元之间的共用源极以执行读取操作、写入操作或抹除操作。
2.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：
区域抹除栅极线，用以提供抹除电压，并且通过第一N型晶体管耦接每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的抹除栅极，
其中所述第一N型晶体管通过控制端接收所述选择信号，以决定是否提供所述抹除电压至每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的所述抹除栅极。
3.根据权利要求2所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：
区域控制源极线，用以提供所述源极信号，并且通过所述第二N型晶体管耦接每一所述多个存储单元的所述共用源极，
其中所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述源极信号提供至每一所述多个存储单元的所述共用源极。
4.根据权利要求3所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：
区域控制栅极线，用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极，
其中所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
5.根据权利要求3所述的非易失性存储器装置，其中所述多个存储单元区块各别的所述区域控制源极线还耦接每一所述多个存储单元的控制栅极，以将提供的所述源极信号作为栅极信号，并且所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
6.根据权利要求2所述的非易失性存储器装置，还包括：
全域控制源极线，用以提供所述源极信号，并且耦接每一所述多个存储单元区块的所述多个存储单元的所述共用源极。
7.根据权利要求6所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：
区域控制栅极线，用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极，
其中所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
8.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元区块各别的所述第一字元线以及所述第二字元线分别通过第四N型晶体管以及第五N型晶体管耦接每一所述多个存储单元区块的所述第一存储单元以及所述第二存储单元，并且所述第一字元线以及所述第二字元线分别用以提供抹除电压，
其中所述第四N型晶体管以及所述第五N型晶体管分别通过控制端接收所述选择信号，以决定是否将所述抹除电压提供至每一所述多个存储单元的所述第一存储单元以及所述第二存储单元。
9.根据权利要求8所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：
区域控制源极线，用以提供所述源极信号，并且通过所述第二N型晶体管耦接每一所述多个存储单元的所述共用源极，
其中所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述源极信号提供至每一所述多个存储单元的所述共用源极。
10.根据权利要求9所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：
区域控制栅极线，用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极，
其中所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
11.根据权利要求9所述的非易失性存储器装置，其中所述多个存储单元区块各别的所述区域控制源极线还耦接每一所述多个存储单元的控制栅极，以将提供的所述源极信号作为栅极信号，并且所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
12.根据权利要求8所述的非易失性存储器装置，还包括：
全域控制源极线，用以提供所述源极信号，并且耦接每一所述多个存储单元区块的所述多个存储单元的所述共用源极。
13.根据权利要求12所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：
区域控制栅极线，用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极，
其中所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。
14.根据权利要求1所述的非易失性存储器装置，其中所述第一字元信号以及所述第二字元信号为相同信号。
15.根据权利要求1所述的非易失性存储器装置，其中所述第一字元信号以及所述第二字元信号为不同信号。
16.根据权利要求1所述的非易失性存储器装置，其中当所述多个存储单元区块的其中之一被选择操作在所述写入操作时，所述多个存储单元区块的其中之一接收的所述选择信号的电压高于或等于控制栅极电压加上所述N型晶体管的临界电压。
17.根据权利要求1所述的非易失性存储器装置，其中当所述多个存储单元区块的其中之一被选择操作在所述抹除操作时，所述多个存储单元区块的其中之一接收的所述选择信号的电压高于或等于抹除电压加上所述N型晶体管的临界电压。
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