CN104658605A - 非易失性存储器 - Google Patents

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CN104658605A CN201310740429.XA CN201310740429A CN104658605A CN 104658605 A CN104658605 A CN 104658605A CN 201310740429 A CN201310740429 A CN 201310740429A CN 104658605 A CN104658605 A CN 104658605A
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王维偿
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Abstract

本发明公开了一种非易失性存储器，包含：存储单元，包括：第一字元线；第二字元线；控制线；逻辑电路，具有二输入端连接至二字元线以及输出端连接至控制线；位元线；第一晶胞，具有控制端连接至第一字元线、第一端连接至控制线、及第二端选择性地连接至第一位元线；及第二晶胞，具有控制端连接至第二字元线、第一端连接至控制线、及第二端选择性地连接至位元线。当二字元线其中之一为选定字元线时，逻辑电路输出端提供第一电平至控制线；及二字元线并非为选定字元线时，逻辑电路输出端提供第二电平至控制线。

Description

非易失性存储器
技术领域
本发明为一种非易失性存储器，尤指一种可降低晶胞(cell)内部次临界漏电流(sub-threshold leakage current)的非易失性存储器。
背景技术
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将数据记录在非易失性存储器中。而根据编程的次数，非易失性存储器可进一步区分为多次编程的存储器(multi-time programmingmemory，简称MTP存储器)，或者一次编程的存储器(one time programmingmemory，简称OTP存储器)。基本上，使用者可以对MTP存储器进行多次的储存数据修改。相反地，使用者仅可以编程一次OTP存储器。一旦OTP存储器编程完成之后，其储存数据将无法修改。
另一种非易失式存储器，称为光罩式只读存储器(Mask ROM)。当光罩式只读存储器出厂后，所有的储存数据已经记录在其中，使用者仅能够读取光罩式只读存储器中的储存数据，而无法编程数据。也就是说，使用者必须先将储存数据提供给光罩式只读存储器的制造商，当存储器制造完成后送到使用者的手中时，所有的储存数据已经记录在其中，并且无法再进行任何编程动作。
基本上，光罩式只读存储器具有低成本、高信赖度及大容量的优点。已经被广泛应用于各类电子产品。
请参照图1A，其所绘示为现有光罩式只读存储器示意图。光罩式只读存储器100包括字元线WL1～WLn、位元线BL1～BL4、以及(n×4)个晶胞(cell)S1,1～Sn,4，其中每个晶胞中包括一晶体管。以第n字元线WLn为例，第n字元线WLn与四条位元线BL1～BL4共可对应出四个晶胞Sn,1～Sn,4。其中，四个晶体管的栅极(gate)连接至第n字元线WLn，源极(source)连接至接地端G，漏极(drain)可以选择性地连接或者不连接至对应的位元线。
基本上，在制造光罩式只读存储器100的过程中，可选择性地利用穿透洞(via)将晶体管漏极连接至对应的位元线，并据以定义该晶胞的储存状态。当晶体管漏极连接至对应的位元线时，该晶胞为第一储存状态(例如状态0)，当晶体管漏极未连接至对应的位元线时，该晶胞为第二储存状态(例如状态1)。
在图1A中，以方形黑色实心的节点(node)代表晶体管漏极连接至位元线；以方形白色空心的节点代表晶体管漏极未连接至位元线。因此，晶胞Sn,1的储存状态为第二储存状态(状态1)，晶胞Sn,2的储存状态为第一储存状态(状态0)，并依此类推不再赘述。
请参照图1B，其所绘示为光罩式只读存储器在读取周期时，相关信号的示意图。其中，第x字元线WLx为选定字元线(selected word line)，其他字元线WL_other则为非选定字元线(non-selected word line)。于读取周期中的时间点t0，所有位元线BL需要预充电(pre-charge)至高电平(Hi)。当字元线BL预充电至高电平后，于时间点t1，提供高电平(Hi)至第x字元线WLx，而提供低电平(Lo)至其他字元线WL_other。于时间点t3时，即可取样(sample)所有位元线BL上的电压大小，并据以得知对应晶胞的储存状态。
基本上，高电平(Hi)的电压可为核心电压(core voltage)，如1V，而低电平(Lo)为接地端G的接地电压(ground voltage)。以下以图1A中，第n字元线WLn为选定字元线，并读取光罩式只读存储器100中的数据来做说明。
首先，于时间点t0时，所有位元线BL1～BL4预充电至高电平(Hi)。接着，于时间点t1，提供高电平(Hi)至第n字元线WLn，而提供低电平(Lo)至其他字元线(亦即，第一字元线WL1至第n-1字元线WLn-1)。
由于第一字元线WL1至第n-1字元线WLn-1皆为低电平(Lo)，因此第一字元线WL1至第n-1字元线WLn-1所对应的晶胞S1,1～Sn-1,4皆无法动作。
再者，由于第n字元线WLn为高电平(Hi)，且晶胞Sn,2中晶体管漏极连接至对应的第二位元线BL2，所以晶胞Sn,2中的晶体管内部会产生驱动电流(driving current)，并将第二位元线BL2的电压由高电平(Hi)拉低(pull down)至低电平(Lo)。亦即如图1B中位元线BL的虚线所示，于时间点t1之后，第二位元线BL2上的电压会逐渐降低至低电平(Lo)。
另外，由于第n字元线WLn为高电平(Hi)，且晶胞Sn,1、Sn,3、Sn,4的漏极并未连接至对应的第一位元线BL1、第三位元线BL3、第四位元线BL4，所以晶胞Sn,1、Sn,3、Sn,4中的晶体管内部不会产生驱动电流，所以无法拉低(pull down)第一位元线BL1、第三位元线BL3、第四位元线BL4的电压。亦即，如图1B中位元线BL的实线所示，于时间点t1之后，第一位元线BL1、第三位元线BL3、第四位元线BL4会维持在高电平(Hi)。
之后，于时间点t2时，即可取样位元线BL1～BL4，并判断出位元线BL1～BL4依序为高电平(Hi)、低电平(Lo)、高电平(Hi)、高电平(Hi)的结果。并据以决定晶胞Sn,1Sn,2、Sn,3、Sn,4的储存状态依序为状态1、状态0、状态1、状态1。
同理，当第n-1字元线WLn-1为选定字元线时，可以获得晶胞Sn-1,1Sn-1,2、Sn-1,3、Sn-1,4的储存状态依序为状态0、状态1、状态1、状态0。当然，利用相同的方式，可以获得光罩式只读存储器100中所有晶胞的储存状态，此处不再赘述。
然而，现有光罩式只读存储器100中，晶胞内部的次临界漏电流(sub-threshold leakage current)会造成储存状态的误判。详细说明如下：
以图2A所示的第一位元线BL1为例，晶胞Sn,1中晶体管漏极未连接至第一位元线BL1，晶胞S1,1～Sn-1,1中晶体管漏极皆连接至第一位元线BL1。因此，晶胞Sn,1的储存状态为状态1；其他晶胞S1,1～Sn-1,1的储存状态为状态0。
于读取周期中，当第n字元线WLn为选定位元线时，第n字元线WLn为高电平(Hi)。理论上，第一位元线BL1会维持在高电平(Hi)。
然而，当第n字元线WLn为选定位元线时，虽然晶胞S1,1～Sn-1,1不会动作，但由于晶胞S1,1～Sn-1,1中晶体管漏极皆连接至第一位元线BL1，因此晶体管漏极与源极之间的电压差，将使得晶胞S1,1～Sn-1,1内部产生次临界漏电流(IL)。
以图2A为例，共有(n-1)个晶胞S1,1～Sn-1,1会产生次临界漏电流(IL)，所以总漏电流的大小为(n-1)×IL。换句话说，当字元线(WL)的数目太多时，其总漏电流的量就会很大，并导致第一位元线BL1的电压由高电平(Hi)被拉低(pull down)至低电平(Lo)。使得应该要被判断为状态1的晶胞Sn,1被误判为状态0。
请参照图2B所示的读取周期。于时间点t0时，第一位元线BL1预充电至高电平(Hi)。接着，于时间点t1，提供高电平(Hi)至第n字元线WLn，而提供低电平(Lo)至第一字元线WL1至第n-1字元线WLn-1。
由于晶胞S1,1～Sn-1,1的总漏电流的量太大，所以在时间点t1之后，第一位元线BL1上的电压会逐渐降低至低电平(Lo)。最后，于时间点t3对第一位元线BL1进行取样时，产生状态0的误判。
由于无法有效地降低晶胞内部次临界漏电流(IL)的大小。因此，为了解决晶胞内部的次临界漏电流(IL)所造成的误判，需要限制字元线WL的数目。举例来说，限制每一条位元线BL所搭配的字元线WL数目n的上限为128。当位元线BL所搭配的字元线WL的数目超过128条时，储存状态误判的情况就很可能会发生。
发明内容
本发明的目的在于提出一种非易失性存储器，利用简单的一逻辑电路搭配一控制线，且该控制线做为共享源极线(shared source line)。利用逻辑电路操作控制线上的电压，达成抑制(suppress)晶胞内部次临界漏电流的目的。
本发明为一种非易失性存储器，包含：一第一存储单元，包括：一第一字元线；一第二字元线；一第一控制线；一第一逻辑电路，具有一第一输入端连接至该第一字元线、一第二输入端连接至该第二字元线、以及一输出端连接至该第一控制线；其中，该第一字元线与该第二字元线其中之一为一选定字元线时，该输出端提供一第一电平至该第一控制线；以及，该第一字元线与该第二字元线并非为选定字元线时，该输出端提供一第二电平至该第一控制线；一第一位元线；一第一晶胞，具有一控制端连接至该第一字元线、一第一端连接至该第一控制线、以及一第二端选择性地连接至该第一位元线；以及一第二晶胞，具有一控制端连接至该第二字元线、一第一端连接至该第一控制线、以及一第二端选择性地连接至该第一位元线。
本发明另一方面为一种非易失性存储器，包含：一位元线；M条字元线，M为大于2的正整数；一控制线；一逻辑电路，具有M个输入端连接至该M条字元线，具有一输出端连接至该控制线，其中，该M条字元线其中之一为一选定字元线时，该输出端提供一第一电平至该控制线；以及，该M条字元线并非为该选定字元线时，该输出端提供一第二电平至该控制线；以及，M个晶胞；其中，每一该晶胞的一控制端连接至该M条字元线其中之一；每一该晶胞的一第一端连接至该控制线；以及每一该晶胞的一第二端选择性地连接至该位元线。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1A所绘示为现有光罩式只读存储器示意图。
图1B所绘示为光罩式只读存储器在读取周期时，相关信号的示意图。
图2A所绘示为现有光罩式只读存储器示意图。
图2B所绘示为光罩式只读存储器在读取周期时，第一位线BL1及其相关信号的示意图。
图3所绘示为本发明非易失性存储器的第一实施例。
图4所绘示为本发明非易失性存储器的第二实施例。
图5所绘示为本发明非易失性存储器的第三实施例。
图6所绘示为本发明非易失性存储器的第四实施例。
其中，附图标记说明如下：
100、300、400、500、600：光罩式只读存储器
310、410：第一存储单元
312：第一逻辑电路
320、420：第二存储单元
322：第二逻辑电路
416：第一注脚电路
426：第二注脚电路
510、610：存储单元
512：逻辑电路
516：注脚电路
具体实施方式
请参照图3，其所绘示为本发明非易失性存储器的第一实施例。该非易失性存储器以光罩式只读存储器300为例来进行说明。当然，也可以运用于相同结构的其他非易失性存储器。
如图所示，光罩式只读存储器300中以二个字元线为一组区分为多个存储单元310、320。其中，每个存储单元310、320仅以二条位元线来进行说明。当然，存储单元310、320中可以随着位元线BL数目的增加，而增加内部的晶胞数目，或者仅有一条位元线BL。并且，光罩式只读存储器300也可以随着字元线WL数目的增加，而增加存储单元的数目。
其中，第一存储单元310包括：一第一逻辑电路312、一第一控制线CL1、第一字元线WL1、第二字元线WL2、第一位元线BL1、第二位元线BL2、及该些位元线与字元线所对应的四个晶胞S1,1～S2,2，且每个晶胞S1,1～S2,2中包括一晶体管。
第一存储单元310中的第一逻辑电路312为一或非门(NOR)，第一逻辑电路312的二个输入端连接至第一字元线WL1与第二字元线WL2，逻辑电路312的输出端连接至第一控制线CL1。
第一字元线WL1对应的二个晶胞S1,1～S1,2中，其晶体管栅极连接至第一字元线WL1，源极(source)连接至第一控制线CL1，漏极(drain)可以选择性地连接或者不连接至对应的位元线。
第二字元线WL2对应的二个晶胞S2,1～S2,2中，其晶体管栅极连接至第二字元线WL2，源极(source)连接至第一控制线CL1，漏极(drain)可以选择性地连接或者不连接至对应的位元线。很明显地，第一存储单元310中利用第一控制线CL1作为共享源极线(shared source line)，并连接至所有晶体管源极。
再者，图3中是以方形黑色实心的节点(node)代表晶体管漏极连接至位元线；以方形白色空心的节点代表晶体管漏极未连接至位元线。换句话说，上述晶胞S1,1～S2,2中，当晶体管漏极连接至对应的位元线时，该晶胞为第一储存状态(例如状态0)，当晶体管漏极未连接至对应的位元线时，该晶胞为第二储存状态(例如状态1)。
再者，第二存储单元320的电路结构类似于第一存储单元320，其连接关系不再赘述。以下详细说明本发明光罩式只读存储器300的动作原理。
由本发明光罩式只读存储器300的结构可知，所有晶胞中晶体管源极并非直接连接至接地端，而是连接至控制线。亦即，第一存储单元310内所有晶胞S1,1～S2,2中晶体管源极皆连接至第一控制线CL1；第二存储单元320内所有晶胞S3,1～S4,2中晶体管源极皆连接至第二控制线CL2。并依此类推。
再者，每个存储单元310、320中皆包括一逻辑电路312、322，输入端连接至对应的字元线，输出端连接至各别的控制线CL1、CL2。
于光罩式只读存储器300在读取周期时，所有的字元线中仅会有一条为选定字元线，而其他字元线则为非选定字元线。而本发明及根据此特性，来设计逻辑电路310、320，用以降低晶胞内部的次临界漏电流。以下以第四字元线WL4为选定字元线来进行说明。
当所有位元线BL1～BL2预充电至高电平(Hi)之后，选定字元线(第四字元线WL4)为高电平(Hi)，而其他字元线(第一字元线WL1至第三字元线WL3)为低电平(Lo)。因此，第一逻辑电路312将高电平(Hi)提供至第一控制线CL1，第二逻辑电路322将低电平(Lo)提供至第二控制线CL2。
于第二存储单元320中，由于第四字元线WL4为高电平(Hi)，且晶胞S4,1中晶体管漏极未连接至对应的第一位元线BL1，所以晶胞S4,1中的晶体管不会产生驱动电流，使得第一位元线BL1维持在高电平(Hi)；另外，由于第四字元线WL4为高电平(Hi)，且晶胞S4,2的漏极连接至对应的第二位元线BL2，所以晶胞S4,2中晶体管会产生驱动电流，并将第二位元线BL2的电压拉低至低电平(Lo)。因此，取样位元线BL2～BL2，即可获得晶胞S4,1S4,2的储存状态依序为状态1、状态0。
另外，在第一存储单元310中，由于第一位元线BL1以及第一控制线CL1皆为高电平(Hi)，晶胞S1,1、S2,1中晶体管漏极与源极之间并未有任何电压差。因此，晶胞S1,1、S2,1中不会产生任何次临界漏电流，并且能够确保第一位元线BL1可以维持在高电平(Hi)，而不会被次临界漏电流所影响。
运用本发明第一实施例的光罩式只读存储器300，字元线WL的数目可以增加到256条以上，仍可以正确的判断每个晶胞中的储存状态，并且不会有误判的情况发生。
请参照图4，其所绘示为本发明非易失性存储器的第二实施例。相较于第一实施例，第二实施例的光罩式只读存储器400新增第一注脚电路(footercircuit)416与第二注脚电路426于第一存储单元410以及第二存储单元420中。以下仅介绍第一注脚电路416与第二注脚电路426的结构及其动作原理，而其他部分与第一实施例相同，不再赘述。
第一注脚电路416包括一第一开关电路M1，连接于第一控制线CL1与接地端(G)之间，且第一开关电路M1受控于第一字元线WL1；以及，一第二开关电路M2，连接于第一控制线CL1与接地端(G)之间，且第二开关电路M2受控于第二字元线WL2。
第二注脚电路426包括一第三开关电路M3，连接于第二控制线CL2与接地端(G)之间，且第三开关电路M3受控于第三字元线WL3；以及，一第四开关电路M4，连接于第二控制线CL2与接地端(G)之间，且第四开关电路M4受控于第四字元线WL4。其中，四个开关电路皆为晶体管，栅极连接于字元线，漏极与源极分别连接于接地端(G)与对应的控制线。
举例来说，在读取周期时，设定第四字元线WL4为选定字元线，此时，第四开关电路M4为导通状态(close)，而第一开关电路M1至第三开关电路M3为断开状态(open)。因此，接地端(G)的接地电压会经由第四开关电路M4提供至第二控制线CL2。另外，由于第一开关电路M1至第三开关电路M3为断开状态(open)，这些开关M1～M3无法改变控制线CL1、CL2上的电压。
根据本发明的第二实施例，第二存储单元420中的第二注脚电路426是为了防止第二控制线CL2过长，导致第二控制线远近两端电压不相同的状况发生。亦即，将第二注脚电路426连接至第二控制线CL2中，可以让整段第二控制线CL2在低电平(Lo)时电压几乎完全相同。
同理，第一存储单元410中的第一注脚电路416也是具有相同的功效，此处不再赘述。
在上述的第一实施例与第二实施例中，皆由二个字元线为一组并区分为多个存储单元。然而，本发明并不限定于此，在此技术领域的技术人员也可以将多个字元线区分为一组并形成存储单元。
请参照图5，其所绘示为本发明非易失性存储器的第三实施例。以下实施例仅以一个存储单元为例来进行说明，而组合多个相同结构的存储单元即可形成完整的非易失性存储器。
光罩式只读存储器500中的存储单元510由四条字元线WL1～WL4组成。再者，存储单元510包括：一逻辑电路512、控制线CL、第一字元线WL1、第二字元线WL2、第三字元线WL3、第四字元线WL4、第一位元线BL1、第二位元线BL2、及该些位元线与字元线所对应的八个晶胞S1,1～S4,2，且每个晶胞S1,1～S4,2中包括一晶体管。
第一字元线WL1对应的二个晶胞S1,1～S1,2中，其晶体管栅极连接至第一字元线WL1，源极(source)连接至控制线CL，漏极(drain)可以选择性地连接或者不连接至对应的位元线。
第二字元线WL2对应的二个晶胞S2,1～S2,2中，其晶体管栅极连接至第二字元线WL2，源极(source)连接至控制线CL，漏极(drain)可以选择性地连接或者不连接至对应的位元线。
第三字元线WL3对应的二个晶胞S3,1～S3,2中，其晶体管栅极连接至第三字元线WL3，源极(source)连接至控制线CL，漏极(drain)可以选择性地连接或者不连接至对应的位元线。
第四字元线WL4对应的二个晶胞S4,1～S4,2中，其晶体管栅极连接至第四字元线WL4，源极(source)连接至控制线CL，漏极(drain)可以选择性地连接或者不连接至对应的位元线。
再者，存储单元510中的逻辑电路512由二或门(OR)以及一或非门(NOR)连接而成，逻辑电路512的输出端连接至控制线CL。当连接至逻辑电路512的其中一条字元线为选定字元线时，该逻辑电路512会输出低电平(Lo)并传递至控制线CL；反之，当连接至逻辑电路512的所有字元线皆为未选定字元线时，该逻辑电路512会输出高电平(Hi)并传递至控制线CL。再者，本发明并不限定于逻辑电路512的实际电路，在此领域的技术人员也可以利用具有四个输入端的或非门来实现。
很明显地，利用控制线CL上的不同电压可以有效地抑制晶胞内部产生的次临界漏电流。
请参照图6，其所绘示为本发明非易失性存储器的第四实施例。相较于第三实施例，第四实施例的光罩式只读存储器600中，于存储单元610中新增注脚电路(footer circuit)516。以下仅介绍注脚电路516的结构及其动作原理，而其他部分与第三实施例相同，不再赘述。
注脚电路516包括四个开关电路M1～M4，连接于控制线CL与接地端(G)之间，且四个开关电路M1～M4受控于对应的字元线。
相同的原理，当第一字元线WL1至第四字元线WL4中，有任一字元线为选定字元线时，对应的开关电路即提供接地端(G)的接地电压至控制线CL。亦即，将注脚电路516连接至控制线CL中，可以让整段控制线CL在低电平(Lo)时电压几乎完全相同。
由以上的说明可知，本发明的优点在于提出一种非易失性存储器，利用简单的一逻辑电路搭配一控制线，且该控制线做为共享源极线(shared sourceline)。而利用逻辑电路操作控制线上的电压，可以大幅度地降低晶胞内部次临界漏电流，防止晶胞误判的情形发生。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的申请专利权利要求范围所界定者为准。

Claims (14)

1.一种非易失性存储器，包含：
一第一存储单元，包括：
一第一字元线；
一第二字元线；
一第一控制线；
一第一逻辑电路，具有一第一输入端连接至该第一字元线、一第二输入端连接至该第二字元线以及一输出端连接至该第一控制线；其中，该第一字元线与该第二字元线其中之一为一选定字元线时，该输出端提供一第一电平至该第一控制线；以及，该第一字元线与该第二字元线并非为该选定字元线时，该输出端提供一第二电平至该第一控制线；
一第一位元线；
一第一晶胞，具有一控制端连接至该第一字元线、一第一端连接至该第一控制线以及一第二端选择性地连接至该第一位元线；以及
一第二晶胞，具有一控制端连接至该第二字元线、一第一端连接至该第一控制线以及一第二端选择性地连接至该第一位元线。
2.如权利要求1所述的非易失性存储器，其中该第一逻辑电路为一或非门，具有一第一输入端连接至该第一字元线，具有一第二输入端连接至该第二字元线，具有一输出端连接至该第一控制线。
3.如权利要求2所述的非易失性存储器，其中该第一电平为一低电平，该第二电平为一高电平。
4.如权利要求1所述的非易失性存储器，其中该第一晶胞包括一第一晶体管，其栅极为该控制端，源极与漏极为该第一端与该第二端；且该第二晶胞包括一第二晶体管，其栅极为该控制端，源极与漏极为该第一端与该第二端。
5.如权利要求1所述的非易失性存储器，其中当该第一晶胞的该第二端连接至该第一位元线时，该第一晶胞具有一第一储存状态；当该第一晶胞的该第二端未连接至该第一位元线时，该第一晶胞具有一第二储存状态；当该第二晶胞的该第二端连接至该第一位元线时，该第二晶胞具有该第一储存状态；以及，当该第二晶胞的该第二端未连接至该第一位元线时，该第二晶胞具有该第二储存状态。
6.如权利要求1所述的非易失性存储器，其中该第一存储单元还包括：
一第二位元线；
一第三晶胞，具有一控制端连接至该第一字元线、一第一端连接至该第一控制线、以及一第二端选择性地连接至该第二位元线；以及
一第四晶胞，具有一控制端连接至该第二字元线、一第一端连接至该第一控制线、以及一第二端选择性地连接至该第二位元线。
7.如权利要求1所述的非易失性存储器，还包括一第二存储单元，包括：
一第三字元线；
一第四字元线；
一第二控制线；
一第二逻辑电路，具有一第一输入端连接至该第三字元线、一第二输入端连接至该第四字元线以及一输出端连接至该第二控制线；其中，该第三字元线与该第四字元线其中之一为该选定字元线时，该输出端提供该第一电平至该第二控制线；以及，该第三字元线与该第四字元线并非为该选定字元线时，该输出端提供该第二电平至该第二控制线；
该第一位元线；
一第五晶胞，具有一控制端连接至该第三字元线、一第一端连接至该第二控制线以及一第二端选择性地连接至该第一位元线；以及
一第六晶胞，具有一控制端连接至该第四字元线、一第一端连接至该第二控制线以及一第二端选择性地连接至该第一位元线。
8.如权利要求1所述的非易失性存储器，其中该第一存储单元具有一第一注脚电路，包括：
一第一开关电路，具有一控制端连接至该第一字元线，具有一第一端连接至该第一控制线，以及具有一第二端连接至一接地端；以及
一第二开关电路，具有一控制端连接至该第二字元线，具有一第一端连接至该第一控制线，以及具有一第二端连接至该接地端；
其中，当该第一字元线为该选定字元线时，一接地电压经由该第一开关元件供应至该第一控制线；以及，当该第二字元线为该选定字元线时，该接地电压经由该第二开关元件供应至该第一控制线。
9.如权利要求8所述的非易失性存储器，其中该第一开关电路为一第一晶体管，其栅极为该控制端，源极与漏极为该第一端与该第二端；且该第二开关电路为一第二晶体管，其栅极为该控制端，源极与漏极为该第一端与该第二端。
10.一种非易失性存储器，包含：
一位元线；
M条字元线，M为大于2的正整数；
一控制线；
一逻辑电路，具有M个输入端连接至该M条字元线，具有一输出端连接至该控制线，其中，该M条字元线其中之一为一选定字元线时，该输出端提供一第一电平至该控制线；以及，该M条字元线并非为该选定字元线时，该输出端提供一第二电平至该控制线；以及
M个晶胞；
其中，每一该晶胞的一控制端连接至该M条字元线其中之一；每一该晶胞的一第一端连接至该控制线；以及每一该晶胞的一第二端选择性地连接至该位元线。
11.如权利要求10所述的非易失性存储器，其中该M个晶胞为M个晶体管，每一该晶体管的栅极为该控制端，源极与漏极为该第一端与该第二端。
12.如权利要求10所述的非易失性存储器，其中该逻辑电路为一或非门，具有M个输入端连接至该M个字元线，具有一输出端连接至该控制线。
13.如权利要求10所述的非易失性存储器，其中当该晶胞的该第二端连接至该位元线时，该晶胞具有一第一储存状态；当该晶胞的该第二端未连接至该位元线时，该晶胞具有一第二储存状态。
14.如权利要求10所述的非易失性存储器，还包括一注脚电路，其包括：M个开关电路，每一该开关电路的一控制端连接至该M条字元线其中之一；每一该开关电路具有一第一端连接至该控制线，以及每一该开关电路具有一第二端连接至一接地端；其中，当该M条字元线其中之一为该选定字元线时，一接地电压被供应至该控制线。
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