CN100364011C - 源信号线驱动器 - Google Patents

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Abstract

一种源信号线驱动器，适用于存储器装置，用以驱动耦接至多个闪存的多个源信号线。此源信号线驱动器包括多个源信号线驱动单元以及控制电路。每一源信号驱动单元用以驱动对应的源信号线，且每一源信号线连接至两列闪存。控制电路耦接于共通接点以及接地线之间，当等闪存其中的任一者要执行程序化时，隔绝共通接点与该接地线，当等闪存均不执行程序化时，将共通接点拉至接地准位。

Description

源信号线驱动器
技术领域
本发明是有关于一种源信号线驱动装置，特别是有关于一种源信号线驱动装置，适用于闪存装置，用以驱动源信号线，且此源信号线驱动装置在存储器装置中，占有较小的面积。
背景技术
图1是表示快闪半导体存储器装置的基本结构。存储器是由多个存储单元(Memory Cell)及其它组件等所构成，多个存储单元100，0至102n-1，m-1依序地以数组方式排列成为存储单元数组(Memory Array)10。每一存储单元(如图1的标号“100，0”)具有存储晶体管，且存储晶体管用以储存“1”准位或“0”准位。在存储单元数组10中，字符线(Word line)WL10至WL12n-1是用以致能列(Row)方向的存储单元。字元译码器(Word line decoder)11接收列地址信号以选择对应的字符线WL10至WL12n-1。位元译码器(Bit linedecoder)12接收行地址信号以选择对应的位线BL10至BL1m-1。即借着行与列的各个地址信号来选择存储单元数组10的任意个存储单元，进而对被选择的存储单元做读取、程序化或清除的动作。另外，如图所示，源信号线SL10至SL1n-1连接于源信号线驱动器(Source Driver)13，且与字符线WL10至WL12n-1平行并向字元译码器11延伸。每一条源信号线提供电压至对应的两列存储单元，例如存储单元100，0至100，m-1及101，0至101，m-1共同耦接源信号线SL10，且源信号线SL10提供电压至存储单元100，0至100，m-1及101，0至101，m-1。在存储单元做读取、程序化或清除动作时，源信号线SL10至SL1n-1所具有的不同状态，是透过源信号线驱动器13加以控制。
图2是表示闪存的存储单元等效示意图。以存储单元100，0及100，1为例。存储单元100，0及100，1的控制闸分别耦接字符线WL10及WL11，两者的漏极均耦接位线BL10，两者的源极均耦接源信号线SL10，源信号线SL10则可提供电压至存储单元100，0及100，1。
图3是表示习知源信号线驱动器的示意图。如图所示，源信号线驱动器具有多个源信号驱动单元，且一个源信号线驱动单元控制一条源信号线，进而控制对应的两列的存储单元，例如，源信号线驱动单元130控制源信号线SL10，而源信号线SL10则提供电压制两列存储单元100，0至100，m-1及101，0至101，m-1。每一源信号线驱动单元由三个部分所组成，以源信号线驱动单元130为例，第一电路1310包括晶体管N130、N140及N150；第二电路1320包括由反相器I110及I120所组成的栓锁电路；第三电路1330包括晶体管N110及N120，且由于晶体管N110的栅极耦接VDD的电源线VDD1，故晶体管N110维持在导通状态。此处VDD是代表核心电路(core circuit)的操作电源电压，就半导体制程而定，可以是3.3V、2.5V或是1.8V，并非为10-12V的程序化电压。
以源信号线驱动单元130为例。在读取及清除周期，以及在程序周期时而字符线WL10及WL11未被选择时，晶体管N140及N150关闭。晶体管N130因其栅极所接收的信号P1为低电压准位而关闭。晶体管N120因其栅极所接收信号PL1为VDD而导通。因此，源信号线SL10透过导通的晶体管N110及N120而耦接于接地线GND1。例如，在读取周期，为了要读取数据，晶体管N120因其栅极接收VDD而导通，信号源信号线SL10则透过晶体管N110及N120而耦接于接地线GND1。
此外，当存储单元100，0要执行程序化，字符线WL10及信号P1为VDD，使得晶体管N150及晶体管N130导通。第一电路1310中的晶体管N130及N150将反相源信号线SLB10的电压准位拉至接地线GND1的低电压准位。藉由反相器I110及I120所组成的栓锁电路，而将源信号线SL10箝制在电源线VPP1的高电压准位。再者，晶体管N120的栅极接收低电压准位的信号PL1，使得关闭的晶体管N120隔离了接地线GND1与信号源信号线SL10。因此源信号线SL10为高电压准位，而存储单元100，0可执行程序化。
由上述得知，每一源信号线驱动单元的第三电路均具有两个晶体管，是用来控制对应的源信号线的电压准位，而进一步控制对应的多个存储单元。
一般来说，晶体管N110及N120、N111及N121至N11n-1及N12n-1的尺寸是与数据输出入端口的数量成比例。即存储器的尺寸是随数据输出入端口的数量而增加。近年来，越来越多应用于FPGA(Field Programmable Gate Arrays)的闪存需要非常多的数据输出入总线。习知源信号线驱动器中，源信号线驱动单元的第三电路的堆栈晶体管架构在存储器中会占有较大的面积。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种源信号线驱动器，适用于闪存。
为获致上述的目的，本发明提出一种源信号线驱动器，适用于存储器装置，用以驱动耦接至多个闪存的多个源信号线。此源信号线驱动器包括多个源信号线驱动单元以及控制电路。每一源信号驱动单元用以驱动对应的源信号线，且每一源信号线连接至两行闪存。此外，每一源信号驱动单元包括栓锁电路、第一电路及第二电路。栓锁电路耦接于对应的源信号线与对应的反相源信号线之间。当对应的两行闪存中的任一闪存要执行程序化时，第一电路将对应的反相源信号线拉低至接地准位，且第二电路将对应的源信号线连接至共通节点。
控制电路是耦接于共通接点以及接地线之间，当等闪存其中的任一者要执行程序化时，隔绝共通接点与该接地线，当等闪存均不执行程序化时，将共通接点拉至接地准位。
附图说明
图1表示闪存装置的基本结构。
图2表示闪存的存储单元等效示意图。
图3表示习知源信号线驱动器的示意图。
图4表示本发明的闪存装置示意图。
图5表示本发明的源信号线驱动器架构图。
符号说明：
10～存储单元数组；100，0...102n-1，m-1～存储单元；11～字元译码器；12～位元译码器；13～源信号线驱动器；1310...1310-1～第一电路；1320...132n～1～第二电路；1330...133n-1～第三电路；BL10...BL1m-1～位线；GND1～接地线；I110...I11n～1、I120...I12n～1～反相器；N110...N11n～1、N120...N12n-1、N130...N13n-1、N140...N14n-1、N150...N15n-1～晶体管；SL10...SL1n-1～源信号线；SLB10...SLB1n-1～源信号线；VDD1～电源线；VPP1～电源线；WL10...WL12n-1～字符线；
20～存储单元数组；200，0...202n-1，m-1～存储单元；21～字元译码器；22～位元译码器；23～源信号线驱动器；2310...231n-1～第一电路；2320...232n-1～栓锁电路；2330...233n-1～第二电路；BL20...BL2m-1～位线；GND2～接地线；I210...I21n～1、I220...I22n～1～反相器；N210...N21n～1、N220...N22n-1、N230...N23n-1、N240...N24n-1、N250...N25n-1～晶体管；SL20...SL2n-1～源信号线；SLB20...SLB2n-1～源信号线；VPP2～电源线；WL20...WL22n-1～字符线。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
图4是表示本发明的闪存装置示意图。此闪存装置包括存储单元数组20、字元译码器21、位元译码器22以及源信号线驱动器23。多个字元线WL20至WL2n-1与位线BL20至BL2m-1彼此交错形成存储单元数组20。源信号线驱动器23控制源信号线SL20至SL2n-1，且每一源信号线提供电压至两列存储单元。
图5是表示本发明的源信号线驱动器架构图。源信号线驱动器23具有多个源信号线驱动单元230至23n-1以及控制电路231。控制电路231包括晶体管N22，其源极耦接至接地线GND2，且其栅极接收信号PL2。参阅图4及图5，一个源信号线驱动单元控制一条源信号线，进而提供电压至对应的两列存储单元，例如，源信号线驱动单元230控制源信号线SL20，而源信号线SL20可提供电压给两列存储单元200，0至200，m-1及201，0至201，m-1。
每一源信号线驱动单元由三个部分所组成。在源信号线驱动单元230中，第一电路2310包括晶体管N230、N240及N250，栓锁电路2320由反相器I210及I220所组成，以及第二电路2330包括晶体管N210。在第一电路2310中，晶体管N250的栅极耦接字符线WL20，且其源极耦接接地线GND2；晶体管N240的栅极耦接字符线WL21，且其源极耦接接地线GND2；晶体管N230的源极耦接晶体管N240及N250的漏极，其漏极耦接反相源信号线SLB20，且其栅极接收程序化起始信号P2。在栓锁电路2320中，反相器I210及I220在电源线VPP2及GND2所提供的电压下操作，反相器I210的输入端及I220的输出端耦接反相源信号线SLB20，且反相器I210的输出端及I220的输入端耦接源信号线SL20。在第二电路2330中，晶体管N210的漏极耦接源信号线SL20，其源极耦接晶体管N22的漏极，且其栅极接收信号A0。其中，程序化起始信号P2与信号PL2互为反相。
源信号线驱动单元231控制源信号线SL21，而源信号线SL21则提供电压给两列存储单元202，0至202，m-1及203，0至203，m-1。在源信号线驱动单元231中，第一电路2311包括晶体管N231、N241及N251，栓锁电路2321由反相器I211及I221所组成，及第二部分电路2331包括晶体管N211。电路2311至2331的电路结构与电路2310至2330相同。在本发明的实施例中，源信号线驱动单元230中的晶体管N230至N250及N210，与源信号线驱动单元231中的晶体管N231至N251及N211是以为NMOS晶体管来实施。源信号线驱动单元233至23n-1的电路架构与231的电路架构相同。
本发明实施例的详细说明，将透过源信号线驱动单元230及231来说明。
当存储器处于读取及清除周期时，程序化起始信号P2为低电压准位，使得晶体管N230及N231关闭；信号PL2基本上为VDD，使得晶体管N22导通，其中，信号PL2不一定要达到VDD，而可接近于VDD使得晶体管N22导通；信号A0及A1基本上为VDD，使得晶体管N210及N211导通。因此，源信号线SL20透过晶体管N210及N22，耦接至接地线GND2，此时，可透过字符线WL20至WL23以选择欲执行读取及清除的存储单元。
当存储器处于程序化周期时，程序化起始信号P2基本上为VDD，且信号PL2为低电压准位，故晶体管N230至N23n-1导通且晶体管N22关闭。假设是源信号线驱动单元230所控制的两列存储单元200，0至200，m-1及201，0至201，m-1中任一者，例如存储单元200，0，要执行程序化，字符线WL20则基本上为VDD，晶体管N250导通；字符线WL21则为低电压准位，晶体管N240导通关闭。此时，反相源信号线SLB20的电压准位拉至接地线GND2的低电压准位。接着，藉由栓锁电路2320，而将源信号线SL20箝制在电源线VPP2的高电压准位。此外，由于是驱动单元230所控制的存储单元100，0要执行程序化，故晶体管N210的栅极接收基本上为VDD的信号A0，使得而晶体管N210导通，以提供源信号线SL20适当压降。
由于要执行程序化的存储单元200，0不是由源信号线驱动单元231所控制，故字符线WL22及WL23为低电压准位，晶体管N241及N251均关闭，且晶体管N211的栅极接收低电压准位的信号A1，使得晶体管N211关闭。藉由栓锁电路2321，而将源信号线SL21箝制在接地线GND2的低电压准位。
综上所述，本发明的每一源信号线驱动单元的第二电路仅具有一个晶体管。当存储器处于读取及清除周期时，信号A0至An-1基本上为VDD准位，使得晶体管N210至N21n-1导通。此外，因为信号PL2基本上为VDD准位，故晶体管N22导通。因此，藉由导通的晶体管N210至N21n-1及晶体管N22，源信号线SL20至SL2n-1耦接至接地线GND2。
当存储器处于程序化周期，信号PL2为低电压准位而使晶体管N22关闭。在要执行程序化的存储单元所对应的源信号线驱动单元中，第二电路的晶体管因其栅极接收基本上为VDD的信号而导通；而在其它源信号线驱动单元中，第二电路的晶体管因其栅极接收低电压准位的信号而关闭。因此，藉由关闭的晶体管N22以及关闭的第二电路的晶体管，使得要执行程序化的存储单元所对应的源信号线被隔离于接地线GND2。
表一是表示信号A0至An-1、PL2及P2在不同周期的电压准位，其中“1”代表VDD或是接近于VDD，且“0”为低电压准位。如图所示，当在清除及读取周期，信号A0至An-1为“1”，且信号PL2也为“1”，因此，晶体管N210至N21n-1及N22导通。当在程序化周期，假设是存储单元200，0被选择执行程序化，信号A0则为高电压准位“1”，而其它信号A1至An-1及PL2则为低电压准位“0”。因此，晶体管N210导通，而晶体管N211至N21n-1及N22关闭。
Figure C20041010179200111
    A<sub>2n-1</sub>     1     1     0
    PL2     1     1     0
    P2     0     0     1
    假设在程序化周期，存储单元20<sub>0，0</sub>被选择执行程序化
表一
比较本发明结构及习知结构，假设每一晶体管的尺寸为S。且假设本发明及习知结构的第一电路尺寸相同，且本发明的栓锁电路及习知结构的第二电路尺寸相同，故不予以计算。本发明的源信号线驱动器的尺寸为(n+1)*S；而习知的源信号线驱动器的尺寸为2*n*S。由此可知，本发明的源信号线驱动器的尺寸远小于习知结构。因此，可减小存储器装置的体积。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (14)

1.一种源信号线驱动器，适用于一存储器装置，用以驱动耦接至多个闪存的多个源信号线，包括：
多个源信号线驱动单元，每一该源信号驱动单元用以驱动对应的该源信号线，且每一该源信号线连接至两列所述多个闪存；
其中，每一该源信号驱动单元包括：
一栓锁电路，耦接于对应的该源信号线与对应的一反相源信号线之间；
一第一电路，当对应的两列所述多个闪存中的任一该闪存要执行程序化时，用以将对应的该反相源信号线拉低至一接地准位，其中，该第一电路包括：一第二MOS晶体管，具有耦接一接地线的一源漏极，耦接一第一接点的另一源漏极，以及耦接一第一字符线的栅极；一第三MOS晶体管，具有耦接该接地线的一源漏极，耦接该第一接点的另一源漏极，以及耦接一第二字符线的栅极；以及一第四MOS晶体管具有耦接该第一接点的一源漏极，耦接对应的该反相源信号线的另一源漏极，及一栅极；以及一第二电路，当对应的两列所述多个闪存中的任一该闪存要执行程序化时，用以将对应的该源信号线耦接至一共通接点，其中，该第二电路包括：一第一MOS晶体管，具有耦接至对应的该源信号线的一源漏极，以及耦接至该共通接点的另一源漏极；以及
一控制电路，耦接于该共通接点以及一接地线之间，当所述多个闪存其中的任一者要执行程序化时，隔绝该共通接点与该接地线，当所述多个闪存均不执行程序化时，将该共通接点拉至该接地准位。
2.根据权利要求1所述的源信号线驱动器，其中，当对应的两列所述多个闪存中的任一该闪存要执行程序化时，该第一MOS晶体管导通。
3.根据权利要求1所述的源信号线驱动器，其中，当对应的两列所述多个闪存中的任一该闪存要执行程序化时，该第二及第三MOS晶体管之一者导通，且该第四MOS晶体管导通，以将对应的该反相源信号线拉低至该接地准位。
4.根据权利要求3所述的源信号线驱动器，其中，当对应的两列所述多个闪存中的任一该闪存要执行程序化时，该第一及第二字符线之一者被致能，且该第四MOS晶体管的栅极接收一程序化起始信号。
5.根据权利要求4所述的源信号线驱动器，其中，当对应的两列所述多个闪存中的任一该闪存要执行程序化时，被致能的第一或第二字符线为VDD，且该程序化起始信号为VDD。
6.根据权利要求4所述的源信号线驱动器，其中，当对应的两列所述多个闪存中的任一该闪存要执行程序化时，该控制电路接收与该程序化起始信号互为反相的信号。
7.根据权利要求2所述的源信号线驱动器，其中，该控制电路具有一第五MOS晶体管，耦接于该共通接点与该接地线之间。
8.根据权利要求7所述的源信号线驱动器，其中，所述多个闪存其中的任一者要执行程序化时，要执行程序化的该闪存所对应的该第一MOS晶体管导通，且该第五MOS晶体管关闭。
9.根据权利要求7所述的源信号线驱动器，其中，所述多个闪存其中的任一者要执行程序化时，要执行程序化的该闪存所对应的该第一MOS晶体管的栅极接收为VDD的信号，且该第五MOS晶体管的栅极接收低准位信号。
10.根据权利要求7所述的源信号线驱动器，其中，所述多个闪存其中的任一者要执行程序化时，非对应于要执行程序化的该闪存的所述多个第一MOS晶体管均关闭，且该第五MOS晶体管关闭。
11.根据权利要求7所述的源信号线驱动器，其中，所述多个闪存其中的任一者要执行程序化时，非对应于要执行程序化的该闪存的所述多个第一MOS晶体管的栅极均接收低电压准位信号，且该第五MOS晶体管的栅极接收低准位信号。
12.根据权利要求7所述的源信号线驱动器，其中，当所述多个闪存均不执行程序化时，所述多个第一MOS晶体管及该第五MOS晶体管均导通。
13.根据权利要求7所述的源信号线驱动器，其中，当所述多个闪存均不执行程序化时，所述多个第一MOS晶体管及该第五MOS晶体管的栅极均接收为VDD的信号。
14.根据权利要求1所述的源信号线驱动器，其中，当所述多个闪存其中的任一者要执行程序化时，该第一电路接收一程序化起始信号，且该控制电路接收与该程序化起始信号互为反相的信号，使得该控制电路隔绝该共通接点与该接地线。
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