JP2002261239A - 不揮発性半導体メモリ装置の昇圧回路 - Google Patents

不揮発性半導体メモリ装置の昇圧回路

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JP2002261239A JP2001054264A JP2001054264A JP2002261239A JP 2002261239 A JP2002261239 A JP 2002261239A JP 2001054264 A JP2001054264 A JP 2001054264A JP 2001054264 A JP2001054264 A JP 2001054264A JP 2002261239 A JP2002261239 A JP 2002261239A
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capacitor
memory device
semiconductor memory
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Yasuaki Hirano
恭章 平野
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Sharp Corp
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Abstract

(57)【要約】 【課題】 ２段積みキャパシタの中間ノードがチャージ
アップされないようにする。 【解決手段】 ｐ‐ＭＯＳトランジスタ３８は、中間ノ
ード５に接続されている。レベルシフタ３９は、入力信
号Resetに基づく出力信号hresetbをｐ‐ＭＯＳトランジ
スタ３８のゲートに供給する。そして、ポンプ動作開始
までの初期状態では信号Resetを「Ｈ」にしてｐ‐ＭＯＳ
トランジスタ３８をオンする。こうして、中間ノード５
の正の電荷はｐ‐ＭＯＳトランジスタ３８を介して、負
の電荷はｐ‐ＭＯＳトランジスタ３８のＮ‐ウェルを介
してディスチャージすることによって、中間ノード５の
電位を約０.７Ｖ程度にする。したがって、ポンプ動作
が開始してｐ‐ＭＯＳトランジスタ３８がオフされて
も、上記キャパシタＣ４a,Ｃ４b夫々に印加される最大
電圧は４Ｖであり、キャパシタ絶縁膜の耐圧を越えるこ
とを防止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
メモリ装置の昇圧回路であって、特に誘電膜で成るキャ
パシタを有する昇圧回路に関する。
【０００２】
【従来の技術】従来、最も一般的に用いられているフラ
ッシュメモリ(一括消去型メモリ)として、ＥＴＯＸ(EPR
OM THIN OXIDE：インテル社の商標)がある。このＥＴＯ
Ｘ型フラッシュメモリセルの模式的な断面図を図１１に
示す。図１１から分るように、ソース１とドレイン２と
ソース‐ドレイン間の基板(ウェル)３との上に、トンネ
ル酸化膜４を介してフローティングゲート５が形成され
ている。さらに、上記フローティングゲート５の上に、
層間絶縁膜６を介してコントロールゲート７が形成され
ている。
【０００３】上記ＥＴＯＸ型フラッシュメモリの動作原
理について述べる。表１に示すように、書き込み時に
は、上記コントロールゲート７に電圧Ｖpp(例えば９Ｖ)
を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加
し、ドレイン２に６Ｖの電圧を印加する。これによっ
て、チャネル層には多くの電流が流れ、ドレイン２側の
電界が高い部分でチャネルホットエレクトロンが発生
し、フローティングゲート５に電子が注入される。その
結果、メモリセル８の閾値電圧が上昇してメモリセル８
への書き込みが行われる。図１２は、書き込み状態と消
去状態とにおける閾値電圧分布を示す。図１２に示すよ
うに、書き込まれたメモリセルの閾値電圧は５Ｖ以上と
なる。表１
【０００４】また、消去時は、上記コントロールゲート
７に電圧Ｖnn(例えば−７.５Ｖ)を印加し、ソース１に
電圧Ｖpe(例えば４Ｖ)を印加し、ドレイン２をオープン
にすることによって、ソース１側とフローティングゲー
ト５との間のトンネル酸化膜４に強い電界が発生する。
そして、ファウラーノーデハイム(ＦＮ)トンネル現象に
よって、フローティングゲート５からソース１側に電子
を引き抜いてメモリセル８の閾値電圧を低下させるので
ある。その結果、図１２に示すように、消去されたメモ
リセル８の閾値電圧は１.５Ｖ〜３Ｖとなる。
【０００５】また、読み出し時には、上記ドレイン２に
電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを
印加する。ここで、当該メモリセル８が消去状態で閾値
電圧が低い場合は、当該メモリセル８に電流が流れて状
態「１」と判定される。一方、当該メモリセル８が書き込
み状態で閾値電圧が高い場合は、当該メモリセルに電流
が流れず状態「０」と判定される。
【０００６】ところで、上記ＥＴＯＸ型フラッシュメモ
リセル等を用いた不揮発性半導体メモリ装置を駆動する
に際して、例えば外部電源電圧Ｖccが５Ｖである場合に
は、不揮発性半導体メモリ装置の駆動系内部では、外部
から供給される電源電圧Ｖcc(５Ｖ)以外の電圧(上述の
例では電圧Ｖpp,Ｖnn等)が必要となる。この場合の電圧
発生系のブロック図を図１３に示す。
【０００７】図１３に示すように、上記不揮発性半導体
メモリ装置の電圧発生系の内部には昇圧回路(電圧ポン
プ)が３つ設けられている。１つは、第１高電圧ポンプ
１４である。この第１高電圧ポンプ１４は、メモリセル
アレイ１１を構成する個々のメモリセル８に対する書き
込み時に、ビット線電圧を発生してＹデコーダ１２に送
出する。一方、消去時には、ソース電圧を発生してソー
ススイッチ回路１３に送出し、メモリセル８のソース１
に印加させる。尚、消去時には、第１高電圧ポンプ１４
の出力電圧は４Ｖに低下している。今１つは、書き込み
時におけるワード線電圧を発生して、Ｘデコーダ１５に
送出する第２高電圧ポンプ１６である。今１つは、消去
時におけるワード線(コントロールゲート７)用の負電圧
を発生してＸデコーダ１５に送出する負電圧ポンプ１７
である。尚、上記第１高電圧ポンプ１４および第２高電
圧ポンプ１６の出力は、Ｙデコーダ１２内およびソース
スイッチ回路１３内のレベルシフタ回路等の電源として
も使用される。また、各電圧ポンプ１４,１６,１７が出
力する最大電圧の値は、表２に示す通りである。表２
【０００８】これらの電圧の発生を行う電圧ポンプの一
例を図１４に示す。図１４は、第２高電圧ポンプ１６の
回路図であり、複数のｎ‐ＭＯＳ(金属酸化膜半導体)ト
ランジスタと複数のキャパシタで構成されており、クロ
ックＣＬＫを入力することによって外部電源電圧Ｖccを
昇圧して高い電圧を出力する。その場合における各ノー
ドの電圧の経時変化を図１５に示す(例えばＶcc＝５Ｖ
の場合)。図１５における各ノード電圧は平均の電圧値
であり、図示してはいないが、実際にはクロックＣＬＫ
に同期して振幅している。図１５から判るように、各ノ
ードの電圧は時間と共に徐々に上昇し、各ノードに応じ
た所定の電圧に到達する。尚、この場合における第２高
電圧ポンプ１６の出力電圧は９Ｖ(図示せず)である。
【０００９】ここで、ノード４の電圧が上昇して所定の
電圧１１.２Ｖに至った直後における電圧波形、つまり
図１５中における○印の時点における電圧波形の詳細を
図１６に示す。図１６に示すように、Ｖss(０Ｖ)→Ｖcc
(５Ｖ)のクロックＣＬＫ２ががキャパシタＣ４に入力さ
れた際に、ノード４の電圧は７Ｖから１１.２Ｖとな
る。その結果、出力段では平均約９Ｖの電圧が得られる
ことになる。この出力電圧９Ｖが、最終的に書き込み時
におけるワード線電圧となるのである。
【００１０】また、図１７は、負電圧ポンプ１７の回路
である。基本構成は第２高電圧ポンプ１６の場合と同様
であり、複数のｐ‐ＭＯＳトランジスタと複数のキャパ
シタで構成されている。そして、クロックＣＬＫを入力
することによって、外部電圧Ｖssを降圧して負の電圧を
出力する。その場合における各ノードの電圧の経時変化
を図１８に示す。各ノードの電圧は時間と共に下降し、
各ノードに応じた所定の電圧に到達する。また、図１８
中における○印の時点における電圧波形の詳細を図１９
に示す。図１９に示すように、Ｖcc(５Ｖ)→Ｖss(０Ｖ)
のクロックＣＬＫ２がキャパシタＣ４に入力された際
に、上記ノード４の電圧は−５.８Ｖから−９.８Ｖとな
る。その結果、出力段では平均約−７.５Ｖの電圧が得
られることになる。この出力電圧−７.５Ｖが、最終的
に消去時におけるゲート線電圧となるのである。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体メモリ装置の昇圧回路には、以下の
ような問題がある。すなわち、図１４に示す構造を有す
る第２高電圧ポンプ１６の場合、ノード４の電圧は、ク
ロックＣＬＫ２が０Ｖの場合には７Ｖであり、クロック
ＣＬＫ２が５Ｖの場合には１１.２Ｖである。したがっ
て、キャパシタＣ４に印加される電圧は、クロックＣＬ
Ｋ２が０Ｖの場合には７Ｖとなり、クロックＣＬＫ２が
５Ｖの場合には６.２Ｖとなる。ここで、キャパシタＣ
４の誘電膜を構成する絶縁膜の耐圧が６.５Ｖである場
合には、クロックＣＬＫ２が０Ｖの時に印加される電圧
７Ｖは耐圧をオーバーすることになり、最悪の場合に上
記絶縁膜が破壊される可能性がある。
【００１２】これを解決する方法の１つとして、特開平
５‐２８７８６号公報に開示された半導体集積回路で
は、出力段の近くに在って両端の電位差が大きいキャパ
シタの誘電膜には厚い酸化膜を用いることによって、上
記耐圧の問題の回避を図っている。
【００１３】また、他の方法の１つとしては、図２０
(a)に示すようにキャパシタＣを２つのキャパシタＣ1,
Ｃ2を直列に接続して成る２段積みキャパシタで構成
し、１つのキャパシタＣ1,Ｃ2に印加される電圧を緩和
する方法がある。ここで、２段積みされたキャパシタＣ
1およびキャパシタＣ2夫々のキャパシタサイズを「２×
Ｃ」とすると、各キャパシタＣ1,Ｃ2を直列に２段積みに
した場合のキャパシタサイズは「Ｃ」となる。
【００１４】この方法を、図１４におけるキャパシタＣ
４に適用して、２段積みキャパシタＣ1,Ｃ2の中間ノー
ドをノード５とすると、クロックＣＬＫ２とノード４お
よび中間ノード５との電圧波形は、理想的には図２１に
示すようになる。すなわち、図２１において、クロック
ＣＬＫ２の電圧が０Ｖである場合には、中間ノード５の
電圧は２.３Ｖであり、ノード４の電圧は７Ｖであり、
最大印加電圧は４.７Ｖとなる。一方、クロックＣＬＫ
２の電圧が５Ｖである場合には、中間ノード５の電圧は
７Ｖであり、ノード４の電圧は１１.２Ｖであり、最大
印加電圧は４.２Ｖとなる。したがって、キャパシタ
Ｃ1,Ｃ2の夫々に印加される最大電圧は４.７Ｖであり、
上述したキャパシタの耐圧６.５Ｖ以下に抑えることが
可能となる。
【００１５】ところで、図２０(b)に示すように、一つ
のキャパシタを、第１ポリシリコン膜１８と第２ポリシ
リコン膜１９との間に層間絶縁膜２０を挟んで積層した
構造で実現した場合(実際に、昇圧回路のキャパシタを
メモリセルアレイ１１の層間絶縁膜(図１１を参照)形成
時に同じポリシリコン膜/絶縁膜/ポリシリコン膜で形成
する場合が多い)には、中間ノード５はフローティング
状態となり、他のノードから直接電位を与えられること
がなくなる。その結果、中間ノード５がチャージアップ
することになり、初期状態で、例えば正の電荷がチャー
ジアップして５Ｖとなる場合が考えられる。その場合に
おけるクロックＣＬＫ２の電圧遷移とノード４および中
間ノード５における電圧遷移との関係は、図２２に示す
ようになる。図２２から判るように、キャパシタＣ2へ
の最大印加電圧は７.３Ｖとなり層間絶縁膜２０で成る
キャパシタ絶縁膜の耐圧を超えることになる。そのため
に、最悪の場合にはキャパシタが破壊される。
【００１６】これに対して、初期状態で、例えば負の電
圧がチャージアップして−５Ｖとなった場合には、クロ
ックＣＬＫ２の電圧遷移とノード４および中間ノード５
における電圧遷移との関係は、図２３に示すようにな
る。その場合には、キャパシタＣ1ヘの最大印加電圧は
９.７Ｖとなり、層間絶縁膜２０で成るキャパシタ絶縁
膜の耐圧を超えることになる。そのために、最悪の場合
にはキャパシタが破壊される。
【００１７】このように、上記２段積みキャパシタにお
いては、上記中間ノードがフローティング状態になると
中間ノードがチャージアップして、何れか一方のキャパ
シタの両端電圧がキャパシタ絶縁膜の耐圧を超える場合
が生じ、キャパシタを構成する絶縁膜を破壊する可能性
があると言う問題がある。
【００１８】そこで、この２段積みキャパシタにおける
問題点を解決する方法として、２段積みキャパシタの中
間ノードにダイオード(実際には、ダイオード接続した
トランジスタ)を接続する方法がある。例えば、図２４
に示すように、２段積みキャパシタを構成する２つのキ
ャパシタＣ４a,Ｃ４bの中間ノード５に、ｎ‐ＭＯＳト
ランジスタ２１を接続するのである。この場合、中間ノ
ード５が負の電圧にチャージされそうになると、チャー
ジ電荷はｎ‐拡散領域およびｐ‐ウェルに抜けるので問
題はない。また、動作時には、中間ノード５は正の電位
であるから問題はない。しかしながら、中間ノード５が
正の電荷でチャージアップされる場合には、電荷が抜け
るパスが基本的になく、最悪の場合図２２に示すような
状況に至り、キャパシタＣ４bへの印加電圧が耐圧を超
えるために、最悪の場合にはキャパシタＣ４bが破壊さ
れると言う問題がある。
【００１９】また、図２５に示すように、上記２段積み
キャパシタを構成する２つのキャパシタＣ４a,Ｃ４bの
中間ノード５に、ｐ‐ＭＯＳトランジスタ２２を接続し
てもよい。この場合にも、基本的に図２４の場合と同様
に、図２２に示すような状況に至り、正電荷のチャージ
アンプに対してキャパシタ破壊を回避できない可能性が
あると言う問題がある。
【００２０】また、図１７に示す構造を有する負電圧ポ
ンプ１７の場合にも、第２高電圧ポンプ１６の場合と同
様の問題がある。すなわち、出力段近くの最も低い電圧
が出力される部分のキャパシタＣ４には、図１９に示す
ように、最大１０.８Ｖの大きな電圧差が印加される。
ここで、キャパシタ耐圧を８Ｖとした場合には、キャパ
シタ耐圧を超えることになってキャパシタＣ４が壊れる
ことになる。
【００２１】そこで、上記高電圧ポンプの場合と同様
に、耐圧回避のためキャパシタＣ４を２段積みにする方
法が用いられている。その場合の回路構成を図２６に示
す。図２６から判るように、もっとも電圧差が大きいノ
ード４に接続されるキャパシタは２段積みで構成されて
いる。この場合の電圧波形は、理想的には図２７に示す
ようになる。この場合、キャパシタの両端に印加される
最大電圧は６.４Ｖとなり、耐圧以下となる。
【００２２】但し、図２６のような回路構成にした場合
には、２段積みキャパシタＣ４a,Ｃ４bを「ポリシリコン
膜/絶縁膜/ポリシリコン膜」で形成した場合には、中間
ノード５はフローティング状態となり、この中間ノード
５がチャージアップする可能性がある。そして、この中
間ノード５に初期状態で負の電荷がチャージアップした
場合には図２８に示すような電圧波形になり、正の電荷
がチャージアップした場合には図２９に示すような電圧
波形になり、何れの場合にもキャパシタの耐圧８Ｖを越
える場合が発生する。そのために、キャパシタが破壊さ
れる可能性が生ずると言う問題がある。
【００２３】そこで、この発明の目的は、２段積みキャ
パシタの中間ノードがチャージアップされることなく安
定したポンプ動作を実現することができる不揮発性半導
体メモリ装置の昇圧回路を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、複数のキャパシタを有すると共に,書
き込み動作時および消去動作時に電源電圧とは異なる電
圧を生成して不揮発性半導体メモリ装置に供給する不揮
発性半導体メモリ装置の昇圧回路において、上記各キャ
パシタのうち,夫々のキャパシタを構成する絶縁膜の耐
圧を超過するような高電界が印加されるキャパシタは,
互いに直列に接続された２以上の部分キャパシタで構成
されており、上記各部分キャパシタの間に接続されたト
ランジスタ素子と、上記不揮発性半導体メモリ装置が非
動作状態の場合には,上記トランジスタ素子をオンさせ
る一方,動作状態の場合には上記トランジスタ素子をオ
フさせる制御手段を備えたことを特徴としている。
【００２５】上記構成によれば、不揮発性半導体メモリ
装置が非動作状態の場合には、制御手段によって、高電
界が印加されるキャパシタを構成する各部分キャパシタ
の間に接続されたトランジスタ素子がオンされる。こう
して、上記各部分キャパシタ間の中間ノードにチャージ
された電荷が、上記オンされたトランジスタ素子を介し
てディスチャージされる。したがって、通常動作時に各
キャパシタおよび部分キャパシタに印加される電圧が夫
々の耐圧を超えることが無く、各キャパシタおよび部分
キャパシタを構成する絶縁膜が破壊されることは無い。
【００２６】さらに、上記不揮発性半導体メモリ装置の
動作が開始されると、上記制御手段によって、上記トラ
ンジスタ素子がオフされる。したがって、上記不揮発性
半導体メモリ装置の動作開始時に、安定した動作が可能
になる。
【００２７】また、第１の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記トランジ
スタ素子は,ソースが基準電圧に接続されたＰ型ＭＯＳ
トランジスタであり、上記制御手段は,上記不揮発性半
導体メモリ装置が非動作状態の場合には,上記Ｐ型ＭＯ
Ｓトランジスタのゲートに上記基準電圧を印加するよう
になっていることを特徴としている。
【００２８】この実施例によれば、上記各部分キャパシ
タ間の中間ノードに正の電荷がチャージされている場合
は、オンされたＰ型ＭＯＳトランジスタを介して上記電
荷がディスチャージされる。一方、負の電荷がチャージ
されている場合は、上記Ｐ型ＭＯＳトランジスタのＮ‐
ウェルを介して上記電荷がディスチャージされる。こう
して、上記中間ノードの電位は約０.７Ｖ程度になる。
したがって、通常動作時に上記各部分キャパシタに印加
される電圧が耐圧を超えることは無い。
【００２９】また、第２の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記トランジ
スタ素子は,ソースが上記基準電圧に接続されたＮ型Ｍ
ＯＳトランジスタであり、上記制御手段は,上記不揮発
性半導体メモリ装置が非動作状態の場合には,上記Ｎ型
ＭＯＳトランジスタのゲートに上記電源電圧を印加する
ようになっていることを特徴としている。
【００３０】この実施例によれば、上記各部分キャパシ
タ間の中間ノードにチャージされている正あるいは負の
電荷が、オンされたＰ型ＭＯＳトランジスタを介してデ
ィスチャージされる。こうして、上記中間ノードの電位
は、上記基準電圧に維持されてチャージアップされるこ
とはない。したがって、通常動作時に上記各部分キャパ
シタに印加される電圧が耐圧を超えることは無い。チャ
ージアップされないようにできる。
【００３１】また、第３の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、少なくとも上
記部分キャパシタは、ポリシリコン,絶縁膜およびポリ
シリコンがこの順序で積層された構造を有することを特
徴としている。
【００３２】この実施例によれば、複数段積みキャパシ
タを構成する上記各部分キャパシタが、ポリシリコン/
絶縁膜/ポリシリコンの積層構造を有しているため、上
記中間ノードはフローティング状態となりチャージアッ
プしやすい。しかしながら、上記中間ノードの電荷は上
記オンされたトランジスタ素子を介してディスチャージ
されるため、通常動作時に各部分キャパシタに印加され
る電圧が耐圧を超えることは無い。
【００３３】また、第４の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記電源電圧
とは異なる電圧は、上記電源電圧よりも高い高電圧であ
ることを特徴としている。
【００３４】この実施例によれば、上記複数段積みキャ
パシタの中間ノードがチャージアップされることがな
く、安定して動作できる高電圧用の昇圧回路が得られ
る。
【００３５】また、第５の実施例は、この発明の不揮発
性半導体メモリ装置の昇圧回路において、上記電源電圧
とは異なる電圧は負電圧であることを特徴としている。
【００３６】この実施例によれば、上記複数段積みキャ
パシタの中間ノードがチャージアップされることがな
く、安定して動作できる負電圧用の昇圧回路が得られ
る。
【００３７】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態の不揮発性半
導体メモリ装置の昇圧回路における回路図を示す。この
昇圧回路は、図１４に示す第２高電圧ポンプ１６と基本
構成は同じである。すなわち、ドレイン側にゲートが接
続されると共に直列に接続された４個のｎ‐ＭＯＳトラ
ンジスタ３１〜３４と、ｎ‐ＭＯＳトランジスタ３１〜
３３のドレインであるノード１〜ノード３に一方の電極
が接続された３個のキャパシタＣ１〜Ｃ３と、ｎ‐ＭＯ
Ｓトランジスタ３４のドレインであるノード４に接続さ
れると共に互いに直列に接続されたキャパシタＣ４a,Ｃ
４bで成る２段積みキャパシタで概略構成されている。
【００３８】上記キャパシタＣ１,Ｃ３の他方の電極に
は、インバータ３５を介してクロックＣＬＫがクロック
ＣＬＫ１として入力される。また、キャパシタＣ２の他
方の電極とキャパシタＣ４bとには、インバータ３６,３
７を介してクロックＣＬＫがクロックＣＬＫ２として入
力される。
【００３９】本実施の形態においては、上記２段積みキ
ャパシタを構成する２つのキャパシタＣ４a,Ｃ４bの中
間ノード５に、ｐ‐ＭＯＳトランジスタ３８のドレイン
を接続している。そして、ｐ‐ＭＯＳトランジスタ３８
のゲートは、レベルシフタ３９によって制御されるよう
になっている。このレベルシフタ３９は、図２に示すよ
うな回路構成を有する通常の高電圧レベルシフタであ
る。
【００４０】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまでレ
ベルシフタ３９への信号Resetは「Ｈ」状態を保持する。
この場合、レベルシフタ３９のｎ‐ＭＯＳトランジスタ
４０(図２参照)がオンするため「Ｌ(Ｖss)」状態の信号hr
esetbが出力されて、ｐ‐ＭＯＳトランジスタ３８がオ
ンする。したがって、上記２段積みキャパシタを構成す
るキャパシタＣ４aとキャパシタＣ４bとの中間ノード５
に正の電荷がチャージされている場合には、この正の電
荷がｐ‐ＭＯＳトランジスタ３８を介してディスチャー
ジされる。これに対して、負の電荷がチャージされてい
る場合には、この負の電荷が図３に示すようにＮ‐ウェ
ルからディスチャージされ、中間ノード５の電位はワー
ストケースを考えても−０.６Ｖ〜０.７Ｖの範囲内にあ
る。こうして、中間ノード５の電位は、通常は約０.７
Ｖ程度となっている。
【００４１】この状態において、ポンプ動作が開始され
ると、上記レベルシフタ３９への信号Resetのレベルは
「Ｌ」となる。この場合、レベルシフタ３９のｎ‐ＭＯＳ
トランジスタ４１(図２参照)がオンするためｐ‐ＭＯＳ
トランジスタ４２がオンし、本昇圧回路の出力電圧が信
号hresetbとして出力されて、ｐ‐ＭＯＳトランジスタ
３８はオフする。したがって、ポンプ動作の開始直後に
クロックＣＬＫが０Ｖ→Ｖcc(５Ｖ)となると、中間ノー
ド５は約３.２Ｖ程度(初期状態で上記チャージされた正
の電荷が残って０.７Ｖ程度となっている)まで高められ
る。この場合、既にｎ‐ＭＯＳトランジスタ３４はオフ
しているので中間ノード５の電圧３.２Ｖは保持され、
結果としてノード４の電位が突き上げられる。こうし
て、ポンプ動作開始時において、安定した動作が可能と
なるのである。
【００４２】ここで、初期における本昇圧回路の内部電
圧が０Ｖである理想的な状態である場合には、各ノード
１,２,３,４の平均電圧は、Ｖcc＝５Ｖの場合には、図
１５に示すように時間と共に立ち上がり、出力が安定し
た後においてノード４,５の電圧波形は図２１に示すよ
うになる。
【００４３】ところが、本昇圧回路の内部電圧が０.７
Ｖ程度浮き上がっている場合には、初期の電圧が０.７
Ｖ程度上昇しているので、出力が安定した後におけるノ
ード４,５の電圧波形は図４に示すようになる。この場
合における中間ノード５の電位は、上記理想的な状態に
おける図２１の場合に比較して０.７Ｖ程度上昇してい
ることが判る。このことは、上記内部電圧が０.７Ｖ以
上に浮き上がっている場合には、安定状態における中間
ノード５の電位も上記理想的な状態の場合よりも０.７
Ｖ以上に上昇することを意味する。
【００４４】しかしながら、本実施の形態における昇圧
回路は、ポンプ動作が開始されるまでの初期状態におい
て、中間ノード５に正の電荷や負の電荷がチャージされ
ていても、上記レベルシフタ３９とｐ‐ＭＯＳトランジ
スタ３８との動作によってディスチャージされる。した
がって、初期状態における中間ノード５の電位はチャー
ジアップされていたとしても高々０.７Ｖ程度であり、
ノード４およびノード５の波形は図４に示すようになる
のである。
【００４５】この場合に、上記２段積みキャパシタを構
成するキャパシタＣ４aとキャパシタＣ４bとに印加され
る最大電圧は、図４から判るように４Ｖである。ここ
で、キャパシタの耐圧は６.５Ｖであるから、キャパシ
タＣ４a,Ｃ４b夫々の両端に印加される電圧はキャパシ
タ絶縁膜の耐圧を越えることはない。結果として、ポン
プ動作開始時に安定した動作が可能であり、且つ、通常
動作時にキャパシタ印加電圧がキャパシタの耐圧を超え
ることがなくキャパシタ絶縁膜の破壊を防止することが
できるのである。
【００４６】上述のように、本実施の形態における昇圧
回路は、複数のｎ‐ＭＯＳトランジスタ３１〜３４と複
数のキャパシタＣ１〜Ｃ４で構成されると共に、最終段
のキャパシタＣ４をキャパシタＣ４a,Ｃ４bで成る２段
積みキャパシタで構成している。そして、キャパシタＣ
４a,Ｃ４bの中間ノード５にｐ‐ＭＯＳトランジスタ３
８のドレインを接続し、ｐ‐ＭＯＳトランジスタ３８の
ゲートにはレベルシフタ３９の出力端子を接続してい
る。そして、クロックＣＬＫに基づく各キャパシタＣ１
〜Ｃ４の蓄積電荷を対応するｎ‐ＭＯＳトランジスタ３
１〜３４のドレインに交互に与えて、外部電源電圧Ｖcc
を昇圧して書き込み時におけるワード線電圧等に用いる
高い電圧を出力するようになっている。
【００４７】その場合に、ポンプ動作が開始されるまで
の初期状態では、レベルシフタ３９への信号Resetのレ
ベルを「Ｈ」にすることによってｐ‐ＭＯＳトランジスタ
３８をオンするようにしている。したがって、上記中間
ノード５に正の電荷がチャージされている場合にはｐ‐
ＭＯＳトランジスタ３８を介してディスチャージする一
方、負の電荷がチャージされている場合にはｐ‐ＭＯＳ
トランジスタ３８のＮ‐ウェルを介してディスチャージ
して、中間ノード５の電位を約０.７Ｖ程度にすること
ができる。
【００４８】したがって、ポンプ動作が開始されて上記
信号Resetのレベルが「Ｌ」となり、ｐ‐ＭＯＳトランジ
スタ３８はオフしたとしても、ノード４,５の波形は図
４に示すようになる。すなわち、２段積みキャパシタを
構成するキャパシタＣ４aとキャパシタＣ４bとに印加さ
れる最大電圧を４Ｖにして、キャパシタ絶縁膜の耐圧を
越えることを防止できるのである。
【００４９】＜第２実施の形態＞上述したように、最終
段の２段積みキャパシタＣ４a,Ｃ４bの中間ノード５に
ｐ‐ＭＯＳトランジスタ３８のドレインを接続し、この
ｐ‐ＭＯＳトランジスタ３８のゲートをレベルシフタ３
９の出力信号で制御する上記第１の実施の形態の場合に
は、初期状態において、中間ノード５が−０.６Ｖ〜０.
７Ｖ程度にチャージアップする可能性がある。そこで、
本実施の形態は、この点を解決するものである。
【００５０】図５は、本実施の形態における昇圧回路の
回路図を示す。ｎ‐ＭＯＳトランジスタ５１〜５４，キ
ャパシタＣ１１〜Ｃ１３，２段積みキャパシタＣ１４a,
Ｃ１４bおよびインバータ５５,５６,５７は、上記第１
実施の形態におけるｎ‐ＭＯＳトランジスタ３１〜３
４,キャパシタＣ１〜Ｃ３,２段積みキャパシタＣ４a,Ｃ
４bおよびインバータ３５,３６,３７と同様である。
【００５１】本実施の形態においては、上記２段積みキ
ャパシタを構成する２つのキャパシタＣ１４a,Ｃ１４b
の中間ノード１５に、ｎ‐ＭＯＳトランジスタ５８のド
レインを接続している。そして、Ｎ‐ＭＯＳトランジス
タ５８のゲートは信号resetによって制御されるように
なっている。
【００５２】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまで信
号resetのレベルを「Ｈ(＝Ｖcc)」にして、ｎ‐ＭＯＳト
ランジスタ５８をオンする。したがって、上記２段積み
キャパシタを構成するキャパシタＣ１４aとキャパシタ
Ｃ１４bとの中間ノード１５は、正の電荷がチャージさ
れていれも、負の電荷がチャージされていれも、ｎ‐Ｍ
ＯＳトランジスタ５８を介して速やかにディスチャージ
されてＶss(０Ｖ)を維持している。つまり、中間ノード
１５はチャージアップされることはないのである。
【００５３】この状態において、ポンプ動作が開始され
ると、信号resetのレベルは「Ｌ」となってｎ‐ＭＯＳト
ランジスタ５８はオフする。したがって、ポンプ動作の
開始直後にクロックＣＬＫが０Ｖ→Ｖcc(５Ｖ)となる
と、中間ノード１５は約２.５Ｖ程度まで高められる。
この場合、既にｎ‐ＭＯＳトランジスタ５４はオフして
いるので中間ノード１５の電圧２.５Ｖは保持され、結
果としてノード１４の電位が突き上げられる。
【００５４】したがって、本昇圧回路は、ポンプ動作開
始直後から正常な動作をすることが可能となり、図１５
と同様に各ノード１１〜ノード１４の電圧の平均電圧は
上昇して所定の電圧に至ることになる。そして、ポンプ
動作が安定した場合においても、上記初期動作時に中間
ノード１５はチャージアップされていないので、ノード
１４およびノード１５の電圧波形は図２１と同様にな
る。
【００５５】この場合に、上記２段積みキャパシタを構
成するキャパシタＣ１４aとキャパシタＣ１４bとに印加
される最大電圧は、図２１から判るように４.７Ｖであ
る。ここで、キャパシタ絶縁膜の耐圧は６.５Ｖである
から、キャパシタＣ１４a,Ｃ１４b夫々の両端に印加さ
れる電圧はキャパシタ絶縁膜の耐圧を越えることはな
い。結果として、ポンプ動作開始時に安定した動作が可
能であり、且つ、通常動作時にキャパシタ印加電圧がキ
ャパシタの耐圧を超えることがなくキャパシタ絶縁膜の
破壊を防止することができるのである。
【００５６】上述のように、本実施の形態における昇圧
回路は、最終段の２段積みキャパシタＣ１４a,Ｃ１４b
の中間ノード１５にｎ‐ＭＯＳトランジスタ５８のドレ
インを接続し、ゲートには信号resetを入力する。そし
て、ポンプ動作が開始されるまでの初期状態では、信号
resetのレベルを「Ｈ」にしてｎ‐ＭＯＳトランジスタ５
８をオンするようにしている。したがって、上記中間ノ
ード１５をＶss(０Ｖ)に維持してチャージアップされな
いようにできる。
【００５７】したがって、ポンプ動作が開始されて上記
信号resetのレベルが「Ｌ」となり、ｎ‐ＭＯＳトランジ
スタ５８はオフしたとしても、ノード１４,１５の波形
は図２１と同様に理想的な状態となる。すなわち、上記
２段積みキャパシタを構成するキャパシタＣ１４aとキ
ャパシタＣ１４bとに印加される最大電圧を４.７Ｖにし
て、キャパシタ絶縁膜の耐圧を越えることを防止できる
のである。
【００５８】＜第３実施の形態＞上記第１,第２実施の
形態においては、９Ｖの高電圧を生成する高電圧ポンプ
に関するものである。本実施の形態は、−７.５Ｖの負
電圧を生成する負電圧ポンプに関する。
【００５９】図６は、本実施の形態の不揮発性半導体メ
モリ装置の昇圧回路における回路図を示す。この昇圧回
路は、図２６に示す負電圧ポンプ１７と基本構成は同じ
である。すなわち、ドレイン側にゲートが接続されると
共に直列に接続された４個のｐ‐ＭＯＳトランジスタ６
１〜６４と、ｐ‐ＭＯＳトランジスタ６１〜６３のドレ
インであるノード２１〜ノード２３に一方の電極が接続
された３個のキャパシタＣ２１〜Ｃ２３と、ｐ‐ＭＯＳ
トランジスタ６４のドレインであるノード２４に接続さ
れると供に互いに直列に接続されたキャパシタＣ２４a,
Ｃ２４bで成る２段積みキャパシタで概略構成されてい
る。
【００６０】上記キャパシタＣ２１,Ｃ２３の他方の電
極には、インバータ６５を介してクロックＣＬＫがクロ
ックＣＬＫ１として入力される。また、キャパシタＣ２
２の他方の電極とキャパシタＣ２４bとには、インバー
タ６６,６７を介してクロックＣＬＫがクロックＣＬＫ
２として入力される。
【００６１】本実施の形態においては、上記２段積みキ
ャパシタを構成する２つのキャパシタＣ２４a,Ｃ２４b
の中間ノード２５に、ｐ‐ＭＯＳトランジスタ６８のド
レインを接続している。そして、ｐ‐ＭＯＳトランジス
タ６８のゲートは、インバータ６９を介して入力される
信号resetによって制御されるようになっている。
【００６２】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまで信
号resetは「Ｈ」の状態を保持するため、ｐ‐ＭＯＳトラ
ンジスタ６８はオンする。したがって、上記２段積みキ
ャパシタを構成するキャパシタＣ２４aとキャパシタＣ
２４bとの中間ノード２５に正の電荷がチャージされて
いる場合には、この正の電荷がｐ‐ＭＯＳトランジスタ
６８を介してディスチャージされる。これに対して、負
の電荷がチャージされている場合には、この負の電荷が
図７に示すようにＮ‐ウェルから電荷がディスチャージ
され、中間ノード２５の電位はワーストケースを考えて
も−０.６Ｖ〜０.７Ｖの範囲内にある。こうして、中間
ノード２５の電位は、通常は約０.７Ｖ程度となってい
る。
【００６３】この状態において、ポンプ動作が開始され
ると、信号resetのレベルは「Ｌ」となってｐ‐ＭＯＳト
ランジスタ６８はオフする。したがって、ポンプ動作の
開始直後にクロックＣＬＫがＶcc(５Ｖ)→０Ｖとなる
と、中間ノード２５は約−１.８Ｖ程度(初期状態で上記
チャージされた正の電荷が残って０.７Ｖ程度となって
いる)まで低められる。この場合、既にｐ‐ＭＯＳトラ
ンジスタ６４はオフしているので中間ノード２５の電圧
−１.８Ｖは保持され、結果としてノード２４の電位が
低下される。こうして、ポンプ動作開始時において、安
定した動作が可能となるのである。
【００６４】ここで、初期における本昇圧回路の内部電
圧が０Ｖである理想的な状態の場合には、各ノード２
１,２２,２３,２４の平均電圧は、Ｖcc＝５Ｖの場合に
は、図１８に示すように時間と共に立ち下がり、出力が
安定した後においてノード２４,２５の電圧波形は図２
７に示すようになる。
【００６５】ところが、本昇圧回路の内部電圧が０.７
Ｖ程度浮き上がっている場合には、初期の電圧が０.７
Ｖ程度上昇しているので、出力が安定した後におけるノ
ード２４,２５の電圧波形は図８に示すようになる。こ
の場合における中間ノード２５の電位は、上記理想的な
状態における図２７の場合に比較して０.７Ｖ程度上昇
していることが判る。このことは、上記内部電圧が０.
７Ｖ以上に浮き上がっている場合には、安定状態におけ
る中間ノード２５の電位も上記理想的な状態の場合より
も０.７Ｖ以上に上昇することを意味する。
【００６６】しかしながら、本実施の形態における昇圧
回路は、ポンプ動作が開始されるまでの初期状態におい
て、中間ノード２５に正の電荷や負の電荷がチャージさ
れていても、インバータ６９とｐ‐ＭＯＳトランジスタ
６８との動作によってディスチャージされる。したがっ
て、初期状態における中間ノード２５の電位はチャージ
アップされていたとしても高々０.７Ｖ程度であり、ノ
ード２４およびノード２５の波形は図８に示すようにな
るのである。
【００６７】この場合に、上記２段積みキャパシタを構
成するキャパシタＣ２４aとキャパシタＣ２４bとに印加
される最大電圧は、図８から判るように７.１Ｖであ
る。ここで、キャパシタの耐圧は８Ｖであるから、キャ
パシタＣ２４a,Ｃ２４b夫々の両端に印加される電圧は
キャパシタ絶縁膜の耐圧を越えることはない。結果とし
て、ポンプ動作開始時に安定した動作が可能であり、且
つ、通常動作時にキャパシタ印加電圧がキャパシタの耐
圧を超えることがなくキャパシタ絶縁膜の破壊を防止す
ることができるのである。
【００６８】上述のように、本実施の形態における昇圧
回路は、複数のｐ‐ＭＯＳトランジスタ６１〜６４と複
数のキャパシタＣ２１〜Ｃ２４で構成されると共に、最
終段のキャパシタＣ２４をキャパシタＣ２４a,Ｃ２４b
で成る２段積みキャパシタで構成している。そして、キ
ャパシタＣ２４a,Ｃ２４bの中間ノード２５にｐ‐ＭＯ
Ｓトランジスタ６８のドレインを接続し、ｐ‐ＭＯＳト
ランジスタ６８のゲートにはインバータ６９を介して信
号resetを入力する。そして、クロックＣＬＫに基づい
て、各ｐ‐ＭＯＳトランジスタ６１〜６４のドレインか
ら電荷を対応するキャパシタＣ２１〜Ｃ２４に交互に奪
って、基準電圧Ｖssを降圧して消去時におけるゲート線
電圧等に用いる負電圧を出力するようになっている。
【００６９】その場合に、ポンプ動作が開始されるまで
の初期状態では、インバータ６９への信号resetのレベ
ルを「Ｈ」にしてｐ‐ＭＯＳトランジスタ６８をオンする
ようにしている。したがって、上記中間ノード２５に正
の電荷がチャージされている場合にはｐ‐ＭＯＳトラン
ジスタ６８を介してディスチャージする一方、負の電荷
がチャージされている場合にはｐ‐ＭＯＳトランジスタ
６８のＮ‐ウェルを介してディスチャージして、中間ノ
ード２５の電位を約０.７Ｖ程度にすることができる。
【００７０】したがって、ポンプ動作が開始されて上記
信号resetのレベルが「Ｌ」となり、ｐ‐ＭＯＳトランジ
スタ６８はオフしたとしても、ノード２４,２５の波形
は図８に示すようになる。すなわち、上記２段積みキャ
パシタを構成するキャパシタＣ２４aとキャパシタＣ２
４bとに印加される最大電圧を７.１Ｖにして、キャパシ
タ絶縁膜の耐圧を越えることを防止できるのである。
【００７１】＜第４実施の形態＞上述したように、最終
段の２段積みキャパシタＣ２４a,Ｃ２４bの中間ノード
２５にｐ‐ＭＯＳトランジスタ６８のドレインを接続
し、このｐ‐ＭＯＳトランジスタ６８のゲートをインバ
ータ６９の出力信号で制御する上記第３の実施の形態の
場合には、初期状態において、中間ノード２５が−０.
６Ｖ〜０.７Ｖ程度にチャージアップする可能性があ
る。そこで、本実施の形態は、この点を解決するもので
ある。
【００７２】図９は、本実施の形態における昇圧回路の
回路図を示す。ｐ‐ＭＯＳトランジスタ８１〜８４，キ
ャパシタＣ３１〜Ｃ３３，２段積みキャパシタＣ３４a,
Ｃ３４bおよびインバータ８５,８６,８７は、上記第３
実施の形態におけるｎ‐ＭＯＳトランジスタ６１〜６
４,キャパシタＣ２１〜Ｃ２３,２段積みキャパシタＣ２
４a,Ｃ２４bおよびインバータ６５,６６,６７と同様で
ある。
【００７３】本実施の形態においては、上記２段積みキ
ャパシタを構成する２つのキャパシタＣ３４a,Ｃ３４b
の中間ノード３５に、ｎ‐ＭＯＳトランジスタ８８のド
レインを接続している。そして、Ｎ‐ＭＯＳトランジス
タ８８のゲートはレベルシフタ８９によって制御される
ようになっている。このレベルシフタ８９は、図１０に
示すような回路構成を有する通常の負電圧レベルシフタ
である。
【００７４】上記構成を有する昇圧回路は、以下のよう
に動作する。すなわち、ポンプ動作が開始されるまでレ
ベルシフタ８９への信号Resetは「Ｈ」状態を保持する。
この場合、レベルシフタ８９のp‐ＭＯＳトランジスタ
９０(図１０参照)がオンするために「Ｈ(Ｖcc)」状態の信
号hresetが出力されて、Ｎ‐ＭＯＳトランジスタ８８は
オンする。したがって、２段積みキャパシタキャパシタ
Ｃ３４a,Ｃ３４bの中間ノード３５の電位はＶss(０Ｖ)
を維持している。つまり、中間ノード３５はチャージア
ップされることはないのである。
【００７５】この状態において、ポンプ動作が開始され
ると、上記レベルシフタ８９への信号Resetのレベルは
「Ｌ」となる。この場合、レベルシフタ８９のｐ‐ＭＯＳ
トランジスタ９１(図１０参照)がオンするためｎ‐ＭＯ
Ｓトランジスタ９２がオンして、本昇圧回路の出力信号
が信号hresetとして出力されて、Ｎ‐ＭＯＳトランジス
タ８８はオフする。したがって、ポンプ動作の開始直後
に上記クロックＣＬＫがＶcc(５Ｖ)→０Ｖとなると、中
間ノード３５は約−２.５Ｖ程度まで低められる。この
場合、既にｐ‐ＭＯＳトランジスタ８４はオフしている
ので中間ノード３５の電圧−２.５Ｖは保持され、結果
としてノード３４の電位が低下される。
【００７６】したがって、本昇圧回路は、ポンプ動作開
始直後から正常な動作をすることが可能となり、図１８
と同様に各ノード３１〜ノード３４の電圧の平均電圧は
下降して所定の電圧に至ることになる。そして、ポンプ
動作が安定した場合においても、上記初期動作時に中間
ノード３５はチャージアップされていないので、ノード
３４および中間ノード３５の電圧波形は図２７と同様に
なる。
【００７７】この場合に、上記２段積みキャパシタを構
成するキャパシタＣ３４aとキャパシタＣ３４bとに印加
される最大電圧は、図２７から判るように６.４Ｖであ
る。ここで、キャパシタ絶縁膜の耐圧は８Ｖであるか
ら、上記キャパシタＣ３４a,Ｃ３４b夫々の両端に印加
される電圧はキャパシタ絶縁膜の耐圧を越えることはな
い。結果として、ポンプ動作開始時に安定した動作が可
能であり、且つ、通常動作時にキャパシタ印加電圧がキ
ャパシタの耐圧を超えることがなくキャパシタ絶縁膜の
破壊を防止することができるのである。
【００７８】上述のように、本実施の形態における昇圧
回路は、最終段の２段積みキャパシタＣ３４a,Ｃ３４b
の中間ノード３５にｎ‐ＭＯＳトランジスタ８８のドレ
インを接続し、ゲートにはレベルシフタ８９の出力端子
を接続している。そして、ポンプ動作が開始されるまで
の初期状態では、レベルシフタ８９への信号Resetのレ
ベルを「Ｈ」にすることによってｎ‐ＭＯＳトランジスタ
８８をオンするようにしている。したがって、上記中間
ノード３５をＶss(０Ｖ)に維持してチャージアップされ
ないようにできる。
【００７９】したがって、ポンプ動作が開始されて上記
信号Resetのレベルが「Ｌ」となり、ｎ‐ＭＯＳトランジ
スタ８８はオフしたとしても、ノード３４,３５の波形
は図２７と同様に理想的な状態となる。すなわち、上記
２段積みキャパシタを構成するキャパシタＣ３４aとキ
ャパシタＣ３４bとに印加される最大電圧を６.４Ｖにし
て、キャパシタ絶縁膜の耐圧を越えることを防止できる
のである。
【００８０】尚、上記各実施の形態においては、最終段
のキャパシタを２段積みキャパシタで構成しているが、
この発明はこれに限定されるものではなく３段積み以上
であっても差し支えない。
【００８１】
【発明の効果】以上より明らかなように、この発明の不
揮発性半導体メモリ装置の昇圧回路では、キャパシタを
構成する絶縁膜の耐圧を超過するような高電界が印加さ
れるキャパシタを互いに直列に接続された２以上の部分
キャパシタで構成し、上記各部分キャパシタの間にトラ
ンジスタ素子を接続し、制御手段によって、上記不揮発
性半導体メモリ装置が非動作状態の場合には上記トラン
ジスタ素子をオンさせる一方、動作状態の場合には上記
トランジスタ素子をオフさせるので、上記非動作状態時
に、上記各部分キャパシタ間の中間ノードがチャージア
ップすることを防止できる。したがって、通常動作時に
各部分キャパシタに印加される電圧が耐圧を超えて、キ
ャパシタ絶縁膜が破壊されることを防止できる。
【００８２】さらに、上記不揮発性半導体メモリ装置の
動作が開始されると上記トランジスタ素子がオフされる
ので、動作開始時における安定動作を可能にする。
【００８３】また、第１の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記トランジスタ素子を、ソース
が基準電圧に接続されたＰ型ＭＯＳトランジスタで構成
し、上記非動作状態時には、上記制御手段によって、上
記Ｐ型ＭＯＳトランジスタのゲートに上記基準電圧を印
加するので、上記中間ノードにチャージされた正の電荷
をオン状態のＰ型ＭＯＳトランジスタを介して、負の電
荷を上記Ｐ型ＭＯＳトランジスタのＮ‐ウェルを介して
ディスチャージできる。したがって、上記中間ノードの
電位を約０.７Ｖ程度にできる。
【００８４】また、第２の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記トランジスタ素子を、ソース
が上記基準電圧に接続されたＮ型ＭＯＳトランジスタで
構成し、上記非動作状態時には、上記制御手段によっ
て、上記Ｎ型ＭＯＳトランジスタのゲートに上記電源電
圧を印加するので、上記中間ノードにチャージされた正
または負の電荷をオン状態のＰ型ＭＯＳトランジスタを
介してディスチャージできる。したがって、上記中間ノ
ードの電位を上記基準電圧に維持できる。
【００８５】また、第３の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記部分キャパシタを、ポリシリ
コン/絶縁膜/ポリシリコンの積層構造に成したので、上
記中間ノードはフローティング状態となってチャージア
ップし易い。しかしながら、上記中間ノードにチャージ
された電荷は、上記オン状態のトランジスタ素子を介し
てディスチャージできるため、通常動作時に各部分キャ
パシタに印加される電圧が耐圧を超えることを防止でき
る。
【００８６】すなわち、上記部分キャパシタを不揮発性
半導体メモリセルの形成時に形成可能にして、キャパシ
タが破壊されること無く且つ安定して動作できる昇圧回
路を安価に得ることができる。
【００８７】また、第４の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記電源電圧とは異なる電圧とし
て上記電源電圧よりも高い高電圧を生成するので、キャ
パシタが破壊されること無く且つ安定して動作できる高
電圧用の昇圧回路を得ることができるのである。
【００８８】また、第５の実施例の不揮発性半導体メモ
リ装置の昇圧回路は、上記電源電圧とは異なる電圧とし
て負電圧を生成するので、キャパシタが破壊されること
無く且つ安定して動作できる負電圧用の昇圧回路を得る
ことができるのである。
【図面の簡単な説明】
【図１】 この発明の不揮発性半導体メモリ装置の昇圧
回路における回路図である。
【図２】 図１におけるレベルシフタの回路構成を示す
図である。
【図３】 図１における中間ノードに関するディスチャ
ージ径路の説明図である。
【図４】 出力安定後における図１のノード４,５の電
圧波形を示す図である。
【図５】 図１とは異なる昇圧回路の回路図である。
【図６】 図１および図５とは異なる昇圧回路の回路図
である。
【図７】 図６における中間ノードに関するディスチャ
ージ径路の説明図である。
【図８】 出力安定後における図６のノード２４,２５
の電圧波形を示す図である。
【図９】 図１,図５および図６とは異なる昇圧回路の
回路図である。
【図１０】 図９におけるレベルシフタの回路構成を示
すである。
【図１１】 ＥＴＯＸ型フラッシュメモリセルの模式的
な断面図である。
【図１２】 フラッシュメモリの書き込み状態と消去状
態とにおける閾値電圧分布を示す図である。
【図１３】 不揮発性半導体メモリ装置の電圧発生系の
ブロック図である。
【図１４】 図１３における従来の高電圧ポンプの回路
図である。
【図１５】 図１４に示す高電圧ポンプにおける各ノー
ド電圧の経時変化を示す図である。
【図１６】 図１５中の○印の時点におけるノード４の
電圧波形を示す図である。
【図１７】 図１３における従来の負電圧ポンプの回路
図である。
【図１８】 図１７に示す負電圧ポンプにおける各ノー
ド電圧の経時変化を示す図である。
【図１９】 図１８中の○印の時点におけるノード４の
電圧波形を示す図である。
【図２０】 ２段積みキャパシタの説明図である。
【図２１】 ２段積みキャパシタを高電圧ポンプに適用
した場合おける中間ノードの理想的な電圧波形を示す図
である。
【図２２】 ２段積みキャパシタを適用した高電圧ポン
プにおいて中間ノードが正の電圧にチャージアップした
場合における電圧波形を示す図である。
【図２３】 ２段積みキャパシタを適用した高電圧ポン
プにおいて中間ノードが負の電圧にチャージアップした
場合における電圧波形を示す図である。
【図２４】 ２段積みキャパシタの中間ノードをディス
チャージする従来の高電圧ポンプの回路図である。
【図２５】 ２段積みキャパシタの中間ノードをディス
チャージする図２４とは異なる従来の高電圧ポンプの回
路図である。
【図２６】 ２段積みキャパシタを適用した負電圧ポン
プの回路図である。
【図２７】 ２段積みキャパシタを負電圧ポンプに適用
した場合おける中間ノードの理想的な電圧波形を示す図
である。
【図２８】 ２段積みキャパシタを適用した負電圧ポン
プにおいて中間ノードが負の電圧にチャージアップした
場合における電圧波形を示す図である。
【図２９】 ２段積みキャパシタを適用した負電圧ポン
プにおいて中間ノードが正の電圧にチャージアップした
場合における電圧波形を示す図である。
【符号の説明】
３１〜３４,４０,４１,５１〜５４,５８,８８,９２…ｎ
‐ＭＯＳトランジスタ、 ３５,３６,３７,５５,５６,５７,６５,６６,６７,６９,
８５,８６,８７…インバータ、 ３８,４２,６１〜６４,６８,８１〜８４,９０,９１…ｐ
‐ＭＯＳトランジスタ、 ３９,８９…レベルシフタ、 Ｃ１〜Ｃ３,Ｃ４a,Ｃ４b,Ｃ１１〜Ｃ１３,Ｃ１４a,Ｃ１
４b,Ｃ２１〜Ｃ２３,Ｃ２４a,Ｃ２４b,Ｃ３１〜Ｃ３３,
Ｃ３４a,Ｃ３４b…キャパシタ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数のキャパシタを有すると共に、書き
    込み動作時および消去動作時に電源電圧とは異なる電圧
    を生成して不揮発性半導体メモリ装置に供給する不揮発
    性半導体メモリ装置の昇圧回路において、 上記各キャパシタのうち、夫々のキャパシタを構成する
    絶縁膜の耐圧を超過するような高電界が印加されるキャ
    パシタは、互いに直列に接続された２以上の部分キャパ
    シタで構成されており、 上記各部分キャパシタの間に接続されたトランジスタ素
    子と、 上記不揮発性半導体メモリ装置が非動作状態の場合に
    は、上記トランジスタ素子をオンさせる一方、動作状態
    の場合には上記トランジスタ素子をオフさせる制御手段
    を備えたことを特徴とする不揮発性半導体メモリ装置の
    昇圧回路。
  2. 【請求項２】 請求項１に記載の不揮発性半導体メモリ
    装置の昇圧回路において、 上記トランジスタ素子は、ソースが基準電圧に接続され
    たＰ型金属酸化膜半導体トランジスタであり、 上記制御手段は、上記不揮発性半導体メモリ装置が非動
    作状態の場合には、上記Ｐ型金属酸化膜半導体トランジ
    スタのゲートに上記基準電圧を印加するようになってい
    ることを特徴とする不揮発性半導体メモリ装置の昇圧回
    路。
  3. 【請求項３】 請求項１に記載の不揮発性半導体メモリ
    装置の昇圧回路において、 上記トランジスタ素子は、ソースが上記基準電圧に接続
    されたＮ型金属酸化膜半導体トランジスタであり、 上記制御手段は、上記不揮発性半導体メモリ装置が非動
    作状態の場合には、上記Ｎ型金属酸化膜半導体トランジ
    スタのゲートに上記電源電圧を印加するようになってい
    ることを特徴とする不揮発性半導体メモリ装置の昇圧回
    路。
  4. 【請求項４】 請求項１に記載の不揮発性半導体メモリ
    装置の昇圧回路において、 少なくとも上記部分キャパシタは、ポリシリコン,絶縁
    膜およびポリシリコンがこの順序で積層された構造を有
    することを特徴とする不揮発性半導体メモリ装置の昇圧
    回路。
  5. 【請求項５】 請求項１に記載の不揮発性半導体メモリ
    装置の昇圧回路において、 上記電源電圧とは異なる電圧は、上記電源電圧よりも高
    い高電圧であることを特徴とする不揮発性半導体メモリ
    装置の昇圧回路。
  6. 【請求項６】 請求項１に記載の不揮発性半導体メモリ
    装置の昇圧回路において、 上記電源電圧とは異なる電圧は、負電圧であることを特
    徴とする不揮発性半導体メモリ装置の昇圧回路。
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