JP7224943B2 - チャージポンプ回路、半導体装置、半導体記憶装置及び電気機器 - Google Patents

Description

本発明は、チャージポンプ回路、並びに、チャージポンプ回路を利用した半導体装置、半導体記憶装置及び電気機器に関する。

図１４に、チャージポンプ回路の一例としてディクソン型のチャージポンプ回路９００を示す。チャージポンプ回路９００は例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などの半導体記憶装置に組み込まれる。

チャージポンプ回路９００は、入力電圧Ｖｉが加わる電圧入力端子９５１と出力電圧Ｖｏが加わる電圧出力端子９５２との間に直列に挿入された複数の整流素子（ここではダイオード接続されたＭＯＳＦＥＴ）と、複数の整流素子における互いに隣接する整流素子間に一端が接続され、他端がクロックライン９６１及び９６２の何れか一方に接続された複数のコンデンサと、基準クロック信号と同相のクロック信号ＣＬＫ１をクロックライン９６１に出力すると共に基準クロック信号と逆相のクロック信号ＣＬＫ２をクロックライン９６２に出力するクロックドライバ９１０と、出力電圧Ｖｏと所定の基準電圧との高低関係に応じたイネーブル信号ＥＮを生成する電圧検出回路９２０と、を備える。

電圧検出回路９２０は、出力電圧Ｖｏが出力電圧Ｖｏの目標電圧である基準電圧以上となると、“０”の論理値を有するイネーブル信号ＥＮをクロックドライバ９１０に出力し、これを受けてクロック信号ＣＬＫ１及びＣＬＫ２の出力が停止される。その後、電圧出力端子９５２に接続される負荷での電力消費により出力電圧Ｖｏが基準電圧を下回ると、“１”の論理値を有するイネーブル信号ＥＮの生成を通じ、クロック信号ＣＬＫ１及びＣＬＫ２の出力が再開される。これらの動作の繰り返しにより、出力電圧Ｖｏが基準電圧近辺にて安定化される。クロック信号ＣＬＫ１及びＣＬＫ２はチャージポンプ回路９００に対して供給される電源電圧の大きさに相当する振幅を有し、電源電圧が大きいほど短時間で出力電圧Ｖｏが基準電圧に達する。

図１５に、クロック信号ＣＬＫ１及びＣＬＫ２を用いた昇圧動作の開始時点から出力電圧Ｖｏが基準電圧近辺にて安定化される過程における出力電圧Ｖｏの概略的な波形を示す。図１５において、実線波形９７１はチャージポンプ回路９００の電源電圧が比較的低いときにおける出力電圧Ｖｏの概略波形を表し、破線波形９７２はチャージポンプ回路９００の電源電圧が比較的高いときにおける出力電圧Ｖｏの概略波形を表している。出力電圧Ｖｏが基準電圧に達した後は電源電圧に依存せず基準電圧近辺に出力電圧Ｖｏが保たれることになる。但し、クロック信号ＣＬＫ１及びＣＬＫ２の振幅は電源電圧に相当するため、出力電圧Ｖｏのピーク値は電源電圧の増大に伴って増大する。出力電圧Ｖｏに限らず、各整流素子及び各コンデンサに加わる電圧のピークはクロック信号の立ち上がり時に形成される。

特開２０１７-１３１０６９号公報

上述の如く、クロック信号の立ち上がり時には瞬間的に比較的大きな電圧が対応する素子（整流素子及びコンデンサ）に加わることになるが、そのピーク値は電源電圧の増大に伴って増大する。一方で、素子に対して過大な電圧が加わると素子の不良（破壊又は劣化）が生じ易くなる。結果、図１４のチャージポンプ回路９００では、電源電圧が比較的高い状況において不良の発生確率が高まるおそれがある。

本発明は、不良の発生確率の低減に寄与するチャージポンプ回路、並びに、そのチャージポンプ回路を利用した半導体装置、半導体記憶装置及び電気機器を提供することを目的とする。

本発明に係るチャージポンプ回路は、電圧入力端子と電圧出力端子との間に直列に挿入された複数の整流素子と、前記複数の整流素子における互いに隣接する整流素子間の接続ノードに第１端が接続され、第２端にて基準クロック信号と同相又は逆相のクロック信号を受ける複数のコンデンサと、を備えて、前記電圧入力端子における電圧よりも高い出力電圧を前記電圧出力端子に生じさせるチャージポンプ回路において、前記複数のコンデンサの一部である対象コンデンサに対して供給されるクロック信号の振幅を、前記複数のコンデンサの内、前記対象コンデンサと異なる非対象コンデンサに対して供給されるクロック信号の振幅よりも小さくする振幅低減部を設けたことを特徴とする。

具体的には例えば、前記チャージポンプ回路において、前記複数の整流素子は第１整流素子～第ｎ整流素子から成り（ｎは４以上の整数）、前記電圧入力端子から前記電圧出力端子に向けて第１、第２、・・・、第（ｎ－１）、第ｎ整流素子の順に前記複数の整流素子が直接接続され、前記複数のコンデンサの内、第（ｎ－１）整流素子及び第ｎ整流素子間の接続ノードに第１端が接続されたコンデンサと、第（ｎ－２）整流素子及び第（ｎ－１）整流素子間の接続ノードに第１端が接続されたコンデンサとが、前記対象コンデンサに、第１対象コンデンサ及び第２対象コンデンサとして含まれていて良い。

この際例えば、前記チャージポンプ回路において、定の基準振幅を有する第１クロック信号が加わる第１クロックラインと、前記基準振幅を有し且つ前記第１クロック信号とは逆相の第２クロック信号が加わる第２クロックラインと、が更に設けられ、前記非対象コンデンサの第２端は前記第１クロックライン又は前記第２クロックラインに接続されて前記第１クロック信号又は前記第２クロック信号の供給を受け、前記第１対象コンデンサ及び前記第２対象コンデンサと前記第１クロックライン及び前記第２クロックラインとの間に前記振幅低減部が設けられ、前記振幅低減部は、前記第１クロック信号と同相であって且つ前記基準振幅よりも小さな振幅を有するクロック信号を前記第１対象コンデンサ及び前記第２対象コンデンサの内の一方のコンデンサの第２端に供給し、前記第２クロック信号と同相であって且つ前記基準振幅よりも小さな振幅を有するクロック信号を前記第１対象コンデンサ及び前記第２対象コンデンサの内の他方のコンデンサの第２端に供給して良い。

より具体的には例えば、前記チャージポンプ回路において、前記振幅低減部は、前記第１クロックライン及び前記第２クロックラインの内、一方のクロックラインと前記第１対象コンデンサの第２端との間に挿入された第１デプレッション型ＭＯＳＦＥＴと、前記第１クロックライン及び前記第２クロックラインの内、他方のクロックラインと前記第２対象コンデンサの第２端との間に挿入された第２デプレッション型ＭＯＳＦＥＴと、を有していると良い。

また例えば、前記チャージポンプ回路において、前記複数の整流素子は第１整流素子～第ｎ整流素子から成り（ｎは３以上の整数）、前記電圧入力端子から前記電圧出力端子に向けて第１、第２、・・・、第（ｎ－１）、第ｎ整流素子の順に前記複数の整流素子が直接接続され、前記複数のコンデンサの内、第（ｎ－１）整流素子及び第ｎ整流素子間の接続ノード又は第（ｎ－２）整流素子及び第（ｎ－１）整流素子間の接続ノードに第１端が接続されたコンデンサが前記対象コンデンサに含まれていて良い。

この際例えば、前記チャージポンプ回路において、所定の基準振幅を有する前記第１クロック信号が加わる第１クロックラインと、前記基準振幅を有し且つ前記第１クロック信号とは逆相の第２クロック信号が加わる第２クロックラインと、が更に設けられ、前記非対象コンデンサの第２端は前記第１クロックライン又は前記第２クロックラインに接続されて前記第１クロック信号又は前記第２クロック信号の供給を受け、前記対象コンデンサと前記第１クロックライン及び前記第２クロックラインの何れか一方との間に前記振幅低減部が設けられ、前記振幅低減部は、前記第１クロック信号又は前記第２クロック信号と同相であって且つ前記基準振幅よりも小さな振幅を有するクロック信号を、前記対象コンデンサの第２端に供給して良い。

より具体的には例えば、前記チャージポンプ回路において、前記振幅低減部は、前記第１クロックライン及び前記第２クロックラインの内、一方のクロックラインと前記対象コンデンサの第２端との間に挿入されたデプレッション型ＭＯＳＦＥＴを有していると良い。

また例えば、前記チャージポンプ回路において、各整流素子は、ダイオード接続されたＭＯＳＦＥＴにより構成されていて良いし、或いは、ダイオードにより構成されていても良い。

本発明に係る半導体装置は、前記チャージポンプ回路を含む半導体集積回路を備えたことを特徴とする。

本発明に係る半導体記憶装置は、前記チャージポンプ回路と、データを記憶可能なメモリ部と、を備え、前記チャージポンプ回路の出力電圧を用いて前記メモリ部に対しデータの書き込みを行うことを特徴とする。

本発明に係る電気機器は、前記半導体記憶装置と、前記半導体記憶装置に接続され、前記半導体記憶装置に対してデータの書き込み又は読み出しを指示するコマンドを出力する信号処理装置と、を備えたことを特徴とする。

本発明によれば、不良の発生確率の低減に寄与するチャージポンプ回路、並びに、そのチャージポンプ回路を利用した半導体装置、半導体記憶装置及び電気機器を提供することが可能となる。

本発明の第１実施形態に係るＥＥＰＲＯＭの概略的な全体構成をＭＰＵと共に示す図である。 本発明の第１実施形態に係る半導体装置の外観斜視図である。 本発明の第１実施形態に係るチャージポンプ回路の内部構成図である。 本発明の第１実施形態に係り、図３のクロックドライバの内部構成例を示す図である。 本発明の第１実施形態に係り、図３の電圧検出回路の内部構成例を示す図である。 本発明の第１実施形態に係り、図３の電圧入力回路の内部構成例を示す図である。 本発明の第１実施形態に係り、複数のクロック信号の関係を示す図である。 本発明の第１実施形態に係り、デプレッション型ＭＯＳＦＥＴ周辺の電圧関係を説明するための図である。 本発明の第１実施形態に係り、チャージポンプ回路の第１の変形内部構成図である。 本発明の第１実施形態に係り、チャージポンプ回路の第２の変形内部構成図である。 本発明の第２実施形態に係る特徴部の構成を示す図である。 本発明の第３実施形態に係る車両の外観図である。 本発明の第３実施形態に係るエアバックシステムのブロック図である。 本発明の関連技術に係るチャージポンプ回路の内部構成図である。 図１４のチャージポンプ回路の出力電圧の波形図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部材等の名称を省略又は略記することがある。例えば、後述の“ＰＣＬＫ”によって参照される基準クロック信号は（図３参照）、基準クロック信号ＰＣＬＫと表記されることもあるし、クロック信号ＰＣＬＫと略記されることもあり得るが、それらは全て同じものを指す。

まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。各実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。ラインは配線と同義である。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。

ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。

＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１に、本発明の第１実施形態に係るＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）１の概略的な全体ブロック図を示す。図１にはＥＥＰＲＯＭ１に接続される信号処理装置の例であるＭＰＵ（Micro Processing Unit）２も示されている。ＥＥＰＲＯＭ１は、チャージポンプ回路１０と、電圧選択部２０と、メモリ部３０と、制御部４０と、を備える。チャージポンプ回路１０、電圧選択部２０及びメモリ部３０及び制御部４０を含む、ＥＥＰＲＯＭ１を形成する各回路が半導体にて集積化されて半導体集積回路が構成される。

図２にＥＥＰＲＯＭ１を含む半導体装置ＩＣ１の外観斜視図を示す。半導体装置ＩＣ１は、ＥＥＰＲＯＭ１を構成する各素子を含んだ半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。半導体装置ＩＣ１の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図１に示される電源入力端子ＶＣＣ、グランド端子ＧＮＤ及び通信用端子ＣＯＭを含む。これら以外の端子も、上記複数の外部端子に含まれうる。通信用端子ＣＯＭに対してＭＰＵ２が接続される。通信用端子ＣＯＭは２以上の外部端子から構成されていて良い。ＭＰＵ２は通信用端子ＣＯＭを介して様々なコマンドをＥＥＰＲＯＭ１に与えることができる。コマンドは制御部４０に対して与えられるものであると解しても良い。尚、図２に示される半導体装置ＩＣ１の外部端子の数及び半導体装置ＩＣ１の外観は例示に過ぎず、半導体装置ＩＣ１において外部端子の数及び筐体の種類は任意である。以下に述べるＥＥＰＲＯＭ１に対する説明は半導体装置ＩＣ１に対する説明でもある。

チャージポンプ回路１０は、電源電圧Ｖｃｃを昇圧することで電源電圧Ｖｃｃよりも高い電圧を出力電圧Ｖｐｐとして生成する。電源入力端子ＶＣＣに対し、ＥＥＰＲＯＭ１の外部から正の直流電圧である電源電圧Ｖｃｃが入力される。例えば１．６Ｖ以上且つ５．５以下の範囲内の電圧が電源電圧Ｖｃｃとして入力される。これに対し、出力電圧Ｖｐｐの目標となる基準電圧Ｖｔｇは例えば１５Ｖ～２０Ｖ程度に設定される。グランド端子ＧＮＤはグランドに接続される。

電圧選択部２０は、制御部４０による制御の下、電源電圧Ｖｃｃ及びチャージポンプ回路１０の出力電圧Ｖｐｐの内、何れか一方をメモリ駆動電圧Ｖｍとしてメモリ部３０に供給する。

メモリ部３０は、マトリクス状に配置される複数のメモリセルから構成されたメモリアレイを含む。各メモリセルにて１ビット分のデータが記憶される。メモリ部３０は、電源入力端子ＶＣＣに対する電源電圧Ｖｃｃの供給が途絶えても、各メモリセルでの記憶内容を保持できる不揮発性メモリである。メモリ部３０において多数のアドレスから成るアドレス空間が定義され、各アドレスに８ビット分のデータを記憶することができる。

制御部４０は、制御ロジック、アドレスレジスタ、アドレスデコーダ及びデータレジスタなどを含み、ＭＰＵ２から受信したコマンドに基づき、チャージポンプ回路１０及び電圧選択部２０の動作を制御すると共にメモリ部３０に対するデータの読み書きを実行する。

ＭＰＵ２がＥＥＰＲＯＭ１に対して送信するコマンドには、ＥＥＰＲＯＭ１に対してデータの書き込みを指示するライトコマンド、及び、ＥＥＰＲＯＭ１に対してデータの読み出しを指示するリードコマンドが含まれる。ＭＰＵ２がＥＥＰＲＯＭ１に対して送信するコマンドに、ライトコマンド及びリードコマンド以外のコマンドが更に含まれ得る。

ＥＥＰＲＯＭ１にてリードコマンドが受信されたとき、制御部４０は、以下のリード処理を実行する。リード処理において、制御部４０は、メモリ駆動電圧Ｖｍとして電源電圧Ｖｃｃがメモリ部３０に供給されるよう電圧選択部２０を制御した状態で、リードコマンドにて指定されるアドレス内のデータをメモリ部３０から読み出し、読み出したデータを通信用端子ＣＯＭを介してＭＰＵ２に送信する。

ＥＥＰＲＯＭ１にてライトコマンドを受信したとき、制御部４０は、以下のライト処理を実行する。ライト処理において、制御部４０は、メモリ駆動電圧Ｖｍとして出力電圧Ｖｐｐがメモリ部３０に供給されるよう電圧選択部２０を制御した状態で、ライトコマンドにて指定されるメモリ部３０内のアドレスに対しライトコマンドにて指定されるデータを書き込む。ＥＥＰＲＯＭ１においてメモリ部３０内のデータを消去するイレース処理も実行可能であるが、イレース処理は規定の値（例えば“０”の値）をメモリ部３０に書き込むことに相当するため、以下ではイレース処理もライト処理の一種であると考える。

チャージポンプ回路１０が行う動作であって、且つ、電源電圧Ｖｃｃを昇圧することで電源電圧Ｖｃｃよりも高い電圧を出力電圧Ｖｐｐとして生成する動作を昇圧動作と称する。昇圧動作の実行時において、出力電圧Ｖｐｐは、出力電圧Ｖｐｐに対して予め設定された目標電圧である基準電圧Ｖｔｇにて安定化される。ここにおける安定化とは、出力電圧Ｖｐｐが概ね基準電圧Ｖｔｇ近辺に保たれることを意味し、一時的に出力電圧Ｖｐｐが基準電圧Ｖｔｇを多少上回ることもあるし、基準電圧Ｖｔｇを多少下回ることもある。

制御部４０は、チャージポンプ回路１０による昇圧動作の実行、非実行を制御する機能を備える。具体的には、制御部４０は、ライト処理が行われる区間においてチャージポンプ回路１０に昇圧動作を実行させ、それ以外の区間においてチャージポンプ回路１０による昇圧動作を停止させる。相対的に高い電圧（Ｖｐｐ）はデータの書き込みの際にのみ必要となるからである。従って、リード処理が行われる区間を含め、ライト処理が行われない区間では昇圧動作は停止せしめられる。尚、昇圧動作を開始してから或る程度時間が経過しないと出力電圧Ｖｐｐが基準電圧Ｖｔｇに達さないが、メモリ部３０における実際のデータの書き込みは、昇圧動作の開始後、出力電圧Ｖｐｐが基準電圧Ｖｔｇに達してから実行される。

図３にチャージポンプ回路１０の内部構成を示す。チャージポンプ回路１０は所謂ディクソン型のチャージポンプ回路である。チャージポンプ回路１０は、ｎ個の整流素子Ｄ［１］～Ｄ［ｎ］と、ｎ個のコンデンサＣ［１］～Ｃ［ｎ］と、クロックドライバ１１０と、電圧検出回路１２０と、電圧入力回路１３０と、オシレータ１４０と、を備えると共に、１以上のデプレッション型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が備える。ここでは、チャージポンプ回路１０に対しデプレッション型且つＮチャネル型のＭＯＳＦＥＴとして２つのトランジスタＭＡ及びＭＢが設けられているものとする。尚、オシレータ１４０は、ＥＥＰＲＯＭ１内であって且つチャージポンプ回路１０外に設けられる回路であると考えても良い。ｎは４以上の任意の整数であり、例えば“ｎ＝３４”である。以下では、特に記述無き限り“ｎ＝３４”であると考える。ラインＬＬ１、ＬＬ２、ＬＬ１’及びＬＬ２’はチャージポンプ回路１０に設けられたクロックラインを表している。

オシレータ１４０は基準クロック信号ＰＣＬＫを生成及び出力する。オシレータ１４０は必要なときにのみ基準クロック信号ＰＣＬＫの生成を行う回路である。即ち、オシレータ１４０は、ＥＥＰＲＯＭ１にてライトコマンドが受信されたことに応答して基準クロック信号ＰＣＬＫの生成及び出力を開始し、ライト処理の完了に応答して基準クロック信号ＰＣＬＫの生成を停止する。リード処理が行われる区間を含め、ライト処理が行われない区間では基準クロック信号ＰＣＬＫの生成は停止される。但し、オシレータ１４０にて基準クロック信号ＰＣＬＫが常時生成されるようにしても構わない。基準クロック信号ＰＣＬＫを含む本実施形態で述べる全てのクロック信号は所定の周波数を有する矩形波信号であり、故に、ハイレベル、ローレベルの信号レベルを周期的に且つ交互にとる。

整流素子Ｄ［１］～Ｄ［ｎ］は電圧入力端子１５１と電圧出力端子１５２との間に直列に挿入される。ここでは、各整流素子は、ダイオード接続されたＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）にて構成されているものとする。各整流素子としてのＭＯＳＦＥＴを含む任意のＭＯＳＦＥＴは、トランジスタＭＡ及びＭＢを除き、特に記述無き限りエンハンスメント型のＭＯＳＦＥＴであるとする。電圧出力端子１５２にチャージポンプ回路１０の出力電圧Ｖｐｐが生じる。

具体的には、整流素子Ｄ［ｉ］としてのＭＯＳＦＥＴにおいてドレイン及びゲートが互いに共通接続される。“ｉ”は任意の整数を表す。つまり例えば、整流素子Ｄ［１］としてのＭＯＳＦＥＴにおいてドレイン及びゲートが互いに共通接続され、整流素子Ｄ［２］としてのＭＯＳＦＥＴにおいてドレイン及びゲートが互いに共通接続される。整流素子Ｄ［３］～Ｄ［ｎ］についても同様である。そして、電圧入力端子１５１から電圧出力端子１５２に向け、整流素子Ｄ［１］、Ｄ［２］、Ｄ［３］、・・・、Ｄ［ｎ－１］、Ｄ［ｎ］の順番で、整流素子Ｄ［１］～Ｄ［ｎ］が直列接続される。各整流素子は電荷転送素子として機能する。各整流素子としてのＭＯＳＦＥＴにおいて、ドレインが電荷の入力側に対応し、ソースが電荷の出力側に対応する。

電圧入力端子１５１から電圧出力端子１５２までにおいて、電圧入力端子１５１に対して近い方が前段に対応し、電圧出力端子１５２に対して近い方が後段に対応する。故に、整流素子Ｄ［ｉ］から見て、整流素子Ｄ［ｉ－１］は前段側に位置し、整流素子Ｄ［ｉ＋１］は後段側に位置する（ここにおける“ｉ”は２以上且つ（ｎ－１）以下の整数）。整流素子Ｄ［１］を除く各整流素子のドレインは前段側に隣接する整流素子のソースに接続され、且つ、整流素子Ｄ［ｎ］を除く各整流素子のソースは後段側に隣接する整流素子のドレインに接続される。即ち、２以上且つ（ｎ－１）以下の整数である変数“ｉ”を用いて表現すると、整流素子Ｄ［ｉ］のドレインは整流素子Ｄ［ｉ－１］のソースに接続され、整流素子Ｄ［ｉ］のソースは整流素子Ｄ［ｉ＋１］のドレインに接続される。そして、最も前段側に配置される整流素子Ｄ［１］（即ち初段に配置される整流素子Ｄ［１］）のドレインは電圧入力端子１５１に接続され、最も後段側に配置される整流素子Ｄ［ｎ］（即ち最終段に配置される整流素子Ｄ［ｎ］）のソースは電圧出力端子１５２に接続される。

互いに隣接する２つの整流素子Ｄ［ｉ－１］及びＤ［ｉ］間の接続ノード（より具体的には、整流素子Ｄ［ｉ－１］のソースと整流素子Ｄ［ｉ］のドレインとが互いに接続されるノード）を、符号“ＮＤ［ｉ］”にて表す。また、便宜上、整流素子Ｄ［１］のドレインが接続される電圧入力端子１５１を接続ノードＮＤ［１］と表現し、整流素子Ｄ［ｎ］のソースが接続される電圧出力端子１５２を接続ノード［ｎ＋１］と表現することがある。コンデンサＣ［ｉ］の一端はノードＮＤ［ｉ］に接続される（ここおける“ｉ”は１以上ｎ以下の任意の整数）。

コンデンサＣ［１］～Ｃ［ｎ－２］の内、奇数番目のコンデンサの他端は第１クロックラインＬＬ１に接続され、偶数番目のコンデンサの他端は第２クロックラインＬＬ２に接続される。即ち、１以上（ｎ／２－１）以下の整数“ｍ”に関して、コンデンサＣ［２・ｍ－１］の他端は第１クロックラインＬＬ１に接続され、コンデンサＣ［２・ｍ］の他端は第２クロックラインＬＬ２に接続される。コンデンサＣ［ｎ－１］の他端はクロックラインＬＬ１’に接続され、コンデンサＣ［ｎ］の他端はクロックラインＬＬ２’に接続される。また、クロックラインＬＬ１’にはトランジスタＭＢのソースも接続され、クロックラインＬＬ２’にはトランジスタＭＡのソースも接続される。そして、トランジスタＭＢのドレインが第１クロックラインＬＬ１に接続され、トランジスタＭＡのドレインが第２クロックラインＬＬ２に接続される。即ち、一端がノードＮＤ［ｎ－１］に接続されたコンデンサＣ［ｎ－１］の他端と第１クロックラインＬＬ１との間にトランジスタＭＢが直列に挿入され、一端がノードＮＤ［ｎ］に接続されたコンデンサＣ［ｎ］の他端と第２クロックラインＬＬ２との間にトランジスタＭＡが直列に挿入されている。尚、コンデンサＣ［ｉ］の一端、他端は、夫々、第１端、第２端に相当する。コンデンサＣ［ｉ］の第１端は整流素子接続端に相当し、コンデンサＣ［ｉ］の第２端はクロックライン接続端に相当する。

図４にクロックドライバ１１０の一構成例を示す。クロックドライバ１１０は、クロックラインＬＬ１、ＬＬ２に対して、夫々、クロック信号ＣＬＫ、ＣＬＫＢを供給するための回路であって、図４のクロックドライバ１１０は、ＡＮＤ回路１１１及び１１２と、インバータ回路１１３と、を備える。オシレータ１４０からの基準クロック信号ＰＣＬＫがクロックドライバ１１０に供給される。

インバータ回路１１３は、基準クロック信号ＰＣＬＫの反転信号を生成及び出力する。ＡＮＤ回路１１１は、基準クロック信号ＰＣＬＫと電圧検出回路１２０から供給されるイネーブル信号ＣＰＥＮとの論理積信号を出力する。ＡＮＤ回路１１２は、インバータ回路１１３の出力信号（即ち基準クロック信号ＰＣＬＫの反転信号）と電圧検出回路１２０から供給されるイネーブル信号ＣＰＥＮとの論理積信号を出力する。ＡＮＤ回路１１１の出力信号が加わるＡＮＤ回路１１１の出力端子は第１クロックラインＬＬ１に接続され、インバータ回路１１２の出力信号が加わるインバータ回路１１２の出力端子は第２クロックラインＬＬ２に接続される。

故に、イネーブル信号ＣＰＥＮがハイレベルである場合、基準クロック信号ＰＣＬＫがそのままＡＮＤ回路１１１を通じ第１クロック信号ＣＬＫとして第１クロックラインＬＬ１に出力されると共に、基準クロック信号ＰＣＬＫを反転させたクロック信号がインバータ回路１１３及びＡＮＤ回路１１２を通じ第２クロック信号ＣＬＫＢとして第２クロックラインＬＬ２に出力される。イネーブル信号ＣＰＥＮがローレベルである場合、ＡＮＤ回路１１１及び１１２の出力信号のレベル（故にクロックラインＬＬ１及びＬＬ２の信号レベル）はローレベルに維持される。

このように、クロックドライバ１１０は、イネーブル信号ＣＰＥＮがハイレベルである場合、基準クロック信号ＰＣＬＫと同相のクロック信号を第１クロック信号ＣＬＫとして第１クロックラインＬＬ１に出力すると共に基準クロック信号ＰＣＬＫと逆相のクロック信号を第２クロック信号ＣＬＫＢとして第２クロックラインＬＬ２に出力する動作（以下、クロック出力動作と称する）を実行する。クロック出力動作にて上述の昇圧動作が実現される。イネーブル信号ＣＰＥＮがローレベルである場合にはクロック出力動作は非実行となる（換言すればクロック出力動作は停止される）。

クロック出力動作の実行中には、各整流素子の導通／非導通及び各コンデンサでの電荷の蓄積が繰り返されることで出力電圧Ｖｐｐが上昇してゆく。そして、出力電圧Ｖｐｐが基準電圧Ｖｔｇに達すると後述の電圧検出回路１２０の機能によりクロック出力動作が停止される。クロック出力動作の停止区間では、電圧入力端子１５１から電圧出力端子１５２に向けた電荷の供給が途絶えるので、少なくとも出力電圧Ｖｐｐの上昇は停止し、電圧出力端子１５２に接続される負荷（メモリ部３０を含む）の電力消費を通じ出力電圧Ｖｐｐが低下してゆく。そして、出力電圧Ｖｐｐが基準電圧Ｖｔｇを下回るとクロック出力動作が再開される。これらのシーケンスが繰り返されことで出力電圧Ｖｐｐが基準電圧Ｖｔｇ近辺に保たれる。

尚、上述のクロック出力動作を実現できる限り、クロックドライバ１１０の回路構成は任意である。例えば、基準クロック信号ＰＣＬＫの信号レベルにおけるローレベルからハイレベルへの切り替わり又はハイレベルからローレベルへの切り替わりに同期してイネーブル信号ＣＰＥＮをラッチするフリップフロップをクロックドライバ１１０に設けておき、ラッチした信号に基づきクロック出力動作の実行、非実行を切り替えるようにしても良い。

電圧検出回路１２０について説明する。電圧検出回路１２０は、電圧出力端子１５２に接続され、チャージポンプ回路１０の出力電圧Ｖｐｐに応じ、ローレベル又はハイレベルのイネーブル信号ＣＰＥＮを出力する。具体的には、電圧検出回路１２０は、電圧出力端子１５２に生じる出力電圧Ｖｐｐと所定の基準電圧Ｖｔｇとの高低関係を検出し、その高低関係に応じたイネーブル信号ＣＰＥＮを生成及び出力する。

図５に電圧検出回路１２０の一構成例を示す。図５の電圧検出回路１２０は、ツェナーダイオード１２１と、トランジスタ１２２～１２４と、定電流回路１２５と、バッファ回路１２６と、を備える。トランジスタ１２２はＰチャネル型のＭＯＳＦＥＴとして構成され、トランジスタ１２３及び１２４はＮチャネル型のＭＯＳＦＥＴとして構成される。

ツェナーダイオード１２１のカソードは電圧出力端子１５２に接続され、ツェナーダイオード１２１のアノードはトランジスタ１２２のソースに接続される。ツェナーダイオード１２１は複数のツェナーダイオードを直列接続したものであって良いし、単一のツェナーダイオードであっても良い。トランジスタ１２２のドレインと、トランジスタ１２３のドレイン及びゲートと、トランジスタ１２４のゲートとは、互いに共通接続される。トランジスタ１２３及び１２４の各ソースはグランドに接続される。トランジスタ１２３及び１２４によりカレントミラー回路が形成される。トランジスタ１２４のドレインは、定電流回路１２５に接続されると共にバッファ回路１２６の入力端子に接続される。定電流回路１２５は、電源電圧Ｖｃｃに基づき定電流をトランジスタ１２４のドレインに向けて流すよう動作する。バッファ回路１２６は、トランジスタ１２４のドレインでの電圧が所定の閾電圧未満であれば、ローレベルのイネーブル信号ＣＰＥＮを出力し、トランジスタ１２４のドレインでの電圧が所定の閾電圧以上であれば、ハイレベルのイネーブル信号ＣＰＥＮを出力する。バッファ回路１２６は２つのインバータ回路を直列接続して構成されるものであって良い。

図５の電圧検出回路１２０は以下のように動作する。出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇよりも低いときには、ツェナーダイオード１２１が非導通となってトランジスタ１２２及び１２３に電流が流れず、故にトランジスタ１２４に電流が流れないので、トランジスタ１２４のドレイン電圧が閾電圧よりも高くなってイネーブル信号ＣＰＥＮがハイレベルとなる。一方、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ以上であるときには、ツェナーダイオード１２１が導通してトランジスタ１２２及び１２３に電流が流れ、故にトランジスタ１２４にも電流が流れるので、トランジスタ１２４のドレイン電圧が閾電圧未満となってイネーブル信号ＣＰＥＮがローレベルとなる。

トランジスタ１２２のゲートには所定の調整電圧Ｖｇが印加される。調整電圧Ｖｇは例えば０Ｖ又は所定の正の直流電圧とされる。ツェナーダイオード１２１に電流が流れるときのトランジスタ１２２のソース電圧は、調整電圧Ｖｇの増減に伴って増減する。故に、調整電圧Ｖｇを設定することで上述の基準電圧Ｖｔｇを設定することができる。

尚、実際には、出力電圧Ｖｐｐが基準電圧Ｖｔｇ近辺にあるときにおけるツェナーダイオード１２１の導通／非導通の境界は幅を有した概念であると考えることができる。イネーブル信号ＣＰＥＮがローレベルとなる程度にツェナーダイオード１２１に電流が流れる状態がツェナーダイオード１２１の導通状態に相当し、それ以外でのツェナーダイオード１２１の状態はツェナーダイオード１２１の非導通状態に相当する、と考えることもできる。

何れにせよ図５に示した回路構成は例に過ぎず、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ以上であるときローレベルのイネーブル信号ＣＰＥＮを出力する一方で出力電圧Ｖｐｐが基準電圧Ｖｔｇ未満であるときハイレベルのイネーブル信号ＣＰＥＮを出力する機能を有している限り、電圧検出回路１２０の内部構成は任意である。ローレベルのイネーブル信号ＣＰＥＮは、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ以上となっていることを示す信号として機能する。これに対し、ハイレベルのイネーブル信号ＣＰＥＮは、出力電圧Ｖｐｐが所定の基準電圧Ｖｔｇ未満であることを示す信号として機能する。

次に、電圧入力回路１３０（図３参照）について説明する。電圧入力回路１３０は、電圧入力端子１５１に対して電源電圧Ｖｃｃに基づく電圧を入力する回路である。

図６に電圧入力回路１３０の一構成例を示す。図６の電圧入力回路１３０は、Ｐチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１３１と、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１３２及び１３３と、コンデンサ１３４と、を備える。トランジスタ１３１のソースには電源電圧Ｖｃｃが印加される。トランジスタ１３１のゲートはグランドに接続される。トランジスタ１３１のドレインと、トランジスタ１３２のドレインと、トランジスタ１３３のドレイン及びゲートは、互いに共通接続される。トランジスタ１３２のソースは電圧入力端子１５１に接続される。コンデンサ１３４の一端はトランジスタ１３２のゲート及びトランジスタ１３３のソースに共通接続され、コンデンサ１３４の他端は第２クロックラインＬＬ２に接続される。

このような電圧入力回路１３０を用いることで、クロック出力動作が行われている区間においては、電源電圧Ｖｃｃよりも高い電圧を電圧入力端子１５１に生じさせることができ、電圧入力端子１５１での電圧を整流素子Ｄ［１］～Ｄ［ｎ］及びコンデンサＣ［１］～Ｃ［ｎ］にて更に高めて出力電圧Ｖｐｐを得ることができる。

尚、電源電圧Ｖｃｃそのものが電圧入力端子１５１に加わるようにチャージポンプ回路１０を構成しておいても良い。この場合、電圧入力回路１３０は不要であり、コンデンサＣ［１］も省略可能である。

上述の説明から明らかなように、第１クロックラインＬＬ１は第１クロック信号ＣＬＫが伝搬されるべき配線であり、第２クロックラインＬＬ２は第２クロック信号ＣＬＫＢが伝搬されるべき配線である。そして、コンデンサＣ［１］～Ｃ［ｎ］は、第１クロック信号ＣＬＫと同相のクロック信号（クロック信号ＣＬＫそのもの又は後述のクロック信号ＣＬＫ’）の供給を受けるべき第１コンデンサ、及び、第２クロック信号ＣＬＫＢと同相のクロック信号（クロック信号ＣＬＫＢそのもの又は後述のクロック信号ＣＬＫＢ’）の供給を受けるべき第２コンデンサの何れかに分類されると言え、互いに隣接する２つの接続ノードＮＤ［ｉ］及びＮＤ［ｉ＋１］の内、一方のノードは第１コンデンサの一端に接続され且つ他方のノードは第２コンデンサの一端に接続されることになる。

コンデンサＣ［１］～Ｃ［ｎ－２］は第１クロックラインＬＬ１又は第２クロックラインＬＬ２に直接接続されて第１クロック信号ＣＬＫ又は第２クロック信号ＣＬＫＢの供給を受ける。但し、コンデンサＣ［ｎ－１］はトランジスタＭＢを介して第１クロックラインＬＬ１に接続され、且つ、コンデンサＣ［ｎ］はトランジスタＭＡを介して第２クロックラインＬＬ２に接続される。このため、コンデンサＣ［ｎ－１］に加わるクロック信号ＣＬＫ’の振幅はクロック信号ＣＬＫの振幅よりも小さくなり、且つ、コンデンサＣ［ｎ］に加わるクロック信号ＣＬＫＢ’の振幅はクロック信号ＣＬＫＢの振幅よりも小さくなる。クロック信号ＣＬＫ’、ＣＬＫＢ’は、夫々、クロックラインＬＬ１’、ＬＬ２’に加わるクロック信号を表す。

図７（ａ）にクロック信号ＣＬＫ及びＣＬＫ’の波形例を示し、図７（ｂ）にクロック信号ＣＬＫＢ及びＣＬＫＢ’の波形例を示す。オシレータ１４０及びクロックドライバ１１０は電源電圧Ｖｃｃを元に各クロック信号を生成する回路であり、故に、基準クロック信号ＰＣＬＫ、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫＢの夫々において、信号のハイレベルは電源電圧Ｖｃｃのレベルと一致し且つ信号のローレベルはグランドのレベルと一致している。即ち、クロック信号ＰＣＬＫ、ＣＬＫ及びＣＬＫＢの振幅は全て電源電圧Ｖｃｃの大きさと一致している。電源電圧Ｖｃｃは様々に変化し得るが、ここでは、１．６Ｖ以上且つ５．５以下の範囲内の電圧が電源電圧Ｖｃｃとして入力されることがＥＥＰＲＯＭ１の仕様にて定められているものとする。図７（ａ）及び（ｂ）では、電源電圧Ｖｃｃが仕様の最大電圧５．５Ｖと一致していることが想定されている。

トランジスタＭＡ及びＭＢのゲート電圧（即ちトランジスタＭＡ及びＭＢのゲートに加わる電圧）を符号“Ｖｄｇ”にて表す（図３参照）。トランジスタＭＡのゲート電圧Ｖｄｇの具体的な値とトランジスタＭＢのゲート電圧Ｖｄｇの具体的な値とを互いに異ならせることも可能ではあるが、ここではトランジスタＭＡ及びＭＢに対して共通のゲート電圧Ｖｄｇが加えられるものとする。

また、トランジスタＭＡ及びＭＢの夫々のゲート閾値電圧を符号“Ｖｔｈ”にて表す。トランジスタＭＡのゲート－ソース間電圧（即ちソースの電位から見たゲートの電位）がゲート閾値電圧Ｖｔｈ以上であるとき、トランジスタＭＡはオン状態となり、トランジスタＭＡのゲート－ソース間電圧がゲート閾値電圧Ｖｔｈ未満であるとき、トランジスタＭＡはオフ状態となる。同様に、トランジスタＭＢのゲート－ソース間電圧（即ちソースの電位から見たゲートの電位）がゲート閾値電圧Ｖｔｈ以上であるとき、トランジスタＭＢはオン状態となり、トランジスタＭＢのゲート－ソース間電圧がゲート閾値電圧Ｖｔｈ未満であるとき、トランジスタＭＢはオフ状態となる。

そうすると、クロックラインＬＬ１’に加わるクロック信号ＣＬＫ’は、第１クロックラインＬＬ１に加わる第１クロック信号ＣＬＫと同相のクロック信号となる。即ち、クロック信号ＣＬＫ’は、第１クロック信号ＣＬＫがハイレベルであるときにハイレベルとなり、第１クロック信号ＣＬＫがローレベルであるときにローレベルとなる。同様に、クロックラインＬＬ２’に加わるクロック信号ＣＬＫＢ’は、第２クロックラインＬＬ２に加わる第２クロック信号ＣＬＫＢと同相のクロック信号となる。即ち、クロック信号ＣＬＫＢ’は、第２クロック信号ＣＬＫＢがハイレベルであるときにハイレベルとなり、第２クロック信号ＣＬＫＢがローレベルであるときにローレベルとなる。

但し、第１クロック信号ＣＬＫにおけるハイレベルの電圧は電源電圧Ｖｃｃと一致するのに対して、クロック信号ＣＬＫ’におけるハイレベルの電圧は電源電圧Ｖｃｃよりも小さな電圧Ｖｑである。同様に、第２クロック信号ＣＬＫＢにおけるハイレベルの電圧は電源電圧Ｖｃｃと一致するのに対して、クロック信号ＣＬＫＢ’におけるハイレベルの電圧は電源電圧Ｖｃｃよりも小さな電圧Ｖｑである。クロック信号ＣＬＫ、ＣＬＫ’、ＣＬＫＢ及びＣＬＫＢ’のローレベルはグランドのレベルと一致する。クロック信号ＣＬＫ及びＣＬＫＢは電源電圧Ｖｃｃの大きさと一致する所定の基準振幅を有する矩形波信号であるのに対し、クロック信号ＣＬＫ’及びＣＬＫＢ’は該基準振幅よりも小さな振幅を有する矩形波信号となる。

クロック信号ＣＬＫ’及びＣＬＫＢ’の振幅は電圧Ｖｑの大きさと一致し、電圧Ｖｑは“Ｖｑ＝Ｖｄｇ－Ｖｔｈ”にて表される。故に例えば、トランジスタＭＡ及びＭＢについて、ゲート電圧Ｖｄｇが１．２Ｖであって且つゲート閾値電圧が（－０．４Ｖ）であったならば、電圧Ｖｑは１．６Ｖとなる。

図８（ａ）、（ｂ）に、夫々、クロックラインＬＬ２での電圧が５．５Ｖ、０ＶであるときにおけるトランジスタＭＡ周辺の各電圧の関係を示す。但し、図８（ａ）及び（ｂ）では、ゲート電圧Ｖｄｇが１．２Ｖであって且つゲート閾値電圧が（－０．４Ｖ）であると仮定している。クロックラインＬＬ２での電圧が１．６Ｖ以上であるときには、クロックラインＬＬ２での電圧が５．５Ｖであるときを含めて、クロックラインＬＬ２’での電圧は電圧“（Ｖｄｇ－Ｖｔｈ）”、即ち１．６Ｖ（＝１．２－（－０．４）Ｖ）に固定される。クロックラインＬＬ２での電圧が１．６Ｖ未満であるときにはトランジスタＭＡが導通状態となるため、クロックラインＬＬ２’での電圧はクロックラインＬＬ２での電圧と一致することになる。クロックラインＬＬ１及びＬＬ１’での電圧についても同様である。

上述したように、クロック信号の立ち上がり時には瞬間的に比較的大きな電圧が対応する素子（整流素子及びコンデンサ）に加わることになる（図１６参照）。一方で、素子に対して過大な電圧が加わると素子の不良（破壊又は劣化）が生じ易くなる。これを考慮し、本実施形態に係るチャージポンプ回路１０では、コンデンサＣ［１］～Ｃ［ｎ］の内、相対的に大きな電圧が加わるコンデンサＣ［ｎ－１］及びＣ［ｎ］に対して、それ以外のコンデンサＣ［１］～Ｃ［ｎ－２］よりも小さな振幅のクロック信号を供給するようにしている。このため、電源電圧Ｖｃｃが比較的高い状況においても、ノードＮＤ［ｎ－１］に接続される素子（整流素子Ｄ［ｎ－１］及びコンデンサＣ［ｎ－１］を含む）及びノードＮＤ［ｎ］に接続される素子（整流素子Ｄ［ｎ］及びコンデンサＣ［ｎ］を含む）に対し、電源電圧Ｖｃｃが比較的低い状況と同程度のピーク電圧しか加わらなくなるため、それらの素子に不良が生じる確率が低く抑えられる。

尚、クロック出力動作が実行される区間においてのみ所定の正の電圧がゲート電圧ＶｄｇとしてトランジスタＭＡ及びＭＢに加えられれば足り、クロック出力動作が実行されない区間ではゲート電圧Ｖｄｇは０Ｖであって構わない。このようなゲート電圧ＶｄｇをトランジスタＭＡ及びＭＢの各ゲートに供給するゲート電圧供給回路（不図示）がチャージポンプ回路１０に内蔵されている。ゲート電圧供給回路は、例えば、ライトコマンドの受信に応答したオシレータ１４０による基準クロック信号ＰＣＬＫの生成開始に同期してゲート電圧Ｖｄｇを０Ｖから正の所定電圧（例えば１．２Ｖ）に上昇させ、ライト処理の完了に応答した基準クロック信号ＰＣＬＫの生成停止に同期してゲート電圧Ｖｄｇを０Ｖに戻せば良い。

電圧Ｖｑの大きさに相当するクロック信号ＣＬＫ’及びＣＬＫＢ’の振幅は電源電圧Ｖｃｃの仕様における最小電圧と一致していると良い。即ち例えば、１．６Ｖ以上且つ５．５以下の範囲内の電圧が電源電圧Ｖｃｃとして入力されることがＥＥＰＲＯＭ１の仕様にて定められている場合、電圧Ｖｑが１．６Ｖとなるように、ゲート閾値電圧Ｖｔｈ及びクロック出力動作の実行時のゲート電圧Ｖｄｇを定めておくと良い。これにより、上記範囲内であれば電源電圧Ｖｃｃに依存せずクロック信号ＣＬＫ’及びＣＬＫＢ’の振幅は一定となる。結果、それらの振幅が一定であるとの前提の下で耐圧設計を行うことができ、有益である。それらの振幅が変動する場合には、最大の振幅に合わせた耐圧設計が必要となる分、素子の大型化等が生じ得る。但し、電圧Ｖｑは電源電圧Ｖｃｃの仕様における最小電圧と異なっていても構わない。

コンデンサＣ［１］～Ｃ［ｎ］の内、クロック信号ＣＬＫ’又はＣＬＫＢ’の供給を受けるコンデンサを対象コンデンサと称し、それ以外のコンデンサ（即ち第２端がクロックラインＬＬ１又はＬＬ２に接続されてクロック信号ＣＬＫ又はＣＬＫＢの供給を受けるコンデンサ）を非対象コンデンサと称する。図３の構成では、コンデンサＣ［ｎ－１］及びＣ［ｎ］のみが対象コンデンサとして機能する。この際、コンデンサＣ［ｎ］、Ｃ［ｎ－１］は、夫々、第１、第２対象コンデンサに相当すると言える。対象コンデンサの数を増やすほど、出力電圧Ｖｐｐが基準電圧Ｖｔｇに達するまでに要する時間が増大する。このため、コンデンサＣ［１］～Ｃ［ｎ］の一部のみが対象コンデンサに設定される。ここでは“ｎ＝３４”と仮定したが、コンデンサＣ［１］～Ｃ［ｎ］の内の２つのコンデンサを対象コンデンサとする場合にあっては、“ｎ”は４以上の任意の整数であって良い。従って例えば、“ｎ＝４”であるならば、コンデンサＣ［３］及びＣ［４］を対象コンデンサに設定すると共にコンデンサＣ［１］及びＣ［２］を非対象コンデンサに設定することができる。

コンデンサＣ［１］～Ｃ［ｎ］の内、３以上のコンデンサを対象コンデンサに設定しても良い。即ち例えば“ｎ≧６”の場合、計４つのコンデンサＣ［ｎ－３］～Ｃ［ｎ］を対象コンデンサに設定し、他のコンデンサＣ［１］～Ｃ［ｎ－４］を非対象コンデンサに設定することもできる。この場合には、図３の構成を基準として、コンデンサＣ［ｎ－１］だけでなくコンデンサＣ［ｎ－３］の第２端もクロックラインＬＬ１に代えてクロックラインＬＬ１’に接続し、且つ、コンデンサＣ［ｎ］だけでなくコンデンサＣ［ｎ－２］の第２端もクロックラインＬＬ２に代えてクロックラインＬＬ２’に接続すれば良い。コンデンサＣ［１］～Ｃ［ｎ］の一部のみを対象コンデンサに設定するためには、対象コンデンサの個数よりも２以上大きい整数値を“ｎ”に持たせる必要がある。

コンデンサＣ［１］～Ｃ［ｎ］に含まれる対象コンデンサの個数は１であっても良い。対象コンデンサの個数を１とする場合、“ｎ”は３以上の任意の整数であって良い（勿論、“ｎ”は４以上の任意の整数であっても良い）。この場合における対象コンデンサは、コンデンサＣ［１］～Ｃ［ｎ］の内、相対的に高い電圧が加わるコンデンサＣ［ｎ］であると良く、その際には、図３の構成を基準としてトランジスタＭＢを削除し、図９に示す如くコンデンサＣ［ｎ－１］の第２端をクロックラインＬＬ１’に代えてクロックラインＬＬ１に接続する変形を施せば良い（図９には当該変形が施されたチャージポンプ回路１０ａが示されている）。或いは、対象コンデンサはコンデンサＣ［ｎ－１］であっても良く、その際には、図３の構成を基準としてトランジスタＭＡを削除し、図１０に示す如くコンデンサＣ［ｎ］の第２端をクロックラインＬＬ２’に代えてクロックラインＬＬ２に接続する変形を施せば良い（図１０には当該変形が施されたチャージポンプ回路１０ｂが示されている）。

但し、整流素子Ｄ［１］～Ｄ［ｎ］及びコンデンサＣ［１］～Ｃ［ｎ］から成る回路において、クロック信号ＣＬＫ及びＣＬＫＢの夫々のローレベルからハイレベルへの切り替わりの瞬間にピーク電圧が生じ、そのピーク電圧はノードＮＤ［ｎ－１］及びＮＤ［ｎ］間で同程度に高いことが想定されるため、コンデンサＣ［ｎ］及びＣ［ｎ－１］の双方を対象コンデンサに含めることが望ましい。

“ｎ＝３”とされうることからも理解されるように、整流素子Ｄ［１］～Ｄ［ｎ］の個数は奇数個（但し３以上）であっても良い。整流素子Ｄ［１］～Ｄ［ｎ］の個数が奇数個である場合、コンデンサＣ［１］～Ｃ［ｎ－２］の内、偶数番目のコンデンサの他端（第２端）が第１クロックラインＬＬ１に接続され且つ奇数番目のコンデンサの他端（第２端）が第２クロックラインＬＬ２に接続されても良い。

ここでは、基準クロック信号ＰＣＬＫとクロック信号ＣＬＫ及びＣＬＫＢとの関係を逆にしても良い。即ち、クロック信号ＣＬＫＢが基準クロック信号ＰＣＬＫと同相であって且つクロック信号ＣＬＫが基準クロック信号ＰＣＬＫと逆相であっても良い。

これらの変形技術をも加味し、本発明に係るチャージポンプ回路（便宜上、チャージポンプ回路Ｗと称する）は以下のような構成を有していると考えることができる。即ち、本発明に係るチャージポンプ回路Ｗは、電圧入力端子（１５１）と電圧出力端子（１５２）との間に直列に挿入された複数の整流素子（Ｄ［１］～Ｄ［ｎ］）と、複数の整流素子における互いに隣接する整流素子間の接続ノードに第１端が接続され、第２端にて基準クロック信号と同相又は逆相のクロック信号を受ける複数のコンデンサ（Ｃ［１］～Ｃ［ｎ］）と、を備えて、電圧入力端子における電圧よりも高い出力電圧（Ｖｐｐ）を電圧出力端子に生じさせるチャージポンプ回路であって、複数のコンデンサの一部である対象コンデンサに対して供給されるクロック信号の振幅を、対象コンデンサと異なる非対象コンデンサに対して供給されるクロック信号の振幅よりも小さくする振幅低減部を備えている。

振幅低減部は、図３の構成例においてはトランジスタＭＡ及びＭＢを含み、図９の構成例においてはトランジスタＭＡを含み、図１０の構成例においてはトランジスタＭＢを含む。図３、図９、図１０のチャージポンプ回路（１０、１０ａ、１０ｂ）はチャージポンプ回路Ｗの具体例である。

“ｎ≧４”のケースでは、以下のようにチャージポンプ回路Ｗを構成することができる。即ち、チャージポンプ回路Ｗにおいて、複数のコンデンサ（Ｃ［１］～Ｃ［ｎ］）の内、第（ｎ－１）整流素子及び第ｎ整流素子間の接続ノード（ＮＤ［ｎ］）に第１端が接続されたコンデンサ（Ｃ［ｎ］）と、第（ｎ－２）整流素子及び第（ｎ－１）整流素子間の接続ノード（ＮＤ［ｎ－１］）に第１端が接続されたコンデンサ（Ｃ［ｎ－１］）とが、対象コンデンサに、第１対象コンデンサ及び第２対象コンデンサとして含まれていて良い。

そして、“ｎ≧４”のケースにおいて、チャージポンプ回路Ｗは、所定の基準振幅を有する第１クロック信号（ＣＬＫ）が加わる第１クロックライン（ＬＬ１）と、基準振幅を有し且つ第１クロック信号とは逆相の第２クロック信号（ＣＬＫＢ）が加わる第２クロックライン（ＬＬ２）とを更に備え、第１対象コンデンサ及び第２対象コンデンサと第１クロックライン及び第２クロックライン（ＬＬ１、ＬＬ２）との間に振幅低減部（ＭＡ、ＭＢ）が設けられ、振幅低減部は、第１クロック信号（ＣＬＫ）と同相であって且つ基準振幅よりも小さな振幅を有するクロック信号（ＣＬＫ’）を第１対象コンデンサ及び第２対象コンデンサの内の一方のコンデンサの第２端（図３の構成ではコンデンサＣ［ｎ－１］の第２端）に供給し、第２クロック信号（ＣＬＫＢ）と同相であって且つ基準振幅よりも小さな振幅を有するクロック信号（ＣＬＫＢ’）を第１対象コンデンサ及び第２対象コンデンサの内の他方のコンデンサの第２端（図３の構成ではコンデンサＣ［ｎ］の第２端）に供給すると良い。

第１クロック信号（ＣＬＫ）と同相であって且つ基準振幅よりも小さな振幅を有するクロック信号（ＣＬＫ’）を第２端にて受けるコンデンサは、図３の構成ではコンデンサＣ［ｎ－１］であるが、コンデンサＣ［ｎ］であり得る。同様に、第２クロック信号（ＣＬＫＢ）と同相であって且つ基準振幅よりも小さな振幅を有するクロック信号（ＣＬＫＢ’）を第２端にて受けるコンデンサは、図３の構成ではコンデンサＣ［ｎ］であるが、コンデンサＣ［ｎ－１］であり得る。

“ｎ≧３”のケース又は“ｎ≧４”のケースでは、以下のようにチャージポンプ回路Ｗを構成することができる。即ち、チャージポンプ回路Ｗにおいて、複数のコンデンサ（Ｃ［１］～Ｃ［ｎ］）の内、第（ｎ－１）整流素子及び第ｎ整流素子間の接続ノード（ＮＤ［ｎ］）又は第（ｎ－２）整流素子及び第（ｎ－１）整流素子間の接続ノード（ＮＤ［ｎ－１］）に第１端が接続されたコンデンサ（Ｃ［ｎ］又はＣ［ｎ－１］）が対象コンデンサに含まれていて良い。

そして、“ｎ≧３”のケース又は“ｎ≧４”のケースにおいて、チャージポンプ回路Ｗは、所定の基準振幅を有する第１クロック信号（ＣＬＫ）が加わる第１クロックライン（ＬＬ１）と、基準振幅を有し且つ第１クロック信号とは逆相の第２クロック信号（ＣＬＫＢ）が加わる第２クロックライン（ＬＬ２）とを更に備え、対象コンデンサと第１クロックライン及び第２クロックラインの何れか一方との間に振幅低減部（ＭＡ又はＭＢ）が設けられ、振幅低減部は、第１クロック信号又は第２クロック信号と同相であって且つ基準振幅よりも小さな振幅を有するクロック信号（ＣＬＫ’又はＣＬＫＢ’）を、対象コンデンサの第２端に供給すると良い。

＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態並びに後述の第３及び第４実施形態は第１実施形態を基礎とする実施形態であり、第２～第４実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第４実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３及び第４実施形態についても同様）。矛盾の無い限り、第１～第４実施形態の内、任意の複数の実施形態を組み合わせても良い。

振幅低減部をデプレッション型のＭＯＳＦＥＴにて構成する例を上述したが、非対象コンデンサに対して供給されるクロック信号の振幅よりも小さな振幅を持つクロック信号を対象コンデンサに供給できる限り、振幅低減部の構成は任意であって良い。

例えば、チャージポンプ回路１０において、図１１に示す如く、トランジスタＭＡ及びＭＢの代わりにレベルシフタ１７０を設け、レベルシフタ１７０を振幅低減部として機能させても良い。図１１において、コンデンサＣ［ｎ－１］の第２端、コンデンサＣ［ｎ］の第２端は、夫々、クロックラインＬＬ１’、ＬＬ２’に接続され、且つ、レベルシフタ１７０は、クロックラインＬＬ１及びＬＬ１’間に挿入されると共にクロックラインＬＬ２及びＬＬ２’間に挿入される。そして、レベルシフタ１７０は、クロック信号ＣＬＫ、ＣＬＫＢのハイレベルを低電位側にシフトさせたクロック信号を、夫々、クロック信号ＣＬＫ’、ＣＬＫＢ’として生成する。即ち、レベルシフタ１７０は、クロック信号ＣＬＫと同相であって且つハイレベルの電位をクロック信号ＣＬＫのそれよりも低く抑えたクロック信号ＣＬＫ’を生成すると共に、クロック信号ＣＬＫＢと同相であって且つハイレベルの電位をクロック信号ＣＬＫＢのそれよりも低く抑えたクロック信号ＣＬＫＢ’を生成する。故に、クロック信号ＣＬＫ’及びＣＬＫＢ’の振幅はクロック信号ＣＬＫ及びＣＬＫＢの振幅よりも小さい。クロック信号ＣＬＫ’及びＣＬＫＢ’の振幅の定め方は第１実施形態で述べた通りである。生成されたクロック信号ＣＬＫ’、ＣＬＫＢ’は、夫々、クロックラインＬＬ１’、ＬＬ２’に出力される。

図９の構成にレベルシフタを適用する場合には、クロックラインＬＬ２及びＬＬ２’間にのみレベルシフタを挿入してクロック信号ＣＬＫＢからクロック信号ＣＬＫＢ’を生成する機能のみをレベルシフタに持たせれば良い。同様に、図１０の構成にレベルシフタを適用する場合には、クロックラインＬＬ１及びＬＬ１’間にのみレベルシフタを挿入してクロック信号ＣＬＫからクロック信号ＣＬＫ’を生成する機能のみをレベルシフタに持たせれば良い。

＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。ＥＥＰＲＯＭ１は任意の電気機器に搭載される、或いは、ＥＥＰＲＯＭ１及びＭＰＵ２は任意の電気機器に搭載される。電気機器は一般に電子機器に分類される機器を含み、以下の説明における電気機器を電子機器と読み替えても良い。ＥＥＰＲＯＭ１が搭載される又はＥＥＰＲＯＭ１及びＭＰＵ２が搭載される電気機器は、例えば、情報端末、携帯電話機（スマートホンに分類される携帯電話機を含む）、パーソナルコンピュータ、テレビ受信機、洗濯機、空調機を含む他、車載用の電気機器であっても良い。

図１２に自動車である車両ＣＲの外観図の例を示す。車両ＣＲは、図示されないバッテリと、バッテリの出力電圧に基づく駆動電圧の供給を受けて動作する電気機器Ｅ１１～Ｅ１８と、を搭載している。尚、図１２に示される電気機器Ｅ１１～Ｅ１８の搭載位置は例に過ぎず、それらの搭載位置は様々に変更され得る。ＥＥＰＲＯＭ１及びＭＰＵ２を電気機器Ｅ１１～Ｅ１８の何れに対しても組み込むことが可能である。

電気機器Ｅ１１は、車両ＣＲのエンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御及びオートクルーズ制御など）を行うエンジンコントロールユニットである。電気機器Ｅ１２は、車両ＣＲに設けられたＨＩＤ（high intensity discharged lamp）及びＤＲＬ（daytime running lamp）などの点灯制御及び消灯制御を行うランプコントロールユニットである。電気機器Ｅ１３は、車両ＣＲのトランスミッションに関連する制御を行うトランスミッションコントロールユニットである。電気機器Ｅ１４は、車両ＣＲの運動に関連する制御、例えば、ＡＢＳ（anti-lock brake system）制御、ＥＰＳ（electric power steering）制御及び電子サスペンション制御などを行うボディコントロールユニットである。

電気機器Ｅ１５は、車両ＣＲのドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。電気機器Ｅ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ及び電動シートなど、標準装備品やメーカーオプション品として、車両ＣＲの工場出荷段階で車両ＣＲに組み込まれる電気機器である。電気機器Ｅ１７は、車載Ａ／Ｖ（audio/visual）機器、カーナビゲーションシステム及びＥＴＣ（electronic toll collection system）用機器など、ユーザオプション品として任意で車両ＣＲに装着される電気機器である。電気機器Ｅ１８は、車両ＣＲにおけるブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電気機器である。

図１３に、車両ＣＲに搭載可能なエアバッグシステム４００の例を示す。図１３に示すエアバッグシステム４００は、ＥＣＵ（Electronic Control Unit）４１０、衝突検知センサ４２０、着火装置（スクイブ）４３０及びエアバッグ４４０を備えている。ＥＣＵ４１０は、ＭＰＵ４１１、点火回路４１２及びＥＥＰＲＯＭ４１３を含んで構成される。ＥＥＰＲＯＭ４１３として第１又は第２実施形態に係るＥＥＰＲＯＭ１を用いることができ、ＭＰＵ４１１は図１のＭＰＵ２として機能する。

衝突検知センサ４２０は、車両ＣＲの前方及び側方からの衝撃を検出する。ＭＰＵ４１１は、衝突検知センサ４２０の検知結果に基づいて衝撃評価値を演算し、演算された衝撃評価値が所定の衝突判定値を超える場合に点火回路４１２を作動させる。これにより、着火装置４３０に電流が流れてエアバッグ４４０が展開される。ＥＥＰＲＯＭ４１３にはエアバッグシステム４００の動作状況についてのデータを格納できる。当該データは、故障診断により故障が検知された場合などにＥＥＰＲＯＭ４１３に書き込まれて良い。書き込まれたデータは故障原因の解析等に有益となる。

＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。第４実施形態では、上述の第１～第３実施形態に対して適用可能な変形技術等を説明する。

整流素子Ｄ［１］～Ｄ［ｎ］の夫々は、ダイオード接続されたＭＯＳＦＥＴではなく、ＰＮ接合により構成されたダイオード（半導体ダイオード）であっても良い。

ＥＥＰＲＯＭ１は不揮発性メモリとしての半導体記憶装置の例である。本発明に係る半導体記憶装置は、ＥＥＰＲＯＭ１に限定されず、チャージポンプ回路１０の出力電圧Ｖｐｐを用いて駆動する記憶装置（特に例えばチャージポンプ回路１０の出力電圧Ｖｐｐを用いてライト処理を行う記憶装置）であれば任意である。例えば、半導体記憶装置はフラッシュメモリであっても良い。

ＥＥＰＲＯＭ１等の半導体記憶装置において、チャージポンプ回路１０は、半導体記憶装置の外部に設けられるものであっても良い。即ち、図１の構成を例にして説明すると、図１に示されるＥＥＰＲＯＭ１からチャージポンプ回路１０を削除したＥＥＰＲＯＭを半導体記憶装置として形成し、その半導体記憶装置に対しチャージポンプ回路１０を外付け接続するようにしても良い。

チャージポンプ回路１０の適用先は半導体記憶装置に限定されない。即ち例えば、チャージポンプ回路１０を用いて昇圧型電源装置を構成するようにしても良い。チャージポンプ回路１０そのものが昇圧型電源装置であると解することもできる。チャージポンプ回路１０を半導体集積回路にて構成すれば、その昇圧型電源装置は半導体装置の一種に相当する。

上述の主旨を損なわない形で、任意の信号又は電圧に関して、それらのハイレベルとローレベルの関係を逆にしても良い。また、上述の主旨を損なわない形で、ＦＥＴのチャネル型を任意に変更可能である。

上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

１ ＥＥＰＲＯＭ
１０ チャージポンプ回路
２０ 電圧選択部
３０ メモリ部
４０ 制御部
１１０ クロックドライバ
１２０ 電圧検出回路
１３０ 電圧入力回路
１４０ オシレータ
１５１ 電圧入力端子
１５２ 電圧出力端子
Ｄ［ｉ］ 整流素子
Ｃ［ｉ］ コンデンサ
Ｎｄ［ｉ］ 接続ノード
ＭＡ、ＭＢ デプレッション型のトランジスタ

Claims (6)

1. 電圧入力端子と電圧出力端子との間に直列に挿入された複数の整流素子と、
   前記複数の整流素子における互いに隣接する整流素子間の接続ノードに第１端が接続され、第２端にて基準クロック信号と同相又は逆相のクロック信号を受ける複数のコンデンサと、を備えて、前記電圧入力端子における電圧よりも高い出力電圧を前記電圧出力端子に生じさせるチャージポンプ回路において、
   前記複数のコンデンサの一部である対象コンデンサに対して供給されるクロック信号の振幅を、前記複数のコンデンサの内、前記対象コンデンサと異なる非対象コンデンサに対して供給されるクロック信号の振幅よりも小さくする振幅低減部と、
   所定の基準振幅を有する第１クロック信号が加わる第１クロックラインと、
   前記基準振幅を有し且つ前記第１クロック信号とは逆相の第２クロック信号が加わる第２クロックラインと、を備え、
   前記複数の整流素子は第１整流素子～第ｎ整流素子から成り（ｎは４以上の整数）、前記電圧入力端子から前記電圧出力端子に向けて第１、第２、・・・、第（ｎ－１）、第ｎ整流素子の順に前記複数の整流素子が直接接続され、
   前記複数のコンデンサの内、第（ｎ－１）整流素子及び第ｎ整流素子間の接続ノードに第１端が接続されたコンデンサと、第（ｎ－２）整流素子及び第（ｎ－１）整流素子間の接続ノードに第１端が接続されたコンデンサとが、前記対象コンデンサに、第１対象コンデンサ及び第２対象コンデンサとして含まれ、
   前記非対象コンデンサの第２端は前記第１クロックライン又は前記第２クロックラインに接続されて前記第１クロック信号又は前記第２クロック信号の供給を受け、
   前記第１対象コンデンサ及び前記第２対象コンデンサと前記第１クロックライン及び前記第２クロックラインとの間に前記振幅低減部が設けられ、
   前記振幅低減部は、前記第１クロック信号と同相であって且つ前記基準振幅よりも小さな振幅を有するクロック信号を前記第１対象コンデンサ及び前記第２対象コンデンサの内の一方のコンデンサの第２端に供給し、前記第２クロック信号と同相であって且つ前記基準振幅よりも小さな振幅を有するクロック信号を前記第１対象コンデンサ及び前記第２対象コンデンサの内の他方のコンデンサの第２端に供給し、
   前記振幅低減部は、前記第１クロックライン及び前記第２クロックラインの内、一方のクロックラインと前記第１対象コンデンサの第２端との間に挿入された第１デプレッション型ＭＯＳＦＥＴと、前記第１クロックライン及び前記第２クロックラインの内、他方のクロックラインと前記第２対象コンデンサの第２端との間に挿入された第２デプレッション型ＭＯＳＦＥＴと、を有する
   、チャージポンプ回路。
2. 電圧入力端子と電圧出力端子との間に直列に挿入された複数の整流素子と、
   前記複数の整流素子における互いに隣接する整流素子間の接続ノードに第１端が接続され、第２端にて基準クロック信号と同相又は逆相のクロック信号を受ける複数のコンデンサと、を備えて、前記電圧入力端子における電圧よりも高い出力電圧を前記電圧出力端子に生じさせるチャージポンプ回路において、
   前記複数のコンデンサの一部である対象コンデンサに対して供給されるクロック信号の振幅を、前記複数のコンデンサの内、前記対象コンデンサと異なる非対象コンデンサに対して供給されるクロック信号の振幅よりも小さくする振幅低減部と、
   所定の基準振幅を有する第１クロック信号が加わる第１クロックラインと、
   前記基準振幅を有し且つ前記第１クロック信号とは逆相の第２クロック信号が加わる第２クロックラインと、を備え、
   前記複数の整流素子は第１整流素子～第ｎ整流素子から成り（ｎは３以上の整数）、前記電圧入力端子から前記電圧出力端子に向けて第１、第２、・・・、第（ｎ－１）、第ｎ整流素子の順に前記複数の整流素子が直接接続され、
   前記複数のコンデンサの内、第（ｎ－１）整流素子及び第ｎ整流素子間の接続ノード又は第（ｎ－２）整流素子及び第（ｎ－１）整流素子間の接続ノードに第１端が接続されたコンデンサが前記対象コンデンサに含まれ、
   前記非対象コンデンサの第２端は前記第１クロックライン又は前記第２クロックラインに接続されて前記第１クロック信号又は前記第２クロック信号の供給を受け、
   前記対象コンデンサと前記第１クロックライン及び前記第２クロックラインの何れか一方との間に前記振幅低減部が設けられ、
   前記振幅低減部は、前記第１クロック信号又は前記第２クロック信号と同相であって且つ前記基準振幅よりも小さな振幅を有するクロック信号を、前記対象コンデンサの第２端に供給し、
   前記振幅低減部は、前記第１クロックライン及び前記第２クロックラインの内、一方のクロックラインと前記対象コンデンサの第２端との間に挿入されたデプレッション型ＭＯＳＦＥＴを有する
   、チャージポンプ回路。
3. 各整流素子は、ダイオード接続されたＭＯＳＦＥＴにより構成される、又は、ダイオードにより構成される
   、請求項１又は２に記載のチャージポンプ回路。
4. 請求項１～３の何れかに記載のチャージポンプ回路を含む半導体集積回路を備えた
   、半導体装置。
5. 請求項１～３の何れかの記載のチャージポンプ回路と、
   データを記憶可能なメモリ部と、を備え、
   前記チャージポンプ回路の出力電圧を用いて前記メモリ部に対しデータの書き込みを行う
   、半導体記憶装置。
6. 請求項５に記載の半導体記憶装置と、
   前記半導体記憶装置に接続され、前記半導体記憶装置に対してデータの書き込み又は読み出しを指示するコマンドを出力する信号処理装置と、を備えた
   、電気機器。

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