以下、本発明の好適な実施の形態について図面を参照しつつ説明する。
<チャージポンプ回路(1)>
以下、本発明の第1の実施の形態における2相クロック駆動のチャージポンプ回路について図1および図2を参照しつつ説明する。図1は本実施の形態における2相クロック駆動チャージポンプ回路の構成を示す回路図である。図2は図1の2相クロック駆動チャージポンプ回路の動作を説明するための波形図である。
図1に示すチャージポンプ回路では、図13の従来のチャージポンプ回路と同様に、キャパシタC1〜C(n−1)の他端とクロック端子CIN或いはインバータ回路INVの出力部との間にクロック信号CLK或いはその反転信号/CLKの振幅を2倍にする2倍昇圧回路A1〜A(n−1)を挿入する回路構成となっている。しかしながら、キャパシタCnに対応するキャパシタCpとインバータ回路INV出力部との間には、図13の従来のチャージポンプ回路とは異なり、2倍昇圧回路が挿入されていない。つまり、キャパシタC1〜C(n−1)の他端に供給される電圧は振幅が2×Vccであるが、キャパシタCpの他端に供給される電圧は振幅がVccである。
キャパシタC1〜C(n−1)の容量を同じに設定し、キャパシタCpの容量をキャパシタC(n−1)の容量のほぼ2倍に設定する。言い換えると、キャパシタC1〜C(n−1),Cpの容量と、キャパシタの他端に供給される電圧の振幅との積が一定になるように、設定されている。なお、その他の回路構成は、図13の従来のチャージポンプ回路の回路構成と基本的に同じであるため詳細は省略する。
図13のチャージポンプ回路では、ノードn1〜nnの電位が2×Vccレベルの電圧で持ち上げられるのに対して、図1のチャージポンプ回路は、図2に示すように、ノードn1〜n(n−1)の電位が、2倍昇圧回路により振幅が2×Vccレベルとなった電圧m1〜m(n−1)で持ち上げられ、ノードnnの電位がVccレベルの電圧で持ち上げられる。なお、その他の回路動作は、図13のチャージポンプ回路と基本的に同じであるため詳細は省略する。
図2に示すように、ノードn(n−1)の振幅は大きいが、最高電位となる最終段のノードnnの振幅は、Vccレベルのポンプを使用しているため、最終段も2×Vccレベルのポンプを使用しており、且つ最終段のキャパシタは2倍の容量に設定しているため、図13の従来のチャージポンプ回路に比べて、Vcc分小さくなり、耐圧がほぼVcc分緩和される。さらに、最終段の一段のみVccレベルのポンプを使用しているため、図13の従来のチャージポンプ回路とほぼ同じ能力を確保することができる。
以上説明した本実施の形態によれば、最終段のみVccレベルのポンプを使用することによって、ほぼ同じチャージポンプ回路の能力を保持しながら、高電圧がかかることによって起こる素子の破壊を回避することができる。
<チャージポンプ回路(2)>
以下、本発明の第2の実施の形態における2相クロック駆動のチャージポンプ回路について図3を参照しつつ説明する。図3は本実施の形態における2相クロック駆動チャージポンプ回路の構成を示す回路図である。なお、本実施の形態では、図1のチャージポンプ回路との相違点について説明する。
図3に示すチャージポンプ回路では、キャパシタC1,C3,…C(n−3)の他端とクロック端子CINとの間に、クロック信号CLKをその振幅を4倍に昇圧してキャパシタC1,C3,…C(n−3)の他端に供給する4倍昇圧回路B1,B3,…B(n−3)が設けられている。また、キャパシタC2,C4,…C(n−4)の他端とインバータ回路INVの出力部との間に、クロック信号CLKの反転信号/CLKをその振幅を4倍に昇圧してキャパシタC2,C4,…C(n−4)の他端に供給する4倍昇圧回路B2,B4,…B(n−4)が設けられている。さらに、キャパシタC(n−2)に対応するキャパシタCp1の他端とインバータ回路INVの出力部との間に、反転信号/CLKをその振幅を3倍に昇圧してキャパシタCp1の他端に供給する3倍昇圧回路B(n−2)が設けられている。さらに、キャパシタC(n−1)に対応するキャパシタCp2の他端とクロック端子CINとの間に、クロック信号CLKをその振幅を2倍に昇圧してキャパシタCp2の他端に供給する2倍昇圧回路B(n−1)が設けられている。キャパシタCpに対応するキャパシタCp3の他端はインバータ回路INVの出力に直接接続されている。つまり、キャパシタC1〜C(n−3)の他端に供給される電圧は振幅が4×Vccであり、キャパシタCp1の他端に供給される電圧は振幅が3×Vccである。また、キャパシタCp2の他端に供給される電圧は振幅が2×Vccであり、キャパシタCp3の他端に供給される電圧は振幅がVccである。
キャパシタC1〜C(n−3)の容量を同じに設定し、キャパシタCp1の容量をキャパシタC(n−3)の容量の3分の4倍に設定する(Cp1=4/3×C(n−3))。また、キャパシタCp2の容量をキャパシタC(n−3)の容量の2倍に設定し(Cp2=2×C(n−3))、キャパシタCp3の容量をキャパシタC(n−3)の容量の4倍に設定する(Cp3=4×C(n−3))。つまり、キャパシタC1〜C(n−3),Cp1〜Cp3の容量と、キャパシタの他端に供給される電圧の振幅との積が一定になるように、設定されている。
図3のチャージポンプ回路では、ノードn1〜n(n−3)の電位が4倍昇圧回路により振幅が4×Vccレベルとなった電圧で持ち上げられ、ノードn(n−2)の電位が3倍昇圧回路により振幅が3×Vccレベルとなった電圧で持ち上げられる。また、ノードn(n−1)の電位が2倍昇圧回路により振幅が2×Vccレベルとなった電圧で持ち上げられ、ノードnnの電位はVccレベルの電圧で持ち上げられる。
以上説明した本実施の形態によれば、電圧が高くなる第(n−2)段から第n段のポンプではポンプ倍率(キャパシタの他端に供給する電圧の振幅レベル)を下げ、第(n−2)段のポンプから第n段のポンプにおけるピーク電圧を緩和している。このため、高電圧がかかることによって起こる素子の破壊を回避することができる。
なお、本実施の形態では、第(n−3)段から第n段(最終段)のポンプに向かって、4×Vccレベル、3×Vccレベル、2×Vccレベル、Vccレベルと、1段毎にVccレベル下がるように回路を構成している場合であるが、これに限らず、例えば、最終段に向かって、4×Vccレベル、2×Vccレベル(或いは3×Vccレベル)、Vccレベルとなるように回路を構成してもよい。また、3×Vccレベルを2段、2×Vccレベルを2段設けるように構成してもよい。要は、高電圧がかかることによる素子の破壊が起こらないように、出力側の数段のポンプを構成するキャパシタの他端に供給される電圧の振幅レベルが、入力側のポンプを構成するキャパシタの他端に供給される電圧の振幅レベルより小さくなるように、チャージポンプ回路を構成すればよい。
<チャージポンプ回路(3)>
以下、本発明の第3の実施の形態における4相クロック駆動のチャージポンプ回路について図4を参照しつつ説明する。図4は本実施の形態における4相クロック駆動チャージポンプ回路の構成を示す回路図である。
主転送用トランジスタとして、(n+1)個のNチャネルトランジスタT11〜T1(n+1)があり、電源電圧Vccの入力側から順に、NchトランジスタT11,T12,T13,・・・,T1(n−1),T1n,T1(n+1)が直列接続されている。つまり、電源電圧Vccが入力される入力端子INに、NchトランジスタT11のドレインが接続されている。NchトランジスタT1i(i=1〜n)のソースに、NchトランジスタT1(i+1)のドレインが接続されている。NchトランジスタT1(n+1)のソースに出力端子OUTが接続されている。NchトランジスタT1i(i=1〜n)のゲートにはキャパシタCsiの一端が接続されており、NchトランジスタT1(n+1)のゲートにはキャパシタCqの一端が接続されている。
主ポンプ用キャパシタとして、n個のキャパシタC1〜C(n−3),Cp1〜Cp3がある。キャパシタC1,C2,…,C(n−3),Cp1,Cp2,Cp3の一端はノードn1,n2,…,n(n−3),n(n−2),n(n−1),nnに接続されている。なお、ノードni(i=1〜n)は、NchトランジスタT1iのソースとNchトランジスタT1(i+1)のドレインの接続間である。
キャパシタC1,C3,…,C(n−3)の他端と、クロック端子CIN1との間に、クロック信号PH1をその振幅を4倍に昇圧してキャパシタC1,C3,…,C(n−3)の他端に供給する4倍昇圧回路D11,D13,…,D1(n−3)が設けられている。キャパシタC2,C4,…,C(n−4)の他端と、クロック端子CIN2との間に、クロック信号PH2をその振幅を4倍に昇圧してキャパシタC2,C4,…,C(n−4)の他端に供給する4倍昇圧回路D12,D14,…,D1(n−4)が設けられている。キャパシタCp1の他端と、クロック端子CIN2との間に、クロック信号PH2をその振幅を3倍に昇圧してキャパシタCp1の他端に供給する3倍昇圧回路D1(n−2)が設けられている。キャパシタCp2の他端と、クロック端子CIN1との間に、クロック信号PH1をその振幅を2倍に昇圧してキャパシタCp2の他端に供給する2倍昇圧回路D1(n−2)が設けられている。キャパシタCp3の他端と、クロック端子CIN2との間には昇圧回路が設けられておらず、キャパシタCp3の他端は直接クロック端子CIN2に接続されている。
NchトランジスタT11〜T1(n+1)に対応して設けられた(n+1)個のNchトランジスタT21〜T2(n+1)があり、本明細書において、適宜、補助転送用トランジスタという。NchトランジスタT21のドレインには入力端子INが接続されている。NchトランジスタT2i(i=2〜n+1)のドレインはノードn(i−1)に接続されている。NchトランジスタT2i(i=1〜n+1)のソースはノードkiに接続されて、NchトランジスタT1iのゲートにつながっている。NchトランジスタT2i(i=1〜n)のゲートはノードniに接続されて、キャパシタCiにつながっている。NchトランジスタT2(n+1)のゲートは出力端子OUTに接続されている。
NchトランジスタT11〜T1(n+1)に対応して設けられた(n+1)個のキャパシタCs1〜Csn,Cqがあり、本明細書において、適宜、補助ポンプ用キャパシタという。キャパシタCs1,Cs2,…,Csn,Cqの一端はNchトランジスタT11,T12,…,T1n,T1(n+1)のゲートに接続されている。
キャパシタCs1,Cs3,…,Cs(n−3)の他端と、クロック端子CIN4との間に、クロック信号PH4をその振幅を4倍に昇圧してキャパシタCs1,Cs3,…,Cs(n−3)の他端に供給する4倍昇圧回路D21が設けられている。キャパシタCs2,Cs4,…,Cs(n−2)の他端と、クロック端子CIN3との間に、クロック信号PH3をその振幅を4倍に昇圧してキャパシタCs2,Cs4,…,Cs(n−2)の他端に供給する4倍昇圧回路D22が設けられている。キャパシタCs(n−1)の他端と、クロック端子CIN4との間に、クロック信号PH4をその振幅を3倍に昇圧してキャパシタCs(n−1)の他端に供給する3倍昇圧回路D2(n−1)が設けられている。キャパシタCsnの他端と、クロック端子CIN3との間に、クロック信号PH3をその振幅を2倍に昇圧してキャパシタCsnの他端に供給する2倍昇圧回路D2nが設けられている。キャパシタCqの他端と、クロック端子CIN4との間には昇圧回路が設けられておらず、キャパシタCqの他端は直接クロック端子CIN4に接続されている。
つまり、図4では、同じポンプを構成する主ポンプ用のキャパシタと補助ポンプ用キャパシタの他端に供給される電圧の振幅レベルが同じで、第(n−2)段のポンプから順に供給される電圧の振幅がVccレベル下がるように構成されている。なお、主ポンプ用のキャパシタC1,C2,…,C(n−3),Cp1,Cp2,Cp3の夫々と同じポンプを構成する補助ポンプ用のキャパシタは、キャパシタCs2,Cs3,…,Cs(n−2),Cs(n−1),Csn,Cqである。
次に、図4に回路構成を示した4相クロック駆動のチャージポンプ回路の動作について図5を参照しつつ説明する。図5は図4のチャージポンプ回路の動作を説明するための波形図である。クロック信号PH1〜PH4は図5に示す関係にあり、振幅がVccのパルス信号である。
クロック信号PH1がHレベルになると、キャパシタC1を通じてNchトランジスタT21のゲート電圧が高くなり、NchトランジスタT11のゲート電圧(ノードk1の電位)が高くなる。その後、クロック信号PH1がLレベルとなった後、クロック信号PH4がHレベルとなると、キャパシタCs1を通じてNchトランジスタT11のゲート電圧(ノードk1の電位)がさらに高くなる。NchトランジスタT11のゲート電圧が入力端子INの電位より閾値以上高くなると、NchトランジスタT11は三極間動作になり、入力端子INに入力された電源電圧Vccは、閾値分の電圧ドロップすることなく、NchトランジスタT11を通ってノードn1へ転送される。
その後、クロック信号PH2がHレベルのときに、クロック信号PH1がHレベルとなると、ノードn1の電位がそれに応じて高くなり、キャパシタC2を通じてNchトランジスタT22のゲート電圧が高くなっているのでNchトランジスタT12のゲート電圧(ノードk2の電位)も高くなる。その後、クロック信号PH2がLレベルとなって、さらに、クロック信号PH3がHレベルとなると、キャパシタCs2を通じてNchトランジスタT12のゲート電圧(ノードk2の電位)がさらに高くなる。NchトランジスタT12のゲート電圧がノードn1の電位より閾値以上高くなると、NchトランジスタT12は三極間動作になり、ノードn1の電位は、閾値分の電圧ドロップすることなく、NchトランジスタT12を通ってノードn2へ転送される。その後、クロック信号PH3がLレベルとなると、クロック信号PH3による電位の持ち上げがなくなるので、NchトランジスタT12のゲート電圧(ノードk2の電位)が下がる。その後、クロック信号PH2がHレベルとなり、さらに、クロック信号PH1がLレベルとなると、ノードn1の電位がそれに応じて下がり、キャパシタC2を通じてNchトランジスタT22のゲート電圧が高くなっているのでNchトランジスタT12のゲート電圧(ノードk2の電位)が下がる。
ノードn1の電位がノードn2へ転送された後、クロック信号PH1がHレベルのときに、クロック信号PH2がHレベルとなると、ノードn2の電位がそれに応じて高くなり、キャパシタC3を通じてNchトランジスタT23のゲート電圧が高くなっているのでNchトランジスタT13のゲート電圧(ノードk3の電位)が高くなる。その後、クロック信号PH1がLレベルとなって、さらに、クロック信号PH4がHレベルとなると、キャパシタCs3を通じてNchトランジスタT13のゲート電圧(ノードk3の電位)がさらに高くなる。NchトランジスタT13のゲート電圧がノードn2の電位より閾値以上高くなると、NchトランジスタT13は三極間動作になり、ノードn2の電位は、閾値分の電圧ドロップすることなく、NchトランジスタT13を通ってノードn3へ転送される。その後、クロック信号PH4がLレベルとなると、クロック信号PH4による電位の持ち上げがなくなるので、NchトランジスタT13のゲート電圧(ノードk3の電位)が下がる。その後、クロック信号PH1がHレベルとなり、さらに、クロック信号PH2がLレベルとなると、ノードn2の電位がそれに応じて下がり、キャパシタC3を通じてNchトランジスタT23のゲート電圧が高くなっているのでNchトランジスタT13のゲート電圧(ノードk3の電位)が下がる。
各段で上述したような転送動作が行われて、電源電圧Vccが、昇圧されながら、ノードnnへ転送される。
ノードnnから出力端子OUTへの電位の転送は次のように行われる。クロック信号PH2がHレベルとなると、NchトランジスタT2(n+1)のゲート電圧は出力端子OUTに接続されているので、NchトランジスタT1(n+1)のゲート電圧(ノードk(n+1)の電位)は出力電圧よりNchトランジスタT1(n+1)の閾値分低い電圧に充電される。その後、クロック信号PH4がHレベルとなると、キャパシタCqを通じてNchトランジスタT1(n+1)のゲート電圧(ノードk(n+1)の電位)がさらに高くなる。NchトランジスタT1(n+1)のゲート電圧がノードnnの電位より閾値以上高くなると、NchトランジスタT1(n+1)は三極間動作になり、ノードnnの電位は、閾値分の電圧ドロップすることなく、NchトランジスタT1(n+1)を通って出力端子OUTへ転送される。
以上説明した本実施の形態によれば、電圧が高くなる第(n−2)段のポンプから第n段のポンプではポンプ倍率を下げ、第(n−2)段のポンプから第n段のポンプにおけるピーク電圧を緩和している。このため、高電圧がかかることによって起こる素子の破壊を回避することができる。
なお、キャパシタCp1,Cp2、Cs(n−1)、NチャネルトランジスタT1(n−1)、T2(n−1)において、ノードn(n−2)の電位は3×Vcc分持ち上げられるが、NチャネルトランジスタT2(n−1)のゲート電圧(ノードk(n−1)の電位)は2×Vcc分しか持ち上げられないので、ノードk(n−1)には十分なチャージが転送できない。従って、NチャネルトランジスタT1(n−1)のゲート電圧は多少電圧が低くなり、電流能力が落ちるため、NチャネルトランジスタT1(n−1)のゲート幅を大きくして、電流を流せるようにすることは有効な手段である。また、最終段のキャパシタCqに供給する電圧がVccレベルであるので、キャパシタCqの容量を他の補助ポンプ用のキャパシタの容量より大きくすることも有効な手段である。さらに、キャパシタCqに供給する電圧の振幅を2×Vccレベルとすることも有効な手段である。
なお、本実施の形態では、第(n−3)段のポンプから第n段(最終段)のポンプに向かって、4×Vccレベル、3×Vccレベル、2×Vccレベル、Vccレベルと、1段毎にVccレベル下がるように回路を構成している場合であるが、これに限らず、例えば、最終段に向かって、4×Vccレベル、2×Vccレベル(或いは3×Vccレベル)、Vccレベルとなるように回路を構成してもよい。また、3×Vccレベルを2段、2×Vccレベルを2段設けるように構成してもよい。出力側の数段のポンプを構成する主ポンプ用および補助ポンプ用のキャパシタの他端に供給される電圧の振幅レベルが、入力側のポンプを構成する主ポンプ用および補助ポンプ用のキャパシタの他端に供給される電圧の振幅レベルより小さくなるように、チャージポンプ回路を構成すればよい。
<チャージポンプ回路(4)>
以下、本発明の第4の実施の形態における4相クロック駆動のチャージポンプ回路について図6を参照しつつ説明する。図6は本実施の形態における4相クロック駆動チャージポンプ回路の構成を示す回路図である。なお、本実施の形態では、図4のチャージポンプ回路との相違点について説明する。
NchトランジスタT1(n−1),T1n,T1(n+1)のゲートには、キャパシタCs(n−1),Csn,Cqに対応するキャパシタCq1,Cq2,Cq3に対応するキャパシタの一端が接続される。
キャパシタCq1の他端と、クロック端子CIN4との間に、クロック信号PH4をその振幅を4倍に昇圧してキャパシタCq1の他端に供給する4倍昇圧回路E2(n−1)が設けられている。キャパシタCq2の他端と、クロック端子CIN3との間に、クロック信号PH3をその振幅を3倍に昇圧してキャパシタCq2の他端に供給する3倍昇圧回路E2nが設けられている。キャパシタCq3の他端と、クロック端子CIN4との間にはクロック信号PH4をその振幅を2倍に昇圧してキャパシタCq3の他端に供給する2倍昇圧回路E2(n+1)が設けられている。
図6では、第1段から第(n−3)段までのポンプでは、同じポンプを構成する主ポンプ用のキャパシタと補助ポンプ用のキャパシタの他端に供給する電圧の振幅レベルが同じになるように構成されている。また、第(n−2)段から第n段までのポンプでは、補助ポンプ用のキャパシタの他端に供給される電圧の振幅レベルが、同じポンプを構成する主ポンプ用のキャパシタの他端に供給される電圧の振幅レベルよりVccレベル大きくなるように構成されている。また、第(n−2)段のポンプから順にそれを構成する主ポンプ用のキャパシタに供給される電圧の振幅がVccレベル下がるように構成されている。なお、主ポンプ用のキャパシタC1,C2,…,C(n−3),Cp1,Cp2,Cp3の夫々と同じポンプを構成する補助ポンプ用のキャパシタは、キャパシタCs2,Cs3,…,Cs(n−2),Cq1,Cq2,Cq3である。
以上説明した本実施の形態によれば、図4のチャージポンプ回路とほぼ同じ効果が得られると共に、キャパシタCq1の他端に振幅が4×Vccレベルの電圧を供給しているのでその回路部に関しては電圧低下が問題とならないという点で図4のチャージポンプ回路より優れている。
なお、第(n−2)段から第n段までのポンプでは、主ポンプ用のキャパシタと補助ポンプ用のキャパシタに供給する電圧の振幅レベルの差をVccレベルにしている場合であるが、これに限らず、2×Vccレベルなどであってもよい。また、本実施の形態では、第(n−3)段のポンプから第n段(最終段)のポンプに向かって、主ポンプ用のキャパシタに供給する電圧の振幅を4×Vccレベル、3×Vccレベル、2×Vccレベル、Vccレベルと、1段毎にVccレベル下がるように回路を構成している場合である。が、これに限らず、例えば、最終段に向かって、4×Vccレベル、2×Vccレベル(或いは3×Vccレベル)、Vccレベルと振幅レベルが下がるように回路を構成してもよい。また、3×Vccレベルを2段、2×Vccレベルを2段設けるように構成してもよい。
以下、図1、図3、図4、図6に回路図を示したチャージポンプ回路に適用可能な本発明の昇圧回路の回路構成について図面を参照しつつ説明する。なお、クロック信号CLKが上記のクロック信号CLK、PH1〜PH4に対応する。
<昇圧回路(1)>
以下、本発明の第5の実施の形態における2倍昇圧回路について図7を参照しつつ説明する。図7は第5の実施の形態における2倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号CLKの振幅をVccとする。
閾値がほぼゼロボルトに設定された充電用のNchトランジスタNTR101があり、NchトランジスタNTR101のゲートは自身のドレインに接続されており(ダイオード接続)、ゲートおよびドレインには電源電圧Vccが供給されている。キャパシタC101があり、一端がNchトランジスタNTR101のソースに接続され、他端がクロック端子CIN(クロック信号CLKが入力される端子)に接続されている。
インバータ回路INV102があり、PchトランジスタPTR102とNchトランジスタNTR102により構成されている。PchトランジスタPTR102の基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR102のゲートとNchトランジスタNTR102のゲートとが接続されており、その接続点(インバータ回路INV102の入力部)はインバータ回路INV101の出力部に接続されており、インバータ回路INV101の入力部はクロック端子CINに接続されていることから、インバータ回路INV102の入力部にはクロック信号CLKの反転信号/CLKが入力される。PchトランジスタPTR102のドレインとNchトランジスタNTR102のドレインとが接続されており、その接続点(インバータ回路INV102の出力部)が2倍昇圧回路の出力端子COUTに接続されている。PchトランジスタPTR102のソース、つまり、インバータ回路INV102の電源端子はキャパシタC101の一端に接続されている。NchトランジスタNTR102のソースは接地されている。
次に図7を参照しつつ回路構成を説明した2倍昇圧回路の回路動作について説明する。クロック信号CLKがLレベルのとき、クロック信号CLKの反転信号/CLKがHレベルであり、NchトランジスタNTR102およびPchトランジスタPTR102のゲートにHレベルが入力されるので、NchトランジスタNTR102がONし、PchトランジスタPTR102がOFFし、出力端子COUTへ接地レベルの信号が出力される。このとき、ダイオード接続されたNchトランジスタNTR101はONし、NchトランジスタNTR101を通して、電源電圧VccでキャパシタC101が充電され、Vcc分の電荷量が蓄えられる。
その後、クロック信号CLKがHレベルとなると、これにより、ノードNV2の電位がほぼ2×Vccとなり、ダイオード接続されたNchトランジスタNTR101はOFFする。また、反転信号/CLKがLレベルとなり、NchトランジスタNTR102およびPchトランジスタPTR102のゲートにLレベルが入力されるので、NchトランジスタNTR102がOFFし、PchトランジスタPTR102がONする。そして、2×Vccレベルの信号がONしたPchトランジスタPTR102を通って出力端子COUTへ出力される。
以上の動作が繰り返し行われることによって、クロック信号CLKの振幅が2倍になったクロック信号が出力端子COUTから出力される。
以上説明した本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号CLKの振幅を2倍に昇圧し、振幅が2×Vccのクロック信号を出力する2倍昇圧回路を実現することができる。そして、2倍昇圧回路の素子数が少ないため2倍昇圧回路に必要な面積が小さいという利点がある。
<昇圧回路(2)>
以下、本発明の第6の実施の形態における4倍昇圧回路について図8を参照しつつ説明する。図8は第6の実施の形態における4倍昇圧回路の構成を示す回路図である。ただし、図8の4倍昇圧回路は図7の2倍昇圧回路を応用したものである。なお、使用するクロック信号CLKの振幅をVccとする。
図8に示す4倍昇圧回路は、3段の昇圧回路部からなる。1段目の昇圧回路部は、充電用のNchトランジスタNTR101a、キャパシタC101a、およびインバータ回路INV102aにより構成されている。NchトランジスタNTR101aのゲートは自身のドレインに接続されており(ダイオード接続)、ゲートおよびドレインには電源電圧Vccが供給されている。キャパシタC101aの一端がNchトランジスタNTR101aのソースに接続され、他端がクロック端子CINに接続されている。
インバータ回路INV102aはPchトランジスタPTR102aとNchトランジスタNTR102aにより構成されている。PchトランジスタPTR102aの基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR102aのゲートとNchトランジスタNTR102aのゲートとが接続されており、その接続点(インバータ回路INV102aの入力部)はインバータ回路INV101の出力部に接続されており、インバータ回路INV101の入力部はクロック端子CINに接続されていることから、インバータ回路INV102aの入力部にはクロック信号CLKの反転信号/CLKが入力される。PchトランジスタPTR102aのドレインとNchトランジスタNTR102aのドレインとが接続されており、その接続点(インバータ回路INV102aの出力部)が2段目の昇圧回路部の後述するNchトランジスタNTR101bのドレインに接続されている。PchトランジスタPTR102aのソース、つまり、電源端子はキャパシタC101aの一端に接続されている。NchトランジスタNTR102aのソースは接地されている。
2段目の昇圧回路部は、充電用のNchトランジスタNTR101b、キャパシタC101b、およびインバータ回路INV102bにより構成されている。NchトランジスタNTR101bのゲートは自身のドレインに接続されており(ダイオード接続)、ゲートおよびドレインには1段目の昇圧回路部のインバータ回路INV102aの出力部が接続されている。キャパシタC101bの一端がNchトランジスタNTR101bのソースに接続され、他端がインバータ回路INV101の出力部に接続されており、インバータ回路INV101の入力部はクロック端子CINに接続されていることから、キャパシタC101bの他端にはクロック信号CLKの反転信号/CLKが供給される。
インバータ回路INV102bはPchトランジスタPTR102bとNchトランジスタNTR102bにより構成されている。PchトランジスタPTR102bの基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR102bのゲートとNchトランジスタNTR102bのゲートとが接続されており、その接続点(インバータ回路INV102bの入力部)はクロック端子CINに接続されている。PchトランジスタPTR102bのドレインとNchトランジスタNTR102bのドレインとが接続されており、その接続点(インバータ回路INV102bの出力部)が3段目の昇圧回路部の後述するNchトランジスタNTR101cのドレインに接続されている。PchトランジスタPTR102bのソース、つまり、電源端子はキャパシタC101bの一端に接続されている。NchトランジスタNTR102bのソースは接地されている。
3段目の昇圧回路部は、充電用のNchトランジスタNTR101c、キャパシタC101c、およびインバータ回路INV102cにより構成されている。NchトランジスタNTR101cのゲートは自身のドレインに接続されており(ダイオード接続)、ゲートおよびドレインには2段目の昇圧回路部のインバータ回路102bの出力部が接続されている。キャパシタC101cの一端がNchトランジスタNTR101cのソースに接続され、他端がクロック端子CINに接続されている。
インバータ回路INV102cはPchトランジスタPTR102cとNchトランジスタNTR102cにより構成されている。PchトランジスタPTR102cの基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR102cのゲートとNchトランジスタNTR102cのゲートとが接続されており、その接続点(インバータ回路INV102cの入力部)はインバータ回路INV101の出力部に接続されており、インバータ回路INV101の入力部はクロック端子CINに接続されていることから、インバータ回路INV102cの入力部にはクロック信号CLKの反転信号/CLKが入力される。PchトランジスタPTR102cのドレインとNchトランジスタNTR102cのドレインとが接続されており、その接続点(インバータ回路INV102cの出力部)が出力端子COUTに接続されている。PchトランジスタPTR102cのソース、つまり、電源端子はキャパシタC101cの一端に接続されている。NchトランジスタNTR102cのソースは接地されている。例えば、ここでは、充電用のNchトランジスタNTR101a、NTR101b、NTR101cはそれぞれ閾値がほぼゼロボルトに設定されている。
次に図8を参照しつつ回路構成を説明した4倍昇圧回路の回路動作について説明する。1段目の昇圧回路部では、クロック信号CLKがLレベルのとき、クロック信号CLKの反転信号/CLKがHレベルであり、NchトランジスタNTR102aおよびPchトランジスタPTR102aのゲートにHレベルが入力されるので、NchトランジスタNTR102aがONし、PchトランジスタPTR102aがOFFし、インバータ回路102aの出力部から接地レベルの信号が出力される。このとき、ダイオード接続されたNchトランジスタNTR101aはONし、NchトランジスタNTR101aを通して、電源電圧VccでキャパシタC101aが充電され、Vcc分の電荷量が蓄えられる。
その後、クロック信号CLKがHレベルとなると、これにより、ノードNV2の電位がほぼ2×Vccとなり、ダイオード接続されたNchトランジスタNTR101aはOFFする。また、反転信号/CLKがLレベルとなり、NchトランジスタNTR102aおよびPchトランジスタPTR102aのゲートにLレベルが入力されるので、NchトランジスタNTR102aがOFFし、PchトランジスタPTR102aがONする。そして、2×Vccレベルの信号がONしたPchトランジスタPTR102aを通ってインバータ回路102aの出力部から出力される。
つまり、1段目の昇圧回路部は、クロック信号CLKがLレベルのとき、2段目の昇圧回路部のNchトランジスタNTR101bのドレインへ接地レベルの信号を出力し、クロック信号がHレベルのとき、2段目の昇圧回路部のNchトランジスタNTR101bのドレインへ2×Vccレベルの信号を出力する。
2段目の昇圧回路部では、クロック信号CLKがHレベルのとき、NchトランジスタNTR102bおよびPchトランジスタPTR102bのゲートにHレベルが入力されるので、NchトランジスタNTR102bがONし、PchトランジスタPTR102bがOFFし、インバータ回路102bの出力部から接地レベルの信号が出力される。このとき、ダイオード接続されたNchトランジスタNTR101bはONし、NchトランジスタNTR101bを通して、1段目の昇圧回路部から供給される2×Vccレベルの電圧でキャパシタC101bが充電され、2×Vcc分の電荷量が蓄えられる。
その後、クロック信号CLKがLレベルとなると、これにより、ノードNV3の電位がほぼ3×Vccとなり、ダイオード接続されたNchトランジスタNTR101bはOFFする。また、このとき、NchトランジスタNTR102bおよびPchトランジスタPTR102bのゲートにLレベルが入力されるので、NchトランジスタNTR102bがOFFし、PchトランジスタPTR102bがONする。そして、3×Vccレベルの信号がONしたPchトランジスタPTR102bを通ってインバータ回路102bの出力部から出力される。
つまり、2段目の昇圧回路部は、クロック信号CLKがHレベルのとき、3段目の昇圧回路部のNchトランジスタNTR101cのドレインへ接地レベルの信号を出力し、クロック信号がLレベルのとき、3段目の昇圧回路部のNchトランジスタNTR101cのドレインへ3×Vccレベルの信号を出力する。
3段目の昇圧回路部では、クロック信号CLKがLレベルのとき、クロック信号CLKの反転信号/CLKがHレベルであり、NchトランジスタNTR102cおよびPchトランジスタPTR102cのゲートにHレベルが入力されるので、NchトランジスタNTR102cがONし、PchトランジスタPTR102cがOFFし、インバータ回路102cの出力部から接地レベルの信号が出力される。このとき、ダイオード接続されたNchトランジスタNTR101cはONし、NchトランジスタNTR101aを通して、2段目の昇圧回路部から供給される3×Vccレベルの電圧でキャパシタC101cが充電され、3×Vcc分の電荷量が蓄えられる。
その後、クロック信号CLKがHレベルとなると、これにより、ノードNV4の電位がほぼ4×Vccとなり、ダイオード接続されたNchトランジスタNTR101cはOFFする。また、反転信号/CLKがLレベルとなり、NchトランジスタNTR102cおよびPchトランジスタPTR102cのゲートにLレベルが入力されるので、NchトランジスタNTR102cがOFFし、PchトランジスタPTR102cがONする。そして、4×Vccレベルの信号がONしたPchトランジスタPTR102cを通ってインバータ回路102cの出力部から出力される。
つまり、3段目の昇圧回路部は、クロック信号CLKがLレベルのとき、出力端子COUTへ接地レベルの信号を出力し、クロック信号がHレベルのとき、出力端子COUTへ4×Vccレベルの信号を出力する。
以上の動作が繰り返し行われることによって、クロック信号CLKの振幅が4倍になったクロック信号が出力端子COUTから出力される。
以上説明した本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号CLKの振幅を4倍に昇圧し、振幅が4×Vccのクロック信号を出力する4倍昇圧回路を実現することができる。そして、4倍昇圧回路の素子数が少ないため4倍昇圧回路に必要な面積が小さいという利点がある。
なお、1段目の昇圧回路部と2段目の昇圧回路部を利用することによって、振幅が3×Vccのクロック信号を出力する3倍昇圧回路を実現することができる。また、1段目の昇圧回路部、2段目の昇圧回路部、3段目の昇圧回路部、4段目の昇圧回路部(2段目の昇圧回路部に相当)、5段目の昇圧回路部(2段目の昇圧回路部に相当)、6段目の昇圧回路部(2段目の昇圧回路部に相当)、7段目の昇圧回路部(2段目の昇圧回路部に相当)、…、第(n−1)段目の昇圧回路部を利用することによって、n倍昇圧回路を実現することができる。なお、3倍昇圧回路、5倍昇圧回路、7倍昇圧回路、…の出力は、クロック信号CLKを反転したものになるので、上述したチャージポンプ回路に適用する場合には、出力を反転させるインバータを設けるなどの考慮が必要になる。
<昇圧回路(3)>
以下、本発明の第7の実施の形態における4倍昇圧回路について図9を参照しつつ説明する。図9は第7の実施の形態における4倍昇圧回路の構成を示す回路図である。ただし、図9の4倍昇圧回路は図7の2倍昇圧回路を応用したものである。なお、使用するクロック信号CLKの振幅をVccとする。
図9に示す4倍昇圧回路は、3段の昇圧回路部からなる。1段目の昇圧回路部は、充電用のNchトランジスタNTR101d、キャパシタC101d、およびインバータ回路INV102dにより構成されている。NchトランジスタNTR101dのゲートは自身のドレインに接続されており(ダイオード接続)、ゲートおよびドレインには電源電圧Vccが供給されている。キャパシタC101dの一端がNchトランジスタNTR101dのソースに接続され、他端がクロック端子CINに接続されている。
インバータ回路INV102dはPchトランジスタPTR102dとNchトランジスタNTR102dにより構成されている。PchトランジスタPTR102dの基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR102dのゲートとNchトランジスタNTR102dのゲートとが接続されており、その接続点(インバータ回路INV102dの入力部)はインバータ回路INV101の出力部に接続されており、インバータ回路INV101の入力部はクロック端子CINに接続されていることから、インバータ回路INV102dの入力部にはクロック信号CLKの反転信号/CLKが入力される。PchトランジスタPTR102dのドレインとNchトランジスタNTR102dのドレインとが接続されており、その接続点(インバータ回路INV102dの出力部)が2段目の昇圧回路部の後述するキャパシタC101eの他端に接続されている。PchトランジスタPTR102dのソース、つまり、電源端子はキャパシタC101dの一端に接続されている。NchトランジスタNTR102dのソースは接地されている。
2段目の昇圧回路部は、充電用のNchトランジスタNTR101e、キャパシタC101e、およびインバータ回路INV102eにより構成されている。NchトランジスタNTR101eのゲートは自身のドレインに接続されており(ダイオード接続)、ゲートおよびドレインには電源電圧Vccが供給されている。キャパシタC101eの一端がNchトランジスタNTR101eのソースに接続され、他端が1段目の昇圧回路部のインバータ回路INV102dの出力部に接続されている。
インバータ回路INV102eはPchトランジスタPTR102eとNchトランジスタNTR102eにより構成されている。PchトランジスタPTR102eの基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR102eのゲートとNchトランジスタNTR102eのゲートとが接続されており、その接続点(インバータ回路INV102eの入力部)はインバータ回路INV101の出力部に接続されており、インバータ回路INV101の入力部はクロック端子CINに接続されていることから、インバータ回路INV102eの入力部にはクロック信号CLKの反転信号/CLKが入力される。PchトランジスタPTR102eのドレインとNchトランジスタNTR102eのドレインとが接続されており、その接続点(インバータ回路INV102eの出力部)が3段目の昇圧回路部の後述するキャパシタC101fの他端に接続されている。PchトランジスタPTR102eのソース、つまり、電源端子はキャパシタC101eの一端に接続されている。NchトランジスタNTR102eのソースは接地されている。
3段目の昇圧回路部は、充電用のNchトランジスタNTR101f、キャパシタC101f、およびインバータ回路INV102fにより構成されている。NchトランジスタNTR101fのゲートは自身のドレインに接続されており(ダイオード接続)、ゲートおよびドレインには電源電圧Vccが供給されている。キャパシタC101fの一端がNchトランジスタNTR101fのソースに接続され、他端が2段目の昇圧回路部のインバータ回路INV102eの出力部に接続されている。
インバータ回路INV102fはPchトランジスタPTR102fとNchトランジスタNTR102fにより構成されている。PchトランジスタPTR102fの基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR102fのゲートとNchトランジスタNTR102fのゲートとが接続されており、その接続点(インバータ回路INV102fの入力部)はインバータ回路INV101の出力部に接続されており、インバータ回路INV101の入力部はクロック端子CINに接続されていることから、インバータ回路INV102fの入力部にはクロック信号CLKの反転信号/CLKが入力される。PchトランジスタPTR102fのドレインとNchトランジスタNTR102fのドレインとが接続されており、その接続点(インバータ回路INV102fの出力部)は出力端子COUTに接続されている。PchトランジスタPTR102fのソース、つまり、電源端子はキャパシタC101fの一端に接続されている。NchトランジスタNTR102fのソースは接地されている。
次に図9を参照しつつ回路構成を説明した4倍昇圧回路の回路動作について説明する。クロック信号CLKがLレベルのとき、インバータ回路INV101の出力はHレベルとなり、インバータ回路INV102dの入力部にHレベルが入力されるので、PchトランジスタPTR102dがOFFし、NchトランジスタNTR102dがONし、インバータ回路INV102dの出力部から接地レベルの信号が、キャパシタC101eへ出力される。このとき、ダイオード接続されたNchトランジスタNTR101dがONし、NchトランジスタNTR101dを通して、電源電圧VccでキャパシタC101dが充電され、Vcc分の電荷量が蓄えられる。
同じ期間に、インバータ回路INV102eの入力部にHレベルが入力されるので、PchトランジスタPTR102eがOFFし、NchトランジスタNTR102eがONし、インバータ回路102eの出力部から接地レベルの信号がキャパシタC101fへ出力される。このとき、ダイオード接続されたNchトランジスタPTR101eがONし、NchトランジスタPTR101eを通して、電源電圧VccでキャパシタC101eが充電され、Vcc分の電荷量が蓄えられる。
さらに、同じ期間に、インバータ回路INV102fの入力部にHレベルが入力されるので、PchトランジスタPTR102fがOFFし、NchトランジスタNTR102fがONし、インバータ回路102fから接地レベルの信号が出力端子COUTへ出力される。このとき、ダイオード接続されたNchトランジスタNTR101fがONし、NchトランジスタNTR101fを通して、電源電圧VccでキャパシタC101fが充電され、Vcc分の電荷量が蓄えられる。
その後、クロック信号CLKがHレベルになると、これにより、ノードNV2の電位はほぼ2×Vccとなり、NchトランジスタNTR101dがOFFする。このとき、インバータ回路INV102dの入力部にLレベルが入力されるので、PchトランジスタPTR102dがONし、NchトランジスタNTR102dがOFFし、2×Vccレベルの信号がONしたPchトランジスタPTR102dを通ってキャパシタC101eの他端に供給される。これにより、ノードNV3の電位が3×Vccとなり、NchトランジスタNTR101eがOFFする。このとき、インバータ回路INV102eの入力部にLレベルが入力されるので、PchトランジスタPTR102eがONし、NchトランジスタNTR102eがOFFし、3×Vccレベルの信号がONしたPchトランジスタPTR102eを通ってキャパシタC101fの他端に供給される。これにより、ノードNV4の電位が4×Vccとなり、NchトランジスタNTR101fがOFFする。このとき、インバータ回路INV102fの入力部にLレベルが入力されるので、PchトランジスタPTR102fがONし、NchトランジスタNTR102fがOFFし、4×Vccレベルの信号がONしたPchトランジスタPTR102fを通って出力端子COUTへ出力される。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号CLKの振幅を4倍に昇圧し、振幅が4×Vccのクロック信号を出力する4倍昇圧回路を実現することができる。そして、4倍昇圧回路の素子数が少ないため4倍昇圧回路に必要な面積が小さいという利点がある。さらに、1クロックで4倍のクロック信号に昇圧する構成のため、短時間で振幅が4倍のクロック信号を得ることができるという利点もある。
なお、1段目の昇圧回路部と2段目の昇圧回路部を利用することによって、振幅が3×Vccのクロック信号を出力する3倍昇圧回路を実現することができる。また、昇圧回路部を(n−1)段設けることによって、n倍昇圧回路を実現することができる。
<昇圧回路(4)>
以下、本発明の第8の実施の形態における4倍昇圧回路について図10を参照しつつ説明する。図10は第8の実施の形態における4倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号CLKの振幅をVccとする。
ゲートとドレインが接続された(ダイオード接続された)NchトランジスタNTR201〜203があり、NchトランジスタNTR201のゲートとドレインには電源電圧Vccが供給されている。NchトランジスタNTR201,NTR202のソースがNchトランジスタNTR202,NTR203のドレインにそれぞれ接続されている。NchトランジスタNTR203のソースがPchトランジスタPTR204のソースに接続されている。
キャパシタC201〜C203がある。キャパシタC201,C202の一端は、NchトランジスタNTR201,NTR202のソースとNchトランジスタNTR202,NTR203のドレインの接続線(ノードNV2,NV3)にそれぞれ接続されている。キャパシタC203の一端は、NchトランジスタNTR203のソースとPchトランジスタPTR204のソースの接続線(ノードNV4)に接続されている。また、キャパシタC201,C203の他端はクロック端子CINに接続されており、キャパシタC202の他端はインバータ回路INV201の出力部に接続されている。インバータ回路INV201の入力部はクロック端子CINに接続されているので、キャパシタC202の他端にはクロック信号CLKの反転信号/CLKが供給される。
インバータ回路INV204があり、PchトランジスタPTR204とNchトランジスタNTR204により構成されている。PchトランジスタPTR204の基盤(N−Well)は自身のソースに接続される。PchトランジスタPTR204のゲートとNchトランジスタNTR204のゲートとが接続されており、その接続点(インバータ回路INV204の入力部)はインバータ回路INV201の出力部に接続されており、インバータ回路INV201の入力部はクロック端子CINに接続されていることから、インバータ回路INV204の入力部にはクロック信号CLKの反転信号/CLKが入力される。PchトランジスタPTR204のドレインとNchトランジスタNTR204のドレインとが接続されており、その接続点(インバータ回路INV204の出力部)が4倍昇圧回路の出力端子COUTに接続されている。PchトランジスタPTR204のソース、つまり、電源端子はキャパシタC203の一端に接続されている。NchトランジスタNTR204のソースは接地されている。ここで、ダイオード接続されたNchトランジスタNTR201〜NTR203の閾値は略ゼロボルトに設定されている。
次に図10を参照しつつ回路構成を説明した4倍昇圧回路の回路動作について説明する。クロック信号CLKがLレベルのとき、ダイオード接続されたNchトランジスタNTR201がONし、ONしたNchトランジスタNTR201を介してキャパシタC201が充電され、キャパシタC201にVcc分の電荷が蓄えられる。その後、クロック信号CLKがHレベルになると、ノードNV2の電位は2×Vccレベルとなり、ダイオード接続されたNchトランジスタNTR202がONし、ONしたNchトランジスタNTR202を介してキャパシタC202が充電され、2×Vcc分の電荷が蓄えられる。その後、クロック信号CLKがLレベルになると、ノードNV3の電位は3×Vccレベルとなり、ダイオード接続されたNchトランジスタNTR203がONし、ONしたNchトランジスタNTR203を介してキャパシタC203が充電され、3×Vcc分の電荷が蓄えられる。
このとき(クロック信号CLKはLレベルである)、インバータ回路INV204の入力部にHレベルの信号が入力され、PchトランジスタPTR204がOFFし、NchトランジスタNTR204がONし、インバータ回路204の出力部から接地レベルの信号が出力端子COUTへ出力される。その後、クロック信号CLKがHレベルになると、ノードNV4の電位は4×Vccとなる。このとき、インバータ回路INV204の入力部にLレベルが入力され、PchトランジスタPTR204がONし、NchトランジスタNTR204がOFFし、4×Vccレベルの信号がONしたPchトランジスタPTR204を通ってインバータ回路204の出力部から出力端子COUTへ出力される。
以上のように、本実施の形態によれば、素子数のより少ない簡単な構成で、クロック信号CLKの振幅を4倍に昇圧し、振幅が4×Vccのクロック信号を出力する4倍昇圧回路を実現することができる。4倍昇圧回路の素子数がより少ないため4倍昇圧回路に必要な面積がより小さいという利点がある。
なお、ゲートとドレインが接続された(ダイオード接続された)Nchトランジスタを(n−1)個、それに対応するキャパシタを(n−1)個設けることによって、振幅がn×Vccのクロック信号を出力するn倍昇圧回路を実現することができる。なお、この場合、(n−1)が奇数の場合には、インバータ回路の入力に反転信号/CLKを供給し、(n−1)が偶数の場合には、インバータ回路の入力にクロック信号CLKを供給する。なお、3倍昇圧回路、5倍昇圧回路、7倍昇圧回路、…の出力は、クロック信号CLKを反転したものになるので、上述したチャージポンプ回路に適用する場合には、出力を反転させるインバータを設けるなどの考慮が必要になる。
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。