JP4635504B2 - 昇圧回路 - Google Patents
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Description
本発明は、波高値（振幅）を増大したパルス電圧を生成する昇圧回路に関する。
近年のＬＳＩ（Large-Scale Integration：大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は単一電源で、ＬＳＩ内部において多電源を生成することが要求されるようになった。さらに、近年は、持ち運びが便利なモバイル機器で、バッテリ駆動の要求が強く、低電圧化の要求がより強くなってきている。
従来から、ＬＳＩ内部において、外部から供給される電源電圧Ｖｃｃより高い電圧を生成する回路として、チャージポンプ回路が用いられている。チャージポンプ回路として、２相クロック駆動のチャージポンプ回路（例えば、特許文献１参照。）や４相クロック駆動のチャージポンプ回路（例えば、特許文献２参照。）がある。
従来から用いられている４相クロック駆動のチャージポンプ回路の回路構成について図１５を参照しつつ説明する。図１５は従来の４相クロック駆動のチャージポンプ回路の構成を示す回路図である。ただし、クロック電圧ＰＨ１〜ＰＨ４は、波高値（振幅）がＶｃｃの周期性のあるパルスであり、クロック電圧ＰＨ１〜ＰＨ４は図１５の関係にある。なお、本明細書において、ＨｉｇｈレベルをＨレベルと略し、ＬｏｗレベルをＬレベルと略す。
主転送用トランジスタとして、（ｎ＋１）個のＮ型電界効果トランジスタ（以下、Ｎｃｈトランジスタという。）Ｔ１１〜Ｔ１（ｎ＋１）があり、電源電圧Ｖｃｃの入力側から順に、ＮｃｈトランジスタＴ１１，Ｔ１２，Ｔ１３，・・・，Ｔ１（ｎ−１），Ｔ１ｎ，Ｔ１（ｎ＋１）が直列接続されている。つまり、電源電圧Ｖｃｃが入力される入力端ＩＮに、ＮｃｈトランジスタＴ１１のドレインが接続されている。ＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎ）のソースに、次段のＮｃｈトランジスタＴ１（ｉ＋１）のドレインが接続されている。ＮｃｈトランジスタＴ１（ｎ＋１）のソースに出力端ＯＵＴが接続されている。
ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のゲートにはキャパシタＣｍｉの一端が接続されている。
ＮｃｈトランジスタＴ１（ｎ＋１）のゲートは自身のドレインに接続されている、つまり、ＮｃｈトランジスタＴ１（ｎ＋１）はダイオード接続されている。
なお、本明細書において、ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ＋１）の閾値をＶｔｈ１ｉと記載する。
ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のゲートにはキャパシタＣｍｉの一端が接続されている。
ＮｃｈトランジスタＴ１（ｎ＋１）のゲートは自身のドレインに接続されている、つまり、ＮｃｈトランジスタＴ１（ｎ＋１）はダイオード接続されている。
なお、本明細書において、ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ＋１）の閾値をＶｔｈ１ｉと記載する。
主ポンプ用キャパシタとして、ｎ個のキャパシタＣ１〜Ｃｎがある。キャパシタＣｉ（ｉ＝１〜ｎ）の一端はＮｃｈトランジスタＴ１ｉのドレインとＮｃｈトランジスタＴ１（ｉ＋１）のソース間のノードｎｉに接続されている。キャパシタＣｉ（ｉ：１〜ｎの奇数）の他端にはクロック電圧ＰＨ１が供給され、キャパシタＣｉ（ｉ：１〜ｎの偶数）の他端にはクロック電圧ＰＨ２が供給される。
ＮｃｈトランジスタＴ１１〜Ｔ１ｎに対応して設けられたｎ個のＮｃｈトランジスタＴ２１〜Ｔ２ｎがあり、本明細書において、適宜、補助転送用トランジスタという。
ＮｃｈトランジスタＴ２１のドレインには入力端ＩＮが接続されている。ＮｃｈトランジスタＴ２ｉ（ｉ＝２〜ｎ）のドレインにはノードｎ（ｉ−１）が接続されている。
ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ）のソースはノードｋｉに接続されて、ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のゲートにつながっている。
ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ）のゲートはノードｎｉに接続されて、キャパシタＣｉにつながっている。
ＮｃｈトランジスタＴ２１のドレインには入力端ＩＮが接続されている。ＮｃｈトランジスタＴ２ｉ（ｉ＝２〜ｎ）のドレインにはノードｎ（ｉ−１）が接続されている。
ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ）のソースはノードｋｉに接続されて、ＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ）のゲートにつながっている。
ＮｃｈトランジスタＴ２ｉ（ｉ＝１〜ｎ）のゲートはノードｎｉに接続されて、キャパシタＣｉにつながっている。
ＮｃｈトランジスタＴ１１〜Ｔ１ｎに対応して設けられたｎ個のキャパシタＣｍ１〜Ｃｍｎがあり、本明細書において、適宜、補助ポンプ用キャパシタという。
キャパシタＣｍｉ（ｉ＝１〜ｎ）の一端はＮｃｈトランジスタＴ１ｉのゲートに接続されている。キャパシタＣｍｉ（ｉ：１〜ｎの奇数）の他端にはクロック電圧ＰＨ４が供給され、キャパシタＣｍｉ（ｉ：１〜ｎの偶数）の他端にはクロック電圧ＰＨ３が供給される。
キャパシタＣｍｉ（ｉ＝１〜ｎ）の一端はＮｃｈトランジスタＴ１ｉのゲートに接続されている。キャパシタＣｍｉ（ｉ：１〜ｎの奇数）の他端にはクロック電圧ＰＨ４が供給され、キャパシタＣｍｉ（ｉ：１〜ｎの偶数）の他端にはクロック電圧ＰＨ３が供給される。
次に、図１５に回路構成を示した従来の４相クロック駆動のチャージポンプ回路の動作について図１６を参照しつつ説明する。図１６は図１５のチャージポンプ回路の動作を説明するための波形図である。
クロック電圧ＰＨ１がＨレベルになると、キャパシタＣ１を通じてＮｃｈトランジスタＴ２１のゲート電圧が高くなり、ＮｃｈトランジスタＴ１１のゲート電圧（ノードｋ１の電位）が高くなる。その後、クロック電圧ＰＨ１がＬレベルとなった後、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｍ１を通じてＮｃｈトランジスタＴ１１のゲート電圧（ノードｋ１の電位）がさらに高くなる。ＮｃｈトランジスタＴ１１のゲート電圧が入力端ＩＮの電位より閾値Ｖｔｈ１１以上高くなると、ＮｃｈトランジスタＴ１１は三極間動作になり、入力端Ｔ１１に入力された電源電圧Ｖｃｃは、閾値Ｖｔｈ１１分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１１を通ってノードｎ１へ転送される。
その後、クロック電圧ＰＨ２がＨレベルのときに、クロック電圧ＰＨ１がＨレベルとなると、ノードｎ１の電位がそれに応じて高くなり、キャパシタＣ２を通じてＮｃｈトランジスタＴ２２のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）も高くなる。
その後、クロック電圧ＰＨ２がＬレベルとなって、さらに、クロック電圧ＰＨ３がＨレベルとなると、キャパシタＣｍ２を通じてＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）がさらに高くなる。ＮｃｈトランジスタＴ１２のゲート電圧がノードｎ１の電位より閾値Ｖｔｈ１２以上高くなると、ＮｃｈトランジスタＴ１２は三極間動作になり、ノードｎ１の電位は、閾値Ｖｔｈ１２分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１２を通ってノードｎ２へ転送される。
その後、クロック電圧ＰＨ３がＬレベルとなると、クロック電圧ＰＨ３による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。
その後、クロック電圧ＰＨ２がＨレベルとなり、さらに、クロック電圧ＰＨ１がＬレベルとなると、ノードｎ１の電位がそれに応じて下がり、キャパシタＣ２を通じてＮｃｈトランジスタＴ２２のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。
その後、クロック電圧ＰＨ２がＬレベルとなって、さらに、クロック電圧ＰＨ３がＨレベルとなると、キャパシタＣｍ２を通じてＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）がさらに高くなる。ＮｃｈトランジスタＴ１２のゲート電圧がノードｎ１の電位より閾値Ｖｔｈ１２以上高くなると、ＮｃｈトランジスタＴ１２は三極間動作になり、ノードｎ１の電位は、閾値Ｖｔｈ１２分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１２を通ってノードｎ２へ転送される。
その後、クロック電圧ＰＨ３がＬレベルとなると、クロック電圧ＰＨ３による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。
その後、クロック電圧ＰＨ２がＨレベルとなり、さらに、クロック電圧ＰＨ１がＬレベルとなると、ノードｎ１の電位がそれに応じて下がり、キャパシタＣ２を通じてＮｃｈトランジスタＴ２２のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１２のゲート電圧（ノードｋ２の電位）が下がる。
ノードｎ１の電位がノードｎ２へ転送された後、クロック電圧ＰＨ１がＨレベルのときに、クロック電圧ＰＨ２がＨレベルとなると、ノードｎ２の電位がそれに応じて高くなり、キャパシタＣ３を通じてＮｃｈトランジスタＴ２３のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が高くなる。
その後、クロック電圧ＰＨ１がＬレベルとなって、さらに、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｍ３を通じてＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）がさらに高くなる。ＮｃｈトランジスタＴ１３のゲート電圧がノードｎ２の電位より閾値Ｖｔｈ１３以上高くなると、ＮｃｈトランジスタＴ１３は三極間動作になり、ノードｎ２の電位は、閾値Ｖｔｈ１３分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１３を通ってノードｎ３へ転送される。
その後、クロック電圧ＰＨ４がＬレベルとなると、クロック電圧ＰＨ４による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。
その後、クロック電圧ＰＨ１がＨレベルとなり、さらに、クロック電圧ＰＨ２がＬレベルとなると、ノードｎ２の電位がそれに応じて下がり、キャパシタＣ３を通じてＮｃｈトランジスタＴ２３のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。
その後、クロック電圧ＰＨ１がＬレベルとなって、さらに、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｍ３を通じてＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）がさらに高くなる。ＮｃｈトランジスタＴ１３のゲート電圧がノードｎ２の電位より閾値Ｖｔｈ１３以上高くなると、ＮｃｈトランジスタＴ１３は三極間動作になり、ノードｎ２の電位は、閾値Ｖｔｈ１３分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１３を通ってノードｎ３へ転送される。
その後、クロック電圧ＰＨ４がＬレベルとなると、クロック電圧ＰＨ４による電位の持ち上げがなくなるので、ＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。
その後、クロック電圧ＰＨ１がＨレベルとなり、さらに、クロック電圧ＰＨ２がＬレベルとなると、ノードｎ２の電位がそれに応じて下がり、キャパシタＣ３を通じてＮｃｈトランジスタＴ２３のゲート電圧が高くなっているのでＮｃｈトランジスタＴ１３のゲート電圧（ノードｋ３の電位）が下がる。
各段で上述したような転送動作が行われて、電源電圧Ｖｃｃが、昇圧されながら、ノードｎｎへ転送される。そして、最終段のＮｃｈトランジスタＴ１（ｎ＋１）はダイオード接続されているので、クロック電圧ＰＨ２がＨレベルのときに、ノードｎｎから閾値Ｖｔｈ１（ｎ＋１）分低い電位が出力端ＯＵＴへ転送される。
図１５の従来のチャージポンプ回路において、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ＋（Ｖｃｃ×α１−Ｖｔｈ１１）＋（Ｖｃｃ×α２−Ｖｔｈ１２）＋・・・＋（Ｖｃｃ×αｎ−Ｖｔｈ１ｎ）−Ｖｔｈ１（ｎ＋１）
となる。
但し、αｉ（ｉ＝１〜ｎ）は主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときの効率であり、ポンプ効率αｉは、
αｉ＝Ｃｉ／（Ｃｉ＋Ｃｍｉ）
である。
Ｖｏｕｔ＝Ｖｃｃ＋（Ｖｃｃ×α１−Ｖｔｈ１１）＋（Ｖｃｃ×α２−Ｖｔｈ１２）＋・・・＋（Ｖｃｃ×αｎ−Ｖｔｈ１ｎ）−Ｖｔｈ１（ｎ＋１）
となる。
但し、αｉ（ｉ＝１〜ｎ）は主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときの効率であり、ポンプ効率αｉは、
αｉ＝Ｃｉ／（Ｃｉ＋Ｃｍｉ）
である。
なお、Ｎｃｈトランジスタのバックゲート依存性は、バックゲート電圧ＶＢが高いほど閾値Ｖｔｈが高くなり、閾値Ｖｔｈの値は（ルートＶＢ）に比例する。例えば、バックゲート電圧ＶＢが０Ｖ（ＶＢ＝０）のときの閾値Ｖｔｈの値を０．７Ｖ（Ｖｔｈ＝０．７）とすると、バックゲート電圧ＶＢが１１Ｖ（ＶＢ＝１１）のときの閾値Ｖｔｈの値はほぼ１．５Ｖ（Ｖｔｈ＝１．５）となる。
ここで、従来のチャージポンプ回路は、上述したように、ＮｃｈトランジスタＴ１１〜１ｎの閾値Ｖｔｈ１１〜Ｖｔｈ１ｎ分の電圧ドロップがないので、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×α１＋Ｖｃｃ×α２＋・・・＋Ｖｃｃ×αｎ−Ｖｔｈ１（ｎ＋１）
となる。
特開２００２−２０８２９０号公報
特開２００３−２３４４０８号公報
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×α１＋Ｖｃｃ×α２＋・・・＋Ｖｃｃ×αｎ−Ｖｔｈ１（ｎ＋１）
となる。
既に述べたように、電源電圧Ｖｃｃの低電圧化の要求があり、電源電圧Ｖｃｃが低電圧化されると、クロック電圧ＰＨ３，ＰＨ４の波高値（振幅）も低下するので、補助ポンプ用キャパシタの容量（キャパシタＣｍ１〜Ｃｍｎの容量）を大きくする必要が出てきた。
ところが、補助ポンプ用キャパシタの容量が大きくなると、主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときのポンプ効率αが下がるので、チャージポンプ回路の面積が大きくなってしまうという問題がある。
この問題を解決する一つの手段として、補助ポンプ用キャパシタに供給するパルス電圧の波高値（振幅）を昇圧回路を利用して大きくし、これによって、主ポンプ用キャパシタの容量に対する補助ポンプ用キャパシタの容量の比を小さくすることを可能にし、ポンプ効率を上げる方法が考えられる。
そこで、本発明は、素子数の少ない簡単な構成の昇圧回路を提供することを目的とする。
請求項１に記載の昇圧回路は、出力端と、ソースが電源電圧に接続された充電用Ｐ型電界効果トランジスタと、一端が前記充電用Ｐ型電界効果トランジスタのドレインに接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給されるキャパシタと、入力部に前記パルス信号の反転信号が入力され、電源端子が前記キャパシタの一端に接続され、出力部が前記出力端に接続された第１のインバータ回路と、入力部に前記パルス信号の反転信号が入力され、電源端子が前記キャパシタの一端に接続され、出力部が前記充電用Ｐ型電界効果トランジスタのゲートに接続された第２のインバータ回路と、を備えたことを特徴とする。
請求項２に記載の昇圧回路は、出力端と、ソースが電源電圧に接続された充電用Ｐ型電界効果トランジスタと、一端が前記充電用Ｐ型電界効果トランジスタのドレインに接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給されるキャパシタと、入力部に前記パルス信号の反転信号が入力され、電源端子が前記キャパシタの一端に接続され、出力部が前記出力端に接続されるとともに前記充電用Ｐ型電界効果トランジスタのゲートに接続されたインバータ回路と、を備えたことを特徴とする。
請求項３に記載の昇圧回路は、出力端と第１の昇圧回路部と第２の昇圧回路部とを備えた昇圧回路であって、前記第１の昇圧回路部は、ソースが電源電圧に接続された第１の充電用Ｐ型電界効果トランジスタと、一端が前記第１の充電用Ｐ型電界効果トランジスタのドレインに接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給される第１のキャパシタと、入力部に前記パルス信号の反転信号が入力され、電源端子が前記第１のキャパシタの一端に接続され、出力部が前記第１の充電用Ｐ型電界効果トランジスタのゲートに接続された第１のインバータ回路と、を有し、前記第２の昇圧回路部は、ソースが前記第１の昇圧回路部の前記第１のインバータ回路の出力部に接続された第２の充電用Ｐ型電界効果トランジスタと、一端が前記第２の充電用Ｐ型電界効果トランジスタのドレインに接続され、他端に前記パルス信号の反転信号が供給される第２のキャパシタと、入力部に前記第１の昇圧回路部の前記第１のインバータ回路の出力部に接続され、電源端子が前記第２のキャパシタの一端に接続され、出力部が前記出力端に接続されるとともに前記第２の充電用Ｐ型電界効果トランジスタのゲートに接続された第２のインバータ回路と、を有することを特徴とする。
請求項４に記載の昇圧回路は、出力端と、第１〜第（ｎ−１）の昇圧回路部とを備えた昇圧回路であって、前記第ｉ（ｉ＝１〜ｎ−１）の昇圧回路部は、第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタと、一端が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｎ−１）のキャパシタと、電源端子が前記第ｉ（ｉ＝１〜ｎ−１）のキャパシタの一端に接続され、出力部が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｎ−１）のインバータ回路と、を有し、前記第１、３、・・のキャパシタの他端にはＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給され、前記第２、４、・・のキャパシタの他端には前記パルス信号の反転信号が供給され、前記第１のインバータ回路の入力部には前記パルス信号の反転信号が供給され、前記第２、３、４、・・のインバータ回路の入力部には前記第１、２、３、・・の昇圧回路部の第１、２、３、・・のインバータ回路の出力が接続され、前記第１の充電用Ｐ型電界効果トランジスタのソースには電源電圧が接続され、前記第２、３、・・・の充電用Ｐ型電界効果トランジスタのソースには前記第１、２、・・・のインバータ回路の出力部が接続され、前記（ｎ−１）のインバータ回路の出力部は前記出力端に接続されていることを特徴とする。
請求項５に記載の昇圧回路は、出力端と第１の昇圧回路部と第２の昇圧回路部とを備えた昇圧回路であって、前記第１の昇圧回路部は、ソースが電源電圧に接続された第１の充電用Ｐ型電界効果トランジスタと、一端が前記第１の充電用Ｐ型電界効果トランジスタのドレインに接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給される第１のキャパシタと、入力部に前記パルス信号の反転信号が入力され、電源端子が前記第１のキャパシタの一端に接続され、出力部が前記第１の充電用Ｐ型電界効果トランジスタのゲートに接続された第１のインバータ回路と、を有し、前記第２の昇圧回路部は、ソースが前記第１の昇圧回路部の前記第１のキャパシタの一端に接続された第２の充電用Ｐ型電界効果トランジスタと、一端が前記第２の充電用Ｐ型電界効果トランジスタのドレインに接続され、他端に前記パルス信号の反転信号が供給される第２のキャパシタと、入力部に前記第１の昇圧回路部の前記第１のインバータ回路の出力部に接続され、電源端子が前記第２のキャパシタの一端に接続され、出力部が前記出力端に接続されるとともに前記第２の充電用Ｐ型電界効果トランジスタのゲートに接続された第２のインバータ回路と、を有することを特徴とする。
請求項６に記載の昇圧回路は、出力端と、第１〜第（ｎ−１）の昇圧回路部とを備えた昇圧回路であって、前記第ｉ（ｉ＝１〜ｎ−１）の昇圧回路部は、第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタと、一端が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｎ−１）のキャパシタと、電源端子が前記第ｉ（ｉ＝１〜ｎ−１）のキャパシタの一端に接続され、出力部が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｎ−１）のインバータ回路と、を有し、前記第１、３、・・のキャパシタの他端にはＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給され、前記第２、４、・・のキャパシタの他端には前記パルス信号の反転信号が供給され、前記第１のインバータ回路の入力部には前記パルス信号の反転信号が供給され、前記第２、３、４、・・のインバータ回路の入力部には前記第１、２、３、・・の昇圧回路部の第１、２、３、・・のインバータ回路の出力が接続され、前記第１の充電用Ｐ型電界効果トランジスタのソースには電源電圧が接続され、前記第２、３、・・・の充電用Ｐ型電界効果トランジスタのソースには前記第１、２、・・・のキャパシタの一端が接続され、前記（ｎ−１）のインバータ回路の出力部は前記出力端に接続されていることを特徴とする。
請求項７に記載の昇圧回路は、出力端と、第１の昇圧回路部と、第２の昇圧回路部とを備えた昇圧回路であって、前記第１の昇圧回路部は、ソースが電源電圧に接続された第１の充電用Ｐ型電界効果トランジスタと、一端が前記第１の充電用Ｐ型電界効果トランジスタのドレインに接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給される第１のキャパシタと、入力部に前記パルス信号の反転信号が入力され、電源端子が前記第１のキャパシタの一端に接続され、出力部が前記第１の充電用Ｐ型電界効果トランジスタのゲートに接続された第１のインバータ回路と、を有し、前記第２の昇圧回路部は、ソースが電源電圧に接続された第２の充電用Ｐ型電界効果トランジスタと、一端が前記第２の充電用Ｐ型電界効果トランジスタのドレインに接続され、他端が前記第１のインバータ回路の出力部に接続された第２のキャパシタと、入力部に前記パルス信号の反転信号が入力され、電源端子が前記第２のキャパシタの一端に接続され、出力部が前記出力端に接続されるとともに前記第２の充電用Ｐ型電界効果トランジスタのゲートに接続された第２のインバータ回路と、を有することを特徴とする。
請求項８に記載の昇圧回路は、出力端と、第１〜第（ｎ−１）の昇圧回路部とを備えた昇圧回路であって、前記第ｉ（ｉ＝１〜ｎ−１）の昇圧回路部は、ソースが電源電圧に接続された第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタと、一端が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｎ−１）のキャパシタと、電源端子が前記第ｉ（ｉ＝１〜ｎ−１）のキャパシタの一端に接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号の反転信号が入力され、出力部が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｎ−１）のインバータ回路と、を有し、前記第１のキャパシタの他端には前記パルス信号が供給され、前記第２、３、・・・、（ｎ−１）のキャパシタの他端は前記第１、２、・・、（ｎ−２）のインバータ回路の出力部が接続され、前記第（ｎ−１）のインバータ回路の出力部は前記出力端に接続されていることを特徴とする。
請求項９に記載の昇圧回路は、各前記インバータ回路は、前記電源端子と、該電源端子にソースが接続されたＰ型電界効果トランジスタと、ドレインが該Ｐ型電界効果トランジスタのドレインに接続され、ソースが接地されたＮ型電界効果トランジスタと、前記Ｐ型電界効果トランジスタのゲートと前記Ｎ型電界効果トランジスタのゲートとの接続点である前記入力部と、前記Ｐ型電界効果トランジスタのドレインと前記Ｎ型電界効果トランジスタのドレインとの接続点である前記出力部と、を有することを特徴とする。
請求項１０に記載の昇圧回路は、出力端と、ソースが電源電圧に接続され、基盤がドレインに接続された充電用Ｐ型電界効果トランジスタと、一端が前記充電用Ｐ型電界効果トランジスタのドレインに接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給されるキャパシタと、ソースが前記キャパシタの一端に接続され、ゲートに前記パルス信号の反転信号が入力され、ドレインが前記出力端に接続され、基盤が自身のソースに接続されたインバータ用Ｐ型電界効果トランジスタと、ソースが接地され、ゲートに前記パルス信号の反転信号が入力され、ドレインが前記出力端に接続されたインバータ用Ｎ型電界効果トランジスタと、を備え、前記インバータ用Ｐ型電界効果トランジスタのドレインと前記インバータ用Ｎ型電界効果トランジスタのドレインとの接続点が前記充電用Ｐ型電界効果トランジスタのゲートに接続されていることを特徴とする。
請求項１１に記載の昇圧回路は、キャパシタを有する少なくとも２つ以上の昇圧回路部を有する昇圧回路であって、各昇圧回路部のキャパシタは、一端に他端にＬレベルの信号が供給されているときに充電用の電圧が印加されて充電され、他端にＨレベルの信号が供給されているとき当該Ｈレベルの信号により一端の電圧を高くして次段の昇圧回路部の充電用の電圧として使用することを特徴とする。
請求項１２に記載の昇圧回路は、キャパシタを有する少なくとも２つ以上の昇圧回路部を有する昇圧回路であって、各昇圧回路部のキャパシタは、一端に他端にＬレベルの信号が供給されているときに充電用の電圧が印加されて充電され、他端にＨレベルの信号が供給されているとき当該Ｈレベルの信号により一端の電圧を高くして次段の昇圧回路部のキャパシタの他端に供給してＨレベルの信号として使用することを特徴とする。
請求項１から請求項８、１０から１２によれば、少ない素子数の簡単な回路構成で昇圧回路を実現することができ、素子数が少ないため昇圧回路が必要とする面積を小さくすることができる。
請求項９によれば、昇圧回路に利用するインバータ回路の１形態を提供することができる。
以下、本発明の好適な実施の形態について図面を参照しつつ説明する。
＜昇圧回路（１）＞
以下、本発明の第１の実施の形態における２倍昇圧回路について図１を参照しつつ説明する。図１は本実施の形態における２倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、この反転信号ＣＬＫｒが入力端ＩＮに入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰ型電界効果トランジスタ（以下、Ｐｃｈトランジスタという。）ＰＴＲ１３がある。ＰｃｈトランジスタＰＴＲ１３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１３のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ１３のドレインに接続され、他端がインバータ回路ＩＮＶ１３の出力端に接続されたキャパシタＣ１１がある。このキャパシタＣ１１の他端にはクロック信号ＣＬＫ（クロック信号ＣＬＫの反転信号ＣＬＫｒがインバータ回路ＩＮＶ１３で反転されて得られるクロック信号ＣＬＫ）が供給される。
以下、本発明の第１の実施の形態における２倍昇圧回路について図１を参照しつつ説明する。図１は本実施の形態における２倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、この反転信号ＣＬＫｒが入力端ＩＮに入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰ型電界効果トランジスタ（以下、Ｐｃｈトランジスタという。）ＰＴＲ１３がある。ＰｃｈトランジスタＰＴＲ１３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１３のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ１３のドレインに接続され、他端がインバータ回路ＩＮＶ１３の出力端に接続されたキャパシタＣ１１がある。このキャパシタＣ１１の他端にはクロック信号ＣＬＫ（クロック信号ＣＬＫの反転信号ＣＬＫｒがインバータ回路ＩＮＶ１３で反転されて得られるクロック信号ＣＬＫ）が供給される。
インバータ回路ＩＮＶ１１があり、インバータ回路ＩＮＶ１１には、ＰｃｈトランジスタＰＴＲ１１とＮｃｈトランジスタＮＴＲ１１とが含まれている。
ＰｃｈトランジスタＰＴＲ１１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１１のソースに接続される。
ＰｃｈトランジスタＰＴＲ１１のゲートとＮｃｈトランジスタＮＴＲ１１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１１の入力部）にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
ＰｃｈトランジスタＰＴＲ１１のドレインとＮｃｈトランジスタＮＴＲ１１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１１の出力部）が２倍昇圧回路の出力端ＯＵＴに接続されている。
ＰｃｈトランジスタＰＴＲ１１のソース、つまり、インバータ回路ＩＮＶ１１の電源端子はキャパシタＣ１１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ１１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ１１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１１のソースに接続される。
ＰｃｈトランジスタＰＴＲ１１のゲートとＮｃｈトランジスタＮＴＲ１１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１１の入力部）にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
ＰｃｈトランジスタＰＴＲ１１のドレインとＮｃｈトランジスタＮＴＲ１１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１１の出力部）が２倍昇圧回路の出力端ＯＵＴに接続されている。
ＰｃｈトランジスタＰＴＲ１１のソース、つまり、インバータ回路ＩＮＶ１１の電源端子はキャパシタＣ１１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ１１のソースは接地されている。
インバータ回路ＩＮＶ１２があり、インバータ回路ＩＮＶ１２には、ＰｃｈトランジスタＰＴＲ１２とＮｃｈトランジスタＮＴＲ１２とが含まれている。
ＰｃｈトランジスタＰＴＲ１２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１２のソースに接続される。
ＰｃｈトランジスタＰＴＲ１２のゲートとＮｃｈトランジスタＮＴＲ１２のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１２の入力部）にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
ＰｃｈトランジスタＰＴＲ１２のドレインとＮｃｈトランジスタＮＴＲ１２のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１２の出力部）はＰｃｈトランジスタＰＴＲ１３のゲートに接続されている。
ＰｃｈトランジスタＰＴＲ１２のソース、つまり、インバータ回路ＩＮＶ１２の電源端子はキャパシタＣ１１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ１２のソースは接地されている。
ＰｃｈトランジスタＰＴＲ１２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ１２のソースに接続される。
ＰｃｈトランジスタＰＴＲ１２のゲートとＮｃｈトランジスタＮＴＲ１２のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ１２の入力部）にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
ＰｃｈトランジスタＰＴＲ１２のドレインとＮｃｈトランジスタＮＴＲ１２のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ１２の出力部）はＰｃｈトランジスタＰＴＲ１３のゲートに接続されている。
ＰｃｈトランジスタＰＴＲ１２のソース、つまり、インバータ回路ＩＮＶ１２の電源端子はキャパシタＣ１１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ１２のソースは接地されている。
次に、図１を参照しつつ回路構成を説明した本実施の形態における２倍昇圧回路の動作について図２を参照しつつ説明する。図２は図１の昇圧回路の動作を説明するための波形図である。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ１１のゲートおよびＰｃｈトランジスタＰＴＲ１１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１１側がＯＮし、出力端ＯＵＴへ接地レベル、つまりＬレベルが出力される。
このとき、ＮｃｈトランジスタＮＴＲ１２のゲートおよびＰｃｈトランジスタＰＴＲ１２のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１２側がＯＮし、ＰｃｈトランジスタＰＴＲ１３のゲートに接地レベル、つまりＬレベルが入力され、ＰｃｈトランジスタＰＴＲ１１がＯＮし、ＰｃｈトランジスタＰＴＲ１３を通して、電源電圧Ｖｃｃでキャパシタ１１が充電され、Ｖｃｃ分の電荷量が蓄えられる（図２参照）。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ１１のゲートおよびＰｃｈトランジスタＰＴＲ１１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１１側がＯＮし、出力端ＯＵＴへ接地レベル、つまりＬレベルが出力される。
このとき、ＮｃｈトランジスタＮＴＲ１２のゲートおよびＰｃｈトランジスタＰＴＲ１２のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１２側がＯＮし、ＰｃｈトランジスタＰＴＲ１３のゲートに接地レベル、つまりＬレベルが入力され、ＰｃｈトランジスタＰＴＲ１１がＯＮし、ＰｃｈトランジスタＰＴＲ１３を通して、電源電圧Ｖｃｃでキャパシタ１１が充電され、Ｖｃｃ分の電荷量が蓄えられる（図２参照）。
その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ１２のゲートおよびＰｃｈトランジスタＰＴＲ１２のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ１２側がＯＮし、ＰｃｈトランジスタＰＴＲ１３のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ１３がＯＦＦする。
また、反転信号ＣＬＫｒがＬレベルのとき、ＮｃｈトランジスタＮＴＲ１１のゲートおよびＰｃｈトランジスタＰＴＲ１１のゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１１がＯＦＦし、ＰｃｈトランジスタＰＴＲ１１がＯＮする。
このとき、インバータ回路ＩＮＶ１３の出力がＬレベルからＨレベルになっているので、キャパシタＣ１１にＶｃｃレベルの電圧が供給されて、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ１１を通って出力端ＯＵＴへ出力される（図２参照）。
また、反転信号ＣＬＫｒがＬレベルのとき、ＮｃｈトランジスタＮＴＲ１１のゲートおよびＰｃｈトランジスタＰＴＲ１１のゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ１１がＯＦＦし、ＰｃｈトランジスタＰＴＲ１１がＯＮする。
このとき、インバータ回路ＩＮＶ１３の出力がＬレベルからＨレベルになっているので、キャパシタＣ１１にＶｃｃレベルの電圧が供給されて、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ１１を通って出力端ＯＵＴへ出力される（図２参照）。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）を２倍に昇圧し、波高値（振幅）が２×Ｖｃｃのクロック信号を出力する２倍昇圧回路を実現することができる。そして、２倍昇圧回路の素子数が少ないため２倍昇圧回路に必要な面積が小さいという利点がある。
＜昇圧回路（２）＞
以下、本発明の第２の実施の形態における２倍昇圧回路について図３を参照しつつ説明する。図３は本実施の形態における２倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ２１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ２２に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ２２がある。ＰｃｈトランジスタＰＴＲ２２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ２２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ２２のドレインに接続され、他端が入力端ＩＮ２１に接続されたキャパシタＣ２１がある。
以下、本発明の第２の実施の形態における２倍昇圧回路について図３を参照しつつ説明する。図３は本実施の形態における２倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ２１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ２２に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ２２がある。ＰｃｈトランジスタＰＴＲ２２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ２２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ２２のドレインに接続され、他端が入力端ＩＮ２１に接続されたキャパシタＣ２１がある。
インバータ回路ＩＮＶ２１があり、インバータ回路ＩＮＶ２１には、ＰｃｈトランジスタＰＴＲ２１とＮｃｈトランジスタＮＴＲ２１とが含まれている。
ＰｃｈトランジスタＰＴＲ２１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ２１のソースに接続される。
ＰｃｈトランジスタＰＴＲ２１のゲートとＮｃｈトランジスタＮＴＲ２１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ２１の入力部）に入力端ＩＮ２２が接続される。
ＰｃｈトランジスタＰＴＲ２１のドレインとＮｃｈトランジスタＮＴＲ２１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ２１の出力部）に２倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ２２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ２１のソース、つまり、インバータ回路ＩＮＶ２１の電源端子はキャパシタＣ２１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ２１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ２１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ２１のソースに接続される。
ＰｃｈトランジスタＰＴＲ２１のゲートとＮｃｈトランジスタＮＴＲ２１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ２１の入力部）に入力端ＩＮ２２が接続される。
ＰｃｈトランジスタＰＴＲ２１のドレインとＮｃｈトランジスタＮＴＲ２１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ２１の出力部）に２倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ２２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ２１のソース、つまり、インバータ回路ＩＮＶ２１の電源端子はキャパシタＣ２１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ２１のソースは接地されている。
ここで、図３を参照しつつ回路構成を説明した本実施の形態における２倍昇圧回路の動作について説明する。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒはＨレベルのとき、ＮｃｈトランジスタＮＴＲ２１のゲートおよびＰｃｈトランジスタＰＴＲ２１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ２１側がＯＮし、出力端ＯＵＴへ接地レベル、つまりＬレベルが出力される。このとき、Ｐｃｈトランジスタ２２のゲートに接地レベル、つまりＬレベルが入力され、ＰｃｈトランジスタＰＴＲ２２がＯＮし、ＰｃｈトランジスタＰＴＲ２２を通して、電源電圧ＶｃｃでキャパシタＣ２１が充電され、Ｖｃｃ分の電荷量が蓄えられる。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒはＨレベルのとき、ＮｃｈトランジスタＮＴＲ２１のゲートおよびＰｃｈトランジスタＰＴＲ２１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ２１側がＯＮし、出力端ＯＵＴへ接地レベル、つまりＬレベルが出力される。このとき、Ｐｃｈトランジスタ２２のゲートに接地レベル、つまりＬレベルが入力され、ＰｃｈトランジスタＰＴＲ２２がＯＮし、ＰｃｈトランジスタＰＴＲ２２を通して、電源電圧ＶｃｃでキャパシタＣ２１が充電され、Ｖｃｃ分の電荷量が蓄えられる。
その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ２１のゲートおよびＰｃｈトランジスタＰＴＲ２１のゲートにＬレベルが入力されるので、ＮｃｈトランジスタＮＴＲ２１がＯＦＦし、ＰｃｈトランジスタＰＴＲ２１がＯＮし、出力ＶｏｕｔがほぼＶｃｃレベルに充電されるため、ＰｃｈトランジスタＰＴＲ２２のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ２２がＯＦＦする。
このとき、キャパシタＣ２１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ２１を通って出力端ＯＵＴへ出力される。
このとき、キャパシタＣ２１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ２１を通って出力端ＯＵＴへ出力される。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）を２倍に昇圧し、波高値（振幅）が２倍になったクロック信号を出力する２倍昇圧回路を実現することができる。そして、第２の実施の形態の２倍昇圧回路は第１の実施の形態の２倍昇圧回路より素子数がさらに少なくなっているため２倍昇圧回路に必要な面積がより小さくなるという利点がある。
＜昇圧回路（３）＞
以下、本発明の第３の実施の形態における３倍昇圧回路について図４を参照しつつ説明する。図４は本実施の形態における３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ３１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ３２，３３に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ３２がある。ＰｃｈトランジスタＰＴＲ３２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ３２のドレインに接続され、他端が入力端ＩＮ３１に接続されたキャパシタＣ３１がある。
以下、本発明の第３の実施の形態における３倍昇圧回路について図４を参照しつつ説明する。図４は本実施の形態における３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ３１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ３２，３３に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ３２がある。ＰｃｈトランジスタＰＴＲ３２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ３２のドレインに接続され、他端が入力端ＩＮ３１に接続されたキャパシタＣ３１がある。
インバータ回路ＩＮＶ３１があり、インバータ回路ＩＮＶ３１には、ＰｃｈトランジスタＰＴＲ３１とＮｃｈトランジスタＮＴＲ３１とが含まれている。
ＰｃｈトランジスタＰＴＲ３１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３１のソースに接続される。
ＰｃｈトランジスタＰＴＲ３１のゲートとＮｃｈトランジスタＮＴＲ３１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３１の入力部）に入力端ＩＮ３２が接続される。
ＰｃｈトランジスタＰＴＲ３１のドレインとＮｃｈトランジスタＮＴＲ３１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３１の出力部）にＰｃｈトランジスタＰＴＲ３４のソースが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３１のソース、つまり、インバータ回路ＩＮＶ３１の電源端子はキャパシタＣ３１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ３１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ３２、キャパシタＣ３１、インバータ回路ＩＮＶ３１で、入力されるクロック信号ＣＬＫを２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。
ＰｃｈトランジスタＰＴＲ３１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３１のソースに接続される。
ＰｃｈトランジスタＰＴＲ３１のゲートとＮｃｈトランジスタＮＴＲ３１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３１の入力部）に入力端ＩＮ３２が接続される。
ＰｃｈトランジスタＰＴＲ３１のドレインとＮｃｈトランジスタＮＴＲ３１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３１の出力部）にＰｃｈトランジスタＰＴＲ３４のソースが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３１のソース、つまり、インバータ回路ＩＮＶ３１の電源端子はキャパシタＣ３１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ３１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ３２、キャパシタＣ３１、インバータ回路ＩＮＶ３１で、入力されるクロック信号ＣＬＫを２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。
ソースが１段目の昇圧回路部のインバータ回路ＩＮＶ３１の出力部に接続された、充電用のＰｃｈトランジスタＰＴＲ３４がある。ＰｃｈトランジスタＰＴＲ３４の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３４のソースに接続される。一端がＰｃｈトランジスタＰＴＲ３４のドレインに接続され、他端が入力端ＩＮ３３に接続されたキャパシタＣ３２がある。
インバータ回路ＩＮＶ３３があり、インバータ回路ＩＮＶ３３には、ＰｃｈトランジスタＰＴＲ３３とＮｃｈトランジスタＮＴＲ３３とが含まれている。
ＰｃｈトランジスタＰＴＲ３３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３３のソースに接続される。
ＰｃｈトランジスタＰＴＲ３３のゲートとＮｃｈトランジスタＮＴＲ３３のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３３の入力部）に１段目の昇圧回路部のインバータ回路ＩＮＶ３１の出力部が接続される。
ＰｃｈトランジスタＰＴＲ３３のドレインとＮｃｈトランジスタＮＴＲ３３のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３３の出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３４のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３３のソース、つまり、インバータ回路ＩＮＶ３３の電源端子はキャパシタＣ３２の一端に接続されている。
ＮｃｈトランジスタＮＴＲ３３のソースは接地されている。
ＰｃｈトランジスタＰＴＲ３４、キャパシタＣ３２、インバータ回路ＩＮＶ３３で、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。
ＰｃｈトランジスタＰＴＲ３３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３３のソースに接続される。
ＰｃｈトランジスタＰＴＲ３３のゲートとＮｃｈトランジスタＮＴＲ３３のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３３の入力部）に１段目の昇圧回路部のインバータ回路ＩＮＶ３１の出力部が接続される。
ＰｃｈトランジスタＰＴＲ３３のドレインとＮｃｈトランジスタＮＴＲ３３のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３３の出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３４のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３３のソース、つまり、インバータ回路ＩＮＶ３３の電源端子はキャパシタＣ３２の一端に接続されている。
ＮｃｈトランジスタＮＴＲ３３のソースは接地されている。
ＰｃｈトランジスタＰＴＲ３４、キャパシタＣ３２、インバータ回路ＩＮＶ３３で、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。
次に、図４を参照しつつ回路構成を説明した本実施の形態における３倍昇圧回路の動作について図５を参照しつつ説明する。図５は図４の昇圧回路の動作を説明するための波形図である。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ３１のゲートおよびＰｃｈトランジスタＰＴＲ３１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３１側がＯＮして、インバータ回路ＩＮＶ３１の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がＰｃｈトランジスタＰＴＲ３４のソースおよびインバータ回路ＩＮＶ３３の入力部へ出力される。このとき、ＰｃｈトランジスタＰＴＲ３２のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３２がＯＮして、ＰｃｈトランジスタＰＴＲ３２を通して、電源電圧ＶｃｃでキャパシタＣ３１が充電され、Ｖｃｃ分の電荷量が蓄えられる（図５参照）。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ３１のゲートおよびＰｃｈトランジスタＰＴＲ３１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３１側がＯＮして、インバータ回路ＩＮＶ３１の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がＰｃｈトランジスタＰＴＲ３４のソースおよびインバータ回路ＩＮＶ３３の入力部へ出力される。このとき、ＰｃｈトランジスタＰＴＲ３２のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３２がＯＮして、ＰｃｈトランジスタＰＴＲ３２を通して、電源電圧ＶｃｃでキャパシタＣ３１が充電され、Ｖｃｃ分の電荷量が蓄えられる（図５参照）。
その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ３１のゲートおよびＰｃｈトランジスタＰＴＲ３１のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３１側がＯＮして、ＰｃｈトランジスタＰＴＲ３２のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ３２がＯＦＦする。
このとき、キャパシタＣ３１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３１を通って次段の昇圧回路部（２段目の昇圧回路部）のＰｃｈトランジスタＰＴＲ３４のソースおよびインバータ回路ＩＮＶ３３の入力部へ出力される（図５参照）。
このとき、キャパシタＣ３１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３１を通って次段の昇圧回路部（２段目の昇圧回路部）のＰｃｈトランジスタＰＴＲ３４のソースおよびインバータ回路ＩＮＶ３３の入力部へ出力される（図５参照）。
つまり、１段目の昇圧回路部は、２段目の昇圧回路部のＮｃｈトランジスタＰＴＲ３４のソースへ、クロック信号ＣＬＫがＬレベルのときに接地レベルの信号を出力し、クロック信号ＣＬＫがＨレベルのときに２×Ｖｃｃレベルの信号を出力する。
クロック信号ＣＬＫがＨレベルのとき、即ちインバータ回路ＩＮＶ３１の出力部がＨレベルのとき、ＮｃｈトランジスタＮＴＲ３３のゲートおよびＰｃｈトランジスタＰＴＲ３３のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３３側がＯＮして、接地レベル、つまりＬレベルが３倍昇圧回路の出力端ＯＵＴへ出力される。このとき、ＰｃｈトランジスタＰＴＲ３４のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３４がＯＮして、ＰｃｈトランジスタＰＴＲ３４を通して、１段目の昇圧回路部から入力されている２×Ｖｃｃでキャパシタ３２が充電され、２×Ｖｃｃ分の電荷量が蓄えられる（図５参照）。
その後、クロック信号ＣＬＫがＬレベルとなると、インバータ回路ＩＮＶ３１の出力がＬレベルになり、ＮｃｈトランジスタＮＴＲ３３のゲートおよびＰｃｈトランジスタＰＴＲ３３のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３３側がＯＮして、ＰｃｈトランジスタＰＴＲ３４のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ３４がＯＦＦする。
このとき、キャパシタＣ３２にＶｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３３を通って出力端ＯＵＴへ出力される（図５参照）。
このとき、キャパシタＣ３２にＶｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３３を通って出力端ＯＵＴへ出力される（図５参照）。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）を３倍に昇圧し、波高値（振幅）が３倍になったクロック信号を出力する３倍昇圧回路を実現することができる。そして、３倍昇圧回路の素子数が少ないため３倍昇圧回路に必要な面積が小さいという利点がある。
＜昇圧回路（４）＞
以下、本発明の第４の実施の形態におけるｎ倍昇圧回路について図６を参照しつつ説明する。図６は本実施の形態におけるｎ倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図６のｎ倍昇圧回路は、図４の第３の実施の形態における３倍昇圧回路を応用したものであり、図４の１段目の昇圧回路部、２段目の昇圧回路部、１段目の昇圧回路部、・・・と接続することによって構成される。
以下、本発明の第４の実施の形態におけるｎ倍昇圧回路について図６を参照しつつ説明する。図６は本実施の形態におけるｎ倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図６のｎ倍昇圧回路は、図４の第３の実施の形態における３倍昇圧回路を応用したものであり、図４の１段目の昇圧回路部、２段目の昇圧回路部、１段目の昇圧回路部、・・・と接続することによって構成される。
図中の昇圧回路Ａ１，Ａ３，・・・，Ａ（ｎ−２）は図４の１段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ３２，キャパシタＣ３１，インバータ回路ＩＮＶ３１よりなる回路部）により構成されている。ただし、昇圧回路Ａ１のＰｃｈトランジスタＰＴＲ３２のソースには電源電圧Ｖｃｃが接続され、他の昇圧回路Ａ３，・・・，Ａ（ｎ−２）のＰｃｈトランジスタＰＴＲ３２のソースには１段前の昇圧回路Ａ２，・・・，Ａ（ｎ−３）のインバータ回路ＩＮＶ３３の出力部（ＰｃｈトランジスタＰＴＲ３３のドレインとＮｃｈトランジスタＮＴＲ３３のドレインとの接続点）が接続されている。また、昇圧回路Ａ１のインバータ回路ＩＮＶ３１の入力部にはクロック信号ＣＬＫの反転信号ＣＬＫｒが入力され、他の昇圧回路Ａ３，・・・Ａ（ｎ−２）のインバータ回路ＩＮＶ３１の入力部には１段前の昇圧回路Ａ２，・・・Ａ（ｎ−３）のインバータ回路ＩＮＶ３３の出力部が接続されている。なお、図４の場合と同様、キャパシタＣ３１側にクロック信号ＣＬＫが入力される。
図中の昇圧回路Ａ２，Ａ４，・・・，Ａ（ｎ−１）は図４の２段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ３４，キャパシタＣ３２，インバータ回路ＩＮＶ３３よりなる回路部）により構成されている。ただし、昇圧回路Ａ２，Ａ４，・・・，Ａ（ｎ−１）のＰｃｈトランジスタＰＴＲ３４のソースおよびインバータ回路ＩＮＶ３３の入力部には１段前の昇圧回路Ａ１，Ａ３，・・・，Ａ（ｎ−３）のインバータ回路ＩＮＶ３１の出力部（ＰｃｈトランジスタＰＴＲ３１のドレインとＮｃｈトランジスタＮＴＲ３１のドレインとの接続点）が接続されている。昇圧回路Ａ（ｎ−１）のインバータ回路ＩＮＶ３３の出力部から出力されるクロック信号がｎ倍昇圧回路の出力となる。なお、図４の場合と同様、キャパシタＣ３２側にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
この構成では、昇圧回路Ａ１から波高値（振幅）が２×Ｖｃｃのクロック信号が昇圧回路Ａ２のＰｃｈトランジスタＰＴＲ３４へ出力され、昇圧回路Ａ２から波高値（振幅）が３×Ｖｃｃのクロック信号が昇圧回路Ａ３のＰｃｈトランジスタＰＴＲ３２へ出力される。昇圧回路Ａ３から波高値（振幅）が４×Ｖｃｃのクロック信号が昇圧回路Ａ４のＰｃｈトランジスタＰＴＲ３４へ出力される。順次行われることによって、昇圧回路Ａ（ｎ−１）から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力され、ｎ倍昇圧回路から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力される。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）をｎ倍に昇圧し、波高値（振幅）がｎ倍になったクロック信号を出力するｎ倍昇圧回路を実現することができる。そして、ｎ昇圧回路の素子数が少ないためｎ倍昇圧回路に必要な面積が小さいという利点がある。
＜昇圧回路（５）＞
以下、本発明の第５の実施の形態における３倍昇圧回路について図７を参照しつつ説明する。図７は本実施の形態における３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ３１ａに、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ３２ａ，３３ａに入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ３２ａがある。ＰｃｈトランジスタＰＴＲ３２ａの基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３２ａのドレインに接続される。一端がＰｃｈトランジスタＰＴＲ３２ａのドレインに接続され、他端が入力端ＩＮ３１ａに接続されたキャパシタＣ３１ａがある。
以下、本発明の第５の実施の形態における３倍昇圧回路について図７を参照しつつ説明する。図７は本実施の形態における３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ３１ａに、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ３２ａ，３３ａに入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ３２ａがある。ＰｃｈトランジスタＰＴＲ３２ａの基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３２ａのドレインに接続される。一端がＰｃｈトランジスタＰＴＲ３２ａのドレインに接続され、他端が入力端ＩＮ３１ａに接続されたキャパシタＣ３１ａがある。
インバータ回路ＩＮＶ３１ａがあり、インバータ回路ＩＮＶ３１ａには、ＰｃｈトランジスタＰＴＲ３１ａとＮｃｈトランジスタＮＴＲ３１ａとが含まれている。
ＰｃｈトランジスタＰＴＲ３１ａの基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３１ａのソースに接続される。
ＰｃｈトランジスタＰＴＲ３１ａのゲートとＮｃｈトランジスタＮＴＲ３１ａのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３１ａの入力部）に入力端ＩＮ３２ａが接続される。
ＰｃｈトランジスタＰＴＲ３１ａのドレインとＮｃｈトランジスタＮＴＲ３１ａのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３１ａの出力部）はＰｃｈトランジスタＰＴＲ３２ａのゲートに接続されている。
ＰｃｈトランジスタＰＴＲ３１ａのソース、つまり、インバータ回路ＩＮＶ３１ａの電源端子はキャパシタＣ３１ａの一端に接続されている。
ＮｃｈトランジスタＮＴＲ３１ａのソースは接地されている。
ＰｃｈトランジスタＰＴＲ３２ａ、キャパシタＣ３１ａ、インバータ回路ＩＮＶ３１ａで、入力されるクロック信号ＣＬＫを２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。
ＰｃｈトランジスタＰＴＲ３１ａの基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３１ａのソースに接続される。
ＰｃｈトランジスタＰＴＲ３１ａのゲートとＮｃｈトランジスタＮＴＲ３１ａのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３１ａの入力部）に入力端ＩＮ３２ａが接続される。
ＰｃｈトランジスタＰＴＲ３１ａのドレインとＮｃｈトランジスタＮＴＲ３１ａのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３１ａの出力部）はＰｃｈトランジスタＰＴＲ３２ａのゲートに接続されている。
ＰｃｈトランジスタＰＴＲ３１ａのソース、つまり、インバータ回路ＩＮＶ３１ａの電源端子はキャパシタＣ３１ａの一端に接続されている。
ＮｃｈトランジスタＮＴＲ３１ａのソースは接地されている。
ＰｃｈトランジスタＰＴＲ３２ａ、キャパシタＣ３１ａ、インバータ回路ＩＮＶ３１ａで、入力されるクロック信号ＣＬＫを２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。
ソースが１段目の昇圧回路部の充電用のＰｃｈトランジスタＰＴＲ３２ａのドレイン（キャパシタＣ３１ａの一端）に接続された、充電用のＰｃｈトランジスタＰＴＲ３４ａがある。ＰｃｈトランジスタＰＴＲ３４ａの基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３４ａのドレインに接続される。一端がＰｃｈトランジスタＰＴＲ３４ａのドレインに接続され、他端が入力端ＩＮ３３ａに接続されたキャパシタＣ３２ａがある。
インバータ回路ＩＮＶ３３ａがあり、インバータ回路ＩＮＶ３３ａには、ＰｃｈトランジスタＰＴＲ３３ａとＮｃｈトランジスタＮＴＲ３３ａとが含まれている。
ＰｃｈトランジスタＰＴＲ３３ａの基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３３ａのソースに接続される。
ＰｃｈトランジスタＰＴＲ３３ａのゲートとＮｃｈトランジスタＮＴＲ３３ａのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３３ａの入力部）には１段目の昇圧回路部のインバータ回路ＩＮＶ３１ａの出力部が接続される。
ＰｃｈトランジスタＰＴＲ３３ａのドレインとＮｃｈトランジスタＮＴＲ３３ａのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３３ａの出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３４ａのゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３３ａのソース、つまり、インバータ回路ＩＮＶ３３ａの電源端子はキャパシタＣ３２ａの一端に接続されている。
ＮｃｈトランジスタＮＴＲ３３ａのソースは接地されている。
ＰｃｈトランジスタＰＴＲ３４ａ、キャパシタＣ３２ａ、インバータ回路ＩＮＶ３３ａで、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。
ＰｃｈトランジスタＰＴＲ３３ａの基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ３３ａのソースに接続される。
ＰｃｈトランジスタＰＴＲ３３ａのゲートとＮｃｈトランジスタＮＴＲ３３ａのゲートとが接続されており、その接続点（インバータ回路ＩＮＶ３３ａの入力部）には１段目の昇圧回路部のインバータ回路ＩＮＶ３１ａの出力部が接続される。
ＰｃｈトランジスタＰＴＲ３３ａのドレインとＮｃｈトランジスタＮＴＲ３３ａのドレインとが接続されており、その接続点（インバータ回路ＩＮＶ３３ａの出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ３４ａのゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ３３ａのソース、つまり、インバータ回路ＩＮＶ３３ａの電源端子はキャパシタＣ３２ａの一端に接続されている。
ＮｃｈトランジスタＮＴＲ３３ａのソースは接地されている。
ＰｃｈトランジスタＰＴＲ３４ａ、キャパシタＣ３２ａ、インバータ回路ＩＮＶ３３ａで、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。
ここで、図７を参照しつつ回路構成を説明した本実施の形態における３倍昇圧回路の動作について説明する。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ３１ａのゲートおよびＰｃｈトランジスタＰＴＲ３１ａのゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３１ａ側がＯＮして、インバータ回路ＩＮＶ３１ａの出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がインバータ回路ＩＮＶ３３ａの入力部へ出力される。このとき、Ｐｃｈトランジスタ３２ａのゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３２ａがＯＮし、ＰｃｈトランジスタＰＴＲ３２ａを通して、電源電圧Ｖｃｃでキャパシタ３１ａが充電され、Ｖｃｃ分の電荷量が蓄えられる。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ３１ａのゲートおよびＰｃｈトランジスタＰＴＲ３１ａのゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３１ａ側がＯＮして、インバータ回路ＩＮＶ３１ａの出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がインバータ回路ＩＮＶ３３ａの入力部へ出力される。このとき、Ｐｃｈトランジスタ３２ａのゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３２ａがＯＮし、ＰｃｈトランジスタＰＴＲ３２ａを通して、電源電圧Ｖｃｃでキャパシタ３１ａが充電され、Ｖｃｃ分の電荷量が蓄えられる。
その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ３１ａのゲートおよびＰｃｈトランジスタＰＴＲ３１ａのゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３１ａ側がＯＮし、ＰｃｈトランジスタＰＴＲ３２ａのゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ３２ａがＯＦＦする。
このとき、キャパシタＣ３１ａにＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号が次段の昇圧回路部（２段目の昇圧回路部）のＰｃｈトランジスタＰＴＲ３４ａのソースへ出力される。
このとき、キャパシタＣ３１ａにＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号が次段の昇圧回路部（２段目の昇圧回路部）のＰｃｈトランジスタＰＴＲ３４ａのソースへ出力される。
つまり、１段目の昇圧回路部は、２段目の昇圧回路部のＰｃｈトランジスタＰＴＲ３４ａのソースへ、クロック信号ＣＬＫがＬレベルのときにＶｃｃレベルの信号を出力し、クロック信号ＣＬＫがＨレベルのときに２×Ｖｃｃレベルの信号を出力する。また、インバータ回路ＩＮＶ３３ａへ、クロック信号ＣＬＫがＬレベルのときＬレベルの信号を出力し、クロック信号ＣＬＫがＨレベルのとき、２×Ｖｃｃレベルの信号を出力する。
クロック信号ＣＬＫがＨレベルのとき、ＮｃｈトランジスタＮＴＲ３３ａのゲートおよびＰｃｈトランジスタＰＴＲ３３ａのゲートには１段目の昇圧回路部のインバータ回路ＩＮＶ３１ａの出力である２×Ｖｃｃレベルが入力されるので、ＮｃｈトランジスタＮＴＲ３３ａ側がＯＮし、且つＰｃｈトランジスタＰＴＲ３３ａは完全にＯＦＦするため、接地レベル、つまりＬレベルが３倍昇圧回路の出力端ＯＵＴへ出力される。このとき、Ｐｃｈトランジスタ３４ａのゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３４ａがオンして、ＰｃｈトランジスタＰＴＲ３４ａを通して、１段目の昇圧回路部から入力されている２×Ｖｃｃでキャパシタ３２ａが充電され、２×Ｖｃｃ分の電荷量が蓄えられる。
その後、クロック信号ＣＬＫがＬレベルとなると、ＮｃｈトランジスタＮＴＲ３３ａのゲートおよびＰｃｈトランジスタＰＴＲ３３ａのゲートにインバータ回路ＩＮＶ３１ａの出力であるＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ３３ａ側がＯＮして、ＰｃｈトランジスタＰＴＲ３４ａのゲートに２×Ｖｃｃレベルが入力され、ＰｃｈトランジスタＰＴＲ３４ａがＯＦＦする。
このとき、キャパシタＣ３２ａにＶｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３３ａを通って出力端ＯＵＴへ出力される。
このとき、キャパシタＣ３２ａにＶｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ３３ａを通って出力端ＯＵＴへ出力される。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）を３倍に昇圧し、波高値（振幅）が３倍になったクロック信号を出力する３倍昇圧回路を実現することができる。そして、３倍昇圧回路の素子数が少ないため３倍昇圧回路に必要な面積が小さいという利点がある。
＜昇圧回路（６）＞
以下、本発明の第６の実施の形態におけるｎ倍昇圧回路について図８を参照しつつ説明する。図８は本実施の形態におけるｎ倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図８のｎ倍昇圧回路は、図７の第５の実施の形態における３倍昇圧回路を応用したものであり、図７の１段目の昇圧回路部、２段目の昇圧回路部、１段目の昇圧回路部、・・・と接続することによって構成される。
以下、本発明の第６の実施の形態におけるｎ倍昇圧回路について図８を参照しつつ説明する。図８は本実施の形態におけるｎ倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図８のｎ倍昇圧回路は、図７の第５の実施の形態における３倍昇圧回路を応用したものであり、図７の１段目の昇圧回路部、２段目の昇圧回路部、１段目の昇圧回路部、・・・と接続することによって構成される。
図中の昇圧回路Ａ１ａ，Ａ３ａ，・・・，Ａ（ｎ−２）ａは図７の１段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ３２ａ，キャパシタＣ３１ａ，インバータ回路ＩＮＶ３１ａよりなる回路部）により構成されている。ただし、昇圧回路Ａ１ａのＰｃｈトランジスタＰＴＲ３２ａのソースには電源電圧Ｖｃｃが接続され、他の昇圧回路Ａ３ａ，・・・，Ａ（ｎ−２）ａのＰｃｈトランジスタＰＴＲ３２ａのソースには１段前の昇圧回路Ａ２ａ，・・・，Ａ（ｎ−３）ａのＰｃｈトンランジスタＰＴＲ３４ａのドレイン（キャパシタＣ３２ａの一端）が接続され、且つ、インバータ回路ＩＮＶ３１ａの入力部には、同じく１段前の昇圧回路Ａ２ａ，・・・Ａ（ｎ−３）ａのインバータ回路ＩＮＶ３３ａの出力部（ＰｃｈトランジスタＰＴＲ３３ａのドレインとＮｃｈトランジスタＮＴＲ３３ａのドレインとの接続点）が接続されている。なお、図７の場合と同様、キャパシタＣ３１ａ側にクロック信号ＣＬＫが入力される。
図中の昇圧回路Ａ２ａ，Ａ４ａ，・・・，Ａ（ｎ−１）ａは図７の２段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ３４ａ，キャパシタＣ３２ａ，インバータ回路ＩＮＶ３３ａよりなる回路部）により構成されている。ただし、昇圧回路Ａ２ａ，Ａ４ａ，・・・，Ａ（ｎ−１）ａのＰｃｈトランジスタＰＴＲ３４ａのソースには１段前の昇圧回路Ａ１ａ，Ａ３ａ，・・・，Ａ（ｎ−２）ａのＰｃｈトランジスタＰＴＲ３２ａのドレイン（キャパシタＣ３１ａの一端）が接続され、且つ、インバータ回路ＩＮＶ３３ａの入力部には、同じく１段前の昇圧回路Ａ２ａ，・・・Ａ（ｎ−２）ａのインバータ回路ＩＮＶ３１ａの出力部（ＰｃｈトランジスタＰＴＲ３１ａのドレインとＮｃｈトランジスタＮＴＲ３１ａのドレインとの接続点）が接続されている。昇圧回路Ａ（ｎ−１）ａのインバータ回路ＩＮＶ３３ａの出力部から出力されるクロック信号がｎ倍昇圧回路の出力となる。なお、図７の場合と同様、キャパシタＣ３２ａ側にクロック信号ＣＬＫの反転信号ＣＬＫｒが入力される。
この構成では、昇圧回路Ａ１ａから波高値（振幅）が２×Ｖｃｃのクロック信号が昇圧回路Ａ２ａのＰｃｈトランジスタＰＴＲ３４ａへ出力され、昇圧回路Ａ２ａから波高値（振幅）が３×Ｖｃｃのクロック信号が昇圧回路Ａ３ａのＰｃｈトランジスタＰＴＲ３２ａへ出力される。昇圧回路Ａ３から波高値（振幅）が４×Ｖｃｃのクロック信号が昇圧回路Ａ４ａのＰｃｈトランジスタＰＴＲ３４へ出力される。順次行われることによって、昇圧回路Ａ（ｎ−１）から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力され、ｎ倍昇圧回路から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力される。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）をｎ倍に昇圧し、波高値（振幅）がｎ倍になったクロック信号を出力するｎ倍昇圧回路を実現することができる。そして、ｎ昇圧回路の素子数が少ないためｎ倍昇圧回路に必要な面積が小さいという利点がある。
＜昇圧回路（７）＞
以下、本発明の第７の実施の形態における３倍昇圧回路について図９を参照しつつ説明する。図９は本実施の形態における３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ５１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ５２，ＩＮ５３に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ５２がある。ＰｃｈトランジスタＰＴＲ５２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ５２のドレインに接続され、他端が入力端ＩＮ５１に接続されたキャパシタＣ４１がある。
以下、本発明の第７の実施の形態における３倍昇圧回路について図９を参照しつつ説明する。図９は本実施の形態における３倍昇圧回路の構成を示す回路図である。なお、使用するクロック信号ＣＬＫの波高値（振幅）をＶｃｃとし、クロック信号ＣＬＫが入力端ＩＮ５１に、クロック信号ＣＬＫの反転信号ＣＬＫｒが入力端ＩＮ５２，ＩＮ５３に入力される。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ５２がある。ＰｃｈトランジスタＰＴＲ５２の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５２のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ５２のドレインに接続され、他端が入力端ＩＮ５１に接続されたキャパシタＣ４１がある。
インバータ回路ＩＮＶ５１があり、インバータ回路ＩＮＶ５１には、ＰｃｈトランジスタＰＴＲ５１とＮｃｈトランジスタＮＴＲ５１とが含まれている。
ＰｃｈトランジスタＰＴＲ５１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５１のソースに接続される。
ＰｃｈトランジスタＰＴＲ５１のゲートとＮｃｈトランジスタＮＴＲ５１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ５１の入力部）に入力端ＩＮ５２が接続される。
ＰｃｈトランジスタＰＴＲ５１のドレインとＮｃｈトランジスタＮＴＲ５１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ５１の出力部）に次段のキャパシタＣ４２が接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ５２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ５１のソース、つまり、インバータ回路ＩＮＶ５１の電源端子はキャパシタＣ４１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ５１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ５２、キャパシタＣ４１、インバータ回路ＩＮＶ５１で、入力されるクロック信号ＣＬＫを２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。
ＰｃｈトランジスタＰＴＲ５１の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５１のソースに接続される。
ＰｃｈトランジスタＰＴＲ５１のゲートとＮｃｈトランジスタＮＴＲ５１のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ５１の入力部）に入力端ＩＮ５２が接続される。
ＰｃｈトランジスタＰＴＲ５１のドレインとＮｃｈトランジスタＮＴＲ５１のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ５１の出力部）に次段のキャパシタＣ４２が接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ５２のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ５１のソース、つまり、インバータ回路ＩＮＶ５１の電源端子はキャパシタＣ４１の一端に接続されている。
ＮｃｈトランジスタＮＴＲ５１のソースは接地されている。
ＰｃｈトランジスタＰＴＲ５２、キャパシタＣ４１、インバータ回路ＩＮＶ５１で、入力されるクロック信号ＣＬＫを２×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路が構成されており、１段目の昇圧回路部と呼ぶ。
ソースに電源電圧Ｖｃｃが入力される、充電用のＰｃｈトランジスタＰＴＲ５４がある。ＰｃｈトランジスタＰＴＲ５４の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５４のドレインに接続される。一端がＰｃｈトランジスタＰＴＲ５４のドレインに接続され、他端が１段目の昇圧回路のインバータ回路ＩＮＶ５１の出力部（ＰｃｈトランジスタＰＴＲ５１のドレインとＮｃｈトランジスタＮＴＲ５１のドレインの接続点）に接続されたキャパシタＣ４２がある。
インバータ回路ＩＮＶ５３があり、インバータ回路ＩＮＶ５３には、ＰｃｈトランジスタＰＴＲ５３とＮｃｈトランジスタＮＴＲ５３とが含まれている。
ＰｃｈトランジスタＰＴＲ５３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５３のソースに接続される。
ＰｃｈトランジスタＰＴＲ５３のゲートとＮｃｈトランジスタＮＴＲ５３のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ５３の入力部）に入力端ＩＮ５３が接続される。
ＰｃｈトランジスタＰＴＲ５３のドレインとＮｃｈトランジスタＮＴＲ５３のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ５３の出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ５４のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ５３のソース、つまり、インバータ回路ＩＮＶ５３の電源端子はキャパシタＣ４２の一端に接続されている。
ＮｃｈトランジスタＮＴＲ５３のソースは接地されている。
ＰｃｈトランジスタＰＴＲ５４、キャパシタＣ４２、インバータ回路ＩＮＶ５３で、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。
ＰｃｈトランジスタＰＴＲ５３の基盤（Ｎ−Ｗｅｌｌ）はＰｃｈトランジスタＰＴＲ５３のソースに接続される。
ＰｃｈトランジスタＰＴＲ５３のゲートとＮｃｈトランジスタＮＴＲ５３のゲートとが接続されており、その接続点（インバータ回路ＩＮＶ５３の入力部）に入力端ＩＮ５３が接続される。
ＰｃｈトランジスタＰＴＲ５３のドレインとＮｃｈトランジスタＮＴＲ５３のドレインとが接続されており、その接続点（インバータ回路ＩＮＶ５３の出力部）に３倍昇圧回路の出力端ＯＵＴが接続されているとともに、接続点はＰｃｈトランジスタＰＴＲ５４のゲートにも接続されている。
ＰｃｈトランジスタＰＴＲ５３のソース、つまり、インバータ回路ＩＮＶ５３の電源端子はキャパシタＣ４２の一端に接続されている。
ＮｃｈトランジスタＮＴＲ５３のソースは接地されている。
ＰｃｈトランジスタＰＴＲ５４、キャパシタＣ４２、インバータ回路ＩＮＶ５３で、１段目の昇圧回路部で得られる波高値（振幅）が２×Ｖｃｃのクロック信号を３×Ｖｃｃの波高値（振幅）のクロック信号に昇圧する昇圧回路部が構成されており、２段目の昇圧回路部と呼ぶ。
ここで、図９を参照しつつ回路構成を説明した本実施の形態における３倍昇圧回路の動作について説明する。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ５１のゲートおよびＰｃｈトランジスタＰＴＲ５１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ５１側がＯＮし、インバータ回路ＩＮＶ５１の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がキャパシタＣ４２へ出力される。このとき、ＰｃｈトランジスタＰＴＲ５２のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５２がＯＮし、ＰｃｈトランジスタＰＴＲ５２を通して、電源電圧Ｖｃｃでキャパシタ４１が充電され、Ｖｃｃ分の電荷量が蓄えられる。
同じ期間で、２段目の昇圧回路部でも、ＮｃｈトランジスタＮＴＲ５３のゲートおよびＰｃｈトランジスタＰＴＲ５３のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ５３側がＯＮし、インバータ回路ＩＮＶ５３の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号が出力端ＯＵＴへ出力される。このとき、ＰｃｈトランジスタＰＴＲ５４のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５４がＯＮし、ＰｃｈトランジスタＰＴＲ５４を通して、電源電圧ＶｃｃでキャパシタＣ４２が充電され、Ｖｃｃ分の電荷量が蓄えられる。
クロック信号ＣＬＫがＬレベルのとき、つまりその反転信号ＣＬＫｒがＨレベルのとき、ＮｃｈトランジスタＮＴＲ５１のゲートおよびＰｃｈトランジスタＰＴＲ５１のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ５１側がＯＮし、インバータ回路ＩＮＶ５１の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号がキャパシタＣ４２へ出力される。このとき、ＰｃｈトランジスタＰＴＲ５２のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５２がＯＮし、ＰｃｈトランジスタＰＴＲ５２を通して、電源電圧Ｖｃｃでキャパシタ４１が充電され、Ｖｃｃ分の電荷量が蓄えられる。
同じ期間で、２段目の昇圧回路部でも、ＮｃｈトランジスタＮＴＲ５３のゲートおよびＰｃｈトランジスタＰＴＲ５３のゲートにＨレベルが入力されるので、ＮｃｈトランジスタＮＴＲ５３側がＯＮし、インバータ回路ＩＮＶ５３の出力は接地レベル、つまりＬレベルとなり、接地レベルの信号が出力端ＯＵＴへ出力される。このとき、ＰｃｈトランジスタＰＴＲ５４のゲートに接地レベル、つまりＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５４がＯＮし、ＰｃｈトランジスタＰＴＲ５４を通して、電源電圧ＶｃｃでキャパシタＣ４２が充電され、Ｖｃｃ分の電荷量が蓄えられる。
その後、クロック信号ＣＬＫがＨレベル、つまりその反転信号ＣＬＫｒがＬレベルとなると、ＮｃｈトランジスタＮＴＲ５１のゲートおよびＰｃｈトランジスタＰＴＲ５１のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５１側がＯＮし、ＰｃｈトランジスタＰＴＲ５２のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ５２がＯＦＦする。
このとき、キャパシタＣ５１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ５１を通って次段の昇圧回路部（２段目の昇圧回路部）のキャパシタＣ４２の他端へ出力される。
同じ期間で、２段目の昇圧回路部でも、ＮｃｈトランジスタＮＴＲ５３のゲートおよびＰｃｈトランジスタＰＴＲ５３のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５３側がＯＮし、ＰｃｈトランジスタＰＴＲ５４のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ５４がＯＦＦする。
このとき、キャパシタＣ４２にほぼ２×Ｖｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ５３を通って３倍昇圧回路の出力端ＯＵＴへ出力される。
このとき、キャパシタＣ５１にＶｃｃレベルの電圧が供給されているため、ノードＮＶ２の電位はほぼ２×Ｖｃｃとなっており、このほぼ２×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ５１を通って次段の昇圧回路部（２段目の昇圧回路部）のキャパシタＣ４２の他端へ出力される。
同じ期間で、２段目の昇圧回路部でも、ＮｃｈトランジスタＮＴＲ５３のゲートおよびＰｃｈトランジスタＰＴＲ５３のゲートにＬレベルが入力されるので、ＰｃｈトランジスタＰＴＲ５３側がＯＮし、ＰｃｈトランジスタＰＴＲ５４のゲートにＨレベルが入力され、ＰｃｈトランジスタＰＴＲ５４がＯＦＦする。
このとき、キャパシタＣ４２にほぼ２×Ｖｃｃレベルの電圧が供給されているため、ノードＮＶ３の電位はほぼ３×Ｖｃｃとなっており、このほぼ３×Ｖｃｃレベルの信号がＰｃｈトランジスタＰＴＲ５３を通って３倍昇圧回路の出力端ＯＵＴへ出力される。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）を３倍に昇圧し、波高値（振幅）が３倍になったクロック信号を出力する３倍昇圧回路を実現することができる。そして、３昇圧回路の素子数が少ないため３倍昇圧回路に必要な面積が小さいという利点がある。さらに、１クロックで波高値（振幅）が３倍のクロック信号に昇圧する構成のため、短時間で波高値（振幅）が３倍のクロック信号を得ることができるという利点もある。
＜昇圧回路（８）＞
以下、本発明の第８の実施の形態におけるｎ倍昇圧回路について図１０を参照しつつ説明する。図１０は本実施の形態におけるｎ倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図１０のｎ倍昇圧回路は、図９の３倍昇圧回路を応用したものであり、図９の１段目の昇圧回路部、２段目の昇圧回路部、２段目の昇圧回路部、２段目の昇圧回路部、・・・と接続することによって構成される。
以下、本発明の第８の実施の形態におけるｎ倍昇圧回路について図１０を参照しつつ説明する。図１０は本実施の形態におけるｎ倍昇圧回路の構成を示す回路図である。なお、使用されるクロック信号ＣＬＫの波高値（振幅）をＶｃｃとする。
図１０のｎ倍昇圧回路は、図９の３倍昇圧回路を応用したものであり、図９の１段目の昇圧回路部、２段目の昇圧回路部、２段目の昇圧回路部、２段目の昇圧回路部、・・・と接続することによって構成される。
図中の昇圧回路Ｂ１は図９の１段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ５２，キャパシタＣ４１，インバータ回路ＩＮＶ５１よりなる回路部）により構成されている。ただし、昇圧回路Ｂ１のＰｃｈトランジスタＰＴＲ５２のソースには電源電圧Ｖｃｃが接続されている。なお、図９の場合と同様、キャパシタＣ４１側にクロック信号ＣＬＫが入力される。
図中の昇圧回路Ｂ２〜Ｂ（ｎ−１）は図９の２段目の昇圧回路部（ＰｃｈトランジスタＰＴＲ５４，キャパシタＣ４２，インバータ回路ＩＮＶ５３よりなる回路部）により構成されている。ただし、昇圧回路Ｂ２〜Ｂ（ｎ−１）のキャパシタＣ４２の他端には１段前の昇圧回路Ｂ１〜Ｂ（ｎ−２）のインバータ回路ＩＮＶ５１、或いは、インバータ回路ＩＮＶ５３の出力部（ＰｃｈトランジスタＰＴＲ５１のドレインとＮｃｈトランジスタＮＴＲ５１のドレインとの接続点、或いは、ＰｃｈトランジスタＰＴＲ５３のドレインとＮｃｈトランジスタＮＴＲ５３のドレインとの接続点）が接続されている。また、昇圧回路Ｂ（ｎ−１）のインバータ回路ＩＮＶ５３の出力部（ＰｃｈトランジスタＰＴＲ５３のドレインとＮｃｈトランジスタＮＴＲ５３のドレインとの接続点）から出力されるクロック信号がｎ倍昇圧回路の出力となる。
昇圧回路Ｂ１から出力される信号の波高値（振幅）は２×Ｖｃｃとなり、昇圧回路Ｂ２から出力される信号の波高値（振幅）は３×Ｖｃｃとなり、他の昇圧回路Ｂ３〜Ｂ（ｎ−１）でも昇圧されて、昇圧回路Ｂ（ｎ−１）から出力される信号の波高値（振幅）はｎ×Ｖｃｃとなる。
図９の３倍昇圧回路と同様の仕組みによって、クロック信号ＣＬＫは、１クロックで、ｎ×Ｖｃｃの信号に昇圧されて、ｎ倍昇圧回路から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力される。
図９の３倍昇圧回路と同様の仕組みによって、クロック信号ＣＬＫは、１クロックで、ｎ×Ｖｃｃの信号に昇圧されて、ｎ倍昇圧回路から波高値（振幅）がｎ×Ｖｃｃのクロック信号が出力される。
以上のように、本実施の形態によれば、素子数の少ない簡単な構成で、クロック信号ＣＬＫの波高値（振幅）をｎ倍に昇圧し、波高値（振幅）がｎ倍になったクロック信号を出力するｎ倍昇圧回路を実現することができる。そして、ｎ昇圧回路の素子数が少ないためｎ倍昇圧回路に必要な面積が小さいという利点がある。さらに、１クロックで波高値（振幅）がｎ倍のクロック信号に昇圧する構成のため、短時間で波高値（振幅）がｎ倍のクロック信号を得ることができるという利点もある。
上述した図１，図３，図４，図７，図９の昇圧回路については、特に、図１のＰｃｈトランジスタＰＴＲ１１，ＰＴＲ１２，ＰＴＲ１３、図３のＰｃｈトランジスタＰＴＲ２１，ＰＴＲ２２、図４のＰｃｈトランジスタＰＴＲ３１，ＰＴＲ３２，ＰＴＲ３３，ＰＴＲ３４、図７のＰｃｈトランジスタＰＴＲ３１ａ，ＰＴＲ３２ａ，ＰＴＲ３３ａ，ＰＴＲ３４ａ、図９のＰｃｈトランジスタＰＴＲ５１，ＰＴＲ５２，ＰＴＲ５３，ＰＴＲ５４の基盤電位（Ｎ−Ｗｅｌｌ電位）の取り方が重要である。
通常のＰｃｈトランジスタでは、基盤電位は常にチップ内の最高電位にしておく必要がある。なぜなら、基盤電位（Ｎ−Ｗｅｌｌ電位）が順方向になると、トランジスタとしての動作ができなくなるからである。
従って、注意が必要となるのは、充電用のＰｃｈトランジスタ（ＰｃｈトランジスタＰＴＲ１３、ＰＴＲ２２、ＰＴＲ３２、ＰＴＲ３４、ＰＴＲ３２ａ、ＰＴＲ３４ａ、ＰＴＲ５２、ＰＴＲ５４）の基盤電位（Ｎ−Ｗｅｌｌ電位）は中間ノード（ノードＮＶ２、ＮＶ３）に接続されており、反転信号ＣＬＫｒがＨレベルに立ち上がって、充電用のＰｃｈトランジスタを介してＶｃｃで中間ノードを充電するときに一瞬の間、充電用のＰｃｈトランジスタの基盤電位（Ｎ−Ｗｅｌｌ電位）が順バイアスになる可能性があるので、中間ノードの立下り波形がなるべくゆるく下がるように設定すること、および、充電用のＰｃｈトランジスタのレイアウトは、他のＰｃｈトランジスタとＷｅｌｌを分離孤立させて、順方向のバイアス電位になってもラッチアップが起こしにくいように工夫することが好ましい。
通常のＰｃｈトランジスタでは、基盤電位は常にチップ内の最高電位にしておく必要がある。なぜなら、基盤電位（Ｎ−Ｗｅｌｌ電位）が順方向になると、トランジスタとしての動作ができなくなるからである。
従って、注意が必要となるのは、充電用のＰｃｈトランジスタ（ＰｃｈトランジスタＰＴＲ１３、ＰＴＲ２２、ＰＴＲ３２、ＰＴＲ３４、ＰＴＲ３２ａ、ＰＴＲ３４ａ、ＰＴＲ５２、ＰＴＲ５４）の基盤電位（Ｎ−Ｗｅｌｌ電位）は中間ノード（ノードＮＶ２、ＮＶ３）に接続されており、反転信号ＣＬＫｒがＨレベルに立ち上がって、充電用のＰｃｈトランジスタを介してＶｃｃで中間ノードを充電するときに一瞬の間、充電用のＰｃｈトランジスタの基盤電位（Ｎ−Ｗｅｌｌ電位）が順バイアスになる可能性があるので、中間ノードの立下り波形がなるべくゆるく下がるように設定すること、および、充電用のＰｃｈトランジスタのレイアウトは、他のＰｃｈトランジスタとＷｅｌｌを分離孤立させて、順方向のバイアス電位になってもラッチアップが起こしにくいように工夫することが好ましい。
以下、上述した本発明の各実施の形態の昇圧回路（２倍昇圧回路、３倍昇圧回路、ｎ倍昇圧回路）を適用した４相クロック駆動のチャージポンプ回路について図面を参照しつつ説明する。
＜チャージポンプ回路（１）＞
以下、本発明の２倍昇圧回路を利用した４相クロック駆動のチャージポンプ回路について図１１および図１２を参照しつつ説明する。図１１は４相クロック駆動のチャージポンプ回路の構成を示す回路図である。図１２は図１１のチャージポンプ回路の動作を説明するための波形図である。
ただし、図１１のチャージポンプ回路において、図１５の従来のチャージポンプ回路と同様の役割の素子については同様の符号を付している。また、図１１の補助ポンプ用キャパシタの符号を、図１５と異なる符号Ｃｓ１〜Ｃｓｎを使用しているが、役割としては同じである。
また、図１１のチャージポンプ回路の基本的な動作は、図１５の従来の４相クロック駆動のチャージポンプ回路と同様であり、その説明が適用できるため、その詳細な説明は省略する。
以下、本発明の２倍昇圧回路を利用した４相クロック駆動のチャージポンプ回路について図１１および図１２を参照しつつ説明する。図１１は４相クロック駆動のチャージポンプ回路の構成を示す回路図である。図１２は図１１のチャージポンプ回路の動作を説明するための波形図である。
ただし、図１１のチャージポンプ回路において、図１５の従来のチャージポンプ回路と同様の役割の素子については同様の符号を付している。また、図１１の補助ポンプ用キャパシタの符号を、図１５と異なる符号Ｃｓ１〜Ｃｓｎを使用しているが、役割としては同じである。
また、図１１のチャージポンプ回路の基本的な動作は、図１５の従来の４相クロック駆動のチャージポンプ回路と同様であり、その説明が適用できるため、その詳細な説明は省略する。
図１１のチャージポンプ回路には、図１５のチャージポンプ回路には存在しない、クロック電圧ＰＨ４の波高値（振幅）を２倍にする２倍昇圧回路１４が、チャージポンプ回路にクロック電圧ＰＨ４を入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの奇数）の他端との間に挿入されている。
これにより、図１５のチャージポンプ回路では、クロック電圧ＰＨ４がそのままキャパシタＣｍｉ（ｉ：１〜ｎの奇数）に供給されるのに対して、図１１のチャージポンプ回路では、クロック電圧ＰＨ４を２倍昇圧回路１４を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ４ａがキャパシタＣｓｉ（ｉ：１〜ｎの奇数）に供給されるようになっている。
したがって、図１１のチャージポンプ回路は、図１５のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの奇数）のゲート電圧の値が大きくなる。
これにより、図１５のチャージポンプ回路では、クロック電圧ＰＨ４がそのままキャパシタＣｍｉ（ｉ：１〜ｎの奇数）に供給されるのに対して、図１１のチャージポンプ回路では、クロック電圧ＰＨ４を２倍昇圧回路１４を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ４ａがキャパシタＣｓｉ（ｉ：１〜ｎの奇数）に供給されるようになっている。
したがって、図１１のチャージポンプ回路は、図１５のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの奇数）のゲート電圧の値が大きくなる。
また、図１１のチャージポンプ回路には、図１５のチャージポンプ回路には存在しない、クロック電圧ＰＨ３の波高値（振幅）を２倍にする２倍昇圧回路１３が、チャージポンプ回路にクロック電圧ＰＨ３を入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの偶数）の他端との間に挿入されている。
これにより、図１５のチャージポンプ回路では、クロック電圧ＰＨ３がそのままキャパシタＣｍｉ（ｉ：１〜ｎの偶数）に供給されるのに対して、図１１のチャージポンプ回路では、クロック電圧ＰＨ３を２倍昇圧回路１３を通すことによって得られる波高値（振幅）が２×Ｖｃｃの得られるクロック電圧ＰＨ３ａがキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給されるようになっている。
したがって、図１１のチャージポンプ回路は、図１５のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの偶数）のゲート電圧の値が大きくなる。
これにより、図１５のチャージポンプ回路では、クロック電圧ＰＨ３がそのままキャパシタＣｍｉ（ｉ：１〜ｎの偶数）に供給されるのに対して、図１１のチャージポンプ回路では、クロック電圧ＰＨ３を２倍昇圧回路１３を通すことによって得られる波高値（振幅）が２×Ｖｃｃの得られるクロック電圧ＰＨ３ａがキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給されるようになっている。
したがって、図１１のチャージポンプ回路は、図１５のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの偶数）のゲート電圧の値が大きくなる。
つまり、図１２と図１６に示すように、転送時のＮｃｈトランジスタｎｉ（ｉ＝１〜ｎ）のゲート電圧の更なる持ち上げが、図１５のチャージポンプ回路ではＶｃｃにより行われるのに対して、図１１のチャージポンプ回路では２×Ｖｃｃにより行われる。
図１１のチャージポンプ回路の出力電圧Ｖｏｕｔは、図１５のチャージポンプ回路と同じく、ＮｃｈトランジスタＴ１１〜Ｔ１ｎでの閾値Ｖｔｈ１ｎ分の電圧ドロップがないことから、
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×β１＋Ｖｃｃ×β２＋・・・＋Ｖｃｃ×βｎ−Ｖｔｈ１（ｎ＋１）
となる。
但し、βｉ（ｉ＝１〜ｎ）は主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときの効率であり、ポンプ効率βｉは、
βｉ＝Ｃｉ／（Ｃｉ＋Ｃｓｉ）
である。
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×β１＋Ｖｃｃ×β２＋・・・＋Ｖｃｃ×βｎ−Ｖｔｈ１（ｎ＋１）
となる。
但し、βｉ（ｉ＝１〜ｎ）は主ポンプ用キャパシタ（キャパシタＣ１〜Ｃｎ）でポンプするときの効率であり、ポンプ効率βｉは、
βｉ＝Ｃｉ／（Ｃｉ＋Ｃｓｉ）
である。
上述したように、２倍昇圧回路１４でクロック電圧ＰＨ４を２倍に昇圧して得られるクロック電圧ＰＨ４ａがキャパシタＣｓｉ（ｉ：１〜ｎの奇数）に供給され、２倍昇圧回路１３でクロック電圧ＰＨ３を２倍に昇圧して得られるクロック電圧ＰＨ３ａがキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給される。このため、図１１のキャパシタＣｓ１〜Ｃｓｎの容量を、図１５のチャージポンプ回路のキャパシタＣｍ１〜Ｃｍｎの容量に比べ小さくすることができる。
この結果、図１５のチャージポンプ回路のポンプ効率αｉ（ｉ＝１〜ｎ）より、図１１のチャージポンプ回路のポンプ効率βｉ（ｉ＝１〜ｎ）を高くすることができる。
したがって、図１１のチャージポンプ回路では、図１５のチャージポンプ回路と同じ出力電圧を得るために必要な段数を少なくすることができ、チャージポンプ回路全体の面積を小さくすることができる。
この結果、図１５のチャージポンプ回路のポンプ効率αｉ（ｉ＝１〜ｎ）より、図１１のチャージポンプ回路のポンプ効率βｉ（ｉ＝１〜ｎ）を高くすることができる。
したがって、図１１のチャージポンプ回路では、図１５のチャージポンプ回路と同じ出力電圧を得るために必要な段数を少なくすることができ、チャージポンプ回路全体の面積を小さくすることができる。
ここで、図１１のチャージポンプ回路と図１５のチャージポンプ回路とでほぼ同じ出力電圧Ｖｏｕｔを得るために、図１１のチャージポンプ回路の段数が図１５のチャージポンプ回路の段数より少なくなる一例を示す。
図１１のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｍｉの容量との比を１０：２、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを９とする。
ポンプ効率αｉ（ｉ＝１〜ｎ）は０．８３となり、ＮｃｈトランジスタＴ１（ｎ＋１）の閾値Ｖｔｈ１（ｎ＋１）は１．５Ｖ（「背景技術」の欄参照）となる。
これらを図１５のチャージポンプ回路において示した上記の式に代入すると、図１５のチャージポンプ回路の出力電圧Ｖｏｕｔは、１１．２Ｖとなる。
図１１のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｍｉの容量との比を１０：２、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを９とする。
ポンプ効率αｉ（ｉ＝１〜ｎ）は０．８３となり、ＮｃｈトランジスタＴ１（ｎ＋１）の閾値Ｖｔｈ１（ｎ＋１）は１．５Ｖ（「背景技術」の欄参照）となる。
これらを図１５のチャージポンプ回路において示した上記の式に代入すると、図１５のチャージポンプ回路の出力電圧Ｖｏｕｔは、１１．２Ｖとなる。
図１１のチャージポンプ回路では、２倍昇圧回路１４，１３でクロック電圧ＰＨ４，ＰＨ３を２倍に昇圧して得られるクロック電圧ＰＨ４ａ，ＰＨ３ａが対応するキャパシタＣｓ１〜Ｃｓｎに供給されている。また、電荷量をＱ、容量をＣ、極板間の電圧をＶとすると、Ｑ＝Ｃ×Ｖの関係がある。これらより、図１１では、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１とすることができる。
そして、図１１のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを８とする。
ポンプ効率βｉ（ｉ＝１〜ｎ）は０．９１となり、ＮｃｈトランジスタＴ１（ｎ＋１）の閾値Ｖｔｈ１（ｎ＋１）は１．５Ｖ（「背景技術」の欄参照）となる。
これらを図１１のチャージポンプ回路において示した上記の式に代入すると、図１１のチャージポンプ回路の出力電圧Ｖｏｕｔは、１０．９Ｖとなる。
そして、図１１のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを８とする。
ポンプ効率βｉ（ｉ＝１〜ｎ）は０．９１となり、ＮｃｈトランジスタＴ１（ｎ＋１）の閾値Ｖｔｈ１（ｎ＋１）は１．５Ｖ（「背景技術」の欄参照）となる。
これらを図１１のチャージポンプ回路において示した上記の式に代入すると、図１１のチャージポンプ回路の出力電圧Ｖｏｕｔは、１０．９Ｖとなる。
つまり、出力電圧Ｖｏｕｔを１１Ｖにするためには、図１５のチャージポンプ回路では９段必要であるのに対して、図１１のチャージポンプ回路では１段少ない８段でよくなる。
上述した本発明の２倍昇圧回路を利用することによって、図１１のチャージポンプ回路では、転送時（例えばノードｎ１の電位をノードｎ２に転送する時）におけるＮｃｈトランジスタＴ１１〜Ｔ１ｎのゲート電圧が図１５のチャージポンプ回路におけるゲート電圧より高くなるので、転送に必要な時間を短くすることができる。
なお、図１１のチャージポンプ回路は本発明の２倍昇圧回路１３，１４を図１５のチャージポンプ回路に適用した形態であるが、本発明の３倍昇圧回路やｎ倍昇圧回路を図１５のチャージポンプ回路に適用するような形態も考えられる。
＜チャージポンプ回路（２）＞
以下、本発明の２倍昇圧回路を利用した他の４相クロック駆動のチャージポンプ回路について図１３を参照しつつ説明する。図１３は４相クロック駆動のチャージポンプ回路の構成を示す回路図である。
ただし、図１３のチャージポンプ回路において、図１１、図１５のチャージポンプ回路と同様の役割の素子については同様の符号を付している。
以下、本発明の２倍昇圧回路を利用した他の４相クロック駆動のチャージポンプ回路について図１３を参照しつつ説明する。図１３は４相クロック駆動のチャージポンプ回路の構成を示す回路図である。
ただし、図１３のチャージポンプ回路において、図１１、図１５のチャージポンプ回路と同様の役割の素子については同様の符号を付している。
図１３のチャージポンプ回路は、図１１のチャージポンプ回路と同様に、２倍昇圧回路１４が、チャージポンプ回路にクロック電圧ＰＨ４を入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの奇数）の他端との間に挿入され、２倍昇圧回路１３が、チャージポンプ回路にクロック電圧ＰＨ３を入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの偶数）の他端との間に挿入されている。
また、２倍昇圧回路１４は、クロック電圧ＰＨ４を入力する入力端と後述するキャパシタＣｐの他端との間に挿入されている。
また、２倍昇圧回路１４は、クロック電圧ＰＨ４を入力する入力端と後述するキャパシタＣｐの他端との間に挿入されている。
図１３のチャージポンプ回路は、図１１のチャージポンプ回路に、その最終出力段のＮｃｈトランジスタＴ１（ｎ＋１）で閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップをなくすための構成を付加したものである。
つまり、ドレインがノードｎｎに接続され、ソースがＮｃｈトランジスタＴ１（ｎ＋１）のゲートに接続され、ゲートがＮｃｈトランジスタＴ１（ｎ＋１）のソースに接続されるように、補助転送用トランジスタとしてのＮｃｈトランジスタＴ２（ｎ＋１）を挿入する。
また、一端がＮｃｈトランジスタＴ１（ｎ＋１）のゲートに接続され、他端が２倍昇圧回路１４に接続されるように、キャパシタＣｐを挿入する。ただし、ＮｃｈトランジスタＴ１（ｎ＋１）、Ｔ２（ｎ＋１）、キャパシタＣｐで構成される補助ポンプは主ポンプ用のキャパシタＣｉ（ｉ＝１〜ｎ）に相当するものがないので、ポンプ効果が少ないことから、キャパシタＣｐとしてキャパシタＣｓ１〜Ｃｓｎの容量より大きい容量のキャパシタを使用することが好ましい。
また、一端がＮｃｈトランジスタＴ１（ｎ＋１）のゲートに接続され、他端が２倍昇圧回路１４に接続されるように、キャパシタＣｐを挿入する。ただし、ＮｃｈトランジスタＴ１（ｎ＋１）、Ｔ２（ｎ＋１）、キャパシタＣｐで構成される補助ポンプは主ポンプ用のキャパシタＣｉ（ｉ＝１〜ｎ）に相当するものがないので、ポンプ効果が少ないことから、キャパシタＣｐとしてキャパシタＣｓ１〜Ｃｓｎの容量より大きい容量のキャパシタを使用することが好ましい。
図１３のチャージポンプ回路の動作は、入力端ＩＮに入力された電源電圧Ｖｃｃがノードｎｎに転送されるまでは、図１１のチャージポンプ回路と同様であり、ここでは、ノードｎｎの電位が出力端ＯＵＴへ転送されるときの動作を説明する。
クロック電圧ＰＨ２がＨレベルとなると、ＮｃｈトランジスタＴ２（ｎ＋１）のゲートは出力端ＯＵＴに接続されているので、ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）は出力電圧Ｖｏｕｔ−閾値Ｖｔｈ２（ｎ＋１）に充電される。その後、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｐを通じてＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）がさらに高くなる。ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧がノードｎｎの電位より閾値Ｖｔｈ１（ｎ＋１）以上高くなると、ＮｃｈトランジスタＴ１（ｎ＋１）は三極間動作になり、ノードｎｎの電位は、閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１（ｎ＋１）を通って出力端ＯＵＴへ転送される。
クロック電圧ＰＨ２がＨレベルとなると、ＮｃｈトランジスタＴ２（ｎ＋１）のゲートは出力端ＯＵＴに接続されているので、ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）は出力電圧Ｖｏｕｔ−閾値Ｖｔｈ２（ｎ＋１）に充電される。その後、クロック電圧ＰＨ４がＨレベルとなると、キャパシタＣｐを通じてＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧（ノードｋ（ｎ＋１）の電位）がさらに高くなる。ＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧がノードｎｎの電位より閾値Ｖｔｈ１（ｎ＋１）以上高くなると、ＮｃｈトランジスタＴ１（ｎ＋１）は三極間動作になり、ノードｎｎの電位は、閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップすることなく、ＮｃｈトランジスタＴ１（ｎ＋１）を通って出力端ＯＵＴへ転送される。
図１３のチャージポンプ回路の出力電圧Ｖｏｕｔは、図１１のチャージポンプ回路でのＮｃｈトランジスタＴ１（ｎ＋１）での閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップがないことから、
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×β１＋Ｖｃｃ×β２＋・・・＋Ｖｃｃ×βｎ
となる。
Ｖｏｕｔ＝Ｖｃｃ＋Ｖｃｃ×β１＋Ｖｃｃ×β２＋・・・＋Ｖｃｃ×βｎ
となる。
上述したように、最終出力段でのＮｃｈトランジスタＴ１（ｎ＋１）での閾値Ｖｔｈ１（ｎ＋１）分の電圧ドロップがなくなるため、図１１のチャージポンプ回路と同じ出力電圧を得るために必要な段数を減らすことができ、チャージポンプ回路の面積を小さくすることができる。
ここで、図１３のチャージポンプ回路と図１１のチャージポンプ回路とでほぼ同じ出力電圧Ｖｏｕｔを得るために、図１３のチャージポンプ回路の段数が図１１のチャージポンプ回路の段数より少なくなる一例を示す。
図１１のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを８とする場合、上記の「チャージポンプ回路（１）」において示したように、出力電圧Ｖｏｕｔは、１０．９Ｖとなる。
図１１のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ＮｃｈトランジスタＴ１（ｎ＋１）にかかっているバックゲート電圧を１１Ｖ、ｎを８とする場合、上記の「チャージポンプ回路（１）」において示したように、出力電圧Ｖｏｕｔは、１０．９Ｖとなる。
図１３のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ｎを７とする。この場合、ポンプ効率βｉ（ｉ＝１〜ｎ）は０．９１となる。
これらを図１３のチャージポンプ回路において示した上記の式に代入すると、図１３のチャージポンプ回路の出力電圧Ｖｏｕｔは、１１．１Ｖとなる。
これらを図１３のチャージポンプ回路において示した上記の式に代入すると、図１３のチャージポンプ回路の出力電圧Ｖｏｕｔは、１１．１Ｖとなる。
つまり、出力電圧Ｖｏｕｔを１１Ｖにするためには、図１１のチャージポンプ回路では８段必要であるのに対して、図１３のチャージポンプ回路では１段少ない７段でよくなる。
上述したようにＮｃｈトランジスタのバックゲート依存性は、バックゲート電圧ＶＢが高いほど閾値Ｖｔｈが高くなり、閾値Ｖｔｈの値は（ルートＶＢ）に比例する。このため、電源電圧Ｖｃｃの更なる低電圧化が進めば、図１１のチャージポンプ回路では最終出力段のＮｃｈトランジスタＴ１（ｎ＋１）での転送ができなくなって動作不能になってしまう恐れがある。しかしながら、図１３のチャージポンプ回路では、最終出力段の転送時におけるＮｃｈトランジスタＴ１（ｎ＋１）のゲート電圧が、キャパシタＣｐを通じて高くする構成となっているため、電源電圧Ｖｃｃの低電圧化が更に進んでも、最終出力段のＮｃｈトランジスタＴ１（ｎ＋１）で転送に必要なゲート電圧を確保でき、チャージポンプ回路が動作不能になることを回避することができる。
＜チャージポンプ回路（３）＞
以下、本発明の２倍昇圧回路および３倍昇圧回路を利用した４相クロック駆動のチャージポンプ回路について図１４を参照しつつ説明する。図１４は４相クロック駆動のチャージポンプ回路の構成を示す回路図である。
ただし、図１４のチャージポンプ回路において、図１１、図１３、図１５のチャージポンプ回路と同様の役割の素子については同様の符号を付している。
なお、図１４の４相クロック駆動のチャージポンプ回路の基本的な動作は、クロック電圧ＰＨ１〜ＰＨ４を昇圧する点を除けば、入力端ＩＮからノードｎｎまでの転送については図１５のチャージポンプ回路と同様であり、また、ノードｎｎから出力端ＯＵＴへの転送については図１３のチャージポンプ回路と同様である。
以下、本発明の２倍昇圧回路および３倍昇圧回路を利用した４相クロック駆動のチャージポンプ回路について図１４を参照しつつ説明する。図１４は４相クロック駆動のチャージポンプ回路の構成を示す回路図である。
ただし、図１４のチャージポンプ回路において、図１１、図１３、図１５のチャージポンプ回路と同様の役割の素子については同様の符号を付している。
なお、図１４の４相クロック駆動のチャージポンプ回路の基本的な動作は、クロック電圧ＰＨ１〜ＰＨ４を昇圧する点を除けば、入力端ＩＮからノードｎｎまでの転送については図１５のチャージポンプ回路と同様であり、また、ノードｎｎから出力端ＯＵＴへの転送については図１３のチャージポンプ回路と同様である。
図１４のチャージポンプ回路には、図１３のチャージポンプ回路にある２倍昇圧回路１４の代わりに、クロック電圧ＰＨ４の波高値（振幅）を３倍にする３倍昇圧回路３４が、チャージポンプ回路にクロック電圧ＰＨ４を入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの奇数）およびキャパシタＣｐの他端との間に挿入されている。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ４を２倍昇圧回路１４を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ４ａがキャパシタＣｓｉ（ｉ：１〜ｎの奇数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ４を３倍昇圧回路３４を通すことによって得られる波高値（振幅）が３×Ｖｃｃのクロック電圧ＰＨ４ｂがキャパシタＣｓｉ（ｉ：１〜ｎの奇数）およびキャパシタＣｐに供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの奇数）のゲート電圧の値が大きくなる。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ４を２倍昇圧回路１４を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ４ａがキャパシタＣｓｉ（ｉ：１〜ｎの奇数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ４を３倍昇圧回路３４を通すことによって得られる波高値（振幅）が３×Ｖｃｃのクロック電圧ＰＨ４ｂがキャパシタＣｓｉ（ｉ：１〜ｎの奇数）およびキャパシタＣｐに供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの奇数）のゲート電圧の値が大きくなる。
図１４のチャージポンプ回路には、図１３のチャージポンプ回路にある２倍昇圧回路１３の代わりに、クロック電圧ＰＨ３の波高値（振幅）を３倍にする３倍昇圧回路３３が、チャージポンプ回路にクロック電圧ＰＨ３を入力する入力端とキャパシタＣｓｉ（ｉ：１〜ｎの偶数）の他端との間に挿入されている。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ３を２倍昇圧回路１３を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ３ａがキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ３を３倍昇圧回路３３を通すことによって得られる波高値（振幅）が３×Ｖｃｃのクロック電圧ＰＨ３ｂがキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの偶数）のゲート電圧の値が大きくなる。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ３を２倍昇圧回路１３を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ３ａがキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ３を３倍昇圧回路３３を通すことによって得られる波高値（振幅）が３×Ｖｃｃのクロック電圧ＰＨ３ｂがキャパシタＣｓｉ（ｉ：１〜ｎの偶数）に供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のＮｃｈトランジスタＴ１ｉ（ｉ：１〜ｎの偶数）のゲート電圧の値が大きくなる。
図１４のチャージポンプ回路には、図１３のチャージポンプ回路などには存在しない、クロック電圧ＰＨ１の波高値（振幅）を２倍にする２倍昇圧回路３１が、チャージポンプ回路にクロック電圧ＰＨ１を入力する入力端とキャパシタＣｉ（ｉ：１〜ｎの奇数）の他端との間に挿入されている。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ１がそのままキャパシタＣｉ（ｉ：１〜ｎの奇数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ１を２倍昇圧回路３１を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ１ｂがキャパシタＣｉ（ｉ：１〜ｎの奇数）に供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のノードｎｉ（ｉ：１〜ｎの奇数）の電位の値が大きくなる。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ１がそのままキャパシタＣｉ（ｉ：１〜ｎの奇数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ１を２倍昇圧回路３１を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ１ｂがキャパシタＣｉ（ｉ：１〜ｎの奇数）に供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のノードｎｉ（ｉ：１〜ｎの奇数）の電位の値が大きくなる。
図１４のチャージポンプ回路には、図１３のチャージポンプ回路などには存在しない、クロック電圧ＰＨ２の波高値（振幅）を２倍にする２倍昇圧回路３２が、チャージポンプ回路にクロック電圧ＰＨ２を入力する入力端とキャパシタＣｉ（ｉ：１〜ｎの偶数）の他端との間に挿入されている。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ２がそのままキャパシタＣｉ（ｉ：１〜ｎの偶数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ２を２倍昇圧回路３２を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ２ｂがキャパシタＣｉ（ｉ：１〜ｎの偶数）に供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のノードｎｉ（ｉ：１〜ｎの偶数）の電位の値が大きくなる。
これにより、図１３のチャージポンプ回路では、クロック電圧ＰＨ２がそのままキャパシタＣｉ（ｉ：１〜ｎの偶数）に供給されるのに対して、図１４のチャージポンプ回路では、クロック電圧ＰＨ２を２倍昇圧回路３２を通すことによって得られる波高値（振幅）が２×Ｖｃｃのクロック電圧ＰＨ２ｂがキャパシタＣｉ（ｉ：１〜ｎの偶数）に供給されるようになっている。
したがって、図１４のチャージポンプ回路は、図１３のチャージポンプ回路より転送時のノードｎｉ（ｉ：１〜ｎの偶数）の電位の値が大きくなる。
図１４のチャージポンプ回路の出力電圧Ｖｏｕｔは、転送時にノードｎｉ（ｉ＝１〜ｎ）の電位を２倍昇圧回路３１，３２で昇圧したクロック電圧ＰＨ１ｂ，ＰＨ２ｂで持ち上げており、その効率をγｉ（ｉ＝１〜ｎ）とすると、
Ｖｏｕｔ＝Ｖｃｃ＋（２×Ｖｃｃ×γ１×β１−Ｖｔｈ１１）＋（２×Ｖｃｃ×γ２×β２−Ｖｔｈ１２）＋・・・＋（２×Ｖｃｃ×γｎ×βｎ−Ｖｔｈ１ｎ）−Ｖｔｈ１（ｎ＋１）
であり、図１４のチャージポンプ回路では上述したようにＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ＋１）の閾値Ｖｔｈ１ｉ分の電圧ドロップがないので、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ＋２×Ｖｃｃ×γ１×β１＋２×Ｖｃｃ×γ２×β２＋・・・＋２×Ｖｃｃ×γｎ×βｎ
となる。
Ｖｏｕｔ＝Ｖｃｃ＋（２×Ｖｃｃ×γ１×β１−Ｖｔｈ１１）＋（２×Ｖｃｃ×γ２×β２−Ｖｔｈ１２）＋・・・＋（２×Ｖｃｃ×γｎ×βｎ−Ｖｔｈ１ｎ）−Ｖｔｈ１（ｎ＋１）
であり、図１４のチャージポンプ回路では上述したようにＮｃｈトランジスタＴ１ｉ（ｉ＝１〜ｎ＋１）の閾値Ｖｔｈ１ｉ分の電圧ドロップがないので、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｃｃ＋２×Ｖｃｃ×γ１×β１＋２×Ｖｃｃ×γ２×β２＋・・・＋２×Ｖｃｃ×γｎ×βｎ
となる。
上述したように、クロック電圧ＰＨ１，ＰＨ２を２倍昇圧回路３１，３２で波高値（振幅）を２×ＶｃｃにしたＰＨ１ｂ，ＰＨ２ｂによってノードｎｉ（ｉ＝１〜ｎ）の電位を高くする構成となっているため、図１３のチャージポンプ回路と同じ出力電圧を得るために必要な段数を減らすことができ、チャージポンプ回路の面積を小さくすることができる。
ここで、図１４のチャージポンプ回路と図１３のチャージポンプ回路とでほぼ同じ出力電圧Ｖｏｕｔを得るために、図１４のチャージポンプ回路の段数が図１３のチャージポンプ回路の段数より少なくなる一例を示す。
図１３のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ｎを７とする場合、上記の「チャージポンプ回路（２）」において示したように、出力電圧Ｖｏｕｔは、１１．１Ｖとなる。
図１３のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、ｎを７とする場合、上記の「チャージポンプ回路（２）」において示したように、出力電圧Ｖｏｕｔは、１１．１Ｖとなる。
図１４のチャージポンプ回路において、電源電圧Ｖｃｃを１．５Ｖ、キャパシタＣｉ（ｉ＝１〜ｎ）の容量とキャパシタＣｓｉの容量との比を１０：１、効率γｉ（ｉ＝１〜ｎ）を０．９、ｎを６とする。この場合、ポンプ効率βｉ（ｉ＝１〜ｎ）は０．９１となる。
これらを図１４のチャージポンプ回路において示した上記の式に代入すると、図１４のチャージポンプ回路の出力電圧Ｖｏｕｔは、１０．８Ｖとなる。
これらを図１４のチャージポンプ回路において示した上記の式に代入すると、図１４のチャージポンプ回路の出力電圧Ｖｏｕｔは、１０．８Ｖとなる。
つまり、出力電圧Ｖｏｕｔを１１Ｖにするためには、図１３のチャージポンプ回路では７段必要であるのに対して、図１４のチャージポンプ回路では１段少ない６段でよくなる。
なお、図１４のチャージポンプ回路は本発明の２倍昇圧回路３１，３２、３倍昇圧回路３３，３４を図１３のチャージポンプ回路に適用した形態であるが、パルス電圧ＰＨ３，ＰＨ４の波高値（振幅）をＢ（Ｂは２以上の整数）倍にするために本発明の２倍昇圧回路、３倍昇圧回路、ｎ倍昇圧回路を適用し、パルス電圧ＰＨ１，ＰＨ２の波高値（振幅）をＣ（Ｃは３以上の整数であって、Ｂより大きい値）倍にするために本発明の３倍昇圧回路、ｎ倍昇圧回路を適用する形態も考えられる。特に、Ｃの値が（Ｂ＋１）になるように、本発明の２倍昇圧回路、３倍昇圧回路、ｎ倍昇圧回路を適用する形態が考えられる。
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。
ＩＮＶ２１ インバータ回路
ＰＴＲ２２ Ｐ型電界効果トランジスタ（充電用）
Ｃ２１ キャパシタ
ＯＵＴ 出力端
ＰＴＲ２２ Ｐ型電界効果トランジスタ（充電用）
Ｃ２１ キャパシタ
ＯＵＴ 出力端
Claims (8)
- ｎを３以上の整数として、
出力端と、第１〜第（ｎ−１）の昇圧回路部とを備えた昇圧回路であって、
前記第ｉ（ｉ＝１〜ｎ−１）の昇圧回路部は、
第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタと、
一端が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｎ−１）のキャパシタと、
電源端子が前記第ｉ（ｉ＝１〜ｎ−１）のキャパシタの一端に接続され、出力部が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｎ−１）のインバータ回路と、
を有し、
前記第１、３、・・のキャパシタの他端にはＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給され、
前記第２、４、・・のキャパシタの他端には前記パルス信号の反転信号が供給され、
前記第１のインバータ回路の入力部には前記パルス信号の反転信号が供給され、
前記第２、３、４、・・のインバータ回路の入力部には前記第１、２、３、・・の昇圧回路部の第１、２、３、・・のインバータ回路の出力が接続され、
前記第１の充電用Ｐ型電界効果トランジスタのソースには電源電圧が接続され、
前記第２、３、・・・の充電用Ｐ型電界効果トランジスタのソースには前記第１、２、・・・のインバータ回路の出力部が接続され、
前記（ｎ−１）のインバータ回路の出力部は前記出力端に接続されていることを特徴とする昇圧回路。 - ｎを３以上の整数として、
出力端と、第１〜第（ｎ−１）の昇圧回路部とを備えた昇圧回路であって、
前記第ｉ（ｉ＝１〜ｎ−１）の昇圧回路部は、
第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタと、
一端が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｎ−１）のキャパシタと、
電源端子が前記第ｉ（ｉ＝１〜ｎ−１）のキャパシタの一端に接続され、出力部が前記第ｉ（ｉ＝１〜ｎ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｎ−１）のインバータ回路と、
を有し、
前記第１、３、・・のキャパシタの他端にはＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号が供給され、
前記第２、４、・・のキャパシタの他端には前記パルス信号の反転信号が供給され、
前記第１のインバータ回路の入力部には前記パルス信号の反転信号が供給され、
前記第２、３、４、・・のインバータ回路の入力部には前記第１、２、３、・・の昇圧回路部の第１、２、３、・・のインバータ回路の出力が接続され、
前記第１の充電用Ｐ型電界効果トランジスタのソースには電源電圧が接続され、
前記第２、３、・・・の充電用Ｐ型電界効果トランジスタのソースには前記第１、２、・・・のキャパシタの一端が接続され、
前記（ｎ−１）のインバータ回路の出力部は前記出力端に接続されていることを特徴とする昇圧回路。 - 各前記インバータ回路は、
前記電源端子と、
該電源端子にソースが接続されたＰ型電界効果トランジスタと、
ドレインが該Ｐ型電界効果トランジスタのドレインに接続され、ソースが接地されたＮ型電界効果トランジスタと、
前記Ｐ型電界効果トランジスタのゲートと前記Ｎ型電界効果トランジスタのゲートとの接続点である前記入力部と、
前記Ｐ型電界効果トランジスタのドレインと前記Ｎ型電界効果トランジスタのドレインとの接続点である前記出力部と、
を有することを特徴とする請求項１または請求項２の何れか１項に記載の昇圧回路。 - キャパシタと、前記キャパシタの一端に接続され該キャパシタを充電する充電用Ｐ型電界効果トランジスタと、出力部が前記充電用Ｐ型電界効果トランジスタのゲートに接続され、電源電圧が前記充電用Ｐ型電界効果トランジスタを介して供給されるインバータ回路と、を備えた昇圧回路部を少なくとも２つ以上有し、前段の昇圧回路部の前記インバータ回路の出力を次段の昇圧回路部の前記インバータ回路の入力とする昇圧回路であって、
各昇圧回路部の前記キャパシタは、
前記キャパシタの他端にＬレベルの信号が供給された際、前記キャパシタは充電され、
前記キャパシタの前記他端にＨレベルの信号が供給された際、当該Ｈレベルの信号により前記キャパシタの前記一端の電圧が昇圧され、次段の昇圧回路部の前記キャパシタを該昇圧回路部の前記充電用Ｐ型電界効果トランジスタを介して充電することを特徴とする昇圧回路。 - 第１〜第ｍ（ｍ≧２の自然数）の昇圧回路部と、
第１のパルス信号発生回路と、
第２のパルス信号発生回路と、
出力端と、
を備えた昇圧回路であって、
前記第ｊ（ｊ＝１〜ｍ）の昇圧回路部は、
昇圧回路部の入力部にドレインが接続され、昇圧回路部の出力部にソースが接続された第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタと、
昇圧回路部の入力部にドレインが接続され、昇圧回路部の出力部にゲートが接続され、前記第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタのゲートにソースが接続された第ｊ（ｊ＝１〜ｍ）の補助転送用Ｎ型電界効果トランジスタと、
一端が前記第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタのソースに接続された第ｊ（ｊ＝１〜ｍ）の第１キャパシタと、
一端が前記第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタのゲートに接続された第ｊ（ｊ＝１〜ｍ）の第２キャパシタと、
を有し、
前記第１の昇圧回路部の入力部は電源電圧に接続され、
前記第２、３、４、・・の昇圧回路部の入力部は前記第１、２、３、・・の昇圧回路部の出力部に接続され、
前記第１、３、・・の第１キャパシタの他端には第１副パルス信号が供給され、
前記第２、４、・・の第１キャパシタの他端には第２副パルス信号が供給され、
前記第２、４、・・の第２キャパシタの他端には第３副パルス信号が供給され、
前記第１、３、・・の第２キャパシタの他端には第４副パルス信号が供給され、
前記第１のパルス信号発生回路は、
ｐを３以上の整数として、出力端と、第１〜第（ｐ−１）の昇圧回路部とを備え、
前記第ｉ（ｉ＝１〜ｐ−１）の昇圧回路部は、ソースが電源電圧に接続された第ｉ（ｉ＝１〜ｐ−１）の充電用Ｐ型電界効果トランジスタと、
一端が前記第ｉ（ｉ＝１〜ｐ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｐ−１）のキャパシタと、
電源端子が前記第ｉ（ｉ＝１〜ｐ−１）のキャパシタの一端に接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号の反転信号が入力され、出力部が前記第ｉ（ｉ＝１〜ｐ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｐ−１）のインバータ回路と、を有し、
前記第１のキャパシタの他端には前記パルス信号が供給され、
前記第２、３、・・・、（ｐ−１）のキャパシタの他端は前記第１、２、・・、（ｐ−２）のインバータ回路の出力部が接続され、
前記第（ｐ−１）のインバータ回路の出力部は前記出力端に接続されている第３の昇圧回路、
請求項１記載のｎ＝ｐとした第１の昇圧回路、
又は請求項２記載のｎ＝ｐとした第２の昇圧回路
のうちのいずれか一の昇圧回路であって、ＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号として第３主パルス信号が入力され、波高値が前記電源電圧のｐ倍である前記第３副パルス信号を出力し、
前記第２のパルス信号発生回路は、前記第１の昇圧回路、前記第２の昇圧回路、又は前記第３の昇圧回路のうちのいずれか一の昇圧回路であって、ＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号として第４主パルス信号が入力され、波高値が前記電源電圧のｐ倍である前記第４副パルス信号を出力し、
前記第１副パルス信号は、波高値が前記電源電圧のｑ（ｑは、１≦ｑ＜ｐである整数）倍である信号であり、
前記第２副パルス信号は、波高値が前記電源電圧のｑ倍である信号であり、
さらに、
前記第ｍの昇圧回路部の出力部にドレイン及びゲートが接続され、前記出力端にソースが接続された第（ｍ＋１）の主転送用Ｎ型電界効果トランジスタと、
を有することを特徴とする昇圧回路。 - 第１〜第ｍ（ｍ≧２の自然数）の昇圧回路部と、
第１のパルス信号発生回路と、
第２のパルス信号発生回路と、
出力端と、
を備えた昇圧回路であって、
前記第ｊ（ｊ＝１〜ｍ）の昇圧回路部は、
昇圧回路部の入力部にドレインが接続され、昇圧回路部の出力部にソースが接続された第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタと、
昇圧回路部の入力部にドレインが接続され、昇圧回路部の出力部にゲートが接続され、前記第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタのゲートにソースが接続された第ｊ（ｊ＝１〜ｍ）の補助転送用Ｎ型電界効果トランジスタと、
一端が前記第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタのソースに接続された第ｊ（ｊ＝１〜ｍ）の第１キャパシタと、
一端が前記第ｊ（ｊ＝１〜ｍ）の主転送用Ｎ型電界効果トランジスタのゲートに接続された第ｊ（ｊ＝１〜ｍ）の第２キャパシタと、
を有し、
前記第１の昇圧回路部の入力部は電源電圧に接続され、
前記第２、３、４、・・の昇圧回路部の入力部は前記第１、２、３、・・の昇圧回路部の出力部に接続され、
前記第１、３、・・の第１キャパシタの他端には第１副パルス信号が供給され、
前記第２、４、・・の第１キャパシタの他端には第２副パルス信号が供給され、
前記第２、４、・・の第２キャパシタの他端には第３副パルス信号が供給され、
前記第１、３、・・の第２キャパシタの他端には第４副パルス信号が供給され、
前記第１のパルス信号発生回路は、
ｐを３以上の整数として、出力端と、第１〜第（ｐ−１）の昇圧回路部とを備え、
前記第ｉ（ｉ＝１〜ｐ−１）の昇圧回路部は、ソースが電源電圧に接続された第ｉ（ｉ＝１〜ｐ−１）の充電用Ｐ型電界効果トランジスタと、
一端が前記第ｉ（ｉ＝１〜ｐ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｐ−１）のキャパシタと、
電源端子が前記第ｉ（ｉ＝１〜ｐ−１）のキャパシタの一端に接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号の反転信号が入力され、出力部が前記第ｉ（ｉ＝１〜ｐ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｐ−１）のインバータ回路と、を有し、
前記第１のキャパシタの他端には前記パルス信号が供給され、
前記第２、３、・・・、（ｐ−１）のキャパシタの他端は前記第１、２、・・、（ｐ−２）のインバータ回路の出力部が接続され、
前記第（ｐ−１）のインバータ回路の出力部は前記出力端に接続されている第３の昇圧回路、
請求項１記載のｎ＝ｐとした第１の昇圧回路、
又は請求項２記載のｎ＝ｐとした第２の昇圧回路
のうちのいずれか一の昇圧回路であって、ＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号として第３主パルス信号が入力され、波高値が前記電源電圧のｐ倍である前記第３副パルス信号を出力し、
前記第２のパルス信号発生回路は、前記第１の昇圧回路、前記第２の昇圧回路、又は前記第３の昇圧回路のうちのいずれか一の昇圧回路であって、ＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号として第４主パルス信号が入力され、波高値が前記電源電圧のｐ倍である前記第４副パルス信号を出力し、
前記第１副パルス信号は、波高値が前記電源電圧のｑ（ｑは、１≦ｑ＜ｐである整数）倍である信号であり、
前記第２副パルス信号は、波高値が前記電源電圧のｑ倍である信号であり、
さらに、
前記第ｍの昇圧回路部の出力部にドレインが接続され、前記出力端にソースが接続された第（ｍ＋１）の主転送用Ｎ型電界効果トランジスタと、
前記第ｍの昇圧回路部の出力部にドレインが接続され、前記出力端にゲートが接続され、前記第（ｍ＋１）の主転送用Ｎ型電界効果トランジスタのゲートにソースが接続された第（ｍ＋１）の補助転送用Ｎ型電界効果トランジスタと、
一端が前記第（ｍ＋１）の主転送用Ｎ型電界効果トランジスタのゲートに接続され、他端に前記第４副パルス信号が供給されるキャパシタと、
を有することを特徴とする昇圧回路。 - 前記第１副パルス信号はＨレベルの期間がＬレベルの期間より長い信号であり、
前記第２副パルス信号は、前記第１副パルス信号と逆位相の関係にある信号であり、
前記第３副パルス信号はＬレベルの期間がＨレベルの期間より長い信号であって、前記第２副パルス信号がＬレベルにある期間、該期間より短い期間Ｈレベルである信号であり、
前記第４副パルス信号は、前記第３副パルス信号と逆位相の関係にある信号である、
ことを特徴とする請求項５または請求項６の何れか１項に記載の昇圧回路。 - ｑを３以上の整数として、
第３のパルス信号発生回路と、
第４のパルス信号発生回路と、を更に備え、
前記第３のパルス信号発生回路は、
ｑを３以上の整数として、出力端と、第１〜第（ｑ−１）の昇圧回路部とを備え、
前記第ｉ（ｉ＝１〜ｑ−１）の昇圧回路部は、ソースが電源電圧に接続された第ｉ（ｉ＝１〜ｑ−１）の充電用Ｐ型電界効果トランジスタと、
一端が前記第ｉ（ｉ＝１〜ｑ−１）の充電用Ｐ型電界効果トランジスタのドレインに接続された第ｉ（ｉ＝１〜ｑ−１）のキャパシタと、
電源端子が前記第ｉ（ｉ＝１〜ｑ−１）のキャパシタの一端に接続され、他端にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号の反転信号が入力され、出力部が前記第ｉ（ｉ＝１〜ｑ−１）の充電用Ｐ型電界効果トランジスタのゲートに接続された第ｉ（ｉ＝１〜ｑ−１）のインバータ回路と、を有し、
前記第１のキャパシタの他端には前記パルス信号が供給され、
前記第２、３、・・・、（ｑ−１）のキャパシタの他端は前記第１、２、・・、（ｑ−２）のインバータ回路の出力部が接続され、
前記第（ｑ−１）のインバータ回路の出力部は前記出力端に接続されている第３の昇圧回路、
請求項１記載のｎ＝ｑとした第１の昇圧回路、
又は請求項２記載のｎ＝ｑとした第２の昇圧回路
のうちのいずれか一の昇圧回路であって、ＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号として第１主パルス信号が入力され、波高値が前記電源電圧のｑ倍である前記第１副パルス信号を出力し、
前記第４のパルス信号発生回路は、前記第１の昇圧回路、前記第２の昇圧回路、又は前記第３の昇圧回路のうちのいずれか一の昇圧回路であって、ＨｉｇｈレベルとＬｏｗレベルを交互に繰り返すパルス信号として第２主パルス信号が入力され、波高値が前記電源電圧のｑ倍である前記第２副パルス信号を出力する、
ことを特徴とする請求項５から請求項７の何れか１項に記載の昇圧回路。
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