JP3998278B2 - 内部電位発生回路 - Google Patents
内部電位発生回路 Download PDFInfo
- Publication number
- JP3998278B2 JP3998278B2 JP03976896A JP3976896A JP3998278B2 JP 3998278 B2 JP3998278 B2 JP 3998278B2 JP 03976896 A JP03976896 A JP 03976896A JP 3976896 A JP3976896 A JP 3976896A JP 3998278 B2 JP3998278 B2 JP 3998278B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- node
- vcc
- power supply
- boosted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に内蔵され、内部電位を発生する内部電位発生回路および昇圧電位発生ユニットに関し、特に、低消費電力化を実現できる内部電位発生回路および昇圧電位発生ユニットに関する。
【０００２】
【従来の技術】
図２９は、従来の内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【０００３】
図３０は、図２９の従来の昇圧電位発生回路の動作を説明するためのタイミング図である。
【０００４】
図２９および図３０を参照して、図２９の従来の昇圧電位発生回路の動作を説明する。時刻ｔａ以前において、入力ノードＮ１の電位が接地電位ＧＮＤであり、中間ノードＮ２の電位が、電源電位Ｖｃｃであるとする。また、スイッチＳ２、Ｓ３もオフになっている。時刻ｔａにおいて、ＰＭＯＳトランジスタＭ１ｂのゲートに、ＧＮＤレベルのクロックφ１ｂが入力されているとき、ＮＭＯＳトランジスタＭ１ａのゲートには、ＧＮＤレベルのクロックφ１ａが入力される。このため、入力ノードＮ１の電位は、電源電位Ｖｃｃになる。そして中間ノードＮ２の電位は、キャパシタＣ１による容量カップリングを受けて、２Ｖｃｃになる。
【０００５】
次に、スイッチＳ３がオンになると、昇圧電位ノードＮｐｐに、２Ｖｃｃ−Ｖｐｐの電荷が注入される。すなわち、第１回目の電荷の注入である。ここで、昇圧電位ノードＮｐｐの対向電極４８が、接地電位ＧＮＤである場合には、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１、キャパシタＣ１、中間ノードＮ２、スイッチＳ３を介して、昇圧電位ノードＮｐｐの対向電極（接地電位ＧＮＤ）へ、（２Ｖｃｃ−Ｖｐｐ）・Ｃの電荷が移動する。すなわち、２Ｖｃｃ−Ｖｐｐの電荷が消費される。これは、第１回目の電荷の消費である。なお、キャパシタＣ１の容量をＣとしている。
【０００６】
時刻ｔｂにおいて、ＮＭＯＳトランジスタＭ１ａのゲートに、Ｖｃｃレベルのクロックφ１ａが入力されているとき、ＰＭＯＳトランジスタＭ１ｂのゲートにＶｃｃレベルのクロックφ１ｂが入力されたときには、入力ノードＮ１の電位は、接地電位ＧＮＤになる。そして、中間ノードＮ２の電位は、キャパシタＣ１による容量カップリングを受けて、昇圧電位Ｖｐｐから、電源電位Ｖｃｃ分下がってしまう。すなわち、中間ノードＮ２の電位は、Ｖｐｐ−Ｖｃｃとなる。なお、時刻ｔｂ前にスイッチＳ３は、オフになる。
【０００７】
次に、時刻ｔｂを経過した後、スイッチＳ２がオンにされる。このため、電源電位Ｖｃｃを有するノードから、スイッチＳ２、中間ノードＮ２、キャパシタＣ１、入力ノードＮ１、ＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードに（２Ｖｃｃ−Ｖｐｐ）・Ｃの電荷が移動する。すなわち、２Ｖｃｃ−Ｖｐｐの電荷が消費されたことになる。これは、第２回目の電荷の消費である。
【０００８】
時刻ｔｃにおいて、次のサイクルが開始する。すなわち、時刻ｔａから時刻ｔｃで、１サイクルが終了する。なお、時刻ｔｃの前にスイッチＳ２はオフになる。
【０００９】
以上のことをまとめると、１サイクルの間で、２Ｃ・（２Ｖｃｃ−Ｖｐｐ）の電荷が消費され、２Ｖｃｃ−Ｖｐｐの電荷が昇圧電位ノードＮｐｐに供給されたことになる。したがって、電荷効率は、１／２、すなわち、５０％である。
【００１０】
ここで、電荷効率が５０％であることから、たとえば、１サイクルで、昇圧電位ノードＮｐｐに、電荷Ｉを供給するためには、２Ｉの電荷が必要となる。したがって、昇圧電位ノードＮｐｐに、電荷Ｉを供給するためには、２Ｉ・Ｖｃｃの消費電力が必要となる。これらのことから、電荷効率をよくすれば、消費電力を低減できることがわかる。
【００１１】
図３１は、従来の内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【００１２】
図３１を参照して、従来の基板電位発生回路は、電源電位Ｖｃｃを有するノードと入力ノードＮ１との間に接続されるＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１と接地電位ＧＮＤを有するノードとの間に接続されるＮＭＯＳトランジスタＭ１ｂ、入力ノードＮ１と中間ノードＮ２との間に接続されるキャパシタＣ１、基板電位ノードＮｂｂと中間ノードＮ２との間に接続されるＰＭＯＳトランジスタＭ３および中間ノードＮ２と接地電位ＧＮＤを有するノードとの間に接続されるＰＭＯＳトランジスタＭ２を含む。ＰＭＯＳトランジスタＭ１ａ、Ｍ２、Ｍ３およびＮＭＯＳトランジスタＭ１ｂは、それぞれ、クロックφ１ａ、φ２、φ３およびφ１ｂによって制御される。
【００１３】
図３２は、図３１の従来の基板電位発生回路の動作を説明するためのタイミング図である。
【００１４】
クロックφ１ａとφ１ｂの振幅はＶｃｃである。時刻ｔａｆ以前に、入力ノードＮ１が、接地電位ＧＮＤであり、中間ノードＮ２が基板電位Ｖｂｂである状態を考える。
【００１５】
時刻ｔａｆで、クロックφ１ｂを、接地電位ＧＮＤにして、ＮＭＯＳトランジスタＭ１ｂをオフにする。そして、時刻ｔａで、クロックφ１ａを接地電位ＧＮＤにしてＰＭＯＳトランジスタＭ１ａをオンにする。その結果、入力ノードＮ１の電位が電源電位Ｖｃｃになる。そして、中間ノードＮ２の電位が、キャパシタＣ１による容量カップリングを受けて、Ｖｂｂ＋Ｖｃｃに昇圧される。
【００１６】
時刻ｔａｄで、クロックφ２を−Ｖｃｃにして、ＰＭＯＳトランジスタＭ２をオンにする。そして、中間ノードＮ２の電荷を接地電位ＧＮＤを有するノードに放電する。この際、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷、すなわち、（Ｖｃｃ−｜Ｖｂｂ｜）・Ｃの電荷が、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１、キャパシタＣ１、中間ノードＮ２、ＰＭＯＳトランジスタＭ２を介して、接地電位ＧＮＤを有するノードに移動する。すなわち、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、消費されることになる。なお、キャパシタＣ１の容量をＣとしている。
【００１７】
時刻ｔｂｆにおいて、クロックφ１ａを、電源電位Ｖｃｃにして、ＰＭＯＳトランジスタＭ１ａをオフにする。時刻ｔｂで、クロックφ１ｂを電源電位ＶｃｃにしてＮＭＯＳトランジスタＭ１ｂをオンにする。その結果、入力ノードＮ１の電位が、接地電位ＧＮＤになる。そして、中間ノードＮ２の電位が、キャパシタＣ１による容量カップリングを受けて、接地電位ＧＮＤから、−Ｖｃｃに降圧される。
【００１８】
時刻ｔｂｄで、クロックφ３を−Ｖｃｃにして、ＰＭＯＳトランジスタＭ３をオンにする。そして、中間ノードＮ２を、基板電位Ｖｂｂに充電する。この際、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、基板電位ノードＮｂｂの対向電極（接地電位ＧＮＤ）から、基板電位ノードＮｂｂ、ＰＭＯＳトランジスタＭ３、中間ノードＮ２、キャパシタＣ１、入力ノードＮ１、ＮＭＯＳトランジスタＭ１ｂを介して、接地電位を有するノードに移動する。ここで、−（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、基板電位ノードＮｂｂに放出される。これは、基板電位ノードへの電荷の供給である。しかし、接地電位ＧＮＤを有するノードから接地電位ＧＮＤを有するノードへの電荷移動であるため、電力消費はない。
【００１９】
時刻ｔｃｆで、次のサイクルが開始する。すなわち、時刻ｔａｆから時刻ｔｃｆまでで、１サイクルの動作が終了する。
【００２０】
以上のことをまとめると、１サイクルで、電源電位Ｖｃｃを有するノードから、接地電位ＧＮＤを有するノードへ消費された全電荷は、（Ｖｃｃ＋Ｖｂｂ）・Ｃとなる。なお、基板電位Ｖｂｂは、負の値を有する。一方、基板電位ノードＮｂｂに供給される電荷は、−（Ｖｃｃ＋Ｖｂｂ）・Ｃである。したがって、電荷効率は、１００％である。
【００２１】
電荷効率が、１００％であることから、たとえば、１サイクルで、基板電位ノードＮｂｂに電荷Ｉを注入する場合には、電荷Ｉを消費することになる。したがって、１サイクルで、基板電位ノードＮｂｂに、電荷Ｉを注入する場合には、Ｉ・Ｖｃｃの電力が消費されることになる。これらのことから、電荷効率をよくすれば、低消費電力化を実現できることがわかる。
【００２２】
【発明が解決しようとする課題】
上述のように、従来の昇圧電位発生回路においては、電荷効率が５０％である。また、従来の基板電位発生回路の電荷効率は、１００％である。
【００２３】
したがって、低消費電力化を実現するためには、昇圧電位発生回路の電荷効率を５０％より向上させ、基板電位発生回路の電荷効率を１００％より向上させることが要求される。
【００２４】
この発明は、以上のような観点からなされたもので、電荷効率を向上させ、消費電力の低減化を図ることのできる内部電位発生回路（昇圧電位発生回路、基板電位発生回路）を提供することを目的とする。
【００２６】
【課題を解決するための手段】
この発明の第１の発明に係る内部電位発生回路は、内部電位ノードに内部電位を発生するものである。この内部電位発生回路は、第１のチャージポンピング手段および第２のチャージポンピング手段を備えている。第１および第２のチャージポンピング手段は、内部電位ノードに電荷を注入することにより内部電位を発生する。
【００２７】
第１のチャージポンピング手段は、第１の入力ノード、第１の中間ノード、第１の容量手段、第１の注入手段および第１の供給手段を含む。第１の入力ノードには、第１の電源電位が与えられる。第１の中間ノードの電位は、第１の入力ノードの電位変化に応答して、変化する。第１の容量手段は、第１の入力ノードと、第１の中間ノードとの間に接続される。第１の注入手段は、第１の中間ノードから内部電位ノードに電荷を注入する。第１の供給手段は、第１の中間ノードに第１の電源電位を供給する。
【００２８】
第２のチャージポンピング手段は、第２の入力ノードと、第２の中間ノードと、第２の容量手段、第２の注入手段および第２の供給手段を含む。第２の入力ノードには、第２の電源電位が与えられる。第２の中間ノードの電位は、第２の入力ノードの電位変化に応答して、変化する。第２の容量手段は、第２の入力ノードと、第２の中間ノードとの間に接続される。第２の注入手段は、第２の中間ノードから内部電位ノードに電荷を注入する。第２の供給手段は、第２の中間ノードに第１の電源電位を供給する。
【００２９】
内部電位発生回路は、第１の入力ノードの電位と、第２の入力ノードの電位とをイコライズする第１のイコライズ手段と、第１の中間ノードの電位と、第２の中間ノードの電位とをイコライズする第２のイコライズ手段とをさらに備える。
【００３０】
第１の注入手段と、第２の注入手段とは、交互に、内部電位ノードへ電荷を注入する。第１の注入手段からの電荷の注入および第２の供給手段からの第１の電源電位の供給の後に、第２のイコライズ手段によるイコライズを行なってから、第１のイコライズ手段によりイコライズが開始されるとともに、第２の注入手段による電荷の注入および第１の供給手段による第１の電源電位の供給が行なわれる。
【００３１】
その後、前記第２のイコライズ手段によりイコライズが開始される。
【００３２】
以上のように、この発明の第１の発明に係る内部電位発生回路では、第１の供給手段による第１の電源電位の供給および第２の注入手段による電荷の注入の開始とともに、第１のチャージポンピング手段の第１の入力ノード電位と、第２のチャージポンピング手段の第２の入力ノードの電位とをイコライズする。したがって、第１の供給手段によって第１の中間ノードへ供給された第１の電源電位を、すなわち、電荷を、第２の注入手段による内部電位ノードへの電荷の注入に利用できる。つまり、第１のチャージポンピング手段で消費される電荷を、第２のチャージポンピング手段で再利用できる。
【００３３】
このため、この発明の第１の発明に係る内部電位発生回路では、消費電荷を小さくすることができ、内部電位の発生効率、すなわち、電荷効率を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【００３４】
また、この発明の第１の発明に係る内部電位発生回路では、第１の入力ノードの電位と、第２の入力ノードの電位とをイコライズした後に、第１および第２の入力ノードに電位変化を与えることができるため、発生し得る内部電位の最大値を絶対値において小さくできる。つまり、内部電位発生回路の内部で発生される電位の最大値を絶対値において小さくできる。
【００３５】
このため、この発明の第１の発明に係る内部電位発生回路では、その内部で、不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。
【００３６】
この発明の第２の発明に係る内部電位発生ユニットは、昇圧電位ノードに昇圧電位を発生するものである。この昇圧電位発生ユニットは、検知手段、昇圧電位発生手段および接続供給手段を備える。検知手段は、外部電源電位のレベルを検知する。昇圧電位発生手段は、外部電源電位を昇圧して、昇圧電位を発生する。接続供給手段は、昇圧電位ノードと外部電源電位を有するノードとの間に設けられる。
【００３７】
外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、外部電源電位を、接続供給手段を介して、昇圧電位として、昇圧電位ノードに供給すする。この場合には、昇圧電位発生手段は動作を停止している。
【００３８】
外部電源電位のレベルが、発生しようとする昇圧電位のレベル以下である場合には、昇圧電位発生手段によって、昇圧電位ノードに、昇圧電位が発生される。この場合には、接続供給手段は、昇圧電位ノードと、外部電源電位を有するノードとの間の接続を断っている。
【００３９】
以上のように、この発明の第２の発明に係る内部電位発生ユニットでは、外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、外部電源電位を、接続供給手段を介して直接、昇圧電位として、昇圧電位ノードに供給する。
【００４０】
このため、この発明の第２の発明に係る内部電位発生ユニットでは、外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、昇圧電位発生手段の動作を停止することができ、消費電力を低減することができる。
【００４１】
【発明の実施の形態】
以下、本発明による内部電位発生回路（昇圧電位発生回路、基板電位発生回路）および昇圧電位発生ユニットについて図面を参照しながら説明する。
【００４２】
（実施の形態１）
図１は、本発明の実施の形態１による昇圧電位発生回路（Ｖｐｐ発生回路）を内蔵するダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という）を示す概略ブロック図である。
【００４３】
図１を参照して、ＤＲＡＭは、アドレス信号入力端子群１、ロウアドレスバッファ３、ロウプリデコーダ５、ロウデコーダ７、コラムアドレスバッファ９、コラムプリデコーダ１１、コラムデコーダ１３、メモリセルアレイ１５、センスアンプ１７、ＢＬＩドライバ１９、基板電位発生回路（Ｖｂｂ発生回路）２１および昇圧電位発生回路２３を含む。
【００４４】
アドレス信号入力端子群１は、アドレス信号を受ける。ロウアドレスバッファ３は、アドレス信号入力端子群１からのアドレス信号のうち行アドレス信号をロウプリデコーダ５に与える。ロウプリデコーダ５およびロウデコーダ７は、行アドレス信号に基づき、複数のワード線ＷＬのうち１つを選択して駆動する。コラムアドレスバッファ９は、アドレス信号入力端子群１からのアドレス信号のうち列アドレス信号をコラムプリデコーダ１１に与える。コラムプリデコーダ１１およびコラムデコーダ１３は、複数のビット線対ＢＬ，／ＢＬのうちの１つを選択する。
【００４５】
選択されたワード線ＷＬに接続される図示しないメモリセルからビット線対ＢＬ，／ＢＬにデータが読出される。このため、ビット線対間には、電位差が生じ、この電位差は、センスアンプ１７によって増幅される。そして、センスアンプ１７による増幅の後、コラムデコーダ１３によって選択されたビット線対ＢＬ，／ＢＬのデータが、読出データＤＡＴＡとして出力される。ＢＬＩドライバ１９は、ビット線対ＢＬ，／ＢＬとセンスアンプ１７を分離するための回路である。
【００４６】
昇圧電位発生回路２３は、チップ内部で発生され使用される内部電源電位ｉｎｔＶｃｃあるいは、外部から供給される外部電源電位ｅｘｔＶｃｃより高い内部電位としての昇圧電位Ｖｐｐを発生する。昇圧電位発生回路２３からの昇圧電位Ｖｐｐは、ロウデコーダ７を介して、ワード線ＷＬに供給されるとともにＢＬＩドライバ１９を介して、ビット線アイソレーション信号伝達線ＢＬＩに供給される。この昇圧電位発生回路２３が、実施の形態１による内部電位発生回路としての昇圧電位発生回路である。
【００４７】
基板電位発生回路２１は、チップの接地電位ＧＮＤより電位の低い内部電位としての基板電位Ｖｂｂを発生する。基板電位発生回路２１からの基板電位Ｖｂｂは、Ｐ型半導体基板２５に供給される。後で詳しく説明するが、昇圧電位発生回路２３および基板電位発生回路２１は、外部クロックあるいはリングオシレータからの基準クロックを受けて、昇圧電位Ｖｐｐや基板電位Ｖｂｂを発生する。
【００４８】
図２は、図１のロウデコーダ７またはＢＬＩドライバ１９の詳細を示す回路図である。
【００４９】
図２を参照して、ロウデコーダまたはＢＬＩドライバは、負荷２７、ＰＭＯＳトランジスタ２９およびＮＭＯＳトランジスタ３１を含む。負荷２７と接地電位ＧＮＤを有するノードとの間にＰＭＯＳトランジスタ２９およびＮＭＯＳトランジスタ３１が直列に接続される。ＰＭＯＳトランジスタ２９およびＮＭＯＳトランジスタ３１のゲートには、ワード線活性化信号／ＷＡが入力される。
【００５０】
負荷２７は、抵抗、スイッチまたは配線である。昇圧電位発生回路２３からの昇圧電位Ｖｐｐは、負荷２７を介して、ＰＭＯＳトランジスタ２９のソースに与えられる。すなわち、ＰＭＯＳトランジスタ２９のソースには、昇圧電位Ｖｐｐまたは昇圧電位Ｖｐｐに準ずる電位が与えられることになる。
【００５１】
「Ｌ」レベルのワード線活性化信号／ＷＡが入力されたときには、ＰＭＯＳトランジスタ２９はオンになり、ＮＭＯＳトランジスタ３１はオフになる。これにより、昇圧電位Ｖｐｐまたは昇圧電位Ｖｐｐに準ずる電位は、ＰＭＯＳトランジスタ２９を介して、ノードＮに供給される。図２の回路がロウデコーダ７の場合には、ノードＮは、ワード線ＷＬである。図２の回路が、ＢＬＩドライバ１９である場合には、ノードＮは、ビット線アイソレーション信号伝達線ＢＬＩである。
【００５２】
図３は、一般的なＤＲＡＭにおいて、昇圧電位Ｖｐｐが供給される部分の詳細を示す回路図である。
【００５３】
図３を参照して、ビット線ＢＬ２とビット線ＢＬ３とは、ＮＭＯＳトランジスタ３５を介して接続される。ビット線／ＢＬ２とビット線／ＢＬ３とは、ＮＭＯＳトランジスタ３７を介して接続される。ＮＭＯＳトランジスタ３５，３７のゲートは、ビット線アイソレーション信号伝達線ＢＬＩ２に接続される。ビット線アイソレーション信号伝達線ＢＬＩ２は、寄生容量Ｃを有する。
【００５４】
ビット線ＢＬ３とビット線ＢＬ１とは、ＮＭＯＳトランジスタ３９を介して接続される。ビット線／ＢＬ３とビット線／ＢＬ１とは、ＮＭＯＳトランジスタ４１を介して接続される。ＮＭＯＳトランジスタ３９，４１のゲートは、ビット線アイソレーション信号伝達線ＢＬＩ１に接続される。ビット線アイソレーション信号伝達線ＢＬＩ１は、寄生容量Ｃを有する。
【００５５】
ワード線ＷＬとビット線ＢＬ１との交点には、ＮＭＯＳトランジスタ４３およびキャパシタ４７からなるメモリセルが接続される。なお、キャパシタ４７の片側は、固定電位となっている。また、ワード線ＷＬは、寄生容量Ｃを有する。ビット線ＢＬ３とビット線／ＢＬ３との間に、ＮＭＯＳトランジスタ４５が設けられる。ＮＭＯＳトランジスタ４５のゲートは、ビット線イコライズ信号伝達線ＥＱＬに接続される。
【００５６】
ビット線アイソレーション信号伝達線ＢＬＩ１は、ビット線対ＢＬ１，／ＢＬ１とセンスアンプ３３とを分離するために用いる、すなわち、ビット線対ＢＬ１，／ＢＬ１とビット線対ＢＬ３，／ＢＬ３とを分離するために用いるビット線アイソレーション信号を伝達するためのものである。なお、ビット線アイソレーション信号伝達線ＢＬＩ２についても同様である。
【００５７】
ビット線イコライズ信号伝達線ＥＱＬは、ビット線ＢＬ３の電位とビット線／ＢＬ３の電位とのイコライズを制御するためのビット線イコライズ信号を伝達するためのものである。昇圧電位発生回路２３が発生する昇圧電位Ｖｐｐは、このようなビット線アイソレーション信号伝達線ＢＬＩ１，ＢＬＩ２、ワード線ＷＬおよびビット線イコライズ信号伝達線ＥＱＬに供給されるものである。したがって、昇圧電位Ｖｐｐは、ビット線（ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３）の電位（振幅）の上限より、トランジスタ３５〜４３のしきい値電圧Ｖｔｈ以上である必要がある。ビット線の電位の上限は、通常、メモリセルアレイの電源電圧Ｖｃｃに等しい。このため、昇圧電位Ｖｐｐは以下の関係を満たす必要がある。
【００５８】
Ｖｐｐ≧Ｖｃｃ＋Ｖｔｈ （１）
ここで、実施の形態１による昇圧電位発生回路は、消費電力の低減化を図ることを目的としている。以下、実施の形態１による昇圧電位発生回路が、どのような観点から消費電力の低減化を図っているかを、一般的な昇圧電位発生回路に基づいて説明する。
【００５９】
ＤＲＡＭで使用されている、一般的な昇圧電位発生回路では、回路の制約上、昇圧電位Ｖｐｐは、以下の要件を満たす必要がある。
【００６０】
Ｖｐｐ＜２・Ｖｃｃ （２）
したがって、一般的な昇圧電位発生回路から発生される昇圧電位Ｖｐｐは、式（２）を満たす範囲に設定されている。このため、当然、しきい値電圧Ｖｔｈも、以下の条件を満たしている。
【００６１】
Ｖｃｃ＞Ｖｔｈ （３）
ここで、近年、内部動作電源の電位は、外部から供給される外部電源電位ｅｘｔＶｃｃを降圧して用いる場合が多い。このため、特に、メモリセルアレイ部分の動作電源の電位、すなわち、内部電源電位ｉｎｔＶｃｃは、外部電源電位ｅｘｔＶｃｃよりかなり低い場合が一般的となっている。ここで、外部電源電位ｅｘｔＶｃｃと内部電源電位ｉｎｔＶｃｃとの電位差をＶｅｉｄとする。こうした場合に、以下の関係を満たせば、特に、昇圧電位発生回路を用いる必要はない。
【００６２】
Ｖｅｉｄ≧Ｖｔｈ （４）
式（１）において、電源電位Ｖｃｃを、内部電源電位ｉｎｔＶｃｃとし、式（２）の電源電位Ｖｃｃを外部電源電位ｉｎｔＶｃｃとした場合に、式（１）および式（２）から、以下の関係が導かれる。
【００６３】
Ｖｔｈ＜ｉｎｔＶｃｃ＋２Ｖｅｉｄ （５）
近年、ＤＲＡＭの大容量化および低電圧化に伴い、そこに内蔵される昇圧電位発生回路の消費電力のチップ全体の消費電力に占める割合は増大している。したがって、ＤＲＡＭにおいて、昇圧電位発生回路の消費電力の低減が急務となっている。ＤＲＡＭの実際の使用状態では、式（４）は満足しない。しかし、式（５）は、満足する。しかも、式（５）については、ぎりぎりで満足するのでなく、余裕をもって満足する。ここで、ＶｅｉｄとｉｎｔＶｃｃ＋２Ｖｅｉｄとの中間の電位Ｖｍを仮定し、式（４）を満足しないという事実と、式（５）から、以下の関係が導かれる。
【００６４】
Ｖｉｅｄ＜Ｖｔｈ＜Ｖｍ＜ｉｎｔＶｃｃ＋２Ｖｅｉｄ （６）
したがって、しきい値電圧Ｖｔｈは、以下の範囲にあればよい。
【００６５】
Ｖｉｅｄ＜Ｖｔｈ＜Ｖｍ （７）
すなわち、式（１）を考慮すると、昇圧電位Ｖｐｐは、ｉｎｔＶｃｃ＋Ｖｍ以上であればよく、ｉｎｔＶｃｃ＋（ｉｎｔＶｃｃ＋２Ｖｅｉｄ）以上である必要はない。言い換えると、昇圧電位発生回路は、ｉｎｔＶｃｃ＋（ｉｎｔＶｃｃ＋２Ｖｅｉｄ）という電位より大きな電位を発生する必要はなく、それより小さなｉｎｔＶｃｃ＋Ｖｍという電位を発生すれば十分であることを意味する。
【００６６】
たとえば、図２８の従来の昇圧電位発生回路では、昇圧電位Ｖｐｐを発生するために２Ｖｃｃの電位をその内部で発生させており、また、最大で２Ｖｃｃの昇圧電位Ｖｐｐを発生できるものである。したがって、発生し得る昇圧電位Ｖｐｐの電位を、２Ｖｃｃより小さくすれば、図２８に示した従来の昇圧電位発生回路よりも、消費電力の小さな昇圧電位発生回路を実現できることになる。以上の観点および、電荷効率向上という観点から考え出された実施の形態１による昇圧電位発生回路について詳しく説明する。
【００６７】
図４は、本発明の実施の形態１による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【００６８】
図４を参照して、実施の形態１による昇圧電位発生回路は、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂ、キャパシタＣ１ａ，Ｃ１ｂおよびスイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂを含む。
【００６９】
ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂは、電源電位Ｖｃｃを有するノードと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ１ａのゲートは、クロックφ１ａを受ける。ＮＭＯＳトランジスタＭ１ｃのゲートは、クロックφ１ｃを受ける。ＮＭＯＳトランジスタＭ１ｂのゲートは、クロックφ１ｂを受ける。キャパシタＣ１ａは、入力ノードＮ１ａと中間ノードＮ２ａとの間に接続される。キャパシタＣ１ｂは、入力ノードＮ１ｂと中間ノードＮ２ｂとの間に接続される。スイッチＳ３ａは、昇圧電位ノードＮｐｐと中間ノードＮ２ａとの間に設けられる。スイッチＳ２ａは、中間ノードＮ２ａと電源電位Ｖｃｃを有するノードとの間に設けられる。スイッチＳ３ｂは、昇圧電位ノードＮｐｐと中間ノードＮ２ｂとの間に設けられる。スイッチＳ２ｂは、中間ノードＮ２ｂと電源電位Ｖｃｃを有するノードとの間に設けられる。この基板電位発生回路は、昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐを発生するものである。
【００７０】
図５は、図４の基板電位発生回路の動作を説明するためのタイミング図である。以下の説明では、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとし、キャパシタＣ１ａ，Ｃ１ｂの効率を１００％と仮定する。また、キャパシタＣ１ａ，Ｃ１ｂの容量をＣとする。
【００７１】
クロックφ１ａとφ１ｂは、相補クロックであり、振幅はＶｃｃである。また、クロックφ１ｃは、φ１ａおよびφ１ｂの同一の周波数を用い、振幅はＶｃｃである。
【００７２】
時刻ｔａｆ以前において、入力ノードＮ１ａが、電源電位Ｖｃｃであり、入力ノードＮ１ｂが、接地電位ＧＮＤであり、中間ノードＮ２ａが昇圧電位Ｖｐｐであり、中間ノードＮ２ｂが電源電位Ｖｃｃである状態を考える。
【００７３】
時刻ｔａｆにおいて、クロックφ１ａを電源電位Ｖｃｃまで上昇させ、クロックφ１ｂを接地電位ＧＮＤまで下降させる。こうすることで、入力ノードＮ１ａを電源電位Ｖｃｃを有するノードから切り離すとともに、入力ノードＮ１ｂを、接地電位ＧＮＤを有するノードから切り離す。時刻ｔａにおいて、クロックφ１ｃが、電源電位Ｖｃｃまで上昇することで、ＮＭＯＳトランジスタＭ１ｃがオンする。この結果、ノードＮ１ａの電位と、ノードＮ１ｂの電位とがイコライズされ、各ノードの電位は（１／２）Ｖｃｃとなる。さらに、時刻ｔａでは、入力ノードＮ１ａの電位が（１／２）Ｖｃｃまで下降するため、中間ノードＮ２ａの電位は、キャパシタＣ１ａによる容量カップリングを受けて（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。また、時刻ｔａでは、入力ノードＮ１ｂの電位が、（１／２）Ｖｃｃまで上昇するため、中間ノードＮ２ｂの電位は、キャパシタＣ１ｂによる容量カップリングを受け、（３／２）Ｖｃｃとなる。
【００７４】
時刻ｔａの直後から、中間ノードＮ２ａは、スイッチＳ２ａにより、電源電位Ｖｃｃにまで充電される。これと同時に、中間ノードＮ２ｂは、スイッチＳ３ｂによって昇圧電位Ｖｐｐにまで放電される。すなわち、スイッチＳ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。これは、第１回目の電荷供給である。
【００７５】
この場合において、昇圧電位ノードＮｐｐの対向電極４８が、接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、スイッチＳ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費である。
【００７６】
時刻ｔｂｆにおいて、ＮＭＯＳトランジスタＭ１ｃがオフした後、時刻ｔｂにおいて、クロックφ１ａが、接地電位ＧＮＤまで下降することで、入力ノードＮ１ａは充電され、その電位は電源電位Ｖｃｃとなる。一方、時刻ｔｂでは、クロックφ１ｂが電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが放電され、その電位は、接地電位ＧＮＤとなる。以上のことから、時刻ｔｂでは、中間ノードＮ２ａが容量カップリングを受け、その電位が（３／２）Ｖｃｃとなり、中間ノードＮ２ｂが容量カップリングを受け、その電位が（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。
時刻ｔｂの直後から、中間ノードＮ２ａは、スイッチＳ３ａによって、昇圧電位Ｖｐｐにまで放電される。すなわち、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐに、電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。これは、第２回目の電荷の供給である。これと同時に、ノードＮ２ｂは、スイッチＳ２ｂによって、電源電位Ｖｃｃにまで充電される。
【００７７】
この場合において、昇圧電位ノードＮｐｐの対向電極が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａ、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐの対向電極（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。これは、第２回目の電荷の消費である。これと同時に、電源電位Ｖｃｃを有するノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。これは、第３回目の電荷の消費である。なお、第２、第３回目の電荷消費は同時である。
【００７８】
時刻ｔｃｆにおいては、クロックφ１ａが、電源電位Ｖｃｃまで上昇し、クロックφ１ｂが接地電位ＧＮＤまで下降し、次のサイクルの動作が開始する。したがって、時刻ｔａｆから、時刻ｔｃｆまでで、１サイクルの動作が終了する。
【００７９】
以上のことから、１サイクルの間に、電源電位Ｖｃｃを有するノードから、接地電位ＧＮＤを有するノードへ消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、１サイクルの間での、電荷効率は、２／３である。すなわち、実施の形態１による昇圧電位発生回路の電荷効率は、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。
【００８０】
ここで、たとえば、実施の形態１による昇圧電位発生回路において、１サイクルの間に昇圧電位ノードＮｐｐへ供給される電荷をＩとすると、その電荷の供給のためには、（３／２）Ｉの電荷が消費されることになる。このため、１サイクルの間での消費電力は、（３／２）Ｉ・Ｖｃｃとなる。これは、図２９に示した従来の昇圧電位発生回路が１サイクルの間に、昇圧電位ノードＮｐｐに電荷Ｉを供給するとき消費する電力である２Ｉ・Ｖｃｃよりも小さくなっている。
【００８１】
また、図２９に示した従来の昇圧電位発生回路は、昇圧電位Ｖｐｐを発生するのに、最大２Ｖｃｃまでの電位をその内部で発生する必要があり、また、発生し得る最大の昇圧電位は、２Ｖｃｃであるのに対し、実施の形態１による昇圧電位発生回路では、昇圧電位Ｖｐｐを発生するのに最大で（３／２）Ｖｃｃを発生し、また、発生し得る最大の昇圧電位は、（３／２）Ｖｃｃである。すなわち、実施の形態１による昇圧電位発生回路が発生し得る昇圧電位は、従来の昇圧電位発生回路が発生し得る昇圧電位よりも小さくなっている。このため、実施の形態１による昇圧電位発生回路の消費電力は、図２９に示した従来の昇圧電位発生回路よりも小さくなる。
【００８２】
次に、対向電極４８が、電源電位Ｖｃｃである場合を考える。昇圧電位ノードＮｐｐへの電荷供給時には、電流は、昇圧電位ノードＮｐｐの対向電極（電源電位Ｖｃｃ）に流れるため、上記のような第１回目および第２回目の電荷の消費がないことになる。このことを考慮して、電荷効率を算出する。１サイクルの動作の間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費される全消費電荷は、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２である。すなわち、電荷効率は２００％に達し、低消費電力化を図ることができる。
【００８３】
実施の形態１による昇圧電位発生回路が、消費電力を低減できることについて、概念的に説明する。図２９の従来の昇圧電位発生回路では、１サイクルの間で、２度電荷を消費し、１度電荷を昇圧電位ノードＮｐｐに供給する。これに対し、実施の形態１による昇圧電位発生回路は、１サイクルの間で、３度電荷を消費し、昇圧電位ノードＮｐｐに２度電荷を供給する。したがって、実施の形態１による昇圧電位発生回路が、２度昇圧電位ノードＮｐｐに電荷を供給するという意味では、図２９に示した従来の昇圧電位発生回路を２つ並列に設けた場合と対比して説明することができる。図２９に示した従来の基板電位発生回路を２つ設けた場合には、１サイクルの間に、４度電荷を消費し、２度昇圧電位ノードＮｐｐに電荷を供給することになる。このことから、実施の形態１による昇圧電位発生回路においては、従来の昇圧電位発生回路を２つ設ける場合に比し、電荷の消費が１回少ない。これが、実施の形態１による昇圧電位発生回路が低消費電力化を実現できる原因となっている。詳しくは以下の理由による。
【００８４】
図４および図５を参照して、時刻ｔａで、ＮＭＯＳトランジスタＭ１ｃがオンになった後、すなわち、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃにより、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とのイコライズが開始された後に、スイッチＳ２ａにより、電源電位Ｖｃｃ、すなわち、電荷が中間ノードＮ２ａに供給される。一方、スイッチＳ２ａがオンになると同時に、スイッチＳ３ｂがオンになり、中間ノードＮ２ｂの電荷が、昇圧電位ノードＮｐｐに供給される。このとき、昇圧電位ノードＮｐｐの対向電極４８が、接地電位ＧＮＤの場合には、電荷が消費されることになる。このような、スイッチＳ３ｂを介して対向電極４８へ移動する電荷として、電源電位Ｖｃｃを有するノードから中間ノードＮ２ａへ、スイッチＳ２ａを介して供給される電荷を用いることができる。これは、ＮＭＯＳトランジスタＭ１ｃによりイコライズが行なわれているからである。
【００８５】
すなわち、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路に供給される電荷（第１のチャージポンピング回路で消費される電荷）を、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路で再利用することにより、従来の昇圧電位発生回路を２つ設けた場合に比し、電荷の消費を１回少なくしている。これにより、実施の形態１による昇圧電位発生回路は、消費電力の低減化を図っている。
【００８６】
図６は、図４のクロックφ１ａ、φ１ｃ、φ１ｂを発生するためのクロック発生回路の詳細を示す回路図である。
【００８７】
図６を参照して、クロック発生回路は、インバータ４９，５１，５３，５５，５７，５９、遅延回路６１、ＡＮＤ回路６３およびＯＲ回路６５を含む。
【００８８】
インバータ４９〜５７は、ノードＮＣ１とノードＮＣ２との間に直列に接続される。ノードＮＣ１とノードＮＣ２との間には遅延回路６１が設けられる。ＡＮＤ回路６３およびＯＲ回路６５の一方入力ノードは、ノードＮＣ１と接続される。ＡＮＤ回路６３およびＯＲ回路６５の他方入力ノードは、ノードＮＣ２に接続される。ＯＲ回路６５の出力ノードは、インバータ５９の入力ノードに接続される。
【００８９】
図６を参照して、インバータ４９〜５７からなるリングオシレータによって、ノードＮＣ１にクロックφＡが生じる。遅延回路６１は、クロックφＡを遅延したクロックφＢをノードＮＣ２に出力する。ＡＮＤ回路６３によって、クロックφＡとクロックφＢとのＡＮＤ演算を求めることで、クロックφ１ｃが生成される。ＯＲ回路６５によって、クロックφＡとクロックφＢとのＯＲ演算を求めることで、クロックφ１ａが形成される。ＯＲ回路６５からのクロックφ１ａを、インバータ５９によって、位相を反転することで、クロックφ１ｂが生成される。
【００９０】
図７は、図６のクロック発生回路が発生するクロックφＡ，φＢ，φ１ａ，φ１ｂ，φ１ｃのタイミング図である。
【００９１】
図７を参照して、時刻ｔａｆにおいて、クロックφＡが「Ｈ」レベルになる。そして、遅延回路６１による遅延の後、すなわち、時刻ｔａにおいて、クロックφＢが「Ｈ」レベルになる。
【００９２】
時刻ｔｂｆにおいて、クロックφＡが「Ｌ」レベルになる。そして、遅延回路６１による遅延の後、すなわち、時刻ｔｂで、クロックφＢが「Ｌ」レベルになる。
【００９３】
このような、クロックφＡおよびクロックφＢのレベルに応じて、クロックφ１ａ，φ１ｂ，φ１ｃのレベルが決定される。
【００９４】
以上のように、実施の形態１による内部電圧発生回路としての昇圧電位発生回路では、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路と、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路とを、相補的に動作させている。そして、さらに、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃによるイコライズの開始後に、すなわち、時刻ｔａの後に、第１のチャージポンピング回路のスイッチＳ２ａを介して、中間ノードＮ２ａに、電源電位Ｖｃｃ、すなわち、電荷が供給される。これと同時に、第２のチャージポンピング回路のスイッチＳ３ｂを介して、中間ノードＮ２ｂの電荷が、昇圧電位ノードＮｐｐに注入される。
【００９５】
このため、実施の形態１による昇圧電位発生回路では、第１のチャージポンピング回路に供給された電荷（第１のチャージポンピング回路で消費される電荷）を、ＮＭＯＳトランジスタＭ１ｃを介して、中間ノードＮ２ｂに供給できる。したがって、第１のチャージポンピング回路に供給された電荷（第１のチャージポンピング回路で消費される電荷）を、第２のチャージポンピング回路のスイッチＳ３ｂから昇圧電位ノードＮｐｐへ注入する電荷として、再利用することができる。
【００９６】
その結果、実施の形態１による昇圧電位発生回路では、電荷効率（昇圧電位ノードＮｐｐへ注入された電荷／消費電荷）を向上させることができ、消費電力の低減化を実現できる。
【００９７】
また、実施の形態１による昇圧電位発生回路では、入力ノードＮ１ａの電位と、入力ノードＮ１ｂの電位とをイコライズした後、時刻ｔｂにおいて、入力ノードＮ１ａ，Ｎ１ｂの電位を変化させる。このため、時刻ｔｂにおける入力ノードＮ１ａ，Ｎ１ｂの電位の変化は（１／２）・Ｖｃｃである。したがって、中間ノードＮ２ａ，Ｎ２ｂの時刻ｔｂにおける電位変化も（１／２）・Ｖｃｃであり、昇圧電位Ｖｐｐの発生のために内部で発生する電位の最大値、すなわち、発生し得る昇圧電位Ｖｐｐの最大値を小さくできる。なお、図２９に示した従来の昇圧電位発生回路の中間ノードＮ２の電位変化はＶｃｃであり、発生し得る昇圧電位の最大値は、２Ｖｃｃであるのに対し、本実施の形態による昇圧電位発生回路が発生し得る昇圧電位の最大値は、３／２Ｖｃｃである。
【００９８】
このように、実施の形態１による昇圧電位発生回路では、その内部で不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。なお、図４の昇圧電位発生回路の電源電位Ｖｃｃは、外部電源電位ｅｘｔＶｃｃでもいいし、内部電源電位ｉｎｔＶｃｃでもよい。
【００９９】
（実施の形態２）
実施の形態２による内部電位発生回路としての昇圧電位発生回路は、図４の昇圧電位発生回路（実施の形態１）のスイッチＳ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂを、具体的な電気回路で置換えたものである。したがって、実施の形態２による昇圧電位発生回路の動作は、実施の形態１による昇圧電位発生回路の動作と同様である。このため、実施の形態２による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の効果を奏する。
【０１００】
図８は、実施の形態２による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１０１】
図８を参照して、図４のスイッチＳ２ａに相当するのが、ＮＭＯＳトランジスタＭ２ａ，Ｍ４ａおよびキャパシタＣ２ａからなる電気回路である。ＮＭＯＳトランジスタＭ２ａは、電源電位Ｖｃｃを有するノードと、中間ノードＮ２ａとの間に接続される。ＮＭＯＳトランジスタＭ２ａのゲートは、ノードＮ４ａに接続される。ＮＭＯＳトランジスタＭ４ａは、電源電位Ｖｃｃを有するノードとノードＮ４ａとの間に接続される。ＮＭＯＳトランジスタＭ４ａのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ２ａは、ノードＮ４ａに接続されるとともに、クロックφ２ａを受ける。
【０１０２】
図４のスイッチＳ３ａに相当するのは、ＮＭＯＳトランジスタＭ３ａ，Ｍ５ａおよびキャパシタＣ３ａからなる電気回路である。ＮＭＯＳトランジスタＭ３ａは、中間ノードＮ２ａと昇圧電位ノードＮｐｐとの間に接続される。ＮＭＯＳトランジスタＭ３ａのゲートは、ノードＮ５ａに接続される。ＮＭＯＳトランジスタＭ５ａは、電源電位Ｖｃｃを有するノードと、ノードＮ５ａとの間に接続される。ＮＭＯＳトランジスタＭ５ａのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ３ａは、ノードＮ５ａに接続されるとともに、クロックφ３ａを受ける。
【０１０３】
図４のスイッチＳ２ｂに相当するのは、ＮＭＯＳトランジスタＭ２ｂ，Ｍ４ｂおよびキャパシタＣ２ｂからなる電気回路である。ＮＭＯＳトランジスタＭ２ｂは、電源電位Ｖｃｃを有するノードと中間ノードＮ２ｂとの間に接続される。ＮＭＯＳトランジスタＭ２ｂのゲートは、ノードＮ４ｂに接続される。ＮＭＯＳトランジスタＭ４ｂは、電源電位Ｖｃｃを有するノードと、ノードＮ４ｂとの間に接続される。ＮＭＯＳトランジスタＭ４ｂのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ２ｂは、ノードＮ４ｂに接続されるとともに、クロックφ２ｂを受ける。
【０１０４】
図４のスイッチＳ３ｂに相当するのは、ＮＭＯＳトランジスタＭ３ｂ，Ｍ５ｂおよびキャパシタＣ３ｂからなる電気回路である。ＮＭＯＳトランジスタＭ３ｂは、中間ノードＮ２ｂと昇圧電位ノードＮｐｐとの間に接続される。ＮＭＯＳトランジスタＭ３ｂのゲートは、ノードＮ５ｂに接続される。ＮＭＯＳトランジスタＭ５ｂは、電源電位Ｖｃｃを有するノードと、ノードＮ５ｂとの間に接続される。ＮＭＯＳトランジスタＭ５ｂのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ３ｂは、ノードＮ５ｂに接続されるとともに、クロックφ３ｂを受ける。
【０１０５】
図９は、図８の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとする。
【０１０６】
図９を参照して、時刻ｔａｆおよびｔａの動作は実施の形態１による昇圧電位発生回路と同一である。すなわち、時刻ｔａでは、クロックφ１ｃを電源電位Ｖｃｃに上昇させ、ＮＭＯＳトランジスタＭ１ａをオンにして、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とをイコライズする。この結果、入力ノードＮ１ａ，Ｎ１ｂの電位は、（１／２）Ｖｃｃとなる。
【０１０７】
時刻ｔａｄにおいて、クロックφ２ａおよびφ３ｂを電源電位Ｖｃｃまで上昇させることで、ノードＮ４ａおよびノードＮ５ｂを、容量結合で、２Ｖｃｃ−Ｖｔｈまで昇圧する。これによって、ＮＭＯＳトランジスタＭ２ａ，Ｍ３ｂをオン状態とする。このとき、中間ノードＮ２ａは、ＮＭＯＳトランジスタＭ２ａによって電源電位Ｖｃｃにまで充電され、中間ノードＮ２ｂは、ＮＭＯＳトランジスタＭ３ｂによって昇圧電位Ｖｐｐにまで放電される。
【０１０８】
この場合において、ＮＭＯＳトランジスタＭ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第１回目の昇圧電位ノードＮｐｐへの電荷の供給である。ここで、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびＮＭＯＳトランジスタＭ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費である。
【０１０９】
時刻ｔｂｆにおいて、ＮＭＯＳトランジスタＭ１ｃがオフした後、時刻ｔｂで、クロックφ１ａが、接地電位ＧＮＤまで下降することで、入力ノードＮ１ａが電源電位Ｖｃｃに充電される。したがって、中間ノードＮ２ａがキャパシタＣ１ａによる容量カップリングを受け、中間ノードＮ２ａの電位が（３／２）Ｖｃｃになる。
【０１１０】
一方、時刻ｔｂでは、クロックφ１ｂが電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが接地電位ＧＮＤまで放電される。したがって、中間ノードＮ２ｂがキャパシタＣ１ｂによる容量カップリングを受け、中間ノードＮ２ｂの電位が（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。
【０１１１】
時刻ｔｂｄにおいて、クロックφ３ａおよびクロックφ２ｂを電源電位Ｖｃｃまで上昇させることで、ノードＮ５ａおよびノードＮ４ｂを容量結合で２Ｖｃｃ−Ｖｔｈまで昇圧する。これによって、ＮＭＯＳトランジスタＭ３ａおよびＭ２ｂをオン状態とする。このとき、中間ノードＮ２ａはＮＭＯＳトランジスタＭ３ａによって、昇圧電位Ｖｐｐにまで放電され、中間ノードＮ２ｂは、ＮＭＯＳトランジスタＭ２ｂによって、電源電位Ｖｃｃにまで充電される。この場合には、ＮＭＯＳトランジスタＭ３ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第２回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびＮＭＯＳトランジスタＭ３ａを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第２回目の電荷の消費である。これと同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、第２、第３回目の電荷消費は同時である。
【０１１２】
時刻ｔｃｆにおいて、クロックφ１ａ，φ１ｂが遷移することで、次のサイクルが開始する。すなわち、時刻ｔａｆから時刻ｔｃｆで１サイクルが終了する。
【０１１３】
１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖｄｉｆ｝・Ｃとなる。一方、昇圧電位ノードＮｐｐに供給される電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２／３である。すなわち、電荷効率は、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超えている。したがって、従来に比し、低消費電力化を実現できる。なお、以上のことは、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合である。
【０１１４】
昇圧電位ノードＮｐｐの対向電極４８が、電源電位Ｖｃｃである場合、第１回目と第２回目の電荷の消費がないことになるので、１サイクルの動作の間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２である。すなわち、電荷効率は２００％に達する。
【０１１５】
以上は、実施の形態２による昇圧電位発生回路の特徴的な動作を中心に説明したが、他の動作については、実施の形態１による昇圧電位発生回路の動作と同様である。
【０１１６】
（実施の形態３）
実施の形態３による内部電位発生回路としての昇圧電位発生回路は、図８の昇圧電位発生回路におけるクロックφ２ａ，φ２ｂ，φ３ａ，φ３ｂをレベル変換して、キャパシタＣ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂに入力するようにしたものである。したがって、実施の形態３による昇圧電位発生回路の動作は、実施の形態２による昇圧電位発生回路の動作と同様である。このため、実施の形態３による昇圧電位発生回路は、実施の形態２による昇圧電位発生回路と同様の効果を奏する。
【０１１７】
図１０は、実施の形態３による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１１８】
図１０を参照して、実施の形態３による昇圧電位発生回路は、図８の昇圧電位発生回路に、レベル変換回路６７，６９を設けたものである。キャパシタＣ３ａには、クロックφ３ａが、レベル変換回路６７によってレベル変換されたクロックφ５ａが入力される。キャパシタＣ３ｂには、クロックφ３ｂが、レベル変換回路６９によってレベル変換されたクロックφ５ｂが入力される。
【０１１９】
レベル変換回路６７は、電圧振幅が電源電位Ｖｃｃであるクロックφ３ａをレベル変換して、電圧振幅が昇圧電位Ｖｐｐであるクロックφ５ａにする。レベル変換回路６９は、電圧振幅が電源電位Ｖｃｃであるクロックφ３ｂをレベル変換して、電圧振幅が昇圧電位Ｖｐｐであるクロックφ５ｂにする。このため、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂのゲート電圧を制御するノードＮ５ａ，Ｎ５ｂの電位は、Ｖｃｃ＋Ｖｐｐ−Ｖｔｈ（＝２Ｖｃｃ＋Ｖｄｉｆ−Ｖｔｈ）にまで上昇し、実施の形態２による昇圧電位発生回路に比較して、ノードＮ５ａ，Ｎ５ｂの電位が高く、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂのしきい値電圧Ｖｔｈによる電圧降下を防ぐことができる。
【０１２０】
図１１は、図１０の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、図１０の昇圧電位発生回路の動作は、図８の昇圧電位発生回路の動作と同様であるので、特徴的な動作についてのみ説明する。
【０１２１】
図１１を参照して、時刻ｔａｄにおいて、クロックφ３ｂが、電源電位Ｖｃｃにまで昇圧される。そして、レベル変換回路６９は、電源電位Ｖｃｃであるクロックφ３ｂを、レベル変換して、昇圧電位Ｖｐｐであるクロックφ５ｂをキャパシタＣ３ｂに出力する。これに応じて、ノードＮ５ｂの電位はＶｃｃ＋Ｖｐｐ−Ｖｔｈになる。
【０１２２】
時刻ｔｂｄにおいて、クロックφ３ａが電源電位Ｖｃｃまで昇圧される。このとき、レベル変換回路６７は、電源電位Ｖｃｃであるクロックφ３ａをレベル変換して、昇圧電位Ｖｐｐであるクロックφ５ａをキャパシタＣ３ａに出力する。これに応じて、ノードＮ５ａの電位が、Ｖｃｃ＋Ｖｐｐ−Ｖｔｈになる。
【０１２３】
以上のように、実施の形態３による昇圧電位発生回路では、レベル変換され電圧が大きくなったクロックφ５ａ，φ５ｂを、キャパシタＣ３ａ，Ｃ３ｂに入力することで、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂをオンすることにしている。
【０１２４】
このため、実施の形態３による昇圧電位発生回路では、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂのしきい値電圧Ｖｔｈによる電圧降下を防ぐことができ、効率よく昇圧電位ノードＮｐｐに電荷を注入することができる。
【０１２５】
（実施の形態４）
図１２は、実施の形態４による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１２６】
図１２を参照して、実施の形態４による昇圧電位発生回路は、図４のＰＭＯＳトランジスタＭ１ａをスイッチＳ１ａにし、図４のＮＭＯＳトランジスタＭ１ｂをスイッチＳ１ｂにし、図４のＮＭＯＳトランジスタＭ１ｃをスイッチＳ１ｃにしたものである。スイッチＳ１ａは、図４のクロックφ１ａと同様のクロックφ１ａに応じて、図４のＰＭＯＳトランジスタＭ１ａと同様の動作をするものである。スイッチＳ１ｂは、図４のクロックφ１ｂと同様のクロックφ１ｂに応じて、図４のＮＭＯＳトランジスタＭ１ｂと同様の動作をするものである。スイッチＳ１ｃは、図４のクロックφ１ｃと同様のクロックφ１ｃに応じて、図４のＮＭＯＳトランジスタＭ１ｃと同様の動作をするものである。
【０１２７】
以上のように、実施の形態４による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の動作をする。したがって、実施の形態４による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の効果を奏する。
【０１２８】
（実施の形態５）
図１３は、実施の形態５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１２９】
図１３を参照して、実施の形態５による昇圧電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ１ｃ、ＮＭＯＳトランジスタＭ１ｂ、キャパシタＣ１ａ，Ｃ１ｂおよびダイオードＤ２ａ，Ｄ２ｂ，Ｄ３ａ，Ｄ３ｂを含む。ＰＭＯＳトランジスタＭ１ｃは、入力ノードＮ１ａと入力ノードＮ１ｂとの間に接続される。ＰＭＯＳトランジスタＭ１ｃのゲートには、クロック／φ１ｃが入力される。ここでキャパシタＣ１ａ，Ｃ１ｂはＭＯＳキャパシタである。ＭＯＳキャパシタＣ１ａのゲートは、入力ノードＮ１ａに接続され、ソースおよびドレインは、中間ノードＮ２ａに接続される。ＭＯＳキャパシタＣ１ｂのゲートは、入力ノードＮ１ｂに接続され、ソースおよびドレインは中間ノードＮ２ｂに接続される。ダイオードＤ３ａのカソードは、昇圧電位ノードＮｐｐに接続され、アノードは、中間ノードＮ２ａに接続される。ダイオードＤ２ａのカソードは中間ノードＮ２ａに接続され、アノードは、電源電位Ｖｃｃを有するノードに接続される。ダイオードＤ３ｂのカソードは、昇圧電位ノードＮｐｐに接続され、アノードは中間ノードＮ２ｂに接続される。ダイオードＤ２ｂのカソードは、中間ノードＮ２ｂに接続され、アノードは電源電位Ｖｃｃを有するノードに接続される。
【０１３０】
実施の形態５による昇圧電位発生回路は、図４のＮＭＯＳトランジスタＭ１ｃ、キャパシタＣ１ａ、キャパシタＣ１ｂ、スイッチＳ３ａ、スイッチＳ２ａ、スイッチＳ３ｂおよびスイッチＳ２ｂを、それぞれ、同様の働きをする、ＰＭＯＳトランジスタＭ１ｃ、ＭＯＳキャパシタＣ１ａ、ＭＯＳキャパシタＣ１ｂ、ダイオードＤ３ａ、ダイオードＤ２ａ、ダイオードＤ３ｂおよびダイオードＤ２ｂにしたものである。したがって、実施の形態５による昇圧電位発生回路の動作は、実施の形態４による昇圧電位発生回路の動作と同様である。但し、実施の形態５による昇圧電位発生回路では、図４のＮＭＯＳトランジスタＭ１ｃを、ＰＭＯＳトランジスタＭ１ｃに変えたことから、ＰＭＯＳトランジスタＭ１ｃに入力されるクロック／φ１ｃは、図４のクロックφ１ｃを反転した信号である。
【０１３１】
図１４は、図１３の昇圧電位発生回路の動作を説明するためのタイミング図である。上述のように、ＰＭＯＳトランジスタＭ１ｃに入力されるクロック／φ１ｃは、図４のクロックφ１ｃを反転した信号であるため、時刻ｔａにおいて、電源電位Ｖｃｃから接地電位ＧＮＤへ降圧され、時刻ｔｂｆで、接地電位ＧＮＤから電源電位Ｖｃｃに昇圧されるものである。他のクロックφ１ａ，φ１ｂの遷移のタイミングやノードＮ１ａ，Ｎ１ｂ，Ｎ２ａ，Ｎ２ｂの電位変化は、図５に示したものと同様である。
【０１３２】
以上のように、実施の形態５による昇圧電位発生回路では、イコライズ手段として、図４のＮＭＯＳトランジスタＭ１ｃの代わりに、ＰＭＯＳトランジスタＭ１ｃを設けているため、本実施の形態による昇圧電位発生回路は、イコライズ手段に入力されるクロックの極性が図４の昇圧電位発生回路と異なるだけで、全体動作は同様である。したがって、実施の形態５による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の効果を奏する。
【０１３３】
さらに、実施の形態５による昇圧電位発生回路では、図８のＮＭＯＳトランジスタＭ２ａ，Ｍ４ａおよびキャパシタＣ２ａからなる電気回路の代わりにダイオードＤ２ａを設け、図８のＮＭＯＳトランジスタＭ３ａ，Ｍ５ａおよびキャパシタＣ３ａからなる電気回路の代わりにダイオードＤ３ａを設け、図８のＮＭＯＳトランジスタＭ２ｂ，Ｍ４ｂおよびキャパシタＣ２ｂからなる電気回路の代わりにダイオードＤ２ｂを設け、図８のＮＭＯＳトランジスタＭ３ｂ，Ｍ５ｂおよびキャパシタＣ３ｂからなる電気回路の代わりにダイオードＤ３ｂを設けている。
【０１３４】
このため、実施の形態５による昇圧電位発生回路では、実施の形態２による昇圧電位発生回路で必要なクロックφ２ａ，φ２ｂ，φ３ａ，φ３ｂのような制御クロックが不要になる。
【０１３５】
なお、実施の形態５による昇圧電位発生回路は、図１のＤＲＡＭの昇圧電位発生回路２３として用いることができる。
【０１３６】
（実施の形態６）
実施の形態６による内部電位発生回路としての昇圧電位発生回路は、図４の昇圧電位発生回路の中間ノードＮ２ａと中間ノードＮ２ｂとの間にＮＭＯＳトランジスタを設け、そのＮＭＯＳトランジスタをクロックで制御するようにしたものである。
【０１３７】
図１５は、本発明の実施の形態６による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１３８】
図１５を参照して、実施の形態６による昇圧電位発生回路は、中間ノードＮ２ａと中間ノードＮ２ｂとの間にＮＭＯＳトランジスタＭ２ｃを設ける。ＮＭＯＳトランジスタＭ２ｃのゲートには、クロックφ２ｃが入力される。
【０１３９】
図１６は、図１５の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとする。
【０１４０】
図１５および図１６を参照して、時刻ｔｅにおいて、クロックφ２ｃが、Ｖｃｃ＋αまで上昇する。このため、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とが、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃによってイコライズされ、中間ノードＮ２ａ，Ｎ２ｂの電位が｛Ｖｃｃ＋（１／２）Ｖｄｉｆ｝にされる。この結果、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａ、ＮＭＯＳトランジスタＭ２ｃ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、１／２Ｖｄｉｆの電荷が移動する。すなわち、第１回目の電荷の消費である。
【０１４１】
時刻ｔａにおいて、クロックφ１ｃが、電源電位Ｖｃｃまで上昇することで、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃがオンする。この結果、入力ノードＮ１ａの電位と、入力ノードＮ１ｂの電位とがイコライズされ、入力ノードＮ１ａ，Ｎ１ｂの電位は、（１／２）Ｖｃｃとなる。このように、時刻ｔａにおいて、入力ノードＮ１ａが（１／２）Ｖｃｃまで下降することで、中間ノードＮ２ａは、キャパシタＣ１ａによる容量カップリングを受ける。このため、中間ノードＮ２ａの電位は、（１／２）Ｖｐｐとなる。一方、時刻ｔａにおいて、入力ノードＮ１ｂが（１／２）Ｖｃｃまで上昇することで、中間ノードＮ２ｂが、キャパシタＣ１ｂによる容量カップリングを受ける。このため、中間ノードＮ２ｂの電位は、（１／２）Ｖｐｐ＋Ｖｃｃとなる。
【０１４２】
時刻ｔａの直後から、中間ノードＮ２ａは、スイッチＳ２ａによって電源電位Ｖｃｃにまで充電され、中間ノードＮ２ｂは、スイッチＳ３ｂによって昇圧電位Ｖｐｐにまで放電される。このとき、スイッチＳ３ｂを介して、昇圧電位ノードＮｐｐに｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が供給される。すなわち、第１回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、スイッチＳ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が移動する。これは、第２回目の電荷の消費である。なお、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合は、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動はない。
【０１４３】
時刻ｔｄにおいて、クロックφ２ｃが電源電位Ｖｃｃ＋αまで上昇し、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とがイコライズされ、中間ノードＮ２ａ，Ｎ２ｂの電位が｛Ｖｃｃ＋（１／２）Ｖｄｉｆ｝にされる。ここでの、電源電位Ｖｃｃから接地電位ＧＮＤへの電荷の移動はない。また、ＮＭＯＳトランジスタＭ２ｃでのイコライズ中は、クロックφ１ｃがＶｃｃレベルであるため、ＮＭＯＳトランジスタＭ１ｃによるイコライズも行なわれている。
【０１４４】
時刻ｔｂで、クロックφ１ａが、接地電位ＧＮＤまで下降することで、ノードＮ１ａは充電され、その電位が電源電位Ｖｃｃになる。このため、中間ノードＮ２ａは、キャパシタＣ１ａによる容量カップリングを受け、その電位が（１／２）（３Ｖｃｃ＋Ｖｄｉｆ）となる。一方、時刻ｔｂにおいて、クロックφ１ｂが電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが放電され、その電位が接地電位ＧＮＤとなる。このため、中間ノードＮ２ｂが、キャパシタＣ１ｂによる容量カップリングを受け、この電位が、（１／２）（Ｖｃｃ＋Ｖｄｉｆ）となる。
【０１４５】
時刻ｔｂの直後から、中間ノードＮ２ａは、スイッチＳ３ａによって昇圧電位Ｖｐｐにまで放電され、中間ノードＮ２ｂは、スイッチＳ２ｂによって電源電位Ｖｃｃまで充電される。このとき、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃが供給される。すなわち、第２回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動はない。
【０１４６】
さらに、これらのことに加えて、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤであっても電源電位Ｖｃｃであっても、電源電位Ｖｃｃを有するノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が移動する。すなわち、第４回目の電荷の消費である。なお、第３、第４回目の電荷の消費は同時である。
【０１４７】
上記動作で１サイクルの動作が終了する。１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、たとえば、Ｖｄｉｆ＝（１／４）Ｖｃｃのとき、電荷効率は３／５である。すなわち、実施の形態６による昇圧電位発生回路の電荷効率は、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。このため、従来より消費電力を低減できる。
【０１４８】
さらに、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合、第２回目と第３回目の電荷の消費がないことになるため、１サイクルの間に電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は、｛（１／２）Ｖｃｃ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、Ｖｄｉｆ＝（１／４）Ｖｃｃのとき、電荷効率は３／２である。すなわち、電荷効率は１５０％に達する。
【０１４９】
ここで、実施の形態６による昇圧電位発生回路が発生し得る最大の昇圧電位Ｖｐｐの大きさは、図１６からもわかるように、２Ｖｃｃである。すなわち、図１６を参照して、１／２（Ｖｃｃ−Ｖｄｉｆ）＝０になるまで昇圧電位Ｖｐｐを発生できる。
【０１５０】
このように、実施の形態６による昇圧電位発生回路が発生し得る最大の昇圧電位Ｖｐｐは、図２９に示した従来の昇圧電位発生回路が発生し得る最大の昇圧電位Ｖｐｐと同じである。しかし上述のように、実施の形態６による昇圧電位発生回路は従来のものよりも電荷効率は良い。
【０１５１】
以上のように、実施の形態６による昇圧電位発生回路では、スイッチＳ２ａによる中間ノードＮ２ａへの電源電位Ｖｃｃ（電荷）の供給およびスイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入の開始前に、すなわち、時刻ｔａにおいて、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とを、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃによりイコライズする。したがって、中間ノードＮ２ａへ、スイッチＳ２ａによって供給された電源電位Ｖｃｃ（電荷）を、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入に利用できる。すなわち、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路に供給される電荷（第１のチャージポンピング回路で消費される電荷）を、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路で再利用できる。
【０１５２】
このため、実施の形態６による昇圧電位発生回路では、消費電荷を小さくすることができ、昇圧電位Ｖｐｐの発生効率（電荷効率）を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【０１５３】
また、実施の形態６による昇圧電位発生回路では、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入およびスイッチＳ２ａによる中間ノードＮ２ａへの電源電位Ｖｃｃ（電荷）の供給が開始された後に、すなわち、時刻ｔｄにおいて、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃにより、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とのイコライズが開始される。このため、中間ノードＮ２ａの電位は、（１／２）Ｖｄｉｆだけ上昇し、中間ノードＮ２ｂの電位は（１／２）・Ｖｄｉｆだけ下降する。
一方、ＮＭＯＳトランジスタＭ２ｃによるイコライズ中は、すなわち、時刻ｔｄ以後は、クロックφ１ｃが電源電位Ｖｃｃになっているため、ＮＭＯＳトランジスタＭ１ｃによるイコライズも同時に行なわれていることになる。したがって、時刻ｔｂにおいて、入力ノードＮ１ａが電源電位Ｖｃｃになると、容量カップリングにより、中間ノードＮ２ａの電位は、Ｖｃｃ＋（１／２）Ｖｄｉｆから（１／２）Ｖｃｃだけ上昇することになる。なお、図４の昇圧電位発生回路では、図５を参照して、時刻ｔｂにおいて、中間ノードＮ２ａは電源電位Ｖｃｃから（１／２）Ｖｃｃだけ上昇する。
【０１５４】
したがって、実施の形態６による昇圧電位発生回路では、発生し得る昇圧電位Ｖｐｐの最大値を、実施の形態１〜５による昇圧電位発生回路が発生し得る昇圧電位Ｖｐｐの最大値より大きくすることができる。すなわち、図２９に示した従来の昇圧電位発生回路が発生し得る昇圧電位の最大値と同じにすることができる。しかし、図２９に示した従来の昇圧電位発生回路よりも、昇圧電位の発生効率（電荷効率）は良い。
【０１５５】
このように、実施の形態６による昇圧電位発生回路では、低消費電力化という面では、実施の形態１〜５による昇圧電位発生回路より悪いが（従来の昇圧電位発生回路よりは良い）、大きな昇圧電位Ｖｐｐが要求される場合に特に有用となる。
【０１５６】
次に、実施の形態６による昇圧電位発生回路の変形例について説明する。実施の形態６による昇圧電位発生回路の変形例の回路構成は、図１５に示した実施の形態６による昇圧電位発生回路と同じである。
【０１５７】
図１７は、実施の形態６による昇圧電位発生回路の変形例の動作を説明するためのタイミング図である。
【０１５８】
図１７を参照して、実施の形態６による昇圧電位発生回路の変形例におけるクロックの特徴は、クロックφ１ｃ，φ２ｃにある。言い換えると、実施の形態６による昇圧電位発生回路のクロックφ１ｃ，φ２ｃが、図１５の実施の形態６による昇圧電位発生回路のクロックφ１ｃ，φ２ｃと異なるため、この２つの昇圧電位発生回路はその動作が異なることになる。なお、図１６のクロックφ２ｃの周波数は、図１７のクロックφ２ｃの周波数の２倍になっている。
【０１５９】
図１７を参照して、時刻ｔａｆ以前において、入力ノードＮ１ａが電源電位Ｖｃｃであり、入力ノードＮ１ｂが接地電位ＧＮＤであり、中間ノードＮ２ａが昇圧電位Ｖｐｐであり、中間ノードＮ２ｂが電源電位Ｖｃｃである状態を考える。
【０１６０】
時刻ｔａにおいて、クロックφ１ｃが、電源電位Ｖｃｃまで上昇することで、ＮＭＯＳトランジスタＭ１ｃがオンする。その結果、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とが、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃによりイコライズされ、入力ノードＮ１ａ，Ｎ１ｂの電位は、（１／２）Ｖｃｃとなる。さらに、時刻ｔａで、入力ノードＮ１ａの電位が（１／２）Ｖｃｃまで下降することで、中間ノードＮ２ａが、キャパシタＣ１ａによる容量カップリングを受ける。このため、中間ノードＮ２ａの電位が、（１／２）Ｖｃｃ＋Ｖｄｉｆになる。一方、時刻ｔａでは、入力ノードＮ１ｂの電位が（１／２）Ｖｃｃまで上昇することで、中間ノードＮ２ｂの電位が、キャパシタＣ１ｂによる容量カップリングを受ける。このため、中間ノードＮ２ｂの電位は、（３／２）Ｖｃｃとなる。
【０１６１】
時刻ｔａの直後から、中間ノードＮ２ａは、スイッチＳ２ａによって、電源電位Ｖｃｃにまで充電され、中間ノードＮ２ｂは、スイッチＳ３ｂによって昇圧電位Ｖｐｐにまで放電される。このとき、スイッチＳ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第１回目の、昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、スイッチＳ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費である。
【０１６２】
時刻ｔｄにおいて、クロックφ２ｃが、電源電位Ｖｃｃ＋αまで上昇することで、ＮＭＯＳトランジスタＭ２ｃがオンする。この結果、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とが、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃによりイコライズされる。このため、中間ノードＮ２ａ，Ｎ２ｂの電位はＶｃｃ＋（１／２）Ｖｄｉｆとなる。さらに、時刻ｔｄにおいて、中間ノードＮ２ａが変動することで、入力ノードＮ１ａが容量カップリングを受ける。このため、入力ノードＮ１ａの電位は（１／２）｛Ｖｃｃ＋Ｖｄｉｆ｝となる。一方、時刻ｔｄにおいて、中間ノードＮ２ｂが変動することで、入力ノードＮ１ｂが容量カップリングを受ける。このため、入力ノードＮ１ｂの電位が（１／２）｛Ｖｃｃ−Ｖｄｉｆ｝となる。このとき、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動はない。
【０１６３】
なお、時刻ｔｄからＮＭＯＳトランジスタＭ２ｃによりイコライズが行なわれている間は、クロックφ１ｃが接地電位ＧＮＤであるため、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃはオフになっている。このため、中間ノードＮ２ａ，Ｎ２ｂの変動により入力ノードＮ１ａ，Ｎ１ｂが容量カップリングを受けるのである。
【０１６４】
時刻ｔｂにおいて、クロックφ１ａが、接地電位ＧＮＤまで下降することで、入力ノードＮ１ａが充電され、その電位が電源電位Ｖｃｃとなる。このため、中間ノードＮ２ａが容量カップリングを受け、その電位が、（３／２）Ｖｃｃとなる。一方、時刻ｔｂにおいて、クロックφ１ｂが、電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが放電され、その電位が接地電位ＧＮＤとなる。このため、中間ノードＮ２ｂが容量カップリングを受け、その電位が、（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。
【０１６５】
時刻ｔｂの直後から、中間ノードＮ２ａは、スイッチＳ３ａによって昇圧電位Ｖｐｐにまで放電され、中間ノードＮ２ｂは、スイッチＳ２ｂによって、電源電位Ｖｃｃにまで充電される。このとき、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第２回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびスイッチＳ３ａを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第２回目の電荷の消費である。これと同時に、電源電位Ｖｃｃを有するノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、第２、第３回目の電荷消費は同時である。
【０１６６】
時刻ｔｃｆにおいて次のサイクルの動作が開始する。すなわち、時刻ｔａｆ〜時刻ｔｃｆで１サイクルの動作が終了する。対向電極４８が接地電位ＧＮＤである場合に、１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ、消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２／３である。すなわち、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。このため、従来より、低消費電力化が図れる。
【０１６７】
昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合は、昇圧電位ノードＮｐｐへの電荷供給時は、電流は、対向電極４８（電源電位Ｖｃｃ）に流れるため、電荷の移動はない。すなわち、第１回目および第２回目の電荷の消費はないことになる。したがって、対向電極４８が電源電位Ｖｃｃである場合、１サイクルの間に電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２である。すなわち、電荷効率は２００％に達する。
【０１６８】
以上のように、実施の形態６による昇圧電位発生回路の変形例では、スイッチＳ２ａにより中間ノードＮ２ａへの電源電位Ｖｃｃ（電荷）の供給およびスイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入の開始前に、すなわち、時刻ｔａにおいて、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃにより、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とをイコライズする。したがって、スイッチＳ２ａによって中間ノードＮ２ａへ供給された電源電位Ｖｃｃ（電荷）を、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入に利用できる。すなわち、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路で消費される電荷を、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路で再利用できる。このため、実施の形態６による昇圧電位発生回路の変形例では、消費電荷を小さくすることができ、昇圧電位Ｖｐｐの発生効率（電荷効率）を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【０１６９】
また、実施の形態６による昇圧電位発生回路の変形例では、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃによるイコライズが開始される前に、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃはオフにされる。このため、時刻ｔｄで、ＮＭＯＳトランジスタＭ２ｃによるイコライズが開始され、ノードＮ２ａ，ノードＮ２ｂの電位が変動すると、容量カップリングにより、入力ノードＮ１ａ，Ｎ１ｂの電位が変動する。よって、時刻ｔｂにおいて、入力ノードＮ１ａを電源電位Ｖｃｃに、入力ノードＮ１ｂの電位を接地電位ＧＮＤにする場合においても、入力ノードＮ１ａ，Ｎ１ｂの電位変化は小さくなる。このため、昇圧電位を発生するため、昇圧電位発生回路の内部で発生される電位の最大値、つまり、発生し得る昇圧電位Ｖｐｐの最大値を、図２９に示した従来の昇圧電位発生回路に比し小さくできる。
【０１７０】
したがって、実施の形態６による昇圧電位発生回路の変形例では、その内部で不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。なお、本実施の形態の変形例が発生できる昇圧電位の最大値は（３／２）Ｖｃｃであり、図２９の従来例では２Ｖｃｃである。
【０１７１】
（実施の形態７）
図１８は、実施の形態７による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【０１７２】
図１８を参照して、本発明の実施の形態７による昇圧電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ１ｂ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｄ，Ｍ１ｅ，Ｍ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅおよびキャパシタＣ１ａ，Ｃ１ｂ，Ｃ１ｄ，Ｃ１ｅを含む。
【０１７３】
ＰＭＯＳトランジスタＭ１ａ、ＰＭＯＳトランジスタＭ１ｂ、ＮＭＯＳトランジスタＭ１ｃ、ＮＭＯＳトランジスタＭ１ｄおよびＮＭＯＳトランジスタＭ１ｅは、電源電位Ｖｃｃを有するノードと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ１ａ，Ｍ１ｂおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｄ，Ｍ１ｅのゲートには、それぞれ、クロック／φ１ａ，／φ１ｂ，φ１ａ，φ１ｂ，φ１ｅが入力される。入力ノードＮ１ａと中間ノードＮ２ａとの間にキャパシタＣ１ａが設けられる。入力ノードＮ１ｂと中間ノードＮ２ｂとの間にキャパシタＣ１ｂが設けられる。入力ノードＮ１ｄと中間ノードＮ２ｄとの間にキャパシタＣ１ｄが設けられる。入力ノードＮ１ｅと中間ノードＮ２ｅとの間にキャパシタＣ１ｅが設けられる。
【０１７４】
ＮＭＯＳトランジスタＭ３ａおよびＮＭＯＳトランジスタＭ２ａは、昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ｂおよびＮＭＯＳトランジスタＭ２ｂは、昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ｄおよびＮＭＯＳトランジスタＭ２ｄは昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ｅおよびＮＭＯＳトランジスタＭ２ｅは昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅのゲートには、それぞれ、クロックφ３，φ２，φ２，φ３，φ３，φ２，φ２，φ３が入力される。
【０１７５】
図１９は、図１８の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとする。
【０１７６】
図１９を参照して、クロックφ１ａと／φ１ａは、相補クロックであり、φ１ｂと／φ１ｂは相補クロックである。そして、クロックφ１ａ，／φ１ａ，φ１ｂ，／φ１ｂの振幅は電源電位Ｖｃｃである。
【０１７７】
時刻ｔａｆ以前において、入力ノードＮ１ａ，Ｎ１ｂが（３／４）Ｖｃｃ、入力ノードＮ１ｄ，Ｎ１ｅが（１／４）Ｖｃｃ、中間ノードＮ２ａ，Ｎ２ｄがＶｃｃおよび中間ノードＮ２ｂ，Ｎ２ｅがＶｐｐである状態を考える。
【０１７８】
まず、入力ノードＮ１ａ，Ｎ１ｂ，Ｎ１ｄ，Ｎ１ｅについて考える。
時刻ｔａｆにおいて、φ１ｂを接地電位ＧＮＤまで下降することで、ＰＭＯＳトランジスタＭ１ｂおよびＮＭＯＳトランジスタＭ１ｄをオフにする。時刻ｔａにおいて、クロックφ１ａを電源電位Ｖｃｃまで上昇することで、ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｅをオンにする。この結果、時刻ｔａにおいては、入力ノードＮ１ａが電源電位Ｖｃｃに充電され、入力ノードＮ１ｂの電位と入力ノードＮ１ｄの電位とが、（１／２）Ｖｃｃにイコライズされ、入力ノードＮ１ｅが接地電位ＧＮＤに放電される。
【０１７９】
時刻ｔｂｆにおいては、クロックφ１ａを接地電位ＧＮＤまで下降することで、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯＳトランジスタＭ１ｃ、ＮＭＯＳトランジスタＭ１ｅをオフにする。さらに、時刻ｔｂにおいて、クロックφ１ｂを電源電位Ｖｃｃまで上昇することで、ＰＭＯＳトランジスタＭ１ｂおよびＮＭＯＳトランジスタＭ１ｄをオンにする。その結果、時刻ｔｂにおいては、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とが（３／４）Ｖｃｃにイコライズされ、入力ノードＮ１ｄの電位と入力ノードＮ１ｅの電位とが（１／４）Ｖｃｃにイコライズされる。時刻ｔｃｆにおいて、次のサイクルの動作が開始する。すなわち時刻ｔｃｆでは、時刻ｔａｆと同様の動作が行なわれる。以上で１サイクルの動作が終了する。つまり、時刻ｔａｆ〜時刻ｔｃｆで１サイクルの動作が終了することになる。
【０１８０】
以上のことをまとめると、入力ノードＮ１ａ，Ｎ１ｂ，Ｎ１ｄ，Ｎ１ｅは、各々、振幅（１／４）Ｖｃｃで、周期ｔｃ〜ｔａで振動する。
【０１８１】
次に、中間ノードＮ２ａ，Ｎ２ｂ，Ｎ２ｄ，Ｎ２ｅについて考える。
時刻ｔａ以前では、中間ノードＮ２ｂ，Ｎ２ｅの電位は、昇圧電位ノードＮｐｐであり、中間ノードＮ２ａ，Ｎ２ｄの電位は電源電位Ｖｃｃである。時刻ｔａにおいて、中間ノードＮ２ａ，Ｎ２ｄは、入力ノードＮ１ａ，Ｎ１ｄの容量カップリングを受け、電位が電源電位Ｖｃｃから（５／４）Ｖｃｃに変動する。また、時刻ｔａにおいては、中間ノードＮ２ｂ，Ｎ２ｅは、入力ノードＮ１ｂ，Ｎ１ｅの容量カップリングを受け、電位が昇圧電位ＶｐｐからＶｐｐ−（１／４）Ｖｃｃに変動する。
【０１８２】
時刻ｔａｄにおいて、クロックφ３の活性化により、すなわち、「Ｈ」レベルへの変化により、ＮＭＯＳトランジスタＭ３ａ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｅがオンする。このため、時刻ｔａｄでは、中間ノードＮ２ａ，Ｎ２ｄが、（５／４）ＶｃｃからＶｐｐまで放電され、中間ノードＮ２ｂ，Ｎ２ｅがＶｐｐ−（１／４）ＶｃｃからＶｃｃにまで充電される。これは第１回目および第２回目の電荷の供給である。なお、第１および第２回目の電荷の供給は同時に行なわれる。この場合において、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびＮＭＯＳトランジスタＭ３ａを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。第１回目の電荷の消費である。さらに同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｂ，中間ノードＮ２ｂ，キャパシタＣ１ｂ，入力ノードＮ１ｂ，ＮＭＯＳトランジスタＭ１ｃ，入力ノードＮ１ｄ，キャパシタＣ１ｄ，中間ノードＮ２ｄおよびＮＭＯＳトランジスタＭ３ｄを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第２回目の電荷の消費である。さらに同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｅ，キャパシタＣ１ｅ，入力ノードＮ１ｅおよびＮＭＯＳトランジスタＭ１ｅを介して、接地電位ＧＮＤを有するノードに｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、第１〜３回目の電荷の消費は同時に行なわれる。
【０１８３】
時刻ｔｂにおいて、中間ノードＮ２ａ，Ｎ２ｄは、入力ノードＮ１ａ，Ｎ１ｄの容量カップリングを受け、電位が昇圧電位ＶｐｐからＶｐｐ−（１／４）Ｖｃｃに変動する。さらに、時刻ｔｂにおいては、中間ノードＮ２ｂ，Ｎ２ｅは、入力ノードＮ１ｂ，Ｎ１ｅの容量カップリングを受け、電位が電源電位Ｖｃｃから（５／４）Ｖｃｃに変動する。
【０１８４】
時刻ｔｂｄにおいて、クロックφ２の活性化により、すなわち、「Ｈ」レベルへの変化により、ＮＭＯＳトランジスタＭ２ａ，Ｍ３ｂ，Ｍ２ｄ，Ｍ３ｅがオンする。このため、中間ノードＮ２ｂ，Ｎ２ｅが（５／４）ＶｃｃからＶｐｐにまで放電され、中間ノードＮ２ａ，Ｎ２ｄがＶｐｐ−（１／４）ＶｃｃからＶｃｃまで充電される。これは、第３回目および第４回目の電荷の供給である。なお、第３および第４回目の電荷の供給は同時に行なわれる。この場合において、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ａ，中間ノードＮ２ａ，キャパシタＣ１ａ，入力ノードＮ１ａ，ＰＭＯＳトランジスタＭ１ｂ，入力ノードＮ１ｂ，キャパシタＣ１ｂ，中間ノードＮ２ｂおよびＮＭＯＳトランジスタＭ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第４回目の電荷の消費である。さらに同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｄ，中間ノードＮ２ｄ，キャパシタＣ１ｄ，入力ノードＮ１ｄ，ＮＭＯＳトランジスタＭ１ｄ，入力ノードＮ１ｅ，キャパシタＣ１ｅ，中間ノードＮ２ｅおよびＮＭＯＳトランジスタＭ３ｅを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第５回目の電荷の消費である。時刻ｔｃｆで次のサイクルの動作が開始する。すなわち、時刻ｔａｆ〜時刻ｔｃｆで１サイクルの動作が終了する。なお、第４回目および第５回目の電荷の消費は同時である。
【０１８５】
１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されたすべての電荷は、５・｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間で、昇圧電位ノードＮｐｐに供給される電荷は、４・｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は４／５である。すなわち、電荷効率は８０％となり、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。これにより、従来より低消費電力化を図ることができる。
【０１８６】
また、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合は、第１回目、第２回目、第４回目および第５回目の電荷の消費がないことになるので、１サイクルの動作の間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、４・｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は４、すなわち、４００％に達する。
【０１８７】
以上のように実施の形態７による昇圧電位発生回路では、電荷効率が８０％または４００％であり、従来の昇圧電位発生回路よりも電荷効率は良い。さらに、昇圧電位Ｖｐｐは、Ｖｃｃ≦Ｖｐｐ≦（５／４）Ｖｃｃを満たす範囲で発生することができる。なお、従来の昇圧電位発生回路（図２９）では、発生できる昇圧電位は２Ｖｃｃである。これらのことから、実施の形態７による昇圧電位発生回路は低消費電力化を図ることができる。
【０１８８】
（実施の形態８）
図２０は、実施の形態８による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図１８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１８９】
図２０の昇圧電位発生回路は、図１８のＰＭＯＳトランジスタＭ１ａ，Ｍ１ｂおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｄ，Ｍ１ｅ，Ｍ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅを、それぞれ、スイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ１ｅ，Ｓ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂ，Ｓ３ｄ，Ｓ２ｄ，Ｓ３ｅ，Ｓ２ｅで置換えたものである。スイッチＳ１ａは、図１８のクロック／φ１ａと同様のクロックφ１ａを受けて、図１８のＰＭＯＳトランジスタＭ１ａと同様の動作をするものである。スイッチＳ１ｂは、図１８のクロック／φ１ｂと同様のクロックφ１ｂを受けて、図１８のＰＭＯＳトランジスタＭ１ｂと同様の動作をするものである。スイッチＳ１ｃは、図１８のクロックφ１ａと同様のクロックφ１ｃを受けて、図１８のＮＭＯＳトランジスタＭ１ｃと同様の動作をするものである。スイッチＳ１ｄは、図１８のクロックφ１ｂと同様のクロックφ１ｄを受けて、図１８のＮＭＯＳトランジスタＭ１ｄと同様の動作をするものである。スイッチＳ１ｅは、図１８のクロックφ１ａと同様のクロックφ１ｅを受けて、図１８のＮＭＯＳトランジスタＭ１ｅと同様の動作をするものである。スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂ，Ｓ３ｄ，Ｓ２ｄ，Ｓ３ｅ，Ｓ２ｅは、それぞれ、図１８のＮＭＯＳトランジスタＭ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅと同様の動作をするものである。
【０１９０】
したがって、実施の形態８による昇圧電位発生回路は、実施の形態７による昇圧電位発生回路と同様の動作をする。したがって、実施の形態８による昇圧電位発生回路は、実施の形態７による昇圧電位発生回路と同様の効果を奏する。
【０１９１】
（実施の形態９）
図２１は、実施の形態９による昇圧電位発生ユニット（Ｖｐｐ発生ユニット）を内蔵するＤＲＡＭの一部を示す概略ブロック図である。
【０１９２】
図２１を参照して、ＤＲＡＭの一部は、ＲＡＳバッファ７１、遅延回路７３、クロック制御回路７５，７７および昇圧電位発生ユニット７９を含む。昇圧電位発生ユニットは、ＢＬＩポンプ８１およびＷＬポンプ８３を含む。
【０１９３】
ＲＡＳバッファ７１は、外部からのロウアドレスストローブ信号／ＲＡＳを取込む。そして、ＲＡＳバッファ７１は、信号Ｓ１を出力する。遅延回路７３は、信号Ｓ１を遅延した信号Ｓ２を出力する。クロック制御回路７５，７７は、信号Ｓ１および信号Ｓ２を受けて動作する。このクロック制御回路７５は、図６のＡＮＤ回路６３、ＯＲ回路６５およびインバータ５９からなるクロック制御回路と同様の構成である。また、クロック制御回路７７についても、同様である。
【０１９４】
ＢＬＩポンプ８１は、クロック制御回路７５からのポンプクロックＰＣＬＫ１を受けて動作する。ＷＬポンプ８３は、クロック制御回路７７からのポンプクロックＰＣＬＫ２を受けて動作する。ＢＬＩポンプ８１が発生する昇圧電位Ｖｐｐは、メモリセルアレイ内のビット線アイソレーション信号伝達線の充電に使用される。このビット線アイソレーション信号伝達線は、図３のビット線アイソレーション信号伝達線ＢＬＩ１，ＢＬＩ２に相当するものである。また、ＷＬポンプ８３から発生される昇圧電位Ｖｐｐは、メモリセルアレイ内のワード線の充電に使用される。このワード線は、図３のワード線ＷＬに相当するものである。
【０１９５】
ＢＬＩポンプ８１およびＷＬポンプ８３の各々には、実施の形態１〜８による昇圧電位発生回路のいずれかを用いる。したがって、たとえば、ＢＬＩポンプ８１に実施の形態１による昇圧電位発生回路（図４）を用いた場合には、ポンプクロックＰＣＬＫ１は、クロックφ１ａ，φ１ｂ，φ１ｃに相当することになる。
【０１９６】
なお、実施の形態９におけるＤＲＡＭの全体構成は図１のＤＲＡＭと同様である。この場合において、図１の昇圧電位発生回路２３として、図２１の昇圧電位発生ユニット７９が用いられることになる。
【０１９７】
以上のように、実施の形態９による昇圧電位発生ユニットでは、昇圧電位発生ユニットを構成するＢＬＩポンプ８１およびＷＬポンプ７９の各々として、実施の形態１〜８による昇圧電位発生回路を用いている。したがって、実施の形態９による昇圧電位発生ユニットは、実施の形態１〜８による昇圧電位発生ユニットのいずれかと同様の効果を奏する。
【０１９８】
（実施の形態１０）
図２２は、実施の形態１０による昇圧電位発生ユニットを示す概略ブロック図である。
【０１９９】
図２２を参照して、実施の形態１０による昇圧電位発生ユニットは、外部電源電位ディテクタ８５、レベルシフタ８７、ＰＭＯＳトランジスタ８９、ダウンコンバータ９１、および昇圧電位発生回路９３を含む。
【０２００】
ここで図２２の昇圧電位発生ユニットが、発生したい昇圧電位、すなわち、目標とする昇圧電位をＶｐｐｄとし、その動作について説明する。外部電源電位ディテクタ８５は、外部電源電位ｅｘｔＶｃｃの電位レベルを検知する。そして、目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃより小さい場合には、外部電源電位ディテクタ８５は、接地電位ＧＮＤレベルの信号をレベルシフタ８７に出力する。これを受け、レベルシフタ８７は、ＧＮＤレベルの信号をＰＭＯＳトランジスタ８９のゲートに入力する。この結果、目標とする昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小さいときには、ＰＭＯＳトランジスタ８９がオンになる。そして、ＰＭＯＳトランジスタ８９を介して、外部電源電位ｅｘｔＶｃｃが、昇圧電位ノードＮｐｐに、昇圧電位Ｖｐｐとして供給される。一方、目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃより小さいときには、外部電源電位ディテクタ８５から発生される昇圧電位発生回路制御信号ＶＳによって、昇圧電位発生回路９３はその動作を停止している。
【０２０１】
目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃ以上である場合には、外部電源電位ディテクタ８５は、外部電源電位ｅｘｔＶｃｃレベルの信号をレベルシフタ８７に出力する。レベルシフタ８７は、外部電源電位ｅｘｔＶｃｃレベルの信号を、さらに高い電位にレベルシフトし、ＰＭＯＳトランジスタ８９のゲートに入力する。これにより、ＰＭＯＳトランジスタ８９はオフになる。一方、目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃ以上である場合には、外部電源電位ディテクタ８５は、昇圧電位発生回路制御信号ＶＳによって、昇圧電位発生回路９３を動作させる。そして、昇圧電位発生回路９３は、外部電源電位ｅｘｔＶｃｃを昇圧し、昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐを発生する。昇圧電位ノードに発生された昇圧電位Ｖｐｐは、図３に示すような、ビット線アイソレーション信号伝達線ＢＬＩ１，ＢＬＩ２やワード線ＷＬやビット線イコライズ信号伝達線ＥＱＬの充電に用いられる。
【０２０２】
入力される外部電源電位ｅｘｔＶｃｃの電位の大きさが、上述のように、異なる場合があるのは次の理由による。すなわち、一般に、ＤＲＡＭにおいては、スペック内（たとえば、２Ｖ〜４Ｖ）での外部電源電位ｅｘｔＶｃｃの使用が認められている。したがって、たとえば、目標とする昇圧電位Ｖｐｐｄが、３Ｖのとき、外部電源電位ｅｘｔＶｃｃが４Ｖである場合には、ＰＭＯＳトランジスタ８９がオンになり、外部電源電位ｅｘｔＶｃｃが昇圧電位ノードＮｐｐに供給されることになる。一方、目標とする昇圧電位が３Ｖのとき、外部電源電位ｅｘｔＶｃｃが２Ｖである場合には、昇圧電位発生回路９３によって昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐが発生される。なお、ダウンコンバータ９１は、外部電源電位ｅｘｔＶｃｃを降圧して、内部電源電位ｉｎｔＶｃｃを発生するものである。
【０２０３】
図２３は、図２２の昇圧電位発生回路９３の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０２０４】
図２３を参照して、図２２の昇圧電位発生回路９３は、ＰＭＯＳトランジスタＭ１ａ，Ｍ７ｂ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂ，Ｍ７ａ、キャパシタＣ１ａ，Ｃ１ｂ、スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂおよびＶｐｐ制御クロック発生回路９５を含む。
【０２０５】
接地電位ＧＮＤを有するノードと入力ノードＮ１ａとの間にＮＭＯＳトランジスタＭ７ａが設けられる。ＮＭＯＳトランジスタＭ７ａのゲートには、クロックφ７ａが入力される。ＰＭＯＳトランジスタＭ７ｂは、電源電位Ｖｃｃを有するノードと入力ノードＮ１ｂとの間に設けられる。ＰＭＯＳトランジスタＭ７ｂのゲートには、クロックφ７ｂが入力される。Ｖｐｐ制御クロック発生回路９５は、外部電源電位ディテクタ８５から発生された昇圧電位発生回路制御信号ＶＳに基づき、クロックφ１ａ，φ１ｃ，φ１ｂ，φ７ａ，φ７ｂを発生する。
【０２０６】
昇圧電位発生回路制御信号ＶＳに応じて、Ｖｐｐ制御クロック発生回路９５が、「Ｌ」レベルのクロックφ７ａを発生し、「Ｈ」レベルのクロックφ７ｂを発生した場合には、ＮＭＯＳトランジスタＭ７ａおよびＰＭＯＳトランジスタＭ７ｂがともにオフする。したがって、この場合には、図２３の昇圧電位発生回路は、図４の昇圧電位発生回路と等価な回路になる。このため、図４で用いたクロックφ１ａ，φ１ｃ，φ１ｂと同様のクロックφ１ａ，φ１ｃ，φ１ｂを用いることによって、図４の昇圧電位発生回路と同一の動作を行なうことになる。
【０２０７】
また、Ｖｐｐ制御クロック発生回路９５から、「Ｌ」レベルに固定したクロックφ１ｃが発生された場合には、ＮＭＯＳトランジスタＭ１ｃはオフ状態となる。このため、図２３の昇圧電位発生回路は、２つのチャージポンピング回路を並列に設けたものとなる。すなわち、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯＳトランジスタＭ７ａ、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａにより１つのチャージポンピング回路が構成され、ＮＭＯＳトランジスタＭ１ｂ、ＰＭＯＳトランジスタＭ７ｂ、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂにより１つのチャージポンピング回路が構成される。これらのチャージポンピング回路は、図２９に示したチャージポンピング回路と同様の動作をする。すなわち、クロックφ１ａ，φ７ｂを、図２９のクロックφ１ａと同様のものとし、クロックφ７ａ，φ１ｂを、図２９のクロックφ１ｂと同様のものとすることによって、２つのチャージポンピング回路が並列で動作することになる。
【０２０８】
このように、実施の形態１０による昇圧電位発生ユニットにおいては、目標とする昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小さい場合には、ＰＭＯＳトランジスタ８９を介して、外部電源電位ｅｘｔＶｃｃを、昇圧電位ノードＮｐｐに直接供給することで、昇圧電位Ｖｐｐを発生する。この場合には、昇圧電位発生回路９３は停止している。したがって、目標とする昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小さい場合には、昇圧電位発生回路９３を動作させる必要がなく、低消費電力化を図ることができる。
【０２０９】
また、実施の形態１０による昇圧電位発生ユニットでは、そこに含まれる昇圧電位発生回路９３に入力されるクロックφ１ａ，φ１ｃ，φ１ｂ，φ７ａ，φ７ｂを制御することで、図４の昇圧電位発生回路と同じ回路として用いることもできるし、図２９に示したような従来の昇圧電位発生回路が並列に設けられたものとしても用いることができる。このため、昇圧電位発生回路９３を図４に示したような昇圧電位発生回路として用いる場合には、低消費電力化を実現できる。一方、図４の昇圧電位発生回路では、発生し得る昇圧電位Ｖｐｐの最大値が小さいため、これより大きい値の昇圧電位Ｖｐｐを必要とするときには、図２９に示したような従来の昇圧電位発生回路が並列に２つ設けられたものとして用いることもできる。
【０２１０】
（実施の形態１１）
実施の形態１１による内部電位発生回路としての基板電位発生回路は以下の観念から導かれたものである。すなわち、図３１の従来の基板電位発生回路は、｜Ｖｂｂ｜＜Ｖｃｃまで動作する。すなわち、従来の基板電位発生回路が発生し得る基板電位Ｖｂｂは、その絶対値において、電源電位Ｖｃｃ付近まで発生する。しかし、基板電位Ｖｂｂを、その絶対値において、電源電位Ｖｃｃまで発生する必要がない場合は無駄に電力が消費されることになる。ここで、電位Ｖｍｂを考える。この電位Ｖｍｂが以下のような関係にあるとする。
【０２１１】
Ｖｍｂ＜Ｖｃｃ （８）
したがって、｜Ｖｂｂ｜＜Ｖｍｂまで動作するような基板電位発生回路を作ることができれば、低消費電力化を実現できることになる。
【０２１２】
図２４は、本発明の実施の形態１１による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【０２１３】
図２４を参照して、実施の形態１１による基板電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂおよびキャパシタＣ１ａ，Ｃ１ｂを含む。ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂは、電源電位Ｖｃｃを有するノードと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂのゲートには、それぞれ、クロックφ１ａ，φ１ｃ，φ１ｂが入力される。キャパシタＣ１ａは、入力ノードＮ１ａと中間ノードＮ２ａとの間に接続される。キャパシタＣ１ｂは、入力ノードＮ１ｂと中間ノードＮ２ｂとの間に接続される。ＰＭＯＳトランジスタＭ３ａ，Ｍ２ａは、基板電位ノードＮｂｂと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ３ｂ，Ｍ２ｂは、基板電位ノードＮｂｂと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ３ａ，Ｍ２ｂのゲートには、クロックφ１が入力され、ＰＭＯＳトランジスタＭ２ａ，Ｍ３ｂのゲートには、クロックφ２が入力される。このように構成される基板電位発生回路は、基板電位ノードＮｂｂに基板電位Ｖｂｂを発生する。なお、この基板電位発生回路は、図１に示したＤＲＡＭの基板電位発生回路２１として用いることができる。
【０２１４】
図２５は、図２４の基板電位発生回路の動作を説明するためのタイミング図である。なお、キャパシタＣ１ａ，Ｃ１ｂの容量をＣとし、その効率を１００％とする。
【０２１５】
クロックφ１ａ，φ１ｂ，φ１ｃの振幅は電源電位Ｖｃｃである。時刻ｔａｆ以前においては、入力ノードＮ１ａ，Ｎ１ｂの電位が１／２Ｖｃｃであり、中間ノードＮ２ａが基板電位Ｖｂｂであり、中間ノードＮ２ｂが接地電位ＧＮＤである状態を考える。
【０２１６】
時刻ｔａｆにおいて、クロックφ１ｃを接地電位ＧＮＤにして、ＮＭＯＳトランジスタＭ１ｃをオフにする。そして、時刻ｔａで、クロックφ１ａを接地電位ＧＮＤにして、ＰＭＯＳトランジスタＭ１ａをオンにし、クロックφ１ｂを電源電位ＶｃｃにしてＮＭＯＳトランジスタＭ１ｂをオンにする。その結果、入力ノードＮ１ａが電源電位Ｖｃｃになり、中間ノードＮ２ａが、キャパシタＣ１ａによる容量カップリングを受けてＶｂｂ＋１／２Ｖｃｃ、すなわち、１／２Ｖｃｃ−｜Ｖｂｂ｜に昇圧される。これと同時に、入力ノードＮ１ｂが接地電位ＧＮＤになり、中間ノードＮ２ｂが、入力ノードＮ１ｂの容量カップリングを受けて、−１／２Ｖｃｃに降圧される。
【０２１７】
時刻ｔａｄで、クロックφ２を、−Ｖｃｃにして、ＰＭＯＳトランジスタＭ２ａ，Ｍ３ｂをオンにする。これによって、中間ノードＮ２ａは、Ｖｂｂ＋１／２Ｖｃｃから接地電位ＧＮＤに放電され、中間ノードＮ２ｂは、−１／２Ｖｃｃから基板電位Ｖｂｂに充電される。この充電は第１回目のノードＮｂｂへの負電荷の供給である。また、この場合において、電源電位Ｖｃｃを有するノードからＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびＰＭＯＳトランジスタＭ２ａを介して、接地電位ＧＮＤを有するノードへ、｛Ｖｂｂ＋（１／２）Ｖｃｃ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費（電力の消費）である。これと同時に、基板電位ノードＮｂｂの対向電極４８（接地電位ＧＮＤ）から、ＰＭＯＳトランジスタＭ３ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛Ｖｂｂ＋（１／２）Ｖｃｃ｝・Ｃの電荷が移動する。しかし、このときには、接地電位ＧＮＤを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動のため電力消費はない。
【０２１８】
時刻ｔｂｆにおいて、クロックφ１ａを電源電位Ｖｃｃにして、ＰＭＯＳトランジスタＭ１ａをオフにし、クロックφ１ｂを接地電位ＧＮＤにしてＮＭＯＳトランジスタＭ１ｂをオフにする。時刻ｔｂにおいて、クロックφ１ｃを電源電位ＶｃｃにしてＮＭＯＳトランジスタＭ１ｃをオンにする。この結果、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とが１／２Ｖｃｃにイコライズされる。これと同時に、中間ノードＮ２ｂが、入力ノードＮ１ｂの容量カップリングを受けて、Ｖｂｂ＋１／２Ｖｃｃ、すなわち、１／２Ｖｃｃ−｜Ｖｂｂ｜に昇圧され、中間ノードＮ２ａが入力ノードＮ１ａの容量カップリングを受けて、−１／２Ｖｃｃに降圧される。
時刻ｔｂｄにおいて、クロックφ３を−Ｖｃｃにして、ＰＭＯＳトランジスタＭ３ａ，Ｍ２ｂをオンにする。これによって、中間ノードＮ２ｂは、Ｖｂｂ＋（１／２）Ｖｃｃから接地電位ＧＮＤに放電され、中間ノードＮ２ａは、−Ｖｃｃから基板電位Ｖｂｂに充電される。この充電は、第２回目のノードＮｂｂへの負電荷の供給である。また、この場合において、基板電位ノードＮｂｂの対向電極４８（接地電位ＧＮＤ）から、ＰＭＯＳトランジスタＭ３ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびＰＭＯＳトランジスタＭ２ｂを介して、接地電位ＧＮＤを有するノードへ、｛Ｖｂｂ＋（１／２）Ｖｃｃ｝・Ｃの電荷が移動する。この電荷の移動は、接地電位ＧＮＤを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動のため電力消費はない。時刻ｔｃｆで、次のサイクルの動作が開始する。すなわち、時刻ｔａｆ〜ｔｃｆで１サイクルの動作が終了する。
【０２１９】
１サイクルの間に、電源電位Ｖｃｃから接地電位ＧＮＤへ消費されたすべての消費電荷は｛（１／２）Ｖｃｃ＋Ｖｂｂ｝・Ｃとなる。ここで、基板電位Ｖｂｂは負の値である。一方、１サイクルの間に、基板電位ノードＮｂｂに供給される電荷は−（Ｖｃｃ＋２Ｖｂｂ）・Ｃである。したがって、電荷効率は２００％となり、図３１に示した従来の基板電位発生回路の電荷効率である１００％を超える。
【０２２０】
このため、本実施の形態による基板電位発生回路は従来に比べ低消費電力化を実現できる。また、本実施の形態では、発生し得る基板電位Ｖｂｂの最大値が、その絶対値において（１／２）Ｖｃｃであるのに対し、従来（図３１）では、Ｖｃｃである。このことからも低消費電力化を実現できる。なお、上記の基板電位発生回路は、図４の昇圧電位発生回路に対応するものであるが、実施の形態２〜８による昇圧電位発生回路に対応して、基板電位発生回路を構成できる。
【０２２１】
（実施の形態１２）
図２６は、実施の形態１２による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。なお、図２４と同様の部分について同一の参照符号を付しその説明を適宜省略する。
【０２２２】
図２６の基板電位発生回路は、図２４のＰＭＯＳトランジスタＭ１ａの代わりに、スイッチＳ１ａを設け、図２４のＮＭＯＳトランジスタＭ１ｃの代わりにスイッチＳ１ｃを設け、図２４のＮＭＯＳトランジスタＭ１ｂの代わりにスイッチＳ１ｂを設け、図２４のＰＭＯＳトランジスタＭ３ａの代わりにスイッチＳ３ａを設け、図２４のＰＭＯＳトランジスタＭ２ａの代わりにスイッチＳ２ａを設け、図２４のＰＭＯＳトランジスタＭ３ｂの代わりにスイッチＳ３ｂを設け、図２４のＰＭＯＳトランジスタＭ２ｂの代わりにスイッチＳ２ｂを設けたものである。
【０２２３】
スイッチＳ１ａは、図２４のクロックφ１ａと同様のクロックφ１ａを受けて、ＰＭＯＳトランジスタＭ１ａと同様の動作をするものである。スイッチＳ１ｃは、図２４のクロックφ１ｃと同様のクロックφ１ｃを受けて、図２４のＮＭＯＳトランジスタＭ１ｃと同様の動作をするものである。スイッチＳ１ｂは、図２４のクロックφ１ｂと同様のクロックφ１ｂを受けて、図２４のＮＭＯＳトランジスタＭ１ｂと同様の動作をするものである。スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂは、それぞれ、図２４のＰＭＯＳトランジスタＭ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂと同様の動作をするものである。
【０２２４】
したがって、実施の形態１２による昇圧電位発生回路は、実施の形態１１による昇圧電位発生回路と同様の効果を奏する。
【０２２５】
（実施の形態１３）
実施の形態１３による内部電位発生回路の構成は、実施の形態１〜８，１０の昇圧電位発生回路および実施の形態１１，１２の基板電位発生回路のうちのいずれかの回路構成と同じである。実施の形態１３による内部電位発生回路の特徴は、その内部のキャパシタにある。
【０２２６】
図２７は、実施の形態１３による内部電位発生回路に用いるキャパシタの構成を示す図である。なお、図２７は、図４のキャパシタＣ１ａとして用いた場合の例である。
【０２２７】
図２７を参照して、実施の形態１３による内部電位発生回路に用いるキャパシタは、以下のようにして形成される。Ｐ型基板１０５にＰウェル１０３が形成される。Ｐウェル１０３に、Ｎ+ 拡散領域９７，９９が形成される。チャネル１０７の上には、図示しない絶縁膜を介してゲート１０１が形成される。
【０２２８】
Ｎ+ 拡散領域９７，９９は、図４のノードＮ１ａに接続される。ゲート１０１は、図４のノードＮ２ａに接続される。このようにして形成されたキャパシタは、ＭＯＳキャパシタとして機能する。図２７のキャパシタは、この他にも、図４、図８、図１０、図１２、図１３、図１５、図１８、図２０、図２３、図２４および図２６のキャパシタＣ１ａ，Ｃ１ｂ，Ｃ１ｄ，Ｃ１ｅ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂとして用いることができる。
【０２２９】
図２８は、実施の形態１３による内部電位発生回路に用いる他のキャパシタの構成を示す図である。なお、図２８は、図４のキャパシタＣ１ａの例である。
【０２３０】
図２８を参照して、実施の形態１３による内部電位発生回路に用いる他のキャパシタは以下のようにして形成される。Ｐ型基板１０５にＮウェル１０９が形成される。Ｎウェル１０９に、Ｎ+ 拡散領域９７，９９が形成される。そして、図示しない絶縁膜を介してゲート１０１が形成される。Ｎ+ 拡散領域９７，９９は、図４の中間ノードＮ２ａに接続される。ゲート１０１は、図４の入力ノードＮ１ａに接続される。このようなキャパシタは、アキュミュレーションモードで、キャパシタとして機能する。図２８のキャパシタは、図４、図８、図１０、図１２、図１３、図１５、図１８、図２０、図２３、図２４、図２６のキャパシタＣ１ａ，Ｃ１ｂ，Ｃ１ｄ，Ｃ１ｅ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂとして用いることができる。
【０２３１】
なお、図示しないが、ポリ−ポリキャパシタ（Poly-Poly キャパシタ）などを適用することもできる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による昇圧電位発生回路を内蔵するＤＲＡＭを示す概略ブロック図である。
【図２】 図１のロウデコーダまたはＢＬＩドライバの詳細を示す回路図である。
【図３】 一般的なＤＲＡＭにおいて、昇圧電位Ｖｐｐが供給される部分の詳細を示す回路図である。
【図４】 本発明の実施の形態１による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図５】 図４の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図６】 図４のクロックφ１ａ、φ１ｃ、φ１ｂを発生するためのクロック発生回路の詳細を示す回路図である。
【図７】 図６のクロック発生回路の動作を説明するためのタイミング図である。
【図８】 本発明の実施の形態２による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図９】 図８の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１０】 本発明の実施の形態３による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１１】 図１０の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１２】 本発明の実施の形態４による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１３】 本発明の実施の形態５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１４】 図１３の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１５】 本発明の実施の形態６による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１６】 図１５の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１７】 本発明の実施の形態６による内部電位発生回路としての昇圧電位発生回路の変形例の動作を説明するためのタイミング図である。
【図１８】 本発明の実施の形態７による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１９】 図１８の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図２０】 本発明の実施の形態８による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図２１】 本発明の実施の形態９による昇圧電位発生ユニットを内蔵するＤＲＡＭの一部を示す概略ブロック図である。
【図２２】 本発明の実施の形態１０による昇圧電位発生ユニットを示す概略ブロック図である。
【図２３】 図２２の昇圧電位発生回路の詳細を示す回路図である。
【図２４】 本発明の実施の形態１１による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図２５】 図２４の基板電位発生回路の動作を説明するためのタイミング図である。
【図２６】 本発明の実施の形態１２による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図２７】 本発明の実施の形態１３による内部電位発生回路に用いるキャパシタを示す断面構造図である。
【図２８】 本発明の実施の形態１３による内部電位発生回路に用いる他のキャパシタを示す断面構造図である。
【図２９】 従来の内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図３０】 図２９の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図３１】 従来の内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図３２】 図３１の基板電位発生回路の動作を説明するためのタイミング図である。
【符号の説明】
１ アドレス信号入力端子群、３ ロウアドレスバッファ、５ ロウプリデコーダ、７ ロウデコーダ、９ コラムアドレスバッファ、１１ コラムプリデコーダ、１３ コラムデコーダ、１５ メモリセルアレイ、１７，３３ センスアンプ、１９ ＢＬＩドライバ、２１ 基板電位発生回路、２３，９３ 昇圧電位発生回路、２５ Ｐ型半導体基板、２７ 負荷、２９，８９ ＰＭＯＳトランジスタ、３１，３５〜４５ ＮＭＯＳトランジスタ、４７ キャパシタ、４８ 対向電極、４９〜５９ インバータ、６１，７３ 遅延回路、６３ ＡＮＤ回路、６５ ＯＲ回路、６７，６９ レベル変換回路、７１ ＲＡＳバッファ、７５，７７ クロック制御回路、７９ 昇圧電位発生ユニット、８１ ＢＬＩポンプ、８３ ＷＬポンプ、８５ 外部電源電位ディテクタ、８７ レベルシフタ、９１ダウンコンバータ、９５ Ｖｂｂ制御クロック発生回路、９７，９９ Ｎ+ 拡散領域、１０１ ゲート、１０３ Ｐウェル、１０５ Ｐ型基板、１０７ チャネル、１０９ Ｎウェル。
【発明の属する技術分野】
この発明は、半導体装置に内蔵され、内部電位を発生する内部電位発生回路および昇圧電位発生ユニットに関し、特に、低消費電力化を実現できる内部電位発生回路および昇圧電位発生ユニットに関する。
【０００２】
【従来の技術】
図２９は、従来の内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【０００３】
図３０は、図２９の従来の昇圧電位発生回路の動作を説明するためのタイミング図である。
【０００４】
図２９および図３０を参照して、図２９の従来の昇圧電位発生回路の動作を説明する。時刻ｔａ以前において、入力ノードＮ１の電位が接地電位ＧＮＤであり、中間ノードＮ２の電位が、電源電位Ｖｃｃであるとする。また、スイッチＳ２、Ｓ３もオフになっている。時刻ｔａにおいて、ＰＭＯＳトランジスタＭ１ｂのゲートに、ＧＮＤレベルのクロックφ１ｂが入力されているとき、ＮＭＯＳトランジスタＭ１ａのゲートには、ＧＮＤレベルのクロックφ１ａが入力される。このため、入力ノードＮ１の電位は、電源電位Ｖｃｃになる。そして中間ノードＮ２の電位は、キャパシタＣ１による容量カップリングを受けて、２Ｖｃｃになる。
【０００５】
次に、スイッチＳ３がオンになると、昇圧電位ノードＮｐｐに、２Ｖｃｃ−Ｖｐｐの電荷が注入される。すなわち、第１回目の電荷の注入である。ここで、昇圧電位ノードＮｐｐの対向電極４８が、接地電位ＧＮＤである場合には、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１、キャパシタＣ１、中間ノードＮ２、スイッチＳ３を介して、昇圧電位ノードＮｐｐの対向電極（接地電位ＧＮＤ）へ、（２Ｖｃｃ−Ｖｐｐ）・Ｃの電荷が移動する。すなわち、２Ｖｃｃ−Ｖｐｐの電荷が消費される。これは、第１回目の電荷の消費である。なお、キャパシタＣ１の容量をＣとしている。
【０００６】
時刻ｔｂにおいて、ＮＭＯＳトランジスタＭ１ａのゲートに、Ｖｃｃレベルのクロックφ１ａが入力されているとき、ＰＭＯＳトランジスタＭ１ｂのゲートにＶｃｃレベルのクロックφ１ｂが入力されたときには、入力ノードＮ１の電位は、接地電位ＧＮＤになる。そして、中間ノードＮ２の電位は、キャパシタＣ１による容量カップリングを受けて、昇圧電位Ｖｐｐから、電源電位Ｖｃｃ分下がってしまう。すなわち、中間ノードＮ２の電位は、Ｖｐｐ−Ｖｃｃとなる。なお、時刻ｔｂ前にスイッチＳ３は、オフになる。
【０００７】
次に、時刻ｔｂを経過した後、スイッチＳ２がオンにされる。このため、電源電位Ｖｃｃを有するノードから、スイッチＳ２、中間ノードＮ２、キャパシタＣ１、入力ノードＮ１、ＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードに（２Ｖｃｃ−Ｖｐｐ）・Ｃの電荷が移動する。すなわち、２Ｖｃｃ−Ｖｐｐの電荷が消費されたことになる。これは、第２回目の電荷の消費である。
【０００８】
時刻ｔｃにおいて、次のサイクルが開始する。すなわち、時刻ｔａから時刻ｔｃで、１サイクルが終了する。なお、時刻ｔｃの前にスイッチＳ２はオフになる。
【０００９】
以上のことをまとめると、１サイクルの間で、２Ｃ・（２Ｖｃｃ−Ｖｐｐ）の電荷が消費され、２Ｖｃｃ−Ｖｐｐの電荷が昇圧電位ノードＮｐｐに供給されたことになる。したがって、電荷効率は、１／２、すなわち、５０％である。
【００１０】
ここで、電荷効率が５０％であることから、たとえば、１サイクルで、昇圧電位ノードＮｐｐに、電荷Ｉを供給するためには、２Ｉの電荷が必要となる。したがって、昇圧電位ノードＮｐｐに、電荷Ｉを供給するためには、２Ｉ・Ｖｃｃの消費電力が必要となる。これらのことから、電荷効率をよくすれば、消費電力を低減できることがわかる。
【００１１】
図３１は、従来の内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【００１２】
図３１を参照して、従来の基板電位発生回路は、電源電位Ｖｃｃを有するノードと入力ノードＮ１との間に接続されるＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１と接地電位ＧＮＤを有するノードとの間に接続されるＮＭＯＳトランジスタＭ１ｂ、入力ノードＮ１と中間ノードＮ２との間に接続されるキャパシタＣ１、基板電位ノードＮｂｂと中間ノードＮ２との間に接続されるＰＭＯＳトランジスタＭ３および中間ノードＮ２と接地電位ＧＮＤを有するノードとの間に接続されるＰＭＯＳトランジスタＭ２を含む。ＰＭＯＳトランジスタＭ１ａ、Ｍ２、Ｍ３およびＮＭＯＳトランジスタＭ１ｂは、それぞれ、クロックφ１ａ、φ２、φ３およびφ１ｂによって制御される。
【００１３】
図３２は、図３１の従来の基板電位発生回路の動作を説明するためのタイミング図である。
【００１４】
クロックφ１ａとφ１ｂの振幅はＶｃｃである。時刻ｔａｆ以前に、入力ノードＮ１が、接地電位ＧＮＤであり、中間ノードＮ２が基板電位Ｖｂｂである状態を考える。
【００１５】
時刻ｔａｆで、クロックφ１ｂを、接地電位ＧＮＤにして、ＮＭＯＳトランジスタＭ１ｂをオフにする。そして、時刻ｔａで、クロックφ１ａを接地電位ＧＮＤにしてＰＭＯＳトランジスタＭ１ａをオンにする。その結果、入力ノードＮ１の電位が電源電位Ｖｃｃになる。そして、中間ノードＮ２の電位が、キャパシタＣ１による容量カップリングを受けて、Ｖｂｂ＋Ｖｃｃに昇圧される。
【００１６】
時刻ｔａｄで、クロックφ２を−Ｖｃｃにして、ＰＭＯＳトランジスタＭ２をオンにする。そして、中間ノードＮ２の電荷を接地電位ＧＮＤを有するノードに放電する。この際、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷、すなわち、（Ｖｃｃ−｜Ｖｂｂ｜）・Ｃの電荷が、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１、キャパシタＣ１、中間ノードＮ２、ＰＭＯＳトランジスタＭ２を介して、接地電位ＧＮＤを有するノードに移動する。すなわち、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、消費されることになる。なお、キャパシタＣ１の容量をＣとしている。
【００１７】
時刻ｔｂｆにおいて、クロックφ１ａを、電源電位Ｖｃｃにして、ＰＭＯＳトランジスタＭ１ａをオフにする。時刻ｔｂで、クロックφ１ｂを電源電位ＶｃｃにしてＮＭＯＳトランジスタＭ１ｂをオンにする。その結果、入力ノードＮ１の電位が、接地電位ＧＮＤになる。そして、中間ノードＮ２の電位が、キャパシタＣ１による容量カップリングを受けて、接地電位ＧＮＤから、−Ｖｃｃに降圧される。
【００１８】
時刻ｔｂｄで、クロックφ３を−Ｖｃｃにして、ＰＭＯＳトランジスタＭ３をオンにする。そして、中間ノードＮ２を、基板電位Ｖｂｂに充電する。この際、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、基板電位ノードＮｂｂの対向電極（接地電位ＧＮＤ）から、基板電位ノードＮｂｂ、ＰＭＯＳトランジスタＭ３、中間ノードＮ２、キャパシタＣ１、入力ノードＮ１、ＮＭＯＳトランジスタＭ１ｂを介して、接地電位を有するノードに移動する。ここで、−（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、基板電位ノードＮｂｂに放出される。これは、基板電位ノードへの電荷の供給である。しかし、接地電位ＧＮＤを有するノードから接地電位ＧＮＤを有するノードへの電荷移動であるため、電力消費はない。
【００１９】
時刻ｔｃｆで、次のサイクルが開始する。すなわち、時刻ｔａｆから時刻ｔｃｆまでで、１サイクルの動作が終了する。
【００２０】
以上のことをまとめると、１サイクルで、電源電位Ｖｃｃを有するノードから、接地電位ＧＮＤを有するノードへ消費された全電荷は、（Ｖｃｃ＋Ｖｂｂ）・Ｃとなる。なお、基板電位Ｖｂｂは、負の値を有する。一方、基板電位ノードＮｂｂに供給される電荷は、−（Ｖｃｃ＋Ｖｂｂ）・Ｃである。したがって、電荷効率は、１００％である。
【００２１】
電荷効率が、１００％であることから、たとえば、１サイクルで、基板電位ノードＮｂｂに電荷Ｉを注入する場合には、電荷Ｉを消費することになる。したがって、１サイクルで、基板電位ノードＮｂｂに、電荷Ｉを注入する場合には、Ｉ・Ｖｃｃの電力が消費されることになる。これらのことから、電荷効率をよくすれば、低消費電力化を実現できることがわかる。
【００２２】
【発明が解決しようとする課題】
上述のように、従来の昇圧電位発生回路においては、電荷効率が５０％である。また、従来の基板電位発生回路の電荷効率は、１００％である。
【００２３】
したがって、低消費電力化を実現するためには、昇圧電位発生回路の電荷効率を５０％より向上させ、基板電位発生回路の電荷効率を１００％より向上させることが要求される。
【００２４】
この発明は、以上のような観点からなされたもので、電荷効率を向上させ、消費電力の低減化を図ることのできる内部電位発生回路（昇圧電位発生回路、基板電位発生回路）を提供することを目的とする。
【００２６】
【課題を解決するための手段】
この発明の第１の発明に係る内部電位発生回路は、内部電位ノードに内部電位を発生するものである。この内部電位発生回路は、第１のチャージポンピング手段および第２のチャージポンピング手段を備えている。第１および第２のチャージポンピング手段は、内部電位ノードに電荷を注入することにより内部電位を発生する。
【００２７】
第１のチャージポンピング手段は、第１の入力ノード、第１の中間ノード、第１の容量手段、第１の注入手段および第１の供給手段を含む。第１の入力ノードには、第１の電源電位が与えられる。第１の中間ノードの電位は、第１の入力ノードの電位変化に応答して、変化する。第１の容量手段は、第１の入力ノードと、第１の中間ノードとの間に接続される。第１の注入手段は、第１の中間ノードから内部電位ノードに電荷を注入する。第１の供給手段は、第１の中間ノードに第１の電源電位を供給する。
【００２８】
第２のチャージポンピング手段は、第２の入力ノードと、第２の中間ノードと、第２の容量手段、第２の注入手段および第２の供給手段を含む。第２の入力ノードには、第２の電源電位が与えられる。第２の中間ノードの電位は、第２の入力ノードの電位変化に応答して、変化する。第２の容量手段は、第２の入力ノードと、第２の中間ノードとの間に接続される。第２の注入手段は、第２の中間ノードから内部電位ノードに電荷を注入する。第２の供給手段は、第２の中間ノードに第１の電源電位を供給する。
【００２９】
内部電位発生回路は、第１の入力ノードの電位と、第２の入力ノードの電位とをイコライズする第１のイコライズ手段と、第１の中間ノードの電位と、第２の中間ノードの電位とをイコライズする第２のイコライズ手段とをさらに備える。
【００３０】
第１の注入手段と、第２の注入手段とは、交互に、内部電位ノードへ電荷を注入する。第１の注入手段からの電荷の注入および第２の供給手段からの第１の電源電位の供給の後に、第２のイコライズ手段によるイコライズを行なってから、第１のイコライズ手段によりイコライズが開始されるとともに、第２の注入手段による電荷の注入および第１の供給手段による第１の電源電位の供給が行なわれる。
【００３１】
その後、前記第２のイコライズ手段によりイコライズが開始される。
【００３２】
以上のように、この発明の第１の発明に係る内部電位発生回路では、第１の供給手段による第１の電源電位の供給および第２の注入手段による電荷の注入の開始とともに、第１のチャージポンピング手段の第１の入力ノード電位と、第２のチャージポンピング手段の第２の入力ノードの電位とをイコライズする。したがって、第１の供給手段によって第１の中間ノードへ供給された第１の電源電位を、すなわち、電荷を、第２の注入手段による内部電位ノードへの電荷の注入に利用できる。つまり、第１のチャージポンピング手段で消費される電荷を、第２のチャージポンピング手段で再利用できる。
【００３３】
このため、この発明の第１の発明に係る内部電位発生回路では、消費電荷を小さくすることができ、内部電位の発生効率、すなわち、電荷効率を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【００３４】
また、この発明の第１の発明に係る内部電位発生回路では、第１の入力ノードの電位と、第２の入力ノードの電位とをイコライズした後に、第１および第２の入力ノードに電位変化を与えることができるため、発生し得る内部電位の最大値を絶対値において小さくできる。つまり、内部電位発生回路の内部で発生される電位の最大値を絶対値において小さくできる。
【００３５】
このため、この発明の第１の発明に係る内部電位発生回路では、その内部で、不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。
【００３６】
この発明の第２の発明に係る内部電位発生ユニットは、昇圧電位ノードに昇圧電位を発生するものである。この昇圧電位発生ユニットは、検知手段、昇圧電位発生手段および接続供給手段を備える。検知手段は、外部電源電位のレベルを検知する。昇圧電位発生手段は、外部電源電位を昇圧して、昇圧電位を発生する。接続供給手段は、昇圧電位ノードと外部電源電位を有するノードとの間に設けられる。
【００３７】
外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、外部電源電位を、接続供給手段を介して、昇圧電位として、昇圧電位ノードに供給すする。この場合には、昇圧電位発生手段は動作を停止している。
【００３８】
外部電源電位のレベルが、発生しようとする昇圧電位のレベル以下である場合には、昇圧電位発生手段によって、昇圧電位ノードに、昇圧電位が発生される。この場合には、接続供給手段は、昇圧電位ノードと、外部電源電位を有するノードとの間の接続を断っている。
【００３９】
以上のように、この発明の第２の発明に係る内部電位発生ユニットでは、外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、外部電源電位を、接続供給手段を介して直接、昇圧電位として、昇圧電位ノードに供給する。
【００４０】
このため、この発明の第２の発明に係る内部電位発生ユニットでは、外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、昇圧電位発生手段の動作を停止することができ、消費電力を低減することができる。
【００４１】
【発明の実施の形態】
以下、本発明による内部電位発生回路（昇圧電位発生回路、基板電位発生回路）および昇圧電位発生ユニットについて図面を参照しながら説明する。
【００４２】
（実施の形態１）
図１は、本発明の実施の形態１による昇圧電位発生回路（Ｖｐｐ発生回路）を内蔵するダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という）を示す概略ブロック図である。
【００４３】
図１を参照して、ＤＲＡＭは、アドレス信号入力端子群１、ロウアドレスバッファ３、ロウプリデコーダ５、ロウデコーダ７、コラムアドレスバッファ９、コラムプリデコーダ１１、コラムデコーダ１３、メモリセルアレイ１５、センスアンプ１７、ＢＬＩドライバ１９、基板電位発生回路（Ｖｂｂ発生回路）２１および昇圧電位発生回路２３を含む。
【００４４】
アドレス信号入力端子群１は、アドレス信号を受ける。ロウアドレスバッファ３は、アドレス信号入力端子群１からのアドレス信号のうち行アドレス信号をロウプリデコーダ５に与える。ロウプリデコーダ５およびロウデコーダ７は、行アドレス信号に基づき、複数のワード線ＷＬのうち１つを選択して駆動する。コラムアドレスバッファ９は、アドレス信号入力端子群１からのアドレス信号のうち列アドレス信号をコラムプリデコーダ１１に与える。コラムプリデコーダ１１およびコラムデコーダ１３は、複数のビット線対ＢＬ，／ＢＬのうちの１つを選択する。
【００４５】
選択されたワード線ＷＬに接続される図示しないメモリセルからビット線対ＢＬ，／ＢＬにデータが読出される。このため、ビット線対間には、電位差が生じ、この電位差は、センスアンプ１７によって増幅される。そして、センスアンプ１７による増幅の後、コラムデコーダ１３によって選択されたビット線対ＢＬ，／ＢＬのデータが、読出データＤＡＴＡとして出力される。ＢＬＩドライバ１９は、ビット線対ＢＬ，／ＢＬとセンスアンプ１７を分離するための回路である。
【００４６】
昇圧電位発生回路２３は、チップ内部で発生され使用される内部電源電位ｉｎｔＶｃｃあるいは、外部から供給される外部電源電位ｅｘｔＶｃｃより高い内部電位としての昇圧電位Ｖｐｐを発生する。昇圧電位発生回路２３からの昇圧電位Ｖｐｐは、ロウデコーダ７を介して、ワード線ＷＬに供給されるとともにＢＬＩドライバ１９を介して、ビット線アイソレーション信号伝達線ＢＬＩに供給される。この昇圧電位発生回路２３が、実施の形態１による内部電位発生回路としての昇圧電位発生回路である。
【００４７】
基板電位発生回路２１は、チップの接地電位ＧＮＤより電位の低い内部電位としての基板電位Ｖｂｂを発生する。基板電位発生回路２１からの基板電位Ｖｂｂは、Ｐ型半導体基板２５に供給される。後で詳しく説明するが、昇圧電位発生回路２３および基板電位発生回路２１は、外部クロックあるいはリングオシレータからの基準クロックを受けて、昇圧電位Ｖｐｐや基板電位Ｖｂｂを発生する。
【００４８】
図２は、図１のロウデコーダ７またはＢＬＩドライバ１９の詳細を示す回路図である。
【００４９】
図２を参照して、ロウデコーダまたはＢＬＩドライバは、負荷２７、ＰＭＯＳトランジスタ２９およびＮＭＯＳトランジスタ３１を含む。負荷２７と接地電位ＧＮＤを有するノードとの間にＰＭＯＳトランジスタ２９およびＮＭＯＳトランジスタ３１が直列に接続される。ＰＭＯＳトランジスタ２９およびＮＭＯＳトランジスタ３１のゲートには、ワード線活性化信号／ＷＡが入力される。
【００５０】
負荷２７は、抵抗、スイッチまたは配線である。昇圧電位発生回路２３からの昇圧電位Ｖｐｐは、負荷２７を介して、ＰＭＯＳトランジスタ２９のソースに与えられる。すなわち、ＰＭＯＳトランジスタ２９のソースには、昇圧電位Ｖｐｐまたは昇圧電位Ｖｐｐに準ずる電位が与えられることになる。
【００５１】
「Ｌ」レベルのワード線活性化信号／ＷＡが入力されたときには、ＰＭＯＳトランジスタ２９はオンになり、ＮＭＯＳトランジスタ３１はオフになる。これにより、昇圧電位Ｖｐｐまたは昇圧電位Ｖｐｐに準ずる電位は、ＰＭＯＳトランジスタ２９を介して、ノードＮに供給される。図２の回路がロウデコーダ７の場合には、ノードＮは、ワード線ＷＬである。図２の回路が、ＢＬＩドライバ１９である場合には、ノードＮは、ビット線アイソレーション信号伝達線ＢＬＩである。
【００５２】
図３は、一般的なＤＲＡＭにおいて、昇圧電位Ｖｐｐが供給される部分の詳細を示す回路図である。
【００５３】
図３を参照して、ビット線ＢＬ２とビット線ＢＬ３とは、ＮＭＯＳトランジスタ３５を介して接続される。ビット線／ＢＬ２とビット線／ＢＬ３とは、ＮＭＯＳトランジスタ３７を介して接続される。ＮＭＯＳトランジスタ３５，３７のゲートは、ビット線アイソレーション信号伝達線ＢＬＩ２に接続される。ビット線アイソレーション信号伝達線ＢＬＩ２は、寄生容量Ｃを有する。
【００５４】
ビット線ＢＬ３とビット線ＢＬ１とは、ＮＭＯＳトランジスタ３９を介して接続される。ビット線／ＢＬ３とビット線／ＢＬ１とは、ＮＭＯＳトランジスタ４１を介して接続される。ＮＭＯＳトランジスタ３９，４１のゲートは、ビット線アイソレーション信号伝達線ＢＬＩ１に接続される。ビット線アイソレーション信号伝達線ＢＬＩ１は、寄生容量Ｃを有する。
【００５５】
ワード線ＷＬとビット線ＢＬ１との交点には、ＮＭＯＳトランジスタ４３およびキャパシタ４７からなるメモリセルが接続される。なお、キャパシタ４７の片側は、固定電位となっている。また、ワード線ＷＬは、寄生容量Ｃを有する。ビット線ＢＬ３とビット線／ＢＬ３との間に、ＮＭＯＳトランジスタ４５が設けられる。ＮＭＯＳトランジスタ４５のゲートは、ビット線イコライズ信号伝達線ＥＱＬに接続される。
【００５６】
ビット線アイソレーション信号伝達線ＢＬＩ１は、ビット線対ＢＬ１，／ＢＬ１とセンスアンプ３３とを分離するために用いる、すなわち、ビット線対ＢＬ１，／ＢＬ１とビット線対ＢＬ３，／ＢＬ３とを分離するために用いるビット線アイソレーション信号を伝達するためのものである。なお、ビット線アイソレーション信号伝達線ＢＬＩ２についても同様である。
【００５７】
ビット線イコライズ信号伝達線ＥＱＬは、ビット線ＢＬ３の電位とビット線／ＢＬ３の電位とのイコライズを制御するためのビット線イコライズ信号を伝達するためのものである。昇圧電位発生回路２３が発生する昇圧電位Ｖｐｐは、このようなビット線アイソレーション信号伝達線ＢＬＩ１，ＢＬＩ２、ワード線ＷＬおよびビット線イコライズ信号伝達線ＥＱＬに供給されるものである。したがって、昇圧電位Ｖｐｐは、ビット線（ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ３，／ＢＬ３）の電位（振幅）の上限より、トランジスタ３５〜４３のしきい値電圧Ｖｔｈ以上である必要がある。ビット線の電位の上限は、通常、メモリセルアレイの電源電圧Ｖｃｃに等しい。このため、昇圧電位Ｖｐｐは以下の関係を満たす必要がある。
【００５８】
Ｖｐｐ≧Ｖｃｃ＋Ｖｔｈ （１）
ここで、実施の形態１による昇圧電位発生回路は、消費電力の低減化を図ることを目的としている。以下、実施の形態１による昇圧電位発生回路が、どのような観点から消費電力の低減化を図っているかを、一般的な昇圧電位発生回路に基づいて説明する。
【００５９】
ＤＲＡＭで使用されている、一般的な昇圧電位発生回路では、回路の制約上、昇圧電位Ｖｐｐは、以下の要件を満たす必要がある。
【００６０】
Ｖｐｐ＜２・Ｖｃｃ （２）
したがって、一般的な昇圧電位発生回路から発生される昇圧電位Ｖｐｐは、式（２）を満たす範囲に設定されている。このため、当然、しきい値電圧Ｖｔｈも、以下の条件を満たしている。
【００６１】
Ｖｃｃ＞Ｖｔｈ （３）
ここで、近年、内部動作電源の電位は、外部から供給される外部電源電位ｅｘｔＶｃｃを降圧して用いる場合が多い。このため、特に、メモリセルアレイ部分の動作電源の電位、すなわち、内部電源電位ｉｎｔＶｃｃは、外部電源電位ｅｘｔＶｃｃよりかなり低い場合が一般的となっている。ここで、外部電源電位ｅｘｔＶｃｃと内部電源電位ｉｎｔＶｃｃとの電位差をＶｅｉｄとする。こうした場合に、以下の関係を満たせば、特に、昇圧電位発生回路を用いる必要はない。
【００６２】
Ｖｅｉｄ≧Ｖｔｈ （４）
式（１）において、電源電位Ｖｃｃを、内部電源電位ｉｎｔＶｃｃとし、式（２）の電源電位Ｖｃｃを外部電源電位ｉｎｔＶｃｃとした場合に、式（１）および式（２）から、以下の関係が導かれる。
【００６３】
Ｖｔｈ＜ｉｎｔＶｃｃ＋２Ｖｅｉｄ （５）
近年、ＤＲＡＭの大容量化および低電圧化に伴い、そこに内蔵される昇圧電位発生回路の消費電力のチップ全体の消費電力に占める割合は増大している。したがって、ＤＲＡＭにおいて、昇圧電位発生回路の消費電力の低減が急務となっている。ＤＲＡＭの実際の使用状態では、式（４）は満足しない。しかし、式（５）は、満足する。しかも、式（５）については、ぎりぎりで満足するのでなく、余裕をもって満足する。ここで、ＶｅｉｄとｉｎｔＶｃｃ＋２Ｖｅｉｄとの中間の電位Ｖｍを仮定し、式（４）を満足しないという事実と、式（５）から、以下の関係が導かれる。
【００６４】
Ｖｉｅｄ＜Ｖｔｈ＜Ｖｍ＜ｉｎｔＶｃｃ＋２Ｖｅｉｄ （６）
したがって、しきい値電圧Ｖｔｈは、以下の範囲にあればよい。
【００６５】
Ｖｉｅｄ＜Ｖｔｈ＜Ｖｍ （７）
すなわち、式（１）を考慮すると、昇圧電位Ｖｐｐは、ｉｎｔＶｃｃ＋Ｖｍ以上であればよく、ｉｎｔＶｃｃ＋（ｉｎｔＶｃｃ＋２Ｖｅｉｄ）以上である必要はない。言い換えると、昇圧電位発生回路は、ｉｎｔＶｃｃ＋（ｉｎｔＶｃｃ＋２Ｖｅｉｄ）という電位より大きな電位を発生する必要はなく、それより小さなｉｎｔＶｃｃ＋Ｖｍという電位を発生すれば十分であることを意味する。
【００６６】
たとえば、図２８の従来の昇圧電位発生回路では、昇圧電位Ｖｐｐを発生するために２Ｖｃｃの電位をその内部で発生させており、また、最大で２Ｖｃｃの昇圧電位Ｖｐｐを発生できるものである。したがって、発生し得る昇圧電位Ｖｐｐの電位を、２Ｖｃｃより小さくすれば、図２８に示した従来の昇圧電位発生回路よりも、消費電力の小さな昇圧電位発生回路を実現できることになる。以上の観点および、電荷効率向上という観点から考え出された実施の形態１による昇圧電位発生回路について詳しく説明する。
【００６７】
図４は、本発明の実施の形態１による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【００６８】
図４を参照して、実施の形態１による昇圧電位発生回路は、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂ、キャパシタＣ１ａ，Ｃ１ｂおよびスイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂを含む。
【００６９】
ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂは、電源電位Ｖｃｃを有するノードと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ１ａのゲートは、クロックφ１ａを受ける。ＮＭＯＳトランジスタＭ１ｃのゲートは、クロックφ１ｃを受ける。ＮＭＯＳトランジスタＭ１ｂのゲートは、クロックφ１ｂを受ける。キャパシタＣ１ａは、入力ノードＮ１ａと中間ノードＮ２ａとの間に接続される。キャパシタＣ１ｂは、入力ノードＮ１ｂと中間ノードＮ２ｂとの間に接続される。スイッチＳ３ａは、昇圧電位ノードＮｐｐと中間ノードＮ２ａとの間に設けられる。スイッチＳ２ａは、中間ノードＮ２ａと電源電位Ｖｃｃを有するノードとの間に設けられる。スイッチＳ３ｂは、昇圧電位ノードＮｐｐと中間ノードＮ２ｂとの間に設けられる。スイッチＳ２ｂは、中間ノードＮ２ｂと電源電位Ｖｃｃを有するノードとの間に設けられる。この基板電位発生回路は、昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐを発生するものである。
【００７０】
図５は、図４の基板電位発生回路の動作を説明するためのタイミング図である。以下の説明では、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとし、キャパシタＣ１ａ，Ｃ１ｂの効率を１００％と仮定する。また、キャパシタＣ１ａ，Ｃ１ｂの容量をＣとする。
【００７１】
クロックφ１ａとφ１ｂは、相補クロックであり、振幅はＶｃｃである。また、クロックφ１ｃは、φ１ａおよびφ１ｂの同一の周波数を用い、振幅はＶｃｃである。
【００７２】
時刻ｔａｆ以前において、入力ノードＮ１ａが、電源電位Ｖｃｃであり、入力ノードＮ１ｂが、接地電位ＧＮＤであり、中間ノードＮ２ａが昇圧電位Ｖｐｐであり、中間ノードＮ２ｂが電源電位Ｖｃｃである状態を考える。
【００７３】
時刻ｔａｆにおいて、クロックφ１ａを電源電位Ｖｃｃまで上昇させ、クロックφ１ｂを接地電位ＧＮＤまで下降させる。こうすることで、入力ノードＮ１ａを電源電位Ｖｃｃを有するノードから切り離すとともに、入力ノードＮ１ｂを、接地電位ＧＮＤを有するノードから切り離す。時刻ｔａにおいて、クロックφ１ｃが、電源電位Ｖｃｃまで上昇することで、ＮＭＯＳトランジスタＭ１ｃがオンする。この結果、ノードＮ１ａの電位と、ノードＮ１ｂの電位とがイコライズされ、各ノードの電位は（１／２）Ｖｃｃとなる。さらに、時刻ｔａでは、入力ノードＮ１ａの電位が（１／２）Ｖｃｃまで下降するため、中間ノードＮ２ａの電位は、キャパシタＣ１ａによる容量カップリングを受けて（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。また、時刻ｔａでは、入力ノードＮ１ｂの電位が、（１／２）Ｖｃｃまで上昇するため、中間ノードＮ２ｂの電位は、キャパシタＣ１ｂによる容量カップリングを受け、（３／２）Ｖｃｃとなる。
【００７４】
時刻ｔａの直後から、中間ノードＮ２ａは、スイッチＳ２ａにより、電源電位Ｖｃｃにまで充電される。これと同時に、中間ノードＮ２ｂは、スイッチＳ３ｂによって昇圧電位Ｖｐｐにまで放電される。すなわち、スイッチＳ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。これは、第１回目の電荷供給である。
【００７５】
この場合において、昇圧電位ノードＮｐｐの対向電極４８が、接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、スイッチＳ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費である。
【００７６】
時刻ｔｂｆにおいて、ＮＭＯＳトランジスタＭ１ｃがオフした後、時刻ｔｂにおいて、クロックφ１ａが、接地電位ＧＮＤまで下降することで、入力ノードＮ１ａは充電され、その電位は電源電位Ｖｃｃとなる。一方、時刻ｔｂでは、クロックφ１ｂが電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが放電され、その電位は、接地電位ＧＮＤとなる。以上のことから、時刻ｔｂでは、中間ノードＮ２ａが容量カップリングを受け、その電位が（３／２）Ｖｃｃとなり、中間ノードＮ２ｂが容量カップリングを受け、その電位が（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。
時刻ｔｂの直後から、中間ノードＮ２ａは、スイッチＳ３ａによって、昇圧電位Ｖｐｐにまで放電される。すなわち、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐに、電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。これは、第２回目の電荷の供給である。これと同時に、ノードＮ２ｂは、スイッチＳ２ｂによって、電源電位Ｖｃｃにまで充電される。
【００７７】
この場合において、昇圧電位ノードＮｐｐの対向電極が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａ、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐの対向電極（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。これは、第２回目の電荷の消費である。これと同時に、電源電位Ｖｃｃを有するノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。これは、第３回目の電荷の消費である。なお、第２、第３回目の電荷消費は同時である。
【００７８】
時刻ｔｃｆにおいては、クロックφ１ａが、電源電位Ｖｃｃまで上昇し、クロックφ１ｂが接地電位ＧＮＤまで下降し、次のサイクルの動作が開始する。したがって、時刻ｔａｆから、時刻ｔｃｆまでで、１サイクルの動作が終了する。
【００７９】
以上のことから、１サイクルの間に、電源電位Ｖｃｃを有するノードから、接地電位ＧＮＤを有するノードへ消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、１サイクルの間での、電荷効率は、２／３である。すなわち、実施の形態１による昇圧電位発生回路の電荷効率は、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。
【００８０】
ここで、たとえば、実施の形態１による昇圧電位発生回路において、１サイクルの間に昇圧電位ノードＮｐｐへ供給される電荷をＩとすると、その電荷の供給のためには、（３／２）Ｉの電荷が消費されることになる。このため、１サイクルの間での消費電力は、（３／２）Ｉ・Ｖｃｃとなる。これは、図２９に示した従来の昇圧電位発生回路が１サイクルの間に、昇圧電位ノードＮｐｐに電荷Ｉを供給するとき消費する電力である２Ｉ・Ｖｃｃよりも小さくなっている。
【００８１】
また、図２９に示した従来の昇圧電位発生回路は、昇圧電位Ｖｐｐを発生するのに、最大２Ｖｃｃまでの電位をその内部で発生する必要があり、また、発生し得る最大の昇圧電位は、２Ｖｃｃであるのに対し、実施の形態１による昇圧電位発生回路では、昇圧電位Ｖｐｐを発生するのに最大で（３／２）Ｖｃｃを発生し、また、発生し得る最大の昇圧電位は、（３／２）Ｖｃｃである。すなわち、実施の形態１による昇圧電位発生回路が発生し得る昇圧電位は、従来の昇圧電位発生回路が発生し得る昇圧電位よりも小さくなっている。このため、実施の形態１による昇圧電位発生回路の消費電力は、図２９に示した従来の昇圧電位発生回路よりも小さくなる。
【００８２】
次に、対向電極４８が、電源電位Ｖｃｃである場合を考える。昇圧電位ノードＮｐｐへの電荷供給時には、電流は、昇圧電位ノードＮｐｐの対向電極（電源電位Ｖｃｃ）に流れるため、上記のような第１回目および第２回目の電荷の消費がないことになる。このことを考慮して、電荷効率を算出する。１サイクルの動作の間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費される全消費電荷は、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２である。すなわち、電荷効率は２００％に達し、低消費電力化を図ることができる。
【００８３】
実施の形態１による昇圧電位発生回路が、消費電力を低減できることについて、概念的に説明する。図２９の従来の昇圧電位発生回路では、１サイクルの間で、２度電荷を消費し、１度電荷を昇圧電位ノードＮｐｐに供給する。これに対し、実施の形態１による昇圧電位発生回路は、１サイクルの間で、３度電荷を消費し、昇圧電位ノードＮｐｐに２度電荷を供給する。したがって、実施の形態１による昇圧電位発生回路が、２度昇圧電位ノードＮｐｐに電荷を供給するという意味では、図２９に示した従来の昇圧電位発生回路を２つ並列に設けた場合と対比して説明することができる。図２９に示した従来の基板電位発生回路を２つ設けた場合には、１サイクルの間に、４度電荷を消費し、２度昇圧電位ノードＮｐｐに電荷を供給することになる。このことから、実施の形態１による昇圧電位発生回路においては、従来の昇圧電位発生回路を２つ設ける場合に比し、電荷の消費が１回少ない。これが、実施の形態１による昇圧電位発生回路が低消費電力化を実現できる原因となっている。詳しくは以下の理由による。
【００８４】
図４および図５を参照して、時刻ｔａで、ＮＭＯＳトランジスタＭ１ｃがオンになった後、すなわち、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃにより、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とのイコライズが開始された後に、スイッチＳ２ａにより、電源電位Ｖｃｃ、すなわち、電荷が中間ノードＮ２ａに供給される。一方、スイッチＳ２ａがオンになると同時に、スイッチＳ３ｂがオンになり、中間ノードＮ２ｂの電荷が、昇圧電位ノードＮｐｐに供給される。このとき、昇圧電位ノードＮｐｐの対向電極４８が、接地電位ＧＮＤの場合には、電荷が消費されることになる。このような、スイッチＳ３ｂを介して対向電極４８へ移動する電荷として、電源電位Ｖｃｃを有するノードから中間ノードＮ２ａへ、スイッチＳ２ａを介して供給される電荷を用いることができる。これは、ＮＭＯＳトランジスタＭ１ｃによりイコライズが行なわれているからである。
【００８５】
すなわち、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路に供給される電荷（第１のチャージポンピング回路で消費される電荷）を、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路で再利用することにより、従来の昇圧電位発生回路を２つ設けた場合に比し、電荷の消費を１回少なくしている。これにより、実施の形態１による昇圧電位発生回路は、消費電力の低減化を図っている。
【００８６】
図６は、図４のクロックφ１ａ、φ１ｃ、φ１ｂを発生するためのクロック発生回路の詳細を示す回路図である。
【００８７】
図６を参照して、クロック発生回路は、インバータ４９，５１，５３，５５，５７，５９、遅延回路６１、ＡＮＤ回路６３およびＯＲ回路６５を含む。
【００８８】
インバータ４９〜５７は、ノードＮＣ１とノードＮＣ２との間に直列に接続される。ノードＮＣ１とノードＮＣ２との間には遅延回路６１が設けられる。ＡＮＤ回路６３およびＯＲ回路６５の一方入力ノードは、ノードＮＣ１と接続される。ＡＮＤ回路６３およびＯＲ回路６５の他方入力ノードは、ノードＮＣ２に接続される。ＯＲ回路６５の出力ノードは、インバータ５９の入力ノードに接続される。
【００８９】
図６を参照して、インバータ４９〜５７からなるリングオシレータによって、ノードＮＣ１にクロックφＡが生じる。遅延回路６１は、クロックφＡを遅延したクロックφＢをノードＮＣ２に出力する。ＡＮＤ回路６３によって、クロックφＡとクロックφＢとのＡＮＤ演算を求めることで、クロックφ１ｃが生成される。ＯＲ回路６５によって、クロックφＡとクロックφＢとのＯＲ演算を求めることで、クロックφ１ａが形成される。ＯＲ回路６５からのクロックφ１ａを、インバータ５９によって、位相を反転することで、クロックφ１ｂが生成される。
【００９０】
図７は、図６のクロック発生回路が発生するクロックφＡ，φＢ，φ１ａ，φ１ｂ，φ１ｃのタイミング図である。
【００９１】
図７を参照して、時刻ｔａｆにおいて、クロックφＡが「Ｈ」レベルになる。そして、遅延回路６１による遅延の後、すなわち、時刻ｔａにおいて、クロックφＢが「Ｈ」レベルになる。
【００９２】
時刻ｔｂｆにおいて、クロックφＡが「Ｌ」レベルになる。そして、遅延回路６１による遅延の後、すなわち、時刻ｔｂで、クロックφＢが「Ｌ」レベルになる。
【００９３】
このような、クロックφＡおよびクロックφＢのレベルに応じて、クロックφ１ａ，φ１ｂ，φ１ｃのレベルが決定される。
【００９４】
以上のように、実施の形態１による内部電圧発生回路としての昇圧電位発生回路では、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路と、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路とを、相補的に動作させている。そして、さらに、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃによるイコライズの開始後に、すなわち、時刻ｔａの後に、第１のチャージポンピング回路のスイッチＳ２ａを介して、中間ノードＮ２ａに、電源電位Ｖｃｃ、すなわち、電荷が供給される。これと同時に、第２のチャージポンピング回路のスイッチＳ３ｂを介して、中間ノードＮ２ｂの電荷が、昇圧電位ノードＮｐｐに注入される。
【００９５】
このため、実施の形態１による昇圧電位発生回路では、第１のチャージポンピング回路に供給された電荷（第１のチャージポンピング回路で消費される電荷）を、ＮＭＯＳトランジスタＭ１ｃを介して、中間ノードＮ２ｂに供給できる。したがって、第１のチャージポンピング回路に供給された電荷（第１のチャージポンピング回路で消費される電荷）を、第２のチャージポンピング回路のスイッチＳ３ｂから昇圧電位ノードＮｐｐへ注入する電荷として、再利用することができる。
【００９６】
その結果、実施の形態１による昇圧電位発生回路では、電荷効率（昇圧電位ノードＮｐｐへ注入された電荷／消費電荷）を向上させることができ、消費電力の低減化を実現できる。
【００９７】
また、実施の形態１による昇圧電位発生回路では、入力ノードＮ１ａの電位と、入力ノードＮ１ｂの電位とをイコライズした後、時刻ｔｂにおいて、入力ノードＮ１ａ，Ｎ１ｂの電位を変化させる。このため、時刻ｔｂにおける入力ノードＮ１ａ，Ｎ１ｂの電位の変化は（１／２）・Ｖｃｃである。したがって、中間ノードＮ２ａ，Ｎ２ｂの時刻ｔｂにおける電位変化も（１／２）・Ｖｃｃであり、昇圧電位Ｖｐｐの発生のために内部で発生する電位の最大値、すなわち、発生し得る昇圧電位Ｖｐｐの最大値を小さくできる。なお、図２９に示した従来の昇圧電位発生回路の中間ノードＮ２の電位変化はＶｃｃであり、発生し得る昇圧電位の最大値は、２Ｖｃｃであるのに対し、本実施の形態による昇圧電位発生回路が発生し得る昇圧電位の最大値は、３／２Ｖｃｃである。
【００９８】
このように、実施の形態１による昇圧電位発生回路では、その内部で不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。なお、図４の昇圧電位発生回路の電源電位Ｖｃｃは、外部電源電位ｅｘｔＶｃｃでもいいし、内部電源電位ｉｎｔＶｃｃでもよい。
【００９９】
（実施の形態２）
実施の形態２による内部電位発生回路としての昇圧電位発生回路は、図４の昇圧電位発生回路（実施の形態１）のスイッチＳ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂを、具体的な電気回路で置換えたものである。したがって、実施の形態２による昇圧電位発生回路の動作は、実施の形態１による昇圧電位発生回路の動作と同様である。このため、実施の形態２による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の効果を奏する。
【０１００】
図８は、実施の形態２による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１０１】
図８を参照して、図４のスイッチＳ２ａに相当するのが、ＮＭＯＳトランジスタＭ２ａ，Ｍ４ａおよびキャパシタＣ２ａからなる電気回路である。ＮＭＯＳトランジスタＭ２ａは、電源電位Ｖｃｃを有するノードと、中間ノードＮ２ａとの間に接続される。ＮＭＯＳトランジスタＭ２ａのゲートは、ノードＮ４ａに接続される。ＮＭＯＳトランジスタＭ４ａは、電源電位Ｖｃｃを有するノードとノードＮ４ａとの間に接続される。ＮＭＯＳトランジスタＭ４ａのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ２ａは、ノードＮ４ａに接続されるとともに、クロックφ２ａを受ける。
【０１０２】
図４のスイッチＳ３ａに相当するのは、ＮＭＯＳトランジスタＭ３ａ，Ｍ５ａおよびキャパシタＣ３ａからなる電気回路である。ＮＭＯＳトランジスタＭ３ａは、中間ノードＮ２ａと昇圧電位ノードＮｐｐとの間に接続される。ＮＭＯＳトランジスタＭ３ａのゲートは、ノードＮ５ａに接続される。ＮＭＯＳトランジスタＭ５ａは、電源電位Ｖｃｃを有するノードと、ノードＮ５ａとの間に接続される。ＮＭＯＳトランジスタＭ５ａのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ３ａは、ノードＮ５ａに接続されるとともに、クロックφ３ａを受ける。
【０１０３】
図４のスイッチＳ２ｂに相当するのは、ＮＭＯＳトランジスタＭ２ｂ，Ｍ４ｂおよびキャパシタＣ２ｂからなる電気回路である。ＮＭＯＳトランジスタＭ２ｂは、電源電位Ｖｃｃを有するノードと中間ノードＮ２ｂとの間に接続される。ＮＭＯＳトランジスタＭ２ｂのゲートは、ノードＮ４ｂに接続される。ＮＭＯＳトランジスタＭ４ｂは、電源電位Ｖｃｃを有するノードと、ノードＮ４ｂとの間に接続される。ＮＭＯＳトランジスタＭ４ｂのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ２ｂは、ノードＮ４ｂに接続されるとともに、クロックφ２ｂを受ける。
【０１０４】
図４のスイッチＳ３ｂに相当するのは、ＮＭＯＳトランジスタＭ３ｂ，Ｍ５ｂおよびキャパシタＣ３ｂからなる電気回路である。ＮＭＯＳトランジスタＭ３ｂは、中間ノードＮ２ｂと昇圧電位ノードＮｐｐとの間に接続される。ＮＭＯＳトランジスタＭ３ｂのゲートは、ノードＮ５ｂに接続される。ＮＭＯＳトランジスタＭ５ｂは、電源電位Ｖｃｃを有するノードと、ノードＮ５ｂとの間に接続される。ＮＭＯＳトランジスタＭ５ｂのゲートは、電源電位Ｖｃｃを有するノードに接続される。キャパシタＣ３ｂは、ノードＮ５ｂに接続されるとともに、クロックφ３ｂを受ける。
【０１０５】
図９は、図８の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとする。
【０１０６】
図９を参照して、時刻ｔａｆおよびｔａの動作は実施の形態１による昇圧電位発生回路と同一である。すなわち、時刻ｔａでは、クロックφ１ｃを電源電位Ｖｃｃに上昇させ、ＮＭＯＳトランジスタＭ１ａをオンにして、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とをイコライズする。この結果、入力ノードＮ１ａ，Ｎ１ｂの電位は、（１／２）Ｖｃｃとなる。
【０１０７】
時刻ｔａｄにおいて、クロックφ２ａおよびφ３ｂを電源電位Ｖｃｃまで上昇させることで、ノードＮ４ａおよびノードＮ５ｂを、容量結合で、２Ｖｃｃ−Ｖｔｈまで昇圧する。これによって、ＮＭＯＳトランジスタＭ２ａ，Ｍ３ｂをオン状態とする。このとき、中間ノードＮ２ａは、ＮＭＯＳトランジスタＭ２ａによって電源電位Ｖｃｃにまで充電され、中間ノードＮ２ｂは、ＮＭＯＳトランジスタＭ３ｂによって昇圧電位Ｖｐｐにまで放電される。
【０１０８】
この場合において、ＮＭＯＳトランジスタＭ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第１回目の昇圧電位ノードＮｐｐへの電荷の供給である。ここで、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびＮＭＯＳトランジスタＭ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費である。
【０１０９】
時刻ｔｂｆにおいて、ＮＭＯＳトランジスタＭ１ｃがオフした後、時刻ｔｂで、クロックφ１ａが、接地電位ＧＮＤまで下降することで、入力ノードＮ１ａが電源電位Ｖｃｃに充電される。したがって、中間ノードＮ２ａがキャパシタＣ１ａによる容量カップリングを受け、中間ノードＮ２ａの電位が（３／２）Ｖｃｃになる。
【０１１０】
一方、時刻ｔｂでは、クロックφ１ｂが電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが接地電位ＧＮＤまで放電される。したがって、中間ノードＮ２ｂがキャパシタＣ１ｂによる容量カップリングを受け、中間ノードＮ２ｂの電位が（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。
【０１１１】
時刻ｔｂｄにおいて、クロックφ３ａおよびクロックφ２ｂを電源電位Ｖｃｃまで上昇させることで、ノードＮ５ａおよびノードＮ４ｂを容量結合で２Ｖｃｃ−Ｖｔｈまで昇圧する。これによって、ＮＭＯＳトランジスタＭ３ａおよびＭ２ｂをオン状態とする。このとき、中間ノードＮ２ａはＮＭＯＳトランジスタＭ３ａによって、昇圧電位Ｖｐｐにまで放電され、中間ノードＮ２ｂは、ＮＭＯＳトランジスタＭ２ｂによって、電源電位Ｖｃｃにまで充電される。この場合には、ＮＭＯＳトランジスタＭ３ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第２回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびＮＭＯＳトランジスタＭ３ａを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第２回目の電荷の消費である。これと同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、第２、第３回目の電荷消費は同時である。
【０１１２】
時刻ｔｃｆにおいて、クロックφ１ａ，φ１ｂが遷移することで、次のサイクルが開始する。すなわち、時刻ｔａｆから時刻ｔｃｆで１サイクルが終了する。
【０１１３】
１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖｄｉｆ｝・Ｃとなる。一方、昇圧電位ノードＮｐｐに供給される電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２／３である。すなわち、電荷効率は、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超えている。したがって、従来に比し、低消費電力化を実現できる。なお、以上のことは、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合である。
【０１１４】
昇圧電位ノードＮｐｐの対向電極４８が、電源電位Ｖｃｃである場合、第１回目と第２回目の電荷の消費がないことになるので、１サイクルの動作の間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２である。すなわち、電荷効率は２００％に達する。
【０１１５】
以上は、実施の形態２による昇圧電位発生回路の特徴的な動作を中心に説明したが、他の動作については、実施の形態１による昇圧電位発生回路の動作と同様である。
【０１１６】
（実施の形態３）
実施の形態３による内部電位発生回路としての昇圧電位発生回路は、図８の昇圧電位発生回路におけるクロックφ２ａ，φ２ｂ，φ３ａ，φ３ｂをレベル変換して、キャパシタＣ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂに入力するようにしたものである。したがって、実施の形態３による昇圧電位発生回路の動作は、実施の形態２による昇圧電位発生回路の動作と同様である。このため、実施の形態３による昇圧電位発生回路は、実施の形態２による昇圧電位発生回路と同様の効果を奏する。
【０１１７】
図１０は、実施の形態３による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１１８】
図１０を参照して、実施の形態３による昇圧電位発生回路は、図８の昇圧電位発生回路に、レベル変換回路６７，６９を設けたものである。キャパシタＣ３ａには、クロックφ３ａが、レベル変換回路６７によってレベル変換されたクロックφ５ａが入力される。キャパシタＣ３ｂには、クロックφ３ｂが、レベル変換回路６９によってレベル変換されたクロックφ５ｂが入力される。
【０１１９】
レベル変換回路６７は、電圧振幅が電源電位Ｖｃｃであるクロックφ３ａをレベル変換して、電圧振幅が昇圧電位Ｖｐｐであるクロックφ５ａにする。レベル変換回路６９は、電圧振幅が電源電位Ｖｃｃであるクロックφ３ｂをレベル変換して、電圧振幅が昇圧電位Ｖｐｐであるクロックφ５ｂにする。このため、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂのゲート電圧を制御するノードＮ５ａ，Ｎ５ｂの電位は、Ｖｃｃ＋Ｖｐｐ−Ｖｔｈ（＝２Ｖｃｃ＋Ｖｄｉｆ−Ｖｔｈ）にまで上昇し、実施の形態２による昇圧電位発生回路に比較して、ノードＮ５ａ，Ｎ５ｂの電位が高く、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂのしきい値電圧Ｖｔｈによる電圧降下を防ぐことができる。
【０１２０】
図１１は、図１０の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、図１０の昇圧電位発生回路の動作は、図８の昇圧電位発生回路の動作と同様であるので、特徴的な動作についてのみ説明する。
【０１２１】
図１１を参照して、時刻ｔａｄにおいて、クロックφ３ｂが、電源電位Ｖｃｃにまで昇圧される。そして、レベル変換回路６９は、電源電位Ｖｃｃであるクロックφ３ｂを、レベル変換して、昇圧電位Ｖｐｐであるクロックφ５ｂをキャパシタＣ３ｂに出力する。これに応じて、ノードＮ５ｂの電位はＶｃｃ＋Ｖｐｐ−Ｖｔｈになる。
【０１２２】
時刻ｔｂｄにおいて、クロックφ３ａが電源電位Ｖｃｃまで昇圧される。このとき、レベル変換回路６７は、電源電位Ｖｃｃであるクロックφ３ａをレベル変換して、昇圧電位Ｖｐｐであるクロックφ５ａをキャパシタＣ３ａに出力する。これに応じて、ノードＮ５ａの電位が、Ｖｃｃ＋Ｖｐｐ−Ｖｔｈになる。
【０１２３】
以上のように、実施の形態３による昇圧電位発生回路では、レベル変換され電圧が大きくなったクロックφ５ａ，φ５ｂを、キャパシタＣ３ａ，Ｃ３ｂに入力することで、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂをオンすることにしている。
【０１２４】
このため、実施の形態３による昇圧電位発生回路では、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂのしきい値電圧Ｖｔｈによる電圧降下を防ぐことができ、効率よく昇圧電位ノードＮｐｐに電荷を注入することができる。
【０１２５】
（実施の形態４）
図１２は、実施の形態４による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１２６】
図１２を参照して、実施の形態４による昇圧電位発生回路は、図４のＰＭＯＳトランジスタＭ１ａをスイッチＳ１ａにし、図４のＮＭＯＳトランジスタＭ１ｂをスイッチＳ１ｂにし、図４のＮＭＯＳトランジスタＭ１ｃをスイッチＳ１ｃにしたものである。スイッチＳ１ａは、図４のクロックφ１ａと同様のクロックφ１ａに応じて、図４のＰＭＯＳトランジスタＭ１ａと同様の動作をするものである。スイッチＳ１ｂは、図４のクロックφ１ｂと同様のクロックφ１ｂに応じて、図４のＮＭＯＳトランジスタＭ１ｂと同様の動作をするものである。スイッチＳ１ｃは、図４のクロックφ１ｃと同様のクロックφ１ｃに応じて、図４のＮＭＯＳトランジスタＭ１ｃと同様の動作をするものである。
【０１２７】
以上のように、実施の形態４による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の動作をする。したがって、実施の形態４による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の効果を奏する。
【０１２８】
（実施の形態５）
図１３は、実施の形態５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１２９】
図１３を参照して、実施の形態５による昇圧電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ１ｃ、ＮＭＯＳトランジスタＭ１ｂ、キャパシタＣ１ａ，Ｃ１ｂおよびダイオードＤ２ａ，Ｄ２ｂ，Ｄ３ａ，Ｄ３ｂを含む。ＰＭＯＳトランジスタＭ１ｃは、入力ノードＮ１ａと入力ノードＮ１ｂとの間に接続される。ＰＭＯＳトランジスタＭ１ｃのゲートには、クロック／φ１ｃが入力される。ここでキャパシタＣ１ａ，Ｃ１ｂはＭＯＳキャパシタである。ＭＯＳキャパシタＣ１ａのゲートは、入力ノードＮ１ａに接続され、ソースおよびドレインは、中間ノードＮ２ａに接続される。ＭＯＳキャパシタＣ１ｂのゲートは、入力ノードＮ１ｂに接続され、ソースおよびドレインは中間ノードＮ２ｂに接続される。ダイオードＤ３ａのカソードは、昇圧電位ノードＮｐｐに接続され、アノードは、中間ノードＮ２ａに接続される。ダイオードＤ２ａのカソードは中間ノードＮ２ａに接続され、アノードは、電源電位Ｖｃｃを有するノードに接続される。ダイオードＤ３ｂのカソードは、昇圧電位ノードＮｐｐに接続され、アノードは中間ノードＮ２ｂに接続される。ダイオードＤ２ｂのカソードは、中間ノードＮ２ｂに接続され、アノードは電源電位Ｖｃｃを有するノードに接続される。
【０１３０】
実施の形態５による昇圧電位発生回路は、図４のＮＭＯＳトランジスタＭ１ｃ、キャパシタＣ１ａ、キャパシタＣ１ｂ、スイッチＳ３ａ、スイッチＳ２ａ、スイッチＳ３ｂおよびスイッチＳ２ｂを、それぞれ、同様の働きをする、ＰＭＯＳトランジスタＭ１ｃ、ＭＯＳキャパシタＣ１ａ、ＭＯＳキャパシタＣ１ｂ、ダイオードＤ３ａ、ダイオードＤ２ａ、ダイオードＤ３ｂおよびダイオードＤ２ｂにしたものである。したがって、実施の形態５による昇圧電位発生回路の動作は、実施の形態４による昇圧電位発生回路の動作と同様である。但し、実施の形態５による昇圧電位発生回路では、図４のＮＭＯＳトランジスタＭ１ｃを、ＰＭＯＳトランジスタＭ１ｃに変えたことから、ＰＭＯＳトランジスタＭ１ｃに入力されるクロック／φ１ｃは、図４のクロックφ１ｃを反転した信号である。
【０１３１】
図１４は、図１３の昇圧電位発生回路の動作を説明するためのタイミング図である。上述のように、ＰＭＯＳトランジスタＭ１ｃに入力されるクロック／φ１ｃは、図４のクロックφ１ｃを反転した信号であるため、時刻ｔａにおいて、電源電位Ｖｃｃから接地電位ＧＮＤへ降圧され、時刻ｔｂｆで、接地電位ＧＮＤから電源電位Ｖｃｃに昇圧されるものである。他のクロックφ１ａ，φ１ｂの遷移のタイミングやノードＮ１ａ，Ｎ１ｂ，Ｎ２ａ，Ｎ２ｂの電位変化は、図５に示したものと同様である。
【０１３２】
以上のように、実施の形態５による昇圧電位発生回路では、イコライズ手段として、図４のＮＭＯＳトランジスタＭ１ｃの代わりに、ＰＭＯＳトランジスタＭ１ｃを設けているため、本実施の形態による昇圧電位発生回路は、イコライズ手段に入力されるクロックの極性が図４の昇圧電位発生回路と異なるだけで、全体動作は同様である。したがって、実施の形態５による昇圧電位発生回路は、実施の形態１による昇圧電位発生回路と同様の効果を奏する。
【０１３３】
さらに、実施の形態５による昇圧電位発生回路では、図８のＮＭＯＳトランジスタＭ２ａ，Ｍ４ａおよびキャパシタＣ２ａからなる電気回路の代わりにダイオードＤ２ａを設け、図８のＮＭＯＳトランジスタＭ３ａ，Ｍ５ａおよびキャパシタＣ３ａからなる電気回路の代わりにダイオードＤ３ａを設け、図８のＮＭＯＳトランジスタＭ２ｂ，Ｍ４ｂおよびキャパシタＣ２ｂからなる電気回路の代わりにダイオードＤ２ｂを設け、図８のＮＭＯＳトランジスタＭ３ｂ，Ｍ５ｂおよびキャパシタＣ３ｂからなる電気回路の代わりにダイオードＤ３ｂを設けている。
【０１３４】
このため、実施の形態５による昇圧電位発生回路では、実施の形態２による昇圧電位発生回路で必要なクロックφ２ａ，φ２ｂ，φ３ａ，φ３ｂのような制御クロックが不要になる。
【０１３５】
なお、実施の形態５による昇圧電位発生回路は、図１のＤＲＡＭの昇圧電位発生回路２３として用いることができる。
【０１３６】
（実施の形態６）
実施の形態６による内部電位発生回路としての昇圧電位発生回路は、図４の昇圧電位発生回路の中間ノードＮ２ａと中間ノードＮ２ｂとの間にＮＭＯＳトランジスタを設け、そのＮＭＯＳトランジスタをクロックで制御するようにしたものである。
【０１３７】
図１５は、本発明の実施の形態６による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１３８】
図１５を参照して、実施の形態６による昇圧電位発生回路は、中間ノードＮ２ａと中間ノードＮ２ｂとの間にＮＭＯＳトランジスタＭ２ｃを設ける。ＮＭＯＳトランジスタＭ２ｃのゲートには、クロックφ２ｃが入力される。
【０１３９】
図１６は、図１５の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとする。
【０１４０】
図１５および図１６を参照して、時刻ｔｅにおいて、クロックφ２ｃが、Ｖｃｃ＋αまで上昇する。このため、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とが、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃによってイコライズされ、中間ノードＮ２ａ，Ｎ２ｂの電位が｛Ｖｃｃ＋（１／２）Ｖｄｉｆ｝にされる。この結果、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａ、ＮＭＯＳトランジスタＭ２ｃ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、１／２Ｖｄｉｆの電荷が移動する。すなわち、第１回目の電荷の消費である。
【０１４１】
時刻ｔａにおいて、クロックφ１ｃが、電源電位Ｖｃｃまで上昇することで、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃがオンする。この結果、入力ノードＮ１ａの電位と、入力ノードＮ１ｂの電位とがイコライズされ、入力ノードＮ１ａ，Ｎ１ｂの電位は、（１／２）Ｖｃｃとなる。このように、時刻ｔａにおいて、入力ノードＮ１ａが（１／２）Ｖｃｃまで下降することで、中間ノードＮ２ａは、キャパシタＣ１ａによる容量カップリングを受ける。このため、中間ノードＮ２ａの電位は、（１／２）Ｖｐｐとなる。一方、時刻ｔａにおいて、入力ノードＮ１ｂが（１／２）Ｖｃｃまで上昇することで、中間ノードＮ２ｂが、キャパシタＣ１ｂによる容量カップリングを受ける。このため、中間ノードＮ２ｂの電位は、（１／２）Ｖｐｐ＋Ｖｃｃとなる。
【０１４２】
時刻ｔａの直後から、中間ノードＮ２ａは、スイッチＳ２ａによって電源電位Ｖｃｃにまで充電され、中間ノードＮ２ｂは、スイッチＳ３ｂによって昇圧電位Ｖｐｐにまで放電される。このとき、スイッチＳ３ｂを介して、昇圧電位ノードＮｐｐに｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が供給される。すなわち、第１回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、スイッチＳ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が移動する。これは、第２回目の電荷の消費である。なお、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合は、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動はない。
【０１４３】
時刻ｔｄにおいて、クロックφ２ｃが電源電位Ｖｃｃ＋αまで上昇し、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とがイコライズされ、中間ノードＮ２ａ，Ｎ２ｂの電位が｛Ｖｃｃ＋（１／２）Ｖｄｉｆ｝にされる。ここでの、電源電位Ｖｃｃから接地電位ＧＮＤへの電荷の移動はない。また、ＮＭＯＳトランジスタＭ２ｃでのイコライズ中は、クロックφ１ｃがＶｃｃレベルであるため、ＮＭＯＳトランジスタＭ１ｃによるイコライズも行なわれている。
【０１４４】
時刻ｔｂで、クロックφ１ａが、接地電位ＧＮＤまで下降することで、ノードＮ１ａは充電され、その電位が電源電位Ｖｃｃになる。このため、中間ノードＮ２ａは、キャパシタＣ１ａによる容量カップリングを受け、その電位が（１／２）（３Ｖｃｃ＋Ｖｄｉｆ）となる。一方、時刻ｔｂにおいて、クロックφ１ｂが電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが放電され、その電位が接地電位ＧＮＤとなる。このため、中間ノードＮ２ｂが、キャパシタＣ１ｂによる容量カップリングを受け、この電位が、（１／２）（Ｖｃｃ＋Ｖｄｉｆ）となる。
【０１４５】
時刻ｔｂの直後から、中間ノードＮ２ａは、スイッチＳ３ａによって昇圧電位Ｖｐｐにまで放電され、中間ノードＮ２ｂは、スイッチＳ２ｂによって電源電位Ｖｃｃまで充電される。このとき、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃが供給される。すなわち、第２回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動はない。
【０１４６】
さらに、これらのことに加えて、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤであっても電源電位Ｖｃｃであっても、電源電位Ｖｃｃを有するノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が移動する。すなわち、第４回目の電荷の消費である。なお、第３、第４回目の電荷の消費は同時である。
【０１４７】
上記動作で１サイクルの動作が終了する。１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、たとえば、Ｖｄｉｆ＝（１／４）Ｖｃｃのとき、電荷効率は３／５である。すなわち、実施の形態６による昇圧電位発生回路の電荷効率は、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。このため、従来より消費電力を低減できる。
【０１４８】
さらに、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合、第２回目と第３回目の電荷の消費がないことになるため、１サイクルの間に電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は、｛（１／２）Ｖｃｃ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、Ｖｄｉｆ＝（１／４）Ｖｃｃのとき、電荷効率は３／２である。すなわち、電荷効率は１５０％に達する。
【０１４９】
ここで、実施の形態６による昇圧電位発生回路が発生し得る最大の昇圧電位Ｖｐｐの大きさは、図１６からもわかるように、２Ｖｃｃである。すなわち、図１６を参照して、１／２（Ｖｃｃ−Ｖｄｉｆ）＝０になるまで昇圧電位Ｖｐｐを発生できる。
【０１５０】
このように、実施の形態６による昇圧電位発生回路が発生し得る最大の昇圧電位Ｖｐｐは、図２９に示した従来の昇圧電位発生回路が発生し得る最大の昇圧電位Ｖｐｐと同じである。しかし上述のように、実施の形態６による昇圧電位発生回路は従来のものよりも電荷効率は良い。
【０１５１】
以上のように、実施の形態６による昇圧電位発生回路では、スイッチＳ２ａによる中間ノードＮ２ａへの電源電位Ｖｃｃ（電荷）の供給およびスイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入の開始前に、すなわち、時刻ｔａにおいて、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とを、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃによりイコライズする。したがって、中間ノードＮ２ａへ、スイッチＳ２ａによって供給された電源電位Ｖｃｃ（電荷）を、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入に利用できる。すなわち、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路に供給される電荷（第１のチャージポンピング回路で消費される電荷）を、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路で再利用できる。
【０１５２】
このため、実施の形態６による昇圧電位発生回路では、消費電荷を小さくすることができ、昇圧電位Ｖｐｐの発生効率（電荷効率）を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【０１５３】
また、実施の形態６による昇圧電位発生回路では、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入およびスイッチＳ２ａによる中間ノードＮ２ａへの電源電位Ｖｃｃ（電荷）の供給が開始された後に、すなわち、時刻ｔｄにおいて、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃにより、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とのイコライズが開始される。このため、中間ノードＮ２ａの電位は、（１／２）Ｖｄｉｆだけ上昇し、中間ノードＮ２ｂの電位は（１／２）・Ｖｄｉｆだけ下降する。
一方、ＮＭＯＳトランジスタＭ２ｃによるイコライズ中は、すなわち、時刻ｔｄ以後は、クロックφ１ｃが電源電位Ｖｃｃになっているため、ＮＭＯＳトランジスタＭ１ｃによるイコライズも同時に行なわれていることになる。したがって、時刻ｔｂにおいて、入力ノードＮ１ａが電源電位Ｖｃｃになると、容量カップリングにより、中間ノードＮ２ａの電位は、Ｖｃｃ＋（１／２）Ｖｄｉｆから（１／２）Ｖｃｃだけ上昇することになる。なお、図４の昇圧電位発生回路では、図５を参照して、時刻ｔｂにおいて、中間ノードＮ２ａは電源電位Ｖｃｃから（１／２）Ｖｃｃだけ上昇する。
【０１５４】
したがって、実施の形態６による昇圧電位発生回路では、発生し得る昇圧電位Ｖｐｐの最大値を、実施の形態１〜５による昇圧電位発生回路が発生し得る昇圧電位Ｖｐｐの最大値より大きくすることができる。すなわち、図２９に示した従来の昇圧電位発生回路が発生し得る昇圧電位の最大値と同じにすることができる。しかし、図２９に示した従来の昇圧電位発生回路よりも、昇圧電位の発生効率（電荷効率）は良い。
【０１５５】
このように、実施の形態６による昇圧電位発生回路では、低消費電力化という面では、実施の形態１〜５による昇圧電位発生回路より悪いが（従来の昇圧電位発生回路よりは良い）、大きな昇圧電位Ｖｐｐが要求される場合に特に有用となる。
【０１５６】
次に、実施の形態６による昇圧電位発生回路の変形例について説明する。実施の形態６による昇圧電位発生回路の変形例の回路構成は、図１５に示した実施の形態６による昇圧電位発生回路と同じである。
【０１５７】
図１７は、実施の形態６による昇圧電位発生回路の変形例の動作を説明するためのタイミング図である。
【０１５８】
図１７を参照して、実施の形態６による昇圧電位発生回路の変形例におけるクロックの特徴は、クロックφ１ｃ，φ２ｃにある。言い換えると、実施の形態６による昇圧電位発生回路のクロックφ１ｃ，φ２ｃが、図１５の実施の形態６による昇圧電位発生回路のクロックφ１ｃ，φ２ｃと異なるため、この２つの昇圧電位発生回路はその動作が異なることになる。なお、図１６のクロックφ２ｃの周波数は、図１７のクロックφ２ｃの周波数の２倍になっている。
【０１５９】
図１７を参照して、時刻ｔａｆ以前において、入力ノードＮ１ａが電源電位Ｖｃｃであり、入力ノードＮ１ｂが接地電位ＧＮＤであり、中間ノードＮ２ａが昇圧電位Ｖｐｐであり、中間ノードＮ２ｂが電源電位Ｖｃｃである状態を考える。
【０１６０】
時刻ｔａにおいて、クロックφ１ｃが、電源電位Ｖｃｃまで上昇することで、ＮＭＯＳトランジスタＭ１ｃがオンする。その結果、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とが、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃによりイコライズされ、入力ノードＮ１ａ，Ｎ１ｂの電位は、（１／２）Ｖｃｃとなる。さらに、時刻ｔａで、入力ノードＮ１ａの電位が（１／２）Ｖｃｃまで下降することで、中間ノードＮ２ａが、キャパシタＣ１ａによる容量カップリングを受ける。このため、中間ノードＮ２ａの電位が、（１／２）Ｖｃｃ＋Ｖｄｉｆになる。一方、時刻ｔａでは、入力ノードＮ１ｂの電位が（１／２）Ｖｃｃまで上昇することで、中間ノードＮ２ｂの電位が、キャパシタＣ１ｂによる容量カップリングを受ける。このため、中間ノードＮ２ｂの電位は、（３／２）Ｖｃｃとなる。
【０１６１】
時刻ｔａの直後から、中間ノードＮ２ａは、スイッチＳ２ａによって、電源電位Ｖｃｃにまで充電され、中間ノードＮ２ｂは、スイッチＳ３ｂによって昇圧電位Ｖｐｐにまで放電される。このとき、スイッチＳ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第１回目の、昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、スイッチＳ２ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費である。
【０１６２】
時刻ｔｄにおいて、クロックφ２ｃが、電源電位Ｖｃｃ＋αまで上昇することで、ＮＭＯＳトランジスタＭ２ｃがオンする。この結果、中間ノードＮ２ａの電位と中間ノードＮ２ｂの電位とが、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃによりイコライズされる。このため、中間ノードＮ２ａ，Ｎ２ｂの電位はＶｃｃ＋（１／２）Ｖｄｉｆとなる。さらに、時刻ｔｄにおいて、中間ノードＮ２ａが変動することで、入力ノードＮ１ａが容量カップリングを受ける。このため、入力ノードＮ１ａの電位は（１／２）｛Ｖｃｃ＋Ｖｄｉｆ｝となる。一方、時刻ｔｄにおいて、中間ノードＮ２ｂが変動することで、入力ノードＮ１ｂが容量カップリングを受ける。このため、入力ノードＮ１ｂの電位が（１／２）｛Ｖｃｃ−Ｖｄｉｆ｝となる。このとき、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動はない。
【０１６３】
なお、時刻ｔｄからＮＭＯＳトランジスタＭ２ｃによりイコライズが行なわれている間は、クロックφ１ｃが接地電位ＧＮＤであるため、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃはオフになっている。このため、中間ノードＮ２ａ，Ｎ２ｂの変動により入力ノードＮ１ａ，Ｎ１ｂが容量カップリングを受けるのである。
【０１６４】
時刻ｔｂにおいて、クロックφ１ａが、接地電位ＧＮＤまで下降することで、入力ノードＮ１ａが充電され、その電位が電源電位Ｖｃｃとなる。このため、中間ノードＮ２ａが容量カップリングを受け、その電位が、（３／２）Ｖｃｃとなる。一方、時刻ｔｂにおいて、クロックφ１ｂが、電源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが放電され、その電位が接地電位ＧＮＤとなる。このため、中間ノードＮ２ｂが容量カップリングを受け、その電位が、（１／２）Ｖｃｃ＋Ｖｄｉｆとなる。
【０１６５】
時刻ｔｂの直後から、中間ノードＮ２ａは、スイッチＳ３ａによって昇圧電位Ｖｐｐにまで放電され、中間ノードＮ２ｂは、スイッチＳ２ｂによって、電源電位Ｖｃｃにまで充電される。このとき、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、第２回目の昇圧電位ノードＮｐｐへの電荷の供給である。この場合において、昇圧電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびスイッチＳ３ａを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第２回目の電荷の消費である。これと同時に、電源電位Ｖｃｃを有するノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、第２、第３回目の電荷消費は同時である。
【０１６６】
時刻ｔｃｆにおいて次のサイクルの動作が開始する。すなわち、時刻ｔａｆ〜時刻ｔｃｆで１サイクルの動作が終了する。対向電極４８が接地電位ＧＮＤである場合に、１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ、消費されたすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２／３である。すなわち、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。このため、従来より、低消費電力化が図れる。
【０１６７】
昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合は、昇圧電位ノードＮｐｐへの電荷供給時は、電流は、対向電極４８（電源電位Ｖｃｃ）に流れるため、電荷の移動はない。すなわち、第１回目および第２回目の電荷の消費はないことになる。したがって、対向電極４８が電源電位Ｖｃｃである場合、１サイクルの間に電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は２である。すなわち、電荷効率は２００％に達する。
【０１６８】
以上のように、実施の形態６による昇圧電位発生回路の変形例では、スイッチＳ２ａにより中間ノードＮ２ａへの電源電位Ｖｃｃ（電荷）の供給およびスイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入の開始前に、すなわち、時刻ｔａにおいて、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃにより、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とをイコライズする。したがって、スイッチＳ２ａによって中間ノードＮ２ａへ供給された電源電位Ｖｃｃ（電荷）を、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入に利用できる。すなわち、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回路で消費される電荷を、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路で再利用できる。このため、実施の形態６による昇圧電位発生回路の変形例では、消費電荷を小さくすることができ、昇圧電位Ｖｐｐの発生効率（電荷効率）を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【０１６９】
また、実施の形態６による昇圧電位発生回路の変形例では、イコライズ手段としてのＮＭＯＳトランジスタＭ２ｃによるイコライズが開始される前に、イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃはオフにされる。このため、時刻ｔｄで、ＮＭＯＳトランジスタＭ２ｃによるイコライズが開始され、ノードＮ２ａ，ノードＮ２ｂの電位が変動すると、容量カップリングにより、入力ノードＮ１ａ，Ｎ１ｂの電位が変動する。よって、時刻ｔｂにおいて、入力ノードＮ１ａを電源電位Ｖｃｃに、入力ノードＮ１ｂの電位を接地電位ＧＮＤにする場合においても、入力ノードＮ１ａ，Ｎ１ｂの電位変化は小さくなる。このため、昇圧電位を発生するため、昇圧電位発生回路の内部で発生される電位の最大値、つまり、発生し得る昇圧電位Ｖｐｐの最大値を、図２９に示した従来の昇圧電位発生回路に比し小さくできる。
【０１７０】
したがって、実施の形態６による昇圧電位発生回路の変形例では、その内部で不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。なお、本実施の形態の変形例が発生できる昇圧電位の最大値は（３／２）Ｖｃｃであり、図２９の従来例では２Ｖｃｃである。
【０１７１】
（実施の形態７）
図１８は、実施の形態７による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【０１７２】
図１８を参照して、本発明の実施の形態７による昇圧電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ１ｂ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｄ，Ｍ１ｅ，Ｍ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅおよびキャパシタＣ１ａ，Ｃ１ｂ，Ｃ１ｄ，Ｃ１ｅを含む。
【０１７３】
ＰＭＯＳトランジスタＭ１ａ、ＰＭＯＳトランジスタＭ１ｂ、ＮＭＯＳトランジスタＭ１ｃ、ＮＭＯＳトランジスタＭ１ｄおよびＮＭＯＳトランジスタＭ１ｅは、電源電位Ｖｃｃを有するノードと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ１ａ，Ｍ１ｂおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｄ，Ｍ１ｅのゲートには、それぞれ、クロック／φ１ａ，／φ１ｂ，φ１ａ，φ１ｂ，φ１ｅが入力される。入力ノードＮ１ａと中間ノードＮ２ａとの間にキャパシタＣ１ａが設けられる。入力ノードＮ１ｂと中間ノードＮ２ｂとの間にキャパシタＣ１ｂが設けられる。入力ノードＮ１ｄと中間ノードＮ２ｄとの間にキャパシタＣ１ｄが設けられる。入力ノードＮ１ｅと中間ノードＮ２ｅとの間にキャパシタＣ１ｅが設けられる。
【０１７４】
ＮＭＯＳトランジスタＭ３ａおよびＮＭＯＳトランジスタＭ２ａは、昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ｂおよびＮＭＯＳトランジスタＭ２ｂは、昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ｄおよびＮＭＯＳトランジスタＭ２ｄは昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ｅおよびＮＭＯＳトランジスタＭ２ｅは昇圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設けられる。ＮＭＯＳトランジスタＭ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅのゲートには、それぞれ、クロックφ３，φ２，φ２，φ３，φ３，φ２，φ２，φ３が入力される。
【０１７５】
図１９は、図１８の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとする。
【０１７６】
図１９を参照して、クロックφ１ａと／φ１ａは、相補クロックであり、φ１ｂと／φ１ｂは相補クロックである。そして、クロックφ１ａ，／φ１ａ，φ１ｂ，／φ１ｂの振幅は電源電位Ｖｃｃである。
【０１７７】
時刻ｔａｆ以前において、入力ノードＮ１ａ，Ｎ１ｂが（３／４）Ｖｃｃ、入力ノードＮ１ｄ，Ｎ１ｅが（１／４）Ｖｃｃ、中間ノードＮ２ａ，Ｎ２ｄがＶｃｃおよび中間ノードＮ２ｂ，Ｎ２ｅがＶｐｐである状態を考える。
【０１７８】
まず、入力ノードＮ１ａ，Ｎ１ｂ，Ｎ１ｄ，Ｎ１ｅについて考える。
時刻ｔａｆにおいて、φ１ｂを接地電位ＧＮＤまで下降することで、ＰＭＯＳトランジスタＭ１ｂおよびＮＭＯＳトランジスタＭ１ｄをオフにする。時刻ｔａにおいて、クロックφ１ａを電源電位Ｖｃｃまで上昇することで、ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｅをオンにする。この結果、時刻ｔａにおいては、入力ノードＮ１ａが電源電位Ｖｃｃに充電され、入力ノードＮ１ｂの電位と入力ノードＮ１ｄの電位とが、（１／２）Ｖｃｃにイコライズされ、入力ノードＮ１ｅが接地電位ＧＮＤに放電される。
【０１７９】
時刻ｔｂｆにおいては、クロックφ１ａを接地電位ＧＮＤまで下降することで、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯＳトランジスタＭ１ｃ、ＮＭＯＳトランジスタＭ１ｅをオフにする。さらに、時刻ｔｂにおいて、クロックφ１ｂを電源電位Ｖｃｃまで上昇することで、ＰＭＯＳトランジスタＭ１ｂおよびＮＭＯＳトランジスタＭ１ｄをオンにする。その結果、時刻ｔｂにおいては、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とが（３／４）Ｖｃｃにイコライズされ、入力ノードＮ１ｄの電位と入力ノードＮ１ｅの電位とが（１／４）Ｖｃｃにイコライズされる。時刻ｔｃｆにおいて、次のサイクルの動作が開始する。すなわち時刻ｔｃｆでは、時刻ｔａｆと同様の動作が行なわれる。以上で１サイクルの動作が終了する。つまり、時刻ｔａｆ〜時刻ｔｃｆで１サイクルの動作が終了することになる。
【０１８０】
以上のことをまとめると、入力ノードＮ１ａ，Ｎ１ｂ，Ｎ１ｄ，Ｎ１ｅは、各々、振幅（１／４）Ｖｃｃで、周期ｔｃ〜ｔａで振動する。
【０１８１】
次に、中間ノードＮ２ａ，Ｎ２ｂ，Ｎ２ｄ，Ｎ２ｅについて考える。
時刻ｔａ以前では、中間ノードＮ２ｂ，Ｎ２ｅの電位は、昇圧電位ノードＮｐｐであり、中間ノードＮ２ａ，Ｎ２ｄの電位は電源電位Ｖｃｃである。時刻ｔａにおいて、中間ノードＮ２ａ，Ｎ２ｄは、入力ノードＮ１ａ，Ｎ１ｄの容量カップリングを受け、電位が電源電位Ｖｃｃから（５／４）Ｖｃｃに変動する。また、時刻ｔａにおいては、中間ノードＮ２ｂ，Ｎ２ｅは、入力ノードＮ１ｂ，Ｎ１ｅの容量カップリングを受け、電位が昇圧電位ＶｐｐからＶｐｐ−（１／４）Ｖｃｃに変動する。
【０１８２】
時刻ｔａｄにおいて、クロックφ３の活性化により、すなわち、「Ｈ」レベルへの変化により、ＮＭＯＳトランジスタＭ３ａ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｅがオンする。このため、時刻ｔａｄでは、中間ノードＮ２ａ，Ｎ２ｄが、（５／４）ＶｃｃからＶｐｐまで放電され、中間ノードＮ２ｂ，Ｎ２ｅがＶｐｐ−（１／４）ＶｃｃからＶｃｃにまで充電される。これは第１回目および第２回目の電荷の供給である。なお、第１および第２回目の電荷の供給は同時に行なわれる。この場合において、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびＮＭＯＳトランジスタＭ３ａを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。第１回目の電荷の消費である。さらに同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｂ，中間ノードＮ２ｂ，キャパシタＣ１ｂ，入力ノードＮ１ｂ，ＮＭＯＳトランジスタＭ１ｃ，入力ノードＮ１ｄ，キャパシタＣ１ｄ，中間ノードＮ２ｄおよびＮＭＯＳトランジスタＭ３ｄを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第２回目の電荷の消費である。さらに同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｅ，キャパシタＣ１ｅ，入力ノードＮ１ｅおよびＮＭＯＳトランジスタＭ１ｅを介して、接地電位ＧＮＤを有するノードに｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第３回目の電荷の消費である。なお、第１〜３回目の電荷の消費は同時に行なわれる。
【０１８３】
時刻ｔｂにおいて、中間ノードＮ２ａ，Ｎ２ｄは、入力ノードＮ１ａ，Ｎ１ｄの容量カップリングを受け、電位が昇圧電位ＶｐｐからＶｐｐ−（１／４）Ｖｃｃに変動する。さらに、時刻ｔｂにおいては、中間ノードＮ２ｂ，Ｎ２ｅは、入力ノードＮ１ｂ，Ｎ１ｅの容量カップリングを受け、電位が電源電位Ｖｃｃから（５／４）Ｖｃｃに変動する。
【０１８４】
時刻ｔｂｄにおいて、クロックφ２の活性化により、すなわち、「Ｈ」レベルへの変化により、ＮＭＯＳトランジスタＭ２ａ，Ｍ３ｂ，Ｍ２ｄ，Ｍ３ｅがオンする。このため、中間ノードＮ２ｂ，Ｎ２ｅが（５／４）ＶｃｃからＶｐｐにまで放電され、中間ノードＮ２ａ，Ｎ２ｄがＶｐｐ−（１／４）ＶｃｃからＶｃｃまで充電される。これは、第３回目および第４回目の電荷の供給である。なお、第３および第４回目の電荷の供給は同時に行なわれる。この場合において、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ａ，中間ノードＮ２ａ，キャパシタＣ１ａ，入力ノードＮ１ａ，ＰＭＯＳトランジスタＭ１ｂ，入力ノードＮ１ｂ，キャパシタＣ１ｂ，中間ノードＮ２ｂおよびＮＭＯＳトランジスタＭ３ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第４回目の電荷の消費である。さらに同時に、電源電位Ｖｃｃを有するノードから、ＮＭＯＳトランジスタＭ２ｄ，中間ノードＮ２ｄ，キャパシタＣ１ｄ，入力ノードＮ１ｄ，ＮＭＯＳトランジスタＭ１ｄ，入力ノードＮ１ｅ，キャパシタＣ１ｅ，中間ノードＮ２ｅおよびＮＭＯＳトランジスタＭ３ｅを介して、昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮＤ）に｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第５回目の電荷の消費である。時刻ｔｃｆで次のサイクルの動作が開始する。すなわち、時刻ｔａｆ〜時刻ｔｃｆで１サイクルの動作が終了する。なお、第４回目および第５回目の電荷の消費は同時である。
【０１８５】
１サイクルの間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されたすべての電荷は、５・｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間で、昇圧電位ノードＮｐｐに供給される電荷は、４・｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は４／５である。すなわち、電荷効率は８０％となり、図２９に示した従来の昇圧電位発生回路の電荷効率である５０％を超える。これにより、従来より低消費電力化を図ることができる。
【０１８６】
また、昇圧電位ノードＮｐｐの対向電極４８が電源電位Ｖｃｃである場合は、第１回目、第２回目、第４回目および第５回目の電荷の消費がないことになるので、１サイクルの動作の間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有するノードへ消費されるすべての消費電荷は｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノードＮｐｐに供給される電荷は、４・｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は４、すなわち、４００％に達する。
【０１８７】
以上のように実施の形態７による昇圧電位発生回路では、電荷効率が８０％または４００％であり、従来の昇圧電位発生回路よりも電荷効率は良い。さらに、昇圧電位Ｖｐｐは、Ｖｃｃ≦Ｖｐｐ≦（５／４）Ｖｃｃを満たす範囲で発生することができる。なお、従来の昇圧電位発生回路（図２９）では、発生できる昇圧電位は２Ｖｃｃである。これらのことから、実施の形態７による昇圧電位発生回路は低消費電力化を図ることができる。
【０１８８】
（実施の形態８）
図２０は、実施の形態８による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図１８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１８９】
図２０の昇圧電位発生回路は、図１８のＰＭＯＳトランジスタＭ１ａ，Ｍ１ｂおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｄ，Ｍ１ｅ，Ｍ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅを、それぞれ、スイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ１ｅ，Ｓ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂ，Ｓ３ｄ，Ｓ２ｄ，Ｓ３ｅ，Ｓ２ｅで置換えたものである。スイッチＳ１ａは、図１８のクロック／φ１ａと同様のクロックφ１ａを受けて、図１８のＰＭＯＳトランジスタＭ１ａと同様の動作をするものである。スイッチＳ１ｂは、図１８のクロック／φ１ｂと同様のクロックφ１ｂを受けて、図１８のＰＭＯＳトランジスタＭ１ｂと同様の動作をするものである。スイッチＳ１ｃは、図１８のクロックφ１ａと同様のクロックφ１ｃを受けて、図１８のＮＭＯＳトランジスタＭ１ｃと同様の動作をするものである。スイッチＳ１ｄは、図１８のクロックφ１ｂと同様のクロックφ１ｄを受けて、図１８のＮＭＯＳトランジスタＭ１ｄと同様の動作をするものである。スイッチＳ１ｅは、図１８のクロックφ１ａと同様のクロックφ１ｅを受けて、図１８のＮＭＯＳトランジスタＭ１ｅと同様の動作をするものである。スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂ，Ｓ３ｄ，Ｓ２ｄ，Ｓ３ｅ，Ｓ２ｅは、それぞれ、図１８のＮＭＯＳトランジスタＭ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅと同様の動作をするものである。
【０１９０】
したがって、実施の形態８による昇圧電位発生回路は、実施の形態７による昇圧電位発生回路と同様の動作をする。したがって、実施の形態８による昇圧電位発生回路は、実施の形態７による昇圧電位発生回路と同様の効果を奏する。
【０１９１】
（実施の形態９）
図２１は、実施の形態９による昇圧電位発生ユニット（Ｖｐｐ発生ユニット）を内蔵するＤＲＡＭの一部を示す概略ブロック図である。
【０１９２】
図２１を参照して、ＤＲＡＭの一部は、ＲＡＳバッファ７１、遅延回路７３、クロック制御回路７５，７７および昇圧電位発生ユニット７９を含む。昇圧電位発生ユニットは、ＢＬＩポンプ８１およびＷＬポンプ８３を含む。
【０１９３】
ＲＡＳバッファ７１は、外部からのロウアドレスストローブ信号／ＲＡＳを取込む。そして、ＲＡＳバッファ７１は、信号Ｓ１を出力する。遅延回路７３は、信号Ｓ１を遅延した信号Ｓ２を出力する。クロック制御回路７５，７７は、信号Ｓ１および信号Ｓ２を受けて動作する。このクロック制御回路７５は、図６のＡＮＤ回路６３、ＯＲ回路６５およびインバータ５９からなるクロック制御回路と同様の構成である。また、クロック制御回路７７についても、同様である。
【０１９４】
ＢＬＩポンプ８１は、クロック制御回路７５からのポンプクロックＰＣＬＫ１を受けて動作する。ＷＬポンプ８３は、クロック制御回路７７からのポンプクロックＰＣＬＫ２を受けて動作する。ＢＬＩポンプ８１が発生する昇圧電位Ｖｐｐは、メモリセルアレイ内のビット線アイソレーション信号伝達線の充電に使用される。このビット線アイソレーション信号伝達線は、図３のビット線アイソレーション信号伝達線ＢＬＩ１，ＢＬＩ２に相当するものである。また、ＷＬポンプ８３から発生される昇圧電位Ｖｐｐは、メモリセルアレイ内のワード線の充電に使用される。このワード線は、図３のワード線ＷＬに相当するものである。
【０１９５】
ＢＬＩポンプ８１およびＷＬポンプ８３の各々には、実施の形態１〜８による昇圧電位発生回路のいずれかを用いる。したがって、たとえば、ＢＬＩポンプ８１に実施の形態１による昇圧電位発生回路（図４）を用いた場合には、ポンプクロックＰＣＬＫ１は、クロックφ１ａ，φ１ｂ，φ１ｃに相当することになる。
【０１９６】
なお、実施の形態９におけるＤＲＡＭの全体構成は図１のＤＲＡＭと同様である。この場合において、図１の昇圧電位発生回路２３として、図２１の昇圧電位発生ユニット７９が用いられることになる。
【０１９７】
以上のように、実施の形態９による昇圧電位発生ユニットでは、昇圧電位発生ユニットを構成するＢＬＩポンプ８１およびＷＬポンプ７９の各々として、実施の形態１〜８による昇圧電位発生回路を用いている。したがって、実施の形態９による昇圧電位発生ユニットは、実施の形態１〜８による昇圧電位発生ユニットのいずれかと同様の効果を奏する。
【０１９８】
（実施の形態１０）
図２２は、実施の形態１０による昇圧電位発生ユニットを示す概略ブロック図である。
【０１９９】
図２２を参照して、実施の形態１０による昇圧電位発生ユニットは、外部電源電位ディテクタ８５、レベルシフタ８７、ＰＭＯＳトランジスタ８９、ダウンコンバータ９１、および昇圧電位発生回路９３を含む。
【０２００】
ここで図２２の昇圧電位発生ユニットが、発生したい昇圧電位、すなわち、目標とする昇圧電位をＶｐｐｄとし、その動作について説明する。外部電源電位ディテクタ８５は、外部電源電位ｅｘｔＶｃｃの電位レベルを検知する。そして、目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃより小さい場合には、外部電源電位ディテクタ８５は、接地電位ＧＮＤレベルの信号をレベルシフタ８７に出力する。これを受け、レベルシフタ８７は、ＧＮＤレベルの信号をＰＭＯＳトランジスタ８９のゲートに入力する。この結果、目標とする昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小さいときには、ＰＭＯＳトランジスタ８９がオンになる。そして、ＰＭＯＳトランジスタ８９を介して、外部電源電位ｅｘｔＶｃｃが、昇圧電位ノードＮｐｐに、昇圧電位Ｖｐｐとして供給される。一方、目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃより小さいときには、外部電源電位ディテクタ８５から発生される昇圧電位発生回路制御信号ＶＳによって、昇圧電位発生回路９３はその動作を停止している。
【０２０１】
目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃ以上である場合には、外部電源電位ディテクタ８５は、外部電源電位ｅｘｔＶｃｃレベルの信号をレベルシフタ８７に出力する。レベルシフタ８７は、外部電源電位ｅｘｔＶｃｃレベルの信号を、さらに高い電位にレベルシフトし、ＰＭＯＳトランジスタ８９のゲートに入力する。これにより、ＰＭＯＳトランジスタ８９はオフになる。一方、目標とする昇圧電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃ以上である場合には、外部電源電位ディテクタ８５は、昇圧電位発生回路制御信号ＶＳによって、昇圧電位発生回路９３を動作させる。そして、昇圧電位発生回路９３は、外部電源電位ｅｘｔＶｃｃを昇圧し、昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐを発生する。昇圧電位ノードに発生された昇圧電位Ｖｐｐは、図３に示すような、ビット線アイソレーション信号伝達線ＢＬＩ１，ＢＬＩ２やワード線ＷＬやビット線イコライズ信号伝達線ＥＱＬの充電に用いられる。
【０２０２】
入力される外部電源電位ｅｘｔＶｃｃの電位の大きさが、上述のように、異なる場合があるのは次の理由による。すなわち、一般に、ＤＲＡＭにおいては、スペック内（たとえば、２Ｖ〜４Ｖ）での外部電源電位ｅｘｔＶｃｃの使用が認められている。したがって、たとえば、目標とする昇圧電位Ｖｐｐｄが、３Ｖのとき、外部電源電位ｅｘｔＶｃｃが４Ｖである場合には、ＰＭＯＳトランジスタ８９がオンになり、外部電源電位ｅｘｔＶｃｃが昇圧電位ノードＮｐｐに供給されることになる。一方、目標とする昇圧電位が３Ｖのとき、外部電源電位ｅｘｔＶｃｃが２Ｖである場合には、昇圧電位発生回路９３によって昇圧電位ノードＮｐｐに昇圧電位Ｖｐｐが発生される。なお、ダウンコンバータ９１は、外部電源電位ｅｘｔＶｃｃを降圧して、内部電源電位ｉｎｔＶｃｃを発生するものである。
【０２０３】
図２３は、図２２の昇圧電位発生回路９３の詳細を示す回路図である。なお、図４と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０２０４】
図２３を参照して、図２２の昇圧電位発生回路９３は、ＰＭＯＳトランジスタＭ１ａ，Ｍ７ｂ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂ，Ｍ７ａ、キャパシタＣ１ａ，Ｃ１ｂ、スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂおよびＶｐｐ制御クロック発生回路９５を含む。
【０２０５】
接地電位ＧＮＤを有するノードと入力ノードＮ１ａとの間にＮＭＯＳトランジスタＭ７ａが設けられる。ＮＭＯＳトランジスタＭ７ａのゲートには、クロックφ７ａが入力される。ＰＭＯＳトランジスタＭ７ｂは、電源電位Ｖｃｃを有するノードと入力ノードＮ１ｂとの間に設けられる。ＰＭＯＳトランジスタＭ７ｂのゲートには、クロックφ７ｂが入力される。Ｖｐｐ制御クロック発生回路９５は、外部電源電位ディテクタ８５から発生された昇圧電位発生回路制御信号ＶＳに基づき、クロックφ１ａ，φ１ｃ，φ１ｂ，φ７ａ，φ７ｂを発生する。
【０２０６】
昇圧電位発生回路制御信号ＶＳに応じて、Ｖｐｐ制御クロック発生回路９５が、「Ｌ」レベルのクロックφ７ａを発生し、「Ｈ」レベルのクロックφ７ｂを発生した場合には、ＮＭＯＳトランジスタＭ７ａおよびＰＭＯＳトランジスタＭ７ｂがともにオフする。したがって、この場合には、図２３の昇圧電位発生回路は、図４の昇圧電位発生回路と等価な回路になる。このため、図４で用いたクロックφ１ａ，φ１ｃ，φ１ｂと同様のクロックφ１ａ，φ１ｃ，φ１ｂを用いることによって、図４の昇圧電位発生回路と同一の動作を行なうことになる。
【０２０７】
また、Ｖｐｐ制御クロック発生回路９５から、「Ｌ」レベルに固定したクロックφ１ｃが発生された場合には、ＮＭＯＳトランジスタＭ１ｃはオフ状態となる。このため、図２３の昇圧電位発生回路は、２つのチャージポンピング回路を並列に設けたものとなる。すなわち、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯＳトランジスタＭ７ａ、キャパシタＣ１ａおよびスイッチＳ３ａ，Ｓ２ａにより１つのチャージポンピング回路が構成され、ＮＭＯＳトランジスタＭ１ｂ、ＰＭＯＳトランジスタＭ７ｂ、キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂにより１つのチャージポンピング回路が構成される。これらのチャージポンピング回路は、図２９に示したチャージポンピング回路と同様の動作をする。すなわち、クロックφ１ａ，φ７ｂを、図２９のクロックφ１ａと同様のものとし、クロックφ７ａ，φ１ｂを、図２９のクロックφ１ｂと同様のものとすることによって、２つのチャージポンピング回路が並列で動作することになる。
【０２０８】
このように、実施の形態１０による昇圧電位発生ユニットにおいては、目標とする昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小さい場合には、ＰＭＯＳトランジスタ８９を介して、外部電源電位ｅｘｔＶｃｃを、昇圧電位ノードＮｐｐに直接供給することで、昇圧電位Ｖｐｐを発生する。この場合には、昇圧電位発生回路９３は停止している。したがって、目標とする昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小さい場合には、昇圧電位発生回路９３を動作させる必要がなく、低消費電力化を図ることができる。
【０２０９】
また、実施の形態１０による昇圧電位発生ユニットでは、そこに含まれる昇圧電位発生回路９３に入力されるクロックφ１ａ，φ１ｃ，φ１ｂ，φ７ａ，φ７ｂを制御することで、図４の昇圧電位発生回路と同じ回路として用いることもできるし、図２９に示したような従来の昇圧電位発生回路が並列に設けられたものとしても用いることができる。このため、昇圧電位発生回路９３を図４に示したような昇圧電位発生回路として用いる場合には、低消費電力化を実現できる。一方、図４の昇圧電位発生回路では、発生し得る昇圧電位Ｖｐｐの最大値が小さいため、これより大きい値の昇圧電位Ｖｐｐを必要とするときには、図２９に示したような従来の昇圧電位発生回路が並列に２つ設けられたものとして用いることもできる。
【０２１０】
（実施の形態１１）
実施の形態１１による内部電位発生回路としての基板電位発生回路は以下の観念から導かれたものである。すなわち、図３１の従来の基板電位発生回路は、｜Ｖｂｂ｜＜Ｖｃｃまで動作する。すなわち、従来の基板電位発生回路が発生し得る基板電位Ｖｂｂは、その絶対値において、電源電位Ｖｃｃ付近まで発生する。しかし、基板電位Ｖｂｂを、その絶対値において、電源電位Ｖｃｃまで発生する必要がない場合は無駄に電力が消費されることになる。ここで、電位Ｖｍｂを考える。この電位Ｖｍｂが以下のような関係にあるとする。
【０２１１】
Ｖｍｂ＜Ｖｃｃ （８）
したがって、｜Ｖｂｂ｜＜Ｖｍｂまで動作するような基板電位発生回路を作ることができれば、低消費電力化を実現できることになる。
【０２１２】
図２４は、本発明の実施の形態１１による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【０２１３】
図２４を参照して、実施の形態１１による基板電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂおよびキャパシタＣ１ａ，Ｃ１ｂを含む。ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂは、電源電位Ｖｃｃを有するノードと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｂのゲートには、それぞれ、クロックφ１ａ，φ１ｃ，φ１ｂが入力される。キャパシタＣ１ａは、入力ノードＮ１ａと中間ノードＮ２ａとの間に接続される。キャパシタＣ１ｂは、入力ノードＮ１ｂと中間ノードＮ２ｂとの間に接続される。ＰＭＯＳトランジスタＭ３ａ，Ｍ２ａは、基板電位ノードＮｂｂと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ３ｂ，Ｍ２ｂは、基板電位ノードＮｂｂと接地電位ＧＮＤを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＭ３ａ，Ｍ２ｂのゲートには、クロックφ１が入力され、ＰＭＯＳトランジスタＭ２ａ，Ｍ３ｂのゲートには、クロックφ２が入力される。このように構成される基板電位発生回路は、基板電位ノードＮｂｂに基板電位Ｖｂｂを発生する。なお、この基板電位発生回路は、図１に示したＤＲＡＭの基板電位発生回路２１として用いることができる。
【０２１４】
図２５は、図２４の基板電位発生回路の動作を説明するためのタイミング図である。なお、キャパシタＣ１ａ，Ｃ１ｂの容量をＣとし、その効率を１００％とする。
【０２１５】
クロックφ１ａ，φ１ｂ，φ１ｃの振幅は電源電位Ｖｃｃである。時刻ｔａｆ以前においては、入力ノードＮ１ａ，Ｎ１ｂの電位が１／２Ｖｃｃであり、中間ノードＮ２ａが基板電位Ｖｂｂであり、中間ノードＮ２ｂが接地電位ＧＮＤである状態を考える。
【０２１６】
時刻ｔａｆにおいて、クロックφ１ｃを接地電位ＧＮＤにして、ＮＭＯＳトランジスタＭ１ｃをオフにする。そして、時刻ｔａで、クロックφ１ａを接地電位ＧＮＤにして、ＰＭＯＳトランジスタＭ１ａをオンにし、クロックφ１ｂを電源電位ＶｃｃにしてＮＭＯＳトランジスタＭ１ｂをオンにする。その結果、入力ノードＮ１ａが電源電位Ｖｃｃになり、中間ノードＮ２ａが、キャパシタＣ１ａによる容量カップリングを受けてＶｂｂ＋１／２Ｖｃｃ、すなわち、１／２Ｖｃｃ−｜Ｖｂｂ｜に昇圧される。これと同時に、入力ノードＮ１ｂが接地電位ＧＮＤになり、中間ノードＮ２ｂが、入力ノードＮ１ｂの容量カップリングを受けて、−１／２Ｖｃｃに降圧される。
【０２１７】
時刻ｔａｄで、クロックφ２を、−Ｖｃｃにして、ＰＭＯＳトランジスタＭ２ａ，Ｍ３ｂをオンにする。これによって、中間ノードＮ２ａは、Ｖｂｂ＋１／２Ｖｃｃから接地電位ＧＮＤに放電され、中間ノードＮ２ｂは、−１／２Ｖｃｃから基板電位Ｖｂｂに充電される。この充電は第１回目のノードＮｂｂへの負電荷の供給である。また、この場合において、電源電位Ｖｃｃを有するノードからＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａおよびＰＭＯＳトランジスタＭ２ａを介して、接地電位ＧＮＤを有するノードへ、｛Ｖｂｂ＋（１／２）Ｖｃｃ｝・Ｃの電荷が移動する。すなわち、第１回目の電荷の消費（電力の消費）である。これと同時に、基板電位ノードＮｂｂの対向電極４８（接地電位ＧＮＤ）から、ＰＭＯＳトランジスタＭ３ｂ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、｛Ｖｂｂ＋（１／２）Ｖｃｃ｝・Ｃの電荷が移動する。しかし、このときには、接地電位ＧＮＤを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動のため電力消費はない。
【０２１８】
時刻ｔｂｆにおいて、クロックφ１ａを電源電位Ｖｃｃにして、ＰＭＯＳトランジスタＭ１ａをオフにし、クロックφ１ｂを接地電位ＧＮＤにしてＮＭＯＳトランジスタＭ１ｂをオフにする。時刻ｔｂにおいて、クロックφ１ｃを電源電位ＶｃｃにしてＮＭＯＳトランジスタＭ１ｃをオンにする。この結果、入力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とが１／２Ｖｃｃにイコライズされる。これと同時に、中間ノードＮ２ｂが、入力ノードＮ１ｂの容量カップリングを受けて、Ｖｂｂ＋１／２Ｖｃｃ、すなわち、１／２Ｖｃｃ−｜Ｖｂｂ｜に昇圧され、中間ノードＮ２ａが入力ノードＮ１ａの容量カップリングを受けて、−１／２Ｖｃｃに降圧される。
時刻ｔｂｄにおいて、クロックφ３を−Ｖｃｃにして、ＰＭＯＳトランジスタＭ３ａ，Ｍ２ｂをオンにする。これによって、中間ノードＮ２ｂは、Ｖｂｂ＋（１／２）Ｖｃｃから接地電位ＧＮＤに放電され、中間ノードＮ２ａは、−Ｖｃｃから基板電位Ｖｂｂに充電される。この充電は、第２回目のノードＮｂｂへの負電荷の供給である。また、この場合において、基板電位ノードＮｂｂの対向電極４８（接地電位ＧＮＤ）から、ＰＭＯＳトランジスタＭ３ａ、中間ノードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノードＮ２ｂおよびＰＭＯＳトランジスタＭ２ｂを介して、接地電位ＧＮＤを有するノードへ、｛Ｖｂｂ＋（１／２）Ｖｃｃ｝・Ｃの電荷が移動する。この電荷の移動は、接地電位ＧＮＤを有するノードから接地電位ＧＮＤを有するノードへの電荷の移動のため電力消費はない。時刻ｔｃｆで、次のサイクルの動作が開始する。すなわち、時刻ｔａｆ〜ｔｃｆで１サイクルの動作が終了する。
【０２１９】
１サイクルの間に、電源電位Ｖｃｃから接地電位ＧＮＤへ消費されたすべての消費電荷は｛（１／２）Ｖｃｃ＋Ｖｂｂ｝・Ｃとなる。ここで、基板電位Ｖｂｂは負の値である。一方、１サイクルの間に、基板電位ノードＮｂｂに供給される電荷は−（Ｖｃｃ＋２Ｖｂｂ）・Ｃである。したがって、電荷効率は２００％となり、図３１に示した従来の基板電位発生回路の電荷効率である１００％を超える。
【０２２０】
このため、本実施の形態による基板電位発生回路は従来に比べ低消費電力化を実現できる。また、本実施の形態では、発生し得る基板電位Ｖｂｂの最大値が、その絶対値において（１／２）Ｖｃｃであるのに対し、従来（図３１）では、Ｖｃｃである。このことからも低消費電力化を実現できる。なお、上記の基板電位発生回路は、図４の昇圧電位発生回路に対応するものであるが、実施の形態２〜８による昇圧電位発生回路に対応して、基板電位発生回路を構成できる。
【０２２１】
（実施の形態１２）
図２６は、実施の形態１２による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。なお、図２４と同様の部分について同一の参照符号を付しその説明を適宜省略する。
【０２２２】
図２６の基板電位発生回路は、図２４のＰＭＯＳトランジスタＭ１ａの代わりに、スイッチＳ１ａを設け、図２４のＮＭＯＳトランジスタＭ１ｃの代わりにスイッチＳ１ｃを設け、図２４のＮＭＯＳトランジスタＭ１ｂの代わりにスイッチＳ１ｂを設け、図２４のＰＭＯＳトランジスタＭ３ａの代わりにスイッチＳ３ａを設け、図２４のＰＭＯＳトランジスタＭ２ａの代わりにスイッチＳ２ａを設け、図２４のＰＭＯＳトランジスタＭ３ｂの代わりにスイッチＳ３ｂを設け、図２４のＰＭＯＳトランジスタＭ２ｂの代わりにスイッチＳ２ｂを設けたものである。
【０２２３】
スイッチＳ１ａは、図２４のクロックφ１ａと同様のクロックφ１ａを受けて、ＰＭＯＳトランジスタＭ１ａと同様の動作をするものである。スイッチＳ１ｃは、図２４のクロックφ１ｃと同様のクロックφ１ｃを受けて、図２４のＮＭＯＳトランジスタＭ１ｃと同様の動作をするものである。スイッチＳ１ｂは、図２４のクロックφ１ｂと同様のクロックφ１ｂを受けて、図２４のＮＭＯＳトランジスタＭ１ｂと同様の動作をするものである。スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂは、それぞれ、図２４のＰＭＯＳトランジスタＭ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂと同様の動作をするものである。
【０２２４】
したがって、実施の形態１２による昇圧電位発生回路は、実施の形態１１による昇圧電位発生回路と同様の効果を奏する。
【０２２５】
（実施の形態１３）
実施の形態１３による内部電位発生回路の構成は、実施の形態１〜８，１０の昇圧電位発生回路および実施の形態１１，１２の基板電位発生回路のうちのいずれかの回路構成と同じである。実施の形態１３による内部電位発生回路の特徴は、その内部のキャパシタにある。
【０２２６】
図２７は、実施の形態１３による内部電位発生回路に用いるキャパシタの構成を示す図である。なお、図２７は、図４のキャパシタＣ１ａとして用いた場合の例である。
【０２２７】
図２７を参照して、実施の形態１３による内部電位発生回路に用いるキャパシタは、以下のようにして形成される。Ｐ型基板１０５にＰウェル１０３が形成される。Ｐウェル１０３に、Ｎ+ 拡散領域９７，９９が形成される。チャネル１０７の上には、図示しない絶縁膜を介してゲート１０１が形成される。
【０２２８】
Ｎ+ 拡散領域９７，９９は、図４のノードＮ１ａに接続される。ゲート１０１は、図４のノードＮ２ａに接続される。このようにして形成されたキャパシタは、ＭＯＳキャパシタとして機能する。図２７のキャパシタは、この他にも、図４、図８、図１０、図１２、図１３、図１５、図１８、図２０、図２３、図２４および図２６のキャパシタＣ１ａ，Ｃ１ｂ，Ｃ１ｄ，Ｃ１ｅ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂとして用いることができる。
【０２２９】
図２８は、実施の形態１３による内部電位発生回路に用いる他のキャパシタの構成を示す図である。なお、図２８は、図４のキャパシタＣ１ａの例である。
【０２３０】
図２８を参照して、実施の形態１３による内部電位発生回路に用いる他のキャパシタは以下のようにして形成される。Ｐ型基板１０５にＮウェル１０９が形成される。Ｎウェル１０９に、Ｎ+ 拡散領域９７，９９が形成される。そして、図示しない絶縁膜を介してゲート１０１が形成される。Ｎ+ 拡散領域９７，９９は、図４の中間ノードＮ２ａに接続される。ゲート１０１は、図４の入力ノードＮ１ａに接続される。このようなキャパシタは、アキュミュレーションモードで、キャパシタとして機能する。図２８のキャパシタは、図４、図８、図１０、図１２、図１３、図１５、図１８、図２０、図２３、図２４、図２６のキャパシタＣ１ａ，Ｃ１ｂ，Ｃ１ｄ，Ｃ１ｅ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂとして用いることができる。
【０２３１】
なお、図示しないが、ポリ−ポリキャパシタ（Poly-Poly キャパシタ）などを適用することもできる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による昇圧電位発生回路を内蔵するＤＲＡＭを示す概略ブロック図である。
【図２】 図１のロウデコーダまたはＢＬＩドライバの詳細を示す回路図である。
【図３】 一般的なＤＲＡＭにおいて、昇圧電位Ｖｐｐが供給される部分の詳細を示す回路図である。
【図４】 本発明の実施の形態１による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図５】 図４の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図６】 図４のクロックφ１ａ、φ１ｃ、φ１ｂを発生するためのクロック発生回路の詳細を示す回路図である。
【図７】 図６のクロック発生回路の動作を説明するためのタイミング図である。
【図８】 本発明の実施の形態２による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図９】 図８の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１０】 本発明の実施の形態３による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１１】 図１０の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１２】 本発明の実施の形態４による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１３】 本発明の実施の形態５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１４】 図１３の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１５】 本発明の実施の形態６による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１６】 図１５の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１７】 本発明の実施の形態６による内部電位発生回路としての昇圧電位発生回路の変形例の動作を説明するためのタイミング図である。
【図１８】 本発明の実施の形態７による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１９】 図１８の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図２０】 本発明の実施の形態８による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図２１】 本発明の実施の形態９による昇圧電位発生ユニットを内蔵するＤＲＡＭの一部を示す概略ブロック図である。
【図２２】 本発明の実施の形態１０による昇圧電位発生ユニットを示す概略ブロック図である。
【図２３】 図２２の昇圧電位発生回路の詳細を示す回路図である。
【図２４】 本発明の実施の形態１１による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図２５】 図２４の基板電位発生回路の動作を説明するためのタイミング図である。
【図２６】 本発明の実施の形態１２による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図２７】 本発明の実施の形態１３による内部電位発生回路に用いるキャパシタを示す断面構造図である。
【図２８】 本発明の実施の形態１３による内部電位発生回路に用いる他のキャパシタを示す断面構造図である。
【図２９】 従来の内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図３０】 図２９の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図３１】 従来の内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図３２】 図３１の基板電位発生回路の動作を説明するためのタイミング図である。
【符号の説明】
１ アドレス信号入力端子群、３ ロウアドレスバッファ、５ ロウプリデコーダ、７ ロウデコーダ、９ コラムアドレスバッファ、１１ コラムプリデコーダ、１３ コラムデコーダ、１５ メモリセルアレイ、１７，３３ センスアンプ、１９ ＢＬＩドライバ、２１ 基板電位発生回路、２３，９３ 昇圧電位発生回路、２５ Ｐ型半導体基板、２７ 負荷、２９，８９ ＰＭＯＳトランジスタ、３１，３５〜４５ ＮＭＯＳトランジスタ、４７ キャパシタ、４８ 対向電極、４９〜５９ インバータ、６１，７３ 遅延回路、６３ ＡＮＤ回路、６５ ＯＲ回路、６７，６９ レベル変換回路、７１ ＲＡＳバッファ、７５，７７ クロック制御回路、７９ 昇圧電位発生ユニット、８１ ＢＬＩポンプ、８３ ＷＬポンプ、８５ 外部電源電位ディテクタ、８７ レベルシフタ、９１ダウンコンバータ、９５ Ｖｂｂ制御クロック発生回路、９７，９９ Ｎ+ 拡散領域、１０１ ゲート、１０３ Ｐウェル、１０５ Ｐ型基板、１０７ チャネル、１０９ Ｎウェル。
Claims (4)
- 内部電位ノードに内部電位を発生する内部電位発生回路であって、
前記内部電位ノードに電荷を注入することにより、前記内部電位を発生する第１のチャージポンピング手段と、
前記内部電位ノードに電荷を注入することにより、前記内部電位を発生する第２のチャージポンピング手段とを備え、
前記第１のチャージポンピング手段は、
第１の電源電位が与えられる第１の入力ノードと、
前記第１の入力ノードの電位変化に応答して、その電位が変化する第１の中間ノードと、
前記第１の入力ノードと、前記第１の中間ノードとの間に接続される第１の容量手段と、
前記第１の中間ノードから前記内部電位ノードに電荷を注入する第１の注入手段と、
前記第１の中間ノードに前記第１の電源電位を供給する第１の供給手段とを含み、
前記第２のチャージポンピング手段は、
第２の電源電位が与えられる第２の入力ノードと、
前記第２の入力ノードの電位変化に応答して、その電位が変化する第２の中間ノードと、
前記第２の入力ノードと、前記第２の中間ノードとの間に接続される第２の容量手段と、
前記第２の中間ノードから前記内部電位ノードに電荷を注入する第２の注入手段と、
前記第２の中間ノードに前記第１の電源電位を供給する第２の供給手段とを含み、
前記内部電位発生回路は、
前記第１の入力ノードの電位と、前記第２の入力ノードの電位とをイコライズする第１のイコライズ手段と、
前記第１の中間ノードの電位と、前記第２の中間ノードの電位とをイコライズする第２のイコライズ手段とをさらに備え、
前記第１の注入手段と、前記第２の注入手段とは、交互に、前記内部電位ノードへ電荷を注入し、
前記第１の注入手段からの電荷の注入および前記第２の供給手段からの前記第１の電源電位の供給の後に、
前記第２のイコライズ手段によるイコライズを行なってから、
前記第１のイコライズ手段によりイコライズが開始されるとともに、前記第２の注入手段による電荷の注入および前記第１の供給手段による前記第１の電源電位の供給が行なわれ、
その後、前記第２のイコライズ手段によりイコライズが開始され、
該第２のイコライズ手段によるイコライズの開始後も前記第１のイコライズ手段によるイコライズは継続して行なわれ、
前記第１および第２のイコライズ手段によるイコライズの終了後に、前記第１の注入手段による電荷の注入および前記第２の供給手段による前記第１の電源電位の供給が開始される、内部電位発生回路。 - 前記内部電位発生回路は、
前記第１の中間ノードの電位と、前記第２の中間ノードの電位とをイコライズする第２のイコライズ手段をさらに備え、
前記第２の注入手段による電荷の注入および前記第１の供給手段による前記第１の電源電位の供給が開始された後であって、前記第１のイコライズ手段によるイコライズの終了後に、前記第２のイコライズ手段によるイコライズが行なわれ、
その後に、前記第１の注入手段による電荷の注入および前記第２の供給手段による前記第１の電源電位の供給が開始される、請求項１に記載の内部電位発生回路。 - 前記第１の注入手段は、第１のトランジスタを含み、
その第１のトランジスタのオン／オフは、前記第１の電源電位と前記第２の電源電位との電位差の絶対値より大きい振幅を有する第１のパルス信号によって制御され、
前記第２の注入手段は、第２のトランジスタを含み、
その第２のトランジスタのオン／オフは、前記第１の電源電位と前記第２の電源電位との電位差の絶対値より大きい振幅を有する第２のパルス信号によって制御される、請求項１に記載の内部電位発生回路。 - 前記第１の注入手段は、ダイオードであり、そのカソードは、前記内部電位ノードに接続され、そのアノードは前記第１の中間ノードに接続され、
前記第１の供給手段は、ダイオードであり、そのカソードは、前記第１の中間ノードに接続され、そのアノードは、前記第１の電源電位を有するノードに接続され、
前記第２の注入手段は、ダイオードであり、そのカソードは、前記内部電位ノードに接続され、そのアノードは前記第２の中間ノードに接続され、
前記第２の供給手段は、ダイオードであり、そのカソードは、前記第２の中間ノードに接続され、そのアノードは、前記第１の電源電位を有するノードに接続される、請求項１に記載の内部電位発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03976896A JP3998278B2 (ja) | 1996-02-27 | 1996-02-27 | 内部電位発生回路 |
| US08/942,485 US5936459A (en) | 1996-02-27 | 1997-10-02 | Internal potential generating circuit and boosted potential generating unit using pumping operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03976896A JP3998278B2 (ja) | 1996-02-27 | 1996-02-27 | 内部電位発生回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007009458A Division JP4628375B2 (ja) | 2007-01-18 | 2007-01-18 | 昇圧電位発生ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231752A JPH09231752A (ja) | 1997-09-05 |
| JP3998278B2 true JP3998278B2 (ja) | 2007-10-24 |
Family
ID=12562121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03976896A Expired - Fee Related JP3998278B2 (ja) | 1996-02-27 | 1996-02-27 | 内部電位発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5936459A (ja) |
| JP (1) | JP3998278B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW423162B (en) | 1997-02-27 | 2001-02-21 | Toshiba Corp | Power voltage supplying circuit and semiconductor memory including the same |
| JPH1173769A (ja) | 1997-08-27 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000123575A (ja) * | 1998-10-20 | 2000-04-28 | Nec Corp | 内部昇圧回路 |
| DE19924568B4 (de) * | 1999-05-28 | 2014-05-22 | Qimonda Ag | Ladungspumpe |
| JP2001078437A (ja) * | 1999-06-30 | 2001-03-23 | Toshiba Corp | ポンプ回路 |
| US6256251B1 (en) * | 2000-08-14 | 2001-07-03 | Elite Semiconductor Memory Technology Inc. | Circuit with variable voltage boosting ratios in a memory device |
| US6249446B1 (en) * | 2000-08-23 | 2001-06-19 | Intersil Americas Inc. | Cascadable, high efficiency charge pump circuit and related methods |
| JP3726041B2 (ja) * | 2001-07-24 | 2005-12-14 | エルピーダメモリ株式会社 | 昇圧回路およびその駆動方法 |
| US7109961B2 (en) * | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
| ITMI20021486A1 (it) * | 2002-07-05 | 2004-01-05 | St Microelectronics Srl | Dispositivo elevatore di tensione e sistema di memoria |
| CA2404185A1 (en) * | 2002-09-19 | 2004-03-19 | Claude Mercier | Circuit for a lossless capacitive pump |
| TWI309831B (en) * | 2002-09-25 | 2009-05-11 | Semiconductor Energy Lab | Clocked inverter, nand, nor and shift register |
| TWI267863B (en) * | 2004-04-12 | 2006-12-01 | Samsung Electronics Co Ltd | High voltage generating circuit preserving charge pumping efficiency |
| EP2104110B1 (en) | 2004-06-14 | 2013-08-21 | Semiconductor Energy Laboratory Co, Ltd. | Shift register and semiconductor display device |
| US7688107B2 (en) * | 2005-04-19 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, display device, and electronic device |
| EP1895646A1 (en) * | 2006-09-01 | 2008-03-05 | STMicroelectronics (Research & Development) Limited | Improvements in or relating to charge pumps |
| JP5259505B2 (ja) | 2009-06-26 | 2013-08-07 | 株式会社東芝 | 半導体記憶装置 |
| IT1396759B1 (it) * | 2009-09-18 | 2012-12-14 | St Microelectronics Rousset | Pompa di carica ad aggancio con circuito di equalizzazione |
| US9564794B2 (en) * | 2013-12-04 | 2017-02-07 | Broadcom Corporation | System, apparatus, and method for a ping-pong charge pump |
| US10211724B1 (en) | 2017-12-20 | 2019-02-19 | Micron Technology, Inc. | Electronic device with an output voltage booster mechanism |
| US10348192B1 (en) * | 2017-12-20 | 2019-07-09 | Micron Technology, Inc. | Electronic device with a charge recycling mechanism |
| US10312803B1 (en) | 2017-12-20 | 2019-06-04 | Micron Technology, Inc. | Electronic device with a charging mechanism |
| US11594959B1 (en) * | 2021-10-29 | 2023-02-28 | Texas Instruments Incorporated | Switched capacitor circuit with passive charge recycling |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736121A (en) * | 1985-09-10 | 1988-04-05 | Sos Microelettronica S.p.A. | Charge pump circuit for driving N-channel MOS transistors |
| US5003197A (en) * | 1989-01-19 | 1991-03-26 | Xicor, Inc. | Substrate bias voltage generating and regulating apparatus |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
-
1996
- 1996-02-27 JP JP03976896A patent/JP3998278B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-02 US US08/942,485 patent/US5936459A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09231752A (ja) | 1997-09-05 |
| US5936459A (en) | 1999-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3998278B2 (ja) | 内部電位発生回路 | |
| US6525949B1 (en) | Charge pump circuit | |
| KR100347144B1 (ko) | 고전압 발생회로 | |
| US6703891B2 (en) | Charge pump with improved reliability | |
| US5856918A (en) | Internal power supply circuit | |
| US20080174360A1 (en) | Charge pump circuit for high voltage generation | |
| US7365591B2 (en) | Voltage generating circuit | |
| US20050093614A1 (en) | Multi stage voltage pump circuit | |
| US20080079480A1 (en) | Electronic device including boosting circuit | |
| US6912159B2 (en) | Boosting circuit and non-volatile semiconductor storage device containing the same | |
| US6326834B1 (en) | Pump circuit boosting a supply voltage | |
| CN110134169B (zh) | 位线电源供应装置 | |
| US8106703B2 (en) | Booster circuit | |
| KR20030061406A (ko) | 전하 펌프 전원 공급 장치 | |
| JP2010118999A (ja) | 半導体集積回路 | |
| US7560977B2 (en) | Step-up booster circuit | |
| JP4628375B2 (ja) | 昇圧電位発生ユニット | |
| JP2008022610A (ja) | 昇圧回路及び不揮発性メモリ装置 | |
| US20080175074A1 (en) | Switched capacitor charge sharing technique for integrated circuit devices enabling signal generation of disparate selected signal values | |
| JP5418112B2 (ja) | チャージポンプ回路 | |
| JPH0779561A (ja) | 昇圧電源回路および昇圧回路 | |
| JP4595426B2 (ja) | ４相クロック駆動チャージポンプ回路 | |
| US6631081B2 (en) | Capacitive high voltage generator | |
| US20090284307A1 (en) | High voltage pumping circuit | |
| JPH0998566A (ja) | 電源回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070731 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070807 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |