JPH0779561A - 昇圧電源回路および昇圧回路 - Google Patents
昇圧電源回路および昇圧回路Info
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- JPH0779561A JPH0779561A JP5225382A JP22538293A JPH0779561A JP H0779561 A JPH0779561 A JP H0779561A JP 5225382 A JP5225382 A JP 5225382A JP 22538293 A JP22538293 A JP 22538293A JP H0779561 A JPH0779561 A JP H0779561A
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- Japan
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- voltage
- boosting
- node
- output
- circuit
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
(57)【要約】
【目的】低電源電圧下で安定した所定の昇圧電圧を発生
できる昇圧電源回路、並びに回路面積および消費電力の
増大の防止等を図れる昇圧回路を提供する。 【構成】外部電源電圧ＶCCより高い電圧を発生する昇圧
回路ＢＳＴ11と、昇圧回路ＢＳＴ11の出力に接続され、
昇圧回路ＢＳＴ11の出力電圧を所定レベルに保持する外
部電源電圧よりも大きなツェナー電圧を有するダイオー
ドＺＤと、ダイオードＺＤにより所定レベルに保持され
た電圧に基づいて所定レベルのリファレンス電圧ＶＲ1
を発生する電圧分割用抵抗素子Ｒ11，Ｒ12とを有する第
１の昇圧ブロックＭＶＣ１と、第１の昇圧ブロックによ
るリファレンス電圧ＶＲ1 に基づいて出力レベルを所定
レベルに制御した電圧を生成し出力する、出力電流能力
が上第１の昇圧ブロックＭＶＣ１より高く、スタンバイ
時は動作が停止される第２の昇圧ブロックＭＶＣ２とを
設けた。
できる昇圧電源回路、並びに回路面積および消費電力の
増大の防止等を図れる昇圧回路を提供する。 【構成】外部電源電圧ＶCCより高い電圧を発生する昇圧
回路ＢＳＴ11と、昇圧回路ＢＳＴ11の出力に接続され、
昇圧回路ＢＳＴ11の出力電圧を所定レベルに保持する外
部電源電圧よりも大きなツェナー電圧を有するダイオー
ドＺＤと、ダイオードＺＤにより所定レベルに保持され
た電圧に基づいて所定レベルのリファレンス電圧ＶＲ1
を発生する電圧分割用抵抗素子Ｒ11，Ｒ12とを有する第
１の昇圧ブロックＭＶＣ１と、第１の昇圧ブロックによ
るリファレンス電圧ＶＲ1 に基づいて出力レベルを所定
レベルに制御した電圧を生成し出力する、出力電流能力
が上第１の昇圧ブロックＭＶＣ１より高く、スタンバイ
時は動作が停止される第２の昇圧ブロックＭＶＣ２とを
設けた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置などに
用いられる昇圧電源回路および昇圧回路に関するもので
ある。
用いられる昇圧電源回路および昇圧回路に関するもので
ある。
【０００２】
【従来の技術】半導体記憶装置、たとえばフラッシュメ
モリには、５Ｖなどの基準電源電圧を１２Ｖ〜２０Ｖの
高電圧および−６Ｖ〜−２０Ｖの負の高電圧に昇圧させ
て、消去／書込の各機能ブロックに供給する、電流能力
が１００μＡ程度の昇圧回路が設けられている。
モリには、５Ｖなどの基準電源電圧を１２Ｖ〜２０Ｖの
高電圧および−６Ｖ〜−２０Ｖの負の高電圧に昇圧させ
て、消去／書込の各機能ブロックに供給する、電流能力
が１００μＡ程度の昇圧回路が設けられている。
【０００３】図１３は、たとえば＋５Ｖの電源電圧を昇
圧して２０Ｖの出力を得る、一般的な正電圧の昇圧回路
を示す回路図である。図１３において、ＶCCは電源電
圧、ＮＴ0 〜ＮＴ4 はｎチャネルＭＯＳ(MetalOxide Se
miconductor) トランジスタ（以下、ｎＭＯＳトランジ
スタという）、Ｃ1 〜Ｃ4 はノード昇圧用キャパシタ、
ＮＤ0 〜ＮＤ4 はノード、ＴOUT は出力端子、ＶOUT は
出力電圧、φ，φ は互いに相補的なレベルをとるクロ
ック信号をそれぞれ示している。
圧して２０Ｖの出力を得る、一般的な正電圧の昇圧回路
を示す回路図である。図１３において、ＶCCは電源電
圧、ＮＴ0 〜ＮＴ4 はｎチャネルＭＯＳ(MetalOxide Se
miconductor) トランジスタ（以下、ｎＭＯＳトランジ
スタという）、Ｃ1 〜Ｃ4 はノード昇圧用キャパシタ、
ＮＤ0 〜ＮＤ4 はノード、ＴOUT は出力端子、ＶOUT は
出力電圧、φ，φ は互いに相補的なレベルをとるクロ
ック信号をそれぞれ示している。
【０００４】クロック信号φおよびφ は、図１４に示
すように、電源電圧ＶCCレベルと「０」Ｖレベルとを所
定周期で交互にとる相補的信号である。したがって、ク
ロック信号φがＶCCレベルのときはキャパシタＣ1 ，Ｃ
3 の容量結合によりノードＮＤ1 およびＮＤ3 が、たと
えば電圧ＶC 分昇圧され（たたき上げられ）、このとき
クロック信号φ は「０」ＶであることからノードＮＤ
2 およびＮＤ4 は引き下げ（たたき下げ）られる。一
方、クロック信号φが「０」ＶレベルのときはノードＮ
Ｄ1 およびＮＤ3 はたたき下げられ、このときクロック
信号φ はＶCCレベルであることから、キャパシタ
Ｃ2 ，Ｃ4 の容量結合によりノードＮＤ2 およびＮＤ4
が電圧ＶC 分たたき上げられる。
すように、電源電圧ＶCCレベルと「０」Ｖレベルとを所
定周期で交互にとる相補的信号である。したがって、ク
ロック信号φがＶCCレベルのときはキャパシタＣ1 ，Ｃ
3 の容量結合によりノードＮＤ1 およびＮＤ3 が、たと
えば電圧ＶC 分昇圧され（たたき上げられ）、このとき
クロック信号φ は「０」ＶであることからノードＮＤ
2 およびＮＤ4 は引き下げ（たたき下げ）られる。一
方、クロック信号φが「０」ＶレベルのときはノードＮ
Ｄ1 およびＮＤ3 はたたき下げられ、このときクロック
信号φ はＶCCレベルであることから、キャパシタ
Ｃ2 ，Ｃ4 の容量結合によりノードＮＤ2 およびＮＤ4
が電圧ＶC 分たたき上げられる。
【０００５】図１５は、図１３の昇圧回路におけるノー
ドＮＤ1 およびＮＤ2 が昇圧される過程を示す波形図で
ある。図１５に示すように、図１３の昇圧回路では、相
補的レベルをとるクロック信号φ，φ をポンピング用
キャパシタＣ1 〜Ｃ4 に入力させることにより、出力側
に向かって電流が流れ、キャパシタＣ1 〜Ｃ4 の電荷が
順次運ばれる。
ドＮＤ1 およびＮＤ2 が昇圧される過程を示す波形図で
ある。図１５に示すように、図１３の昇圧回路では、相
補的レベルをとるクロック信号φ，φ をポンピング用
キャパシタＣ1 〜Ｃ4 に入力させることにより、出力側
に向かって電流が流れ、キャパシタＣ1 〜Ｃ4 の電荷が
順次運ばれる。
【０００６】具体的には、図中に示すａ期間では、クロ
ック信号φがＶCCレベルでキャパシタＣ1 に入力され、
クロック信号φ は「０」ＶでキャパシタＣ2 に入力さ
れる。したがって、ノードＮＤ1 はキャパシタＣ1 の容
量結合により、電圧ＶC 分昇圧され（たたき上げら
れ）、ノードＮＤ2 は電圧ＶC 分たたき下げられる。ノ
ードＮＤ1 が昇圧されたことに伴い、ｎＭＯＳトランジ
スタＮＴ1 に電圧Ｖ C が印加されるため、次段のノード
ＮＤ2 に向かって電流ｉ1 が流れ、キャパシタＣ1 の電
荷がノードＮＤ2 に運ばれる。これに伴い、ノードＮＤ
2 の電圧Ｖ2 は、ａ期間が終了する時点で多少上昇す
る。
ック信号φがＶCCレベルでキャパシタＣ1 に入力され、
クロック信号φ は「０」ＶでキャパシタＣ2 に入力さ
れる。したがって、ノードＮＤ1 はキャパシタＣ1 の容
量結合により、電圧ＶC 分昇圧され（たたき上げら
れ）、ノードＮＤ2 は電圧ＶC 分たたき下げられる。ノ
ードＮＤ1 が昇圧されたことに伴い、ｎＭＯＳトランジ
スタＮＴ1 に電圧Ｖ C が印加されるため、次段のノード
ＮＤ2 に向かって電流ｉ1 が流れ、キャパシタＣ1 の電
荷がノードＮＤ2 に運ばれる。これに伴い、ノードＮＤ
2 の電圧Ｖ2 は、ａ期間が終了する時点で多少上昇す
る。
【０００７】次のｂ期間では、クロック信号φが「０」
ＶでキャパシタＣ1 に入力され、クロック信号φ がＶ
CCレベルでキャパシタＣ2 に入力される。したがって、
ノードＮＤ1 はキャパシタＣ1 の容量結合が行われず、
電圧ＶC分たたき下げられ、ノードＮＤ2 は電圧ＶC 分
たたき上げられる。したがって、ノードＮＤ2 の電圧Ｖ
2 は電流ｉ1 の流入より上昇した電圧(+) α分を加えた
次の値となる。 Ｖ2 ＝ＶC ＋α …(1) これにより、ｎＭＯＳトランジスタＮＴ1 はオフ状態と
なり電流ｉ1 は流れなくなり、電荷が次段のノードＮＤ
2 に運ばれ、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯ
ＳトランジスタＮＴ1 のソース電圧が上昇したことにな
る。
ＶでキャパシタＣ1 に入力され、クロック信号φ がＶ
CCレベルでキャパシタＣ2 に入力される。したがって、
ノードＮＤ1 はキャパシタＣ1 の容量結合が行われず、
電圧ＶC分たたき下げられ、ノードＮＤ2 は電圧ＶC 分
たたき上げられる。したがって、ノードＮＤ2 の電圧Ｖ
2 は電流ｉ1 の流入より上昇した電圧(+) α分を加えた
次の値となる。 Ｖ2 ＝ＶC ＋α …(1) これにより、ｎＭＯＳトランジスタＮＴ1 はオフ状態と
なり電流ｉ1 は流れなくなり、電荷が次段のノードＮＤ
2 に運ばれ、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯ
ＳトランジスタＮＴ1 のソース電圧が上昇したことにな
る。
【０００８】ノードＮＤ2 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ2 のゲートに電圧（ＶC ＋α）
が印加されるため、次段のノードＮＤ3 に向かって電流
ｉ2が流れ、キャパシタＣ2 の電荷がノードＮＤ2 に運
ばれる。これに伴い、ノードＮＤ3 の電圧は、ｂ期間が
終了する時点でさらに上昇する。
ＭＯＳトランジスタＮＴ2 のゲートに電圧（ＶC ＋α）
が印加されるため、次段のノードＮＤ3 に向かって電流
ｉ2が流れ、キャパシタＣ2 の電荷がノードＮＤ2 に運
ばれる。これに伴い、ノードＮＤ3 の電圧は、ｂ期間が
終了する時点でさらに上昇する。
【０００９】以上の動作と同様の動作が繰り返されて、
所定の高電圧出力ＶOUT が出力端子ＴOUT に現れること
になる。
所定の高電圧出力ＶOUT が出力端子ＴOUT に現れること
になる。
【００１０】この昇圧回路で、たとえばｎＭＯＳトラン
ジスタＮＴ1 を介して、次段のノードＮＤ2 に電荷を運
ぶ場合、すなわち、電流ｉ1 が流れるときは、ｎＭＯＳ
トランジスタＮＴ1 のソース電圧＝ｎＭＯＳトランジス
タＮＴ1 のドレイン電圧＝ｎＭＯＳトランジスタＮＴ1
のゲート電圧＝Ｖ1 となるので、以下の関係を満足する
必要がある。 Ｖ1 −Ｖ2 ＞Ｖth …(2) ここで、ＶthはｎＭＯＳトランジスタのしきい値電圧を
示している。
ジスタＮＴ1 を介して、次段のノードＮＤ2 に電荷を運
ぶ場合、すなわち、電流ｉ1 が流れるときは、ｎＭＯＳ
トランジスタＮＴ1 のソース電圧＝ｎＭＯＳトランジス
タＮＴ1 のドレイン電圧＝ｎＭＯＳトランジスタＮＴ1
のゲート電圧＝Ｖ1 となるので、以下の関係を満足する
必要がある。 Ｖ1 −Ｖ2 ＞Ｖth …(2) ここで、ＶthはｎＭＯＳトランジスタのしきい値電圧を
示している。
【００１１】したがって、電流ｉ1 が流れて電荷が運ば
れる条件は、上述したようにキャパシタＣ1 ，Ｃ2 でノ
ードＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶ
C とすると、以下に示すようになる。 （Ｖ1 ＋ＶC ）−（Ｖ2 −ＶC ）＞Ｖth(1) すなわち、 ２ＶC −Ｖth(1) ＞Ｖ2 −Ｖ1 …(3)
れる条件は、上述したようにキャパシタＣ1 ，Ｃ2 でノ
ードＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶ
C とすると、以下に示すようになる。 （Ｖ1 ＋ＶC ）−（Ｖ2 −ＶC ）＞Ｖth(1) すなわち、 ２ＶC −Ｖth(1) ＞Ｖ2 −Ｖ1 …(3)
【００１２】この条件を満たす図１３の回路は、相補的
クロック信号φ，φ を用いてキャパシタＣ1 〜Ｃ4 の
電荷をノードＮＤ1 からノードＮＤ4 を経て出力端子Ｔ
OUTに順次シフトさせることができ、電源電圧ＶCCを所
望の電圧まで昇圧できる。
クロック信号φ，φ を用いてキャパシタＣ1 〜Ｃ4 の
電荷をノードＮＤ1 からノードＮＤ4 を経て出力端子Ｔ
OUTに順次シフトさせることができ、電源電圧ＶCCを所
望の電圧まで昇圧できる。
【００１３】また、フラッシュメモリは、はじめ５Ｖ／
１２Ｖの２電源を有し、上述したような昇圧回路を備
え、昇圧電圧を消去／書込の各機能ブロックに供給する
ように構成していたが、３Ｖ単一電源化への移行に伴
い、読み出し動作の高速性を確保するなどのため、ワー
ド線の３Ｖ以上への昇圧の必要性が、読み出し時におい
ても高まっている。そこで、ＤＲＡＭにおけるワード線
の昇圧方法と同様に、大きな容量による、上述したと同
様のたたき上げ方式を採用した回路が提案されている。
１２Ｖの２電源を有し、上述したような昇圧回路を備
え、昇圧電圧を消去／書込の各機能ブロックに供給する
ように構成していたが、３Ｖ単一電源化への移行に伴
い、読み出し動作の高速性を確保するなどのため、ワー
ド線の３Ｖ以上への昇圧の必要性が、読み出し時におい
ても高まっている。そこで、ＤＲＡＭにおけるワード線
の昇圧方法と同様に、大きな容量による、上述したと同
様のたたき上げ方式を採用した回路が提案されている。
【００１４】また、従来の昇圧回路は、上述したように
出力電圧を１０Ｖ以上の高電圧としてきたため、ツェナ
ーダイオードによる電圧設定が容易であった。このツェ
ナーダイオードを用いた回路としては、たとえば公開技
報９２−２９３１６号に開示されているような、昇圧回
路の出力側に直接ツェナーダイオードを接続するもの
や、ツェナーダイオードと抵抗素子との組み合わせによ
り昇圧電圧を監視して、昇圧用クロックをオン／オフさ
せて消費電力を節約するように構成されたものが提案さ
れている。
出力電圧を１０Ｖ以上の高電圧としてきたため、ツェナ
ーダイオードによる電圧設定が容易であった。このツェ
ナーダイオードを用いた回路としては、たとえば公開技
報９２−２９３１６号に開示されているような、昇圧回
路の出力側に直接ツェナーダイオードを接続するもの
や、ツェナーダイオードと抵抗素子との組み合わせによ
り昇圧電圧を監視して、昇圧用クロックをオン／オフさ
せて消費電力を節約するように構成されたものが提案さ
れている。
【００１５】
【発明が解決しようとする課題】上述した大きな容量に
よるたたき上げ方式を採用しワード線を昇圧する回路で
は、電源電圧ＶCCを３Ｖ±０．３Ｖとしたときの最低の
電圧である２．７Ｖに場合の昇圧電圧がせいぜい３．２
Ｖであり、トランジスタのしきい値電圧Ｖthのバラツキ
等を考慮すると、最悪３．０Ｖ程度となってしまう。し
たがって、この容量たたき上げ方式では、さらなる定電
圧電源化には耐え得ない。
よるたたき上げ方式を採用しワード線を昇圧する回路で
は、電源電圧ＶCCを３Ｖ±０．３Ｖとしたときの最低の
電圧である２．７Ｖに場合の昇圧電圧がせいぜい３．２
Ｖであり、トランジスタのしきい値電圧Ｖthのバラツキ
等を考慮すると、最悪３．０Ｖ程度となってしまう。し
たがって、この容量たたき上げ方式では、さらなる定電
圧電源化には耐え得ない。
【００１６】また、ＭＯＳ ＩＣで一般に実現できるツ
ェナーダイオードのツェナー電圧は５〜７Ｖであるの
で、昇圧回路の出力電圧が約４Ｖ〜６Ｖとなると、出力
電圧の制御が困難となる。特に、ツェナー特性が良い範
囲は６Ｖ以上であることから、出力電圧として５Ｖ以下
を望む場合には、出力電圧を直接ツェナーダイオードで
制御できなくなる。
ェナーダイオードのツェナー電圧は５〜７Ｖであるの
で、昇圧回路の出力電圧が約４Ｖ〜６Ｖとなると、出力
電圧の制御が困難となる。特に、ツェナー特性が良い範
囲は６Ｖ以上であることから、出力電圧として５Ｖ以下
を望む場合には、出力電圧を直接ツェナーダイオードで
制御できなくなる。
【００１７】ところで、ＭＯＳトランジスタのしきい値
電圧Ｖthは、ソース電圧が上昇すると増大するという、
いわゆるバックバイアス効果の影響を受ける。ここで、
基板電圧＝ソース電圧＝０Ｖのときのしきい値電圧Ｖth
を「０．８Ｖ」とすると、ソース電圧が１０数Ｖのとき
のしきい値電圧Ｖthは約２Ｖとなってしまう。このた
め、図１３に示すような昇圧回路では、昇圧段数が増
え、電圧が高くなるに従って１段当たりの効率が悪くな
るという問題がある。
電圧Ｖthは、ソース電圧が上昇すると増大するという、
いわゆるバックバイアス効果の影響を受ける。ここで、
基板電圧＝ソース電圧＝０Ｖのときのしきい値電圧Ｖth
を「０．８Ｖ」とすると、ソース電圧が１０数Ｖのとき
のしきい値電圧Ｖthは約２Ｖとなってしまう。このた
め、図１３に示すような昇圧回路では、昇圧段数が増
え、電圧が高くなるに従って１段当たりの効率が悪くな
るという問題がある。
【００１８】上述の式(3) において、バックバイアス効
果がなく、ＶC ＝４Ｖとすると、 Ｖ2 −Ｖ1 ＜８−０．８Ｖ＝７．２Ｖ となるが、バックバイアス効果によりしきい値電圧Ｖth
＝２Ｖとなると、 Ｖ2 −Ｖ1 ＜８−２＝６Ｖ となる。電源電圧３．０Ｖの動作を保証するめに、２．
５Ｖにおいても動作する必要があるとしたとき、ＶC を
２Ｖとして、 Ｖ2 −Ｖ1 ＜４−２＝２Ｖ となってしまう。
果がなく、ＶC ＝４Ｖとすると、 Ｖ2 −Ｖ1 ＜８−０．８Ｖ＝７．２Ｖ となるが、バックバイアス効果によりしきい値電圧Ｖth
＝２Ｖとなると、 Ｖ2 −Ｖ1 ＜８−２＝６Ｖ となる。電源電圧３．０Ｖの動作を保証するめに、２．
５Ｖにおいても動作する必要があるとしたとき、ＶC を
２Ｖとして、 Ｖ2 −Ｖ1 ＜４−２＝２Ｖ となってしまう。
【００１９】従来、このバックバイアス効果による影響
を避けるために、たとえば図１３のｎＭＯＳトランジス
タＮＴ3 ，ＮＴ4 など段数の高次の部分のトランジスタ
のしきい値電圧Ｖthを下げ、０Ｖとするなどの対策がな
されている。しかし、この対策では、製造プロセスが煩
雑になるなどの問題がある。
を避けるために、たとえば図１３のｎＭＯＳトランジス
タＮＴ3 ，ＮＴ4 など段数の高次の部分のトランジスタ
のしきい値電圧Ｖthを下げ、０Ｖとするなどの対策がな
されている。しかし、この対策では、製造プロセスが煩
雑になるなどの問題がある。
【００２０】また、バックバイアス効果による影響を避
けるために、「文献；IEEE JOURNALOF SOLID-STATE CIR
CUITS.VOL.27.NO.11,1992,pp1540 〜1546」の図５（Fi
g.5）および図７（Fig.7 ）に示されているような、バ
ックバイアス効果によりしきい値電圧Ｖthが増大した
分、ゲート電圧を上げるように構成した昇圧回路も提案
されている。
けるために、「文献；IEEE JOURNALOF SOLID-STATE CIR
CUITS.VOL.27.NO.11,1992,pp1540 〜1546」の図５（Fi
g.5）および図７（Fig.7 ）に示されているような、バ
ックバイアス効果によりしきい値電圧Ｖthが増大した
分、ゲート電圧を上げるように構成した昇圧回路も提案
されている。
【００２１】図１６は、この文献の図７に記載されてい
る正の昇圧回路を示す回路図である。この回路は、図１
３の回路に加えて、各ｎＭＯＳトランジスタＮＴ0 〜Ｎ
Ｔ3のゲートにゲート昇圧用のキャパシタＣＧ1 〜ＣＧ
4 が接続され、各ノードＮＤ 0 〜ＮＤ3 とｎＭＯＳトラ
ンジスタＮＴ0 〜ＮＴ3 のゲートとの間にｎＭＯＳトラ
ンジスタＮＴＧ0 〜ＮＴＧ3 が挿入接続され、かつ、各
ｎＭＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 のゲートが一
つ後段のノードＮＤ1 〜ＮＤ4 に接続されて構成されて
いる。
る正の昇圧回路を示す回路図である。この回路は、図１
３の回路に加えて、各ｎＭＯＳトランジスタＮＴ0 〜Ｎ
Ｔ3のゲートにゲート昇圧用のキャパシタＣＧ1 〜ＣＧ
4 が接続され、各ノードＮＤ 0 〜ＮＤ3 とｎＭＯＳトラ
ンジスタＮＴ0 〜ＮＴ3 のゲートとの間にｎＭＯＳトラ
ンジスタＮＴＧ0 〜ＮＴＧ3 が挿入接続され、かつ、各
ｎＭＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 のゲートが一
つ後段のノードＮＤ1 〜ＮＤ4 に接続されて構成されて
いる。
【００２２】この回路を動作させるためには、図１７に
示すようなタイミングに設定された４相のクロック信号
φ1 〜φ4 が各キャパシタＣ1 〜Ｃ4 ，ＣＧ1 〜ＣＧ4
に所定のタイミングで入力される。具体的には、ノード
昇圧用キャパシタＣ1 ，Ｃ3 にクロック信号φ3 が、キ
ャパシタＣ2 ，Ｃ4 にクロック信号φ1 がそれぞれ入力
され、ゲートポンピング用キャパシタＣＧ1 ，ＣＧ3 に
クロック信号φ2 が、キャパシタＣＧ2 ，ＣＧ4 にクロ
ック信号φ4 がそれぞれ入力される。
示すようなタイミングに設定された４相のクロック信号
φ1 〜φ4 が各キャパシタＣ1 〜Ｃ4 ，ＣＧ1 〜ＣＧ4
に所定のタイミングで入力される。具体的には、ノード
昇圧用キャパシタＣ1 ，Ｃ3 にクロック信号φ3 が、キ
ャパシタＣ2 ，Ｃ4 にクロック信号φ1 がそれぞれ入力
され、ゲートポンピング用キャパシタＣＧ1 ，ＣＧ3 に
クロック信号φ2 が、キャパシタＣＧ2 ，ＣＧ4 にクロ
ック信号φ4 がそれぞれ入力される。
【００２３】ここで、簡単のため、たとえばクロック信
号φ1 がＶCCレベルでキャパシタＣ 2 に入力され、クロ
ック信号φ3 が「０」ＶでキャパシタＣ3 に入力されて
いる場合を想定する。この場合、ノードＮＤ2 が昇圧状
態にあり、ノードＮＤ3 がたたき下げの状態にある。し
たがって、ｎＭＯＳトランジスタＮＴＧ2 のゲート電圧
はノードＮＤ 3 のレベルと同レベルであることから、ｎ
ＭＯＳトランジスタＮＴＧ2 はオフ状態に保持される。
この状態で、クロック信号φ2 がＶCCレベルになるとキ
ャパシタＣＧ3 の容量結合によりｎＭＯＳトランジスタ
ＮＴ2 のゲート電圧が、バックバイアス効果を相殺可能
なレベルまで上昇される。このため、キャパシタＣ2 の
電荷がｎＭＯＳトランジスタＮＴ2 を介してノードＮＤ
3 に良好に伝達される。
号φ1 がＶCCレベルでキャパシタＣ 2 に入力され、クロ
ック信号φ3 が「０」ＶでキャパシタＣ3 に入力されて
いる場合を想定する。この場合、ノードＮＤ2 が昇圧状
態にあり、ノードＮＤ3 がたたき下げの状態にある。し
たがって、ｎＭＯＳトランジスタＮＴＧ2 のゲート電圧
はノードＮＤ 3 のレベルと同レベルであることから、ｎ
ＭＯＳトランジスタＮＴＧ2 はオフ状態に保持される。
この状態で、クロック信号φ2 がＶCCレベルになるとキ
ャパシタＣＧ3 の容量結合によりｎＭＯＳトランジスタ
ＮＴ2 のゲート電圧が、バックバイアス効果を相殺可能
なレベルまで上昇される。このため、キャパシタＣ2 の
電荷がｎＭＯＳトランジスタＮＴ2 を介してノードＮＤ
3 に良好に伝達される。
【００２４】次に、クロック信号φ1 が「０」Ｖに、ク
ロック信号φ3 がＶCCレベルに切り替えられると、ノー
ドＮＤ2 がたたき下げられ、ノードＮＤ3 が昇圧され
る。このとき、クロック信号φ2 は「０」Ｖに切り替え
られる。ノードＮＤ3 が昇圧状態にあることから、ｎＭ
ＯＳトランジスタＮＴＧ2 のゲート電圧も高レベルとな
り、ｎＭＯＳトランジスタＮＴＧ2 はオン状態となる。
これにより、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ
2 のゲート側ノードＮＧ 2 とは同電位となり、ノードＮ
Ｄ3 からノードＮＤ2 に電流は流れない。
ロック信号φ3 がＶCCレベルに切り替えられると、ノー
ドＮＤ2 がたたき下げられ、ノードＮＤ3 が昇圧され
る。このとき、クロック信号φ2 は「０」Ｖに切り替え
られる。ノードＮＤ3 が昇圧状態にあることから、ｎＭ
ＯＳトランジスタＮＴＧ2 のゲート電圧も高レベルとな
り、ｎＭＯＳトランジスタＮＴＧ2 はオン状態となる。
これにより、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ
2 のゲート側ノードＮＧ 2 とは同電位となり、ノードＮ
Ｄ3 からノードＮＤ2 に電流は流れない。
【００２５】しかしながら、従来の昇圧回路では、負荷
側に接続される最終段のｎＭＯＳトランジスタＮＴ4 に
ついてはバックバイアス効果を相殺することができな
い。したがって、キャパシタＣ4 をたたき上げたときｎ
ＭＯＳトランジスタＮＴ4のしきい値電圧Ｖth(4) によ
り出力電圧ＶOUT は、ノードＮＤ4 の電圧Ｖ(4) からし
きい値電圧Ｖth(4) を減じたレベルまでしか得られな
い。出力電圧ＶOUT が上がった後は、バックバイアス効
果によりしきい値電圧Ｖthは通常の０．６Ｖ〜０．８Ｖ
（バックバイアス＝０Ｖ）から１．５Ｖ〜２．０Ｖまで
上昇するため、低電圧電源下における動作を考えると、
大きな問題となる。また、図１６の回路は４相のクロッ
ク信号φ1 〜φ4 を用いることから、図１８に示すよう
に、クロック発生回路が複雑となり、素子数の増大に伴
う回路面積および消費電力の増大を招く。
側に接続される最終段のｎＭＯＳトランジスタＮＴ4 に
ついてはバックバイアス効果を相殺することができな
い。したがって、キャパシタＣ4 をたたき上げたときｎ
ＭＯＳトランジスタＮＴ4のしきい値電圧Ｖth(4) によ
り出力電圧ＶOUT は、ノードＮＤ4 の電圧Ｖ(4) からし
きい値電圧Ｖth(4) を減じたレベルまでしか得られな
い。出力電圧ＶOUT が上がった後は、バックバイアス効
果によりしきい値電圧Ｖthは通常の０．６Ｖ〜０．８Ｖ
（バックバイアス＝０Ｖ）から１．５Ｖ〜２．０Ｖまで
上昇するため、低電圧電源下における動作を考えると、
大きな問題となる。また、図１６の回路は４相のクロッ
ク信号φ1 〜φ4 を用いることから、図１８に示すよう
に、クロック発生回路が複雑となり、素子数の増大に伴
う回路面積および消費電力の増大を招く。
【００２６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電源電圧下においてもノイズ
等の少ない安定した所定の昇圧電圧を発生でき、半導体
記憶装置のワード線電圧等に適用することにより高速ア
クセスタイムを実現できる昇圧電源回路、並びにバック
バイアス効果を相殺でき、回路面積および消費電力の増
大の防止、クロック発生回路の複雑化の防止、並びに電
流能力の低下を防止できる昇圧回路を提供することにあ
る。
のであり、その目的は、低電源電圧下においてもノイズ
等の少ない安定した所定の昇圧電圧を発生でき、半導体
記憶装置のワード線電圧等に適用することにより高速ア
クセスタイムを実現できる昇圧電源回路、並びにバック
バイアス効果を相殺でき、回路面積および消費電力の増
大の防止、クロック発生回路の複雑化の防止、並びに電
流能力の低下を防止できる昇圧回路を提供することにあ
る。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の昇圧電源回路は、外部電源電圧より高い電
圧を発生する昇圧回路と、上記昇圧回路の出力に接続さ
れ、当該昇圧回路で発生された電圧を所定レベルに保持
する外部電源電圧よりも大きなツェナー電圧を有するダ
イオードと、上記ダイオードにより所定レベルに保持さ
れた電圧に基づいて所定レベルのリファレンス電圧を発
生するリファレンス電圧発生手段とを有する第１の昇圧
ブロックと、上記第１の昇圧ブロックによるリファレン
ス電圧に基づいて出力レベルを所定レベルに制御した電
圧を生成し出力する、出力電流能力が上記第１の昇圧ブ
ロックより高く、スタンバイ時は動作が停止される第２
の昇圧ブロックとを有する。
め、本発明の昇圧電源回路は、外部電源電圧より高い電
圧を発生する昇圧回路と、上記昇圧回路の出力に接続さ
れ、当該昇圧回路で発生された電圧を所定レベルに保持
する外部電源電圧よりも大きなツェナー電圧を有するダ
イオードと、上記ダイオードにより所定レベルに保持さ
れた電圧に基づいて所定レベルのリファレンス電圧を発
生するリファレンス電圧発生手段とを有する第１の昇圧
ブロックと、上記第１の昇圧ブロックによるリファレン
ス電圧に基づいて出力レベルを所定レベルに制御した電
圧を生成し出力する、出力電流能力が上記第１の昇圧ブ
ロックより高く、スタンバイ時は動作が停止される第２
の昇圧ブロックとを有する。
【００２８】本発明の昇圧電源回路は、上記第２の昇圧
ブロックは、出力電圧より高い電圧を蓄える前段と、出
力電圧が設定レベル以下になったか否かの判別を行う出
力電圧判別回路を有する後段と、ゲート電極が上記後段
の出力電圧判別回路の出力に接続され、出力電圧が設定
レベル以下になったときに上記前段の出力と上記後段の
電圧出力ラインとを接続するトランスファゲートとから
構成されている。
ブロックは、出力電圧より高い電圧を蓄える前段と、出
力電圧が設定レベル以下になったか否かの判別を行う出
力電圧判別回路を有する後段と、ゲート電極が上記後段
の出力電圧判別回路の出力に接続され、出力電圧が設定
レベル以下になったときに上記前段の出力と上記後段の
電圧出力ラインとを接続するトランスファゲートとから
構成されている。
【００２９】本発明の昇圧電源回路は、上記第２の昇圧
ブロックは、各々位相の異なるクロック対により駆動さ
れる少なくとも２つの昇圧回路を有し、各昇圧回路の出
力を合成して出力電圧を得る。
ブロックは、各々位相の異なるクロック対により駆動さ
れる少なくとも２つの昇圧回路を有し、各昇圧回路の出
力を合成して出力電圧を得る。
【００３０】本発明の昇圧電源回路は、上記昇圧回路を
駆動するクロック対は、電位が異なる２つの基準電源間
に直列に接続されたｐチャネルトランジスタおよびｎチ
ャネルトランジスタからなるインバータを有するクロッ
ク発生回路により発生され、上記ｐチャネルトランジス
タおよびｎチャネルトランジスタの両者は一旦オフ状態
を経てからいずれか一方がオン状態となるように制御さ
れる。
駆動するクロック対は、電位が異なる２つの基準電源間
に直列に接続されたｐチャネルトランジスタおよびｎチ
ャネルトランジスタからなるインバータを有するクロッ
ク発生回路により発生され、上記ｐチャネルトランジス
タおよびｎチャネルトランジスタの両者は一旦オフ状態
を経てからいずれか一方がオン状態となるように制御さ
れる。
【００３１】本発明の昇圧電源回路は、上記第１の昇圧
ブロックはスタンバイ時も駆動され、かつ、スタンバイ
時に、上記ダイオードにより所定レベルに保持された電
圧に基づいて外部電源電圧により高い一定の電圧を生成
し出力するスタンバイ時用出力回路を有する。
ブロックはスタンバイ時も駆動され、かつ、スタンバイ
時に、上記ダイオードにより所定レベルに保持された電
圧に基づいて外部電源電圧により高い一定の電圧を生成
し出力するスタンバイ時用出力回路を有する。
【００３２】本発明の昇圧電源回路では、上記スタンバ
イ時用出力回路は、抵抗分割により出力電圧を生成す
る。
イ時用出力回路は、抵抗分割により出力電圧を生成す
る。
【００３３】本発明の昇圧回路は、相補的に昇圧される
隣接するノード間をトランジスタにより作動的に接続
し、ノード昇圧用素子により昇圧されたノードから次段
のノードに対して電荷を転送し、外部電源電圧より高い
電圧を生成して負荷側に供給する回路において、最終段
のノードと負荷側との間に抵抗素子が接続されている。
隣接するノード間をトランジスタにより作動的に接続
し、ノード昇圧用素子により昇圧されたノードから次段
のノードに対して電荷を転送し、外部電源電圧より高い
電圧を生成して負荷側に供給する回路において、最終段
のノードと負荷側との間に抵抗素子が接続されている。
【００３４】本発明の昇圧回路は、最終段のノードに昇
圧用素子が接続されている。
圧用素子が接続されている。
【００３５】本発明の昇圧回路は、上記トランジスタの
ゲートがゲート昇圧用素子に接続され、昇圧するノード
に接続されたノード昇圧用素子およびその電荷を転送す
るトランジスタのゲートに接続されたゲート用昇圧素子
には互いに同相となる期間を含む第１および第２のクロ
ック信号が印加され、電荷が転送される次段のノードに
接続されたノード昇圧用素子および昇圧するノードの前
段に接続されたトランジスタのゲートに接続されたゲー
ト昇圧用素子には上記第１および第２のクロック信号と
逆相で、かつ互いに同相となる期間を含む第３および第
４のクロック信号が印加される。
ゲートがゲート昇圧用素子に接続され、昇圧するノード
に接続されたノード昇圧用素子およびその電荷を転送す
るトランジスタのゲートに接続されたゲート用昇圧素子
には互いに同相となる期間を含む第１および第２のクロ
ック信号が印加され、電荷が転送される次段のノードに
接続されたノード昇圧用素子および昇圧するノードの前
段に接続されたトランジスタのゲートに接続されたゲー
ト昇圧用素子には上記第１および第２のクロック信号と
逆相で、かつ互いに同相となる期間を含む第３および第
４のクロック信号が印加される。
【００３６】本発明の昇圧回路は、上記第１のクロック
信号および第２のクロック信号が全期間で同相で、上記
第３のクロック信号および第４のクロック信号が全期間
で同相である。
信号および第２のクロック信号が全期間で同相で、上記
第３のクロック信号および第４のクロック信号が全期間
で同相である。
【００３７】本発明の昇圧回路は、最終段のノードに接
続された昇圧用素子の容量と上記抵抗素子の抵抗値は、
両者で決まる時定数が、上記第１、第２、第３および第
４のクロック信号の周波数のサイクル時間の４分の１以
上となるように設定されている。
続された昇圧用素子の容量と上記抵抗素子の抵抗値は、
両者で決まる時定数が、上記第１、第２、第３および第
４のクロック信号の周波数のサイクル時間の４分の１以
上となるように設定されている。
【００３８】本発明の昇圧回路は、外部電源電圧と初段
のノードとの間に抵抗素子が接続されている。
のノードとの間に抵抗素子が接続されている。
【００３９】
【作用】本発明の昇圧電源回路によれば、第１の昇圧ブ
ロックの昇圧回路において、外部電源電圧より高い電
圧、たとえば１０Ｖの電圧が生成される。この昇圧回路
の出力電圧は、ツェナーダイオードにより所定の電圧、
たとえば６Ｖに制御されてリファレンス電圧発生手段に
供給される。リファレンス電圧発生手段では、供給電圧
に基づいて所定レベル、たとえば２Ｖのリファレンス電
圧が発生され、第２の昇圧ブロックに出力される。第２
の昇圧ブロックでは、たとえば読み出し動作時等に、入
力されたリファレンス電圧に基づいて出力レベルが所定
レベル、たとえば４Ｖに設定されて、負荷側のたとえば
ワード線に供給される。このときの出力電流は、たとえ
ばｍＡオーダの大電流であり、低電圧電源下においても
高速な読み出し動作等が実現される。
ロックの昇圧回路において、外部電源電圧より高い電
圧、たとえば１０Ｖの電圧が生成される。この昇圧回路
の出力電圧は、ツェナーダイオードにより所定の電圧、
たとえば６Ｖに制御されてリファレンス電圧発生手段に
供給される。リファレンス電圧発生手段では、供給電圧
に基づいて所定レベル、たとえば２Ｖのリファレンス電
圧が発生され、第２の昇圧ブロックに出力される。第２
の昇圧ブロックでは、たとえば読み出し動作時等に、入
力されたリファレンス電圧に基づいて出力レベルが所定
レベル、たとえば４Ｖに設定されて、負荷側のたとえば
ワード線に供給される。このときの出力電流は、たとえ
ばｍＡオーダの大電流であり、低電圧電源下においても
高速な読み出し動作等が実現される。
【００４０】また、本発明の昇圧電源回路によれば、第
２の昇圧ブロックにおいては、前段で出力電圧より高い
電圧が蓄えられトランスファゲートに供給される。トラ
ンスファゲートのゲートには、後段の出力電圧判別回路
の出力が入力され、後段からの出力電圧が設定レベル以
下の場合、トランスファゲートは開状態に制御される。
これにより、前段から後段にリーク等で低下した出力電
圧レベルが一定のレベルに補償される。
２の昇圧ブロックにおいては、前段で出力電圧より高い
電圧が蓄えられトランスファゲートに供給される。トラ
ンスファゲートのゲートには、後段の出力電圧判別回路
の出力が入力され、後段からの出力電圧が設定レベル以
下の場合、トランスファゲートは開状態に制御される。
これにより、前段から後段にリーク等で低下した出力電
圧レベルが一定のレベルに補償される。
【００４１】また、本発明の昇圧電源回路によれば、複
数の昇圧回路がそれぞれ位相の異なるクロック対により
駆動され、各昇圧回路の出力が合成されて当該昇圧電源
回路の出力電圧として出力される。これにより、電流ノ
イズが低減され、また出力電圧のリップル小さくなる。
数の昇圧回路がそれぞれ位相の異なるクロック対により
駆動され、各昇圧回路の出力が合成されて当該昇圧電源
回路の出力電圧として出力される。これにより、電流ノ
イズが低減され、また出力電圧のリップル小さくなる。
【００４２】また、本発明の昇圧電源回路によれば、上
記クロックは、ｐチャネルトランジスタおよびｎチャネ
ルトランジスタからなるインバータを有するクロック発
生回路により発生される。このとき、インバータのｐチ
ャネルトランジスタおよびｎチャネルトランジスタの両
者は一旦オフ状態を経てからいずれか一方がオン状態と
なるように制御される。これにより、貫通電流の発生が
防止される。
記クロックは、ｐチャネルトランジスタおよびｎチャネ
ルトランジスタからなるインバータを有するクロック発
生回路により発生される。このとき、インバータのｐチ
ャネルトランジスタおよびｎチャネルトランジスタの両
者は一旦オフ状態を経てからいずれか一方がオン状態と
なるように制御される。これにより、貫通電流の発生が
防止される。
【００４３】また、本発明の昇圧電源回路によれば、第
１の昇圧ブロックはスタンバイ時も駆動され、スタンバ
イ時用出力回路により、ツェナーダイオードで所定レベ
ル、たとえば６Ｖに保持された電圧が、たとえば抵抗分
割により分割されて、たとえば４Ｖの出力電圧が生成さ
れ出力される。
１の昇圧ブロックはスタンバイ時も駆動され、スタンバ
イ時用出力回路により、ツェナーダイオードで所定レベ
ル、たとえば６Ｖに保持された電圧が、たとえば抵抗分
割により分割されて、たとえば４Ｖの出力電圧が生成さ
れ出力される。
【００４４】本発明の昇圧回路によれば、抵抗素子によ
り昇圧回路側と負荷側が分離され、最終段ノードに昇圧
用素子を接続して昇圧した場合にも、抵抗素子の存在に
より負荷容量による影響が相殺される。すなわち、たと
えば最終段の一つ前段のノードをたたき上げ、最終段ノ
ードをたたき下げる場合、前段のノードから最終段ノー
ドへとトランジスタを通して流れる電流と、負荷側から
最終段ノードへと抵抗素子を通して負荷容量から流れる
電流により、最終段ノード電位が下がった分だけ補償さ
れる。これにより、前段のノードの電荷がトランジスタ
を通して最終段ノードに移動される。次に、最終段の一
つ前段のノードをたたき下げ、最終段ノードをたたき上
げるときは、トランジスタがカットオフし、最終段の電
荷は負荷側へと流れていく。
り昇圧回路側と負荷側が分離され、最終段ノードに昇圧
用素子を接続して昇圧した場合にも、抵抗素子の存在に
より負荷容量による影響が相殺される。すなわち、たと
えば最終段の一つ前段のノードをたたき上げ、最終段ノ
ードをたたき下げる場合、前段のノードから最終段ノー
ドへとトランジスタを通して流れる電流と、負荷側から
最終段ノードへと抵抗素子を通して負荷容量から流れる
電流により、最終段ノード電位が下がった分だけ補償さ
れる。これにより、前段のノードの電荷がトランジスタ
を通して最終段ノードに移動される。次に、最終段の一
つ前段のノードをたたき下げ、最終段ノードをたたき上
げるときは、トランジスタがカットオフし、最終段の電
荷は負荷側へと流れていく。
【００４５】また、本発明の昇圧回路によれば、トラン
ジスタのゲートがゲート昇圧用素子に接続されている場
合の、ノード昇圧用素子およびゲート用昇圧素子に印加
するクロック信号のうち第１のクロック信号および第２
のクロック信号を全期間で同相とし、第３のクロック信
号および第４のクロック信号を全期間で同相として、相
補型のクロックとされる。これにより、昇圧回路の前段
に設けられるクロックバッファなどの構成が簡単化で
き、消費電力の低減を実現できる。
ジスタのゲートがゲート昇圧用素子に接続されている場
合の、ノード昇圧用素子およびゲート用昇圧素子に印加
するクロック信号のうち第１のクロック信号および第２
のクロック信号を全期間で同相とし、第３のクロック信
号および第４のクロック信号を全期間で同相として、相
補型のクロックとされる。これにより、昇圧回路の前段
に設けられるクロックバッファなどの構成が簡単化で
き、消費電力の低減を実現できる。
【００４６】また、本発明の昇圧回路によれば、外部電
源電圧と初段のノードとの間に抵抗素子を接続すること
により、初段のノードの電位が外部電源電圧レベル以上
に保持される。
源電圧と初段のノードとの間に抵抗素子を接続すること
により、初段のノードの電位が外部電源電圧レベル以上
に保持される。
【００４７】
【実施例１】図１は、本発明に係るフラッシュメモリチ
ップ回路の構成例を示すブロック図である。図１におい
て、ＭＣＡはメモリセルアレイ、１は読出用昇圧電源回
路、２は消去／書込用昇圧電源回路、３はコントロール
回路、４はアドレスバッファ、５はローデコーダ、６は
カラムデコーダ、７はセンスアンプ（Ｓ／Ａ）および書
込回路、８はＹゲート、９はソース電圧コントロール回
路、１０はソーススイッチ、１１はＩ／Ｏバッファをそ
れぞれ示している。
ップ回路の構成例を示すブロック図である。図１におい
て、ＭＣＡはメモリセルアレイ、１は読出用昇圧電源回
路、２は消去／書込用昇圧電源回路、３はコントロール
回路、４はアドレスバッファ、５はローデコーダ、６は
カラムデコーダ、７はセンスアンプ（Ｓ／Ａ）および書
込回路、８はＹゲート、９はソース電圧コントロール回
路、１０はソーススイッチ、１１はＩ／Ｏバッファをそ
れぞれ示している。
【００４８】本回路では、たとえば３Ｖ以下の電源電圧
ＶCCの場合にワード線ＷＬを３Ｖ以上の昇圧するための
読出用昇圧電源回路１が設けられており、読み出し動作
時に、読出用昇圧電源回路１による出力昇圧電圧がロー
デコーダに供給されて、メモリセルアレイＭＣＡのセル
に記憶されているデータが読み出される。また、消去／
書込動作時には、消去／書込用昇圧電源回路２から動作
に応じたレベルに設定された昇圧電圧が消去／書込用の
機能ブロックとしてのローデコーダ５、書込回路７およ
びソース電圧コントロール回路９に供給され、メモリセ
ルアレイＭＣＡの所定のセルに対する消去または書き込
み動作が行われる。
ＶCCの場合にワード線ＷＬを３Ｖ以上の昇圧するための
読出用昇圧電源回路１が設けられており、読み出し動作
時に、読出用昇圧電源回路１による出力昇圧電圧がロー
デコーダに供給されて、メモリセルアレイＭＣＡのセル
に記憶されているデータが読み出される。また、消去／
書込動作時には、消去／書込用昇圧電源回路２から動作
に応じたレベルに設定された昇圧電圧が消去／書込用の
機能ブロックとしてのローデコーダ５、書込回路７およ
びソース電圧コントロール回路９に供給され、メモリセ
ルアレイＭＣＡの所定のセルに対する消去または書き込
み動作が行われる。
【００４９】以下に、３Ｖ等の低電圧電源における高速
アクセスタイムを実現するために設けられた読出用昇圧
電源回路１の構成および各部の機能について、図２〜図
１０を用い順を追って詳細に説明する。
アクセスタイムを実現するために設けられた読出用昇圧
電源回路１の構成および各部の機能について、図２〜図
１０を用い順を追って詳細に説明する。
【００５０】図２は、図１の読出用昇圧電源回路１の構
成例を示す回路図である。図２に示すように、読出用昇
圧電源回路１は、第１の昇圧ブロックＭＶＣ１および第
２の昇圧ブロックＭＶＣ２により構成されている。第１
の昇圧ブロックＭＶＣ１は、発振器ＯＳＣ11、クロック
バッファＣＫＢ11、昇圧回路ＢＳＴ11、キャパシタ
Ｃ11、ツェナーダイオードＺＤ、分圧用抵抗素子Ｒ11，
Ｒ12およびコントロール電圧発生回路ＣＶＧ11により構
成され、スタンバイ時の出力電圧を低消費電流で生成
し、安定なリファレンス電圧ＶＲ1 を生成して第２の昇
圧ブロックＭＶＣ２に出力する。
成例を示す回路図である。図２に示すように、読出用昇
圧電源回路１は、第１の昇圧ブロックＭＶＣ１および第
２の昇圧ブロックＭＶＣ２により構成されている。第１
の昇圧ブロックＭＶＣ１は、発振器ＯＳＣ11、クロック
バッファＣＫＢ11、昇圧回路ＢＳＴ11、キャパシタ
Ｃ11、ツェナーダイオードＺＤ、分圧用抵抗素子Ｒ11，
Ｒ12およびコントロール電圧発生回路ＣＶＧ11により構
成され、スタンバイ時の出力電圧を低消費電流で生成
し、安定なリファレンス電圧ＶＲ1 を生成して第２の昇
圧ブロックＭＶＣ２に出力する。
【００５１】この第１の昇圧ブロックＭＶＣ１は、スタ
ンバイ時においても作動させることを前提としているた
め、出力電流の能力として数μＡ、消費電流として数１
０μＡの規模となるように構成される。これは、発振器
ＯＳＣ11の周波数（たとえば５〜１０ＭＨｚ）、クロッ
クバッファＣＫＢ11の大きさ、昇圧回路ＢＳＴ11の昇圧
用キャパシタの大きさと段数によって調整できる。
ンバイ時においても作動させることを前提としているた
め、出力電流の能力として数μＡ、消費電流として数１
０μＡの規模となるように構成される。これは、発振器
ＯＳＣ11の周波数（たとえば５〜１０ＭＨｚ）、クロッ
クバッファＣＫＢ11の大きさ、昇圧回路ＢＳＴ11の昇圧
用キャパシタの大きさと段数によって調整できる。
【００５２】図３は、第１の昇圧ブロックＭＶＣ１の発
振器ＯＳＣ11、クロックバッファＣＫＢ11および昇圧回
路ＢＳＴ11の具体的な構成例を示す回路図である。発振
器ＯＳＣ11は、いわゆるリングオシレータを構成するイ
ンバータＩＮＶ11 1 〜ＩＮＶ115 およびこのリングオシ
レータの出力側に接続されたインバータＩＮＶ116 によ
り構成されており、所定周波数のクロックをクロックバ
ッファＣＫＢ11に出力する。図４は、リングオシレータ
を構成するインバータＩＮＶ111 （〜ＩＮＶ115 ）の構
成例を示している。図４に示すように、インバータＩＮ
Ｖ111 は、電源電圧ＶCC側から直列に接続されたｐＭＯ
ＳトランジスタＰＴ111 〜ＰＴ113 と、接地側から直列
に接続されたｎＭＯＳトランジスタＮＴ111 〜ＮＴ113
とを有し、ｐＭＯＳトランジスタＰＴ111 〜ＰＴ113 お
よびｎＭＯＳトランジスタＮＴ111 〜ＮＴ113 のゲート
同士が接続されて入力端が構成され、ｐＭＯＳトランジ
スタＰＴ113 のドレインとｎＭＯＳトランジスタＮＴ
111 のドレイン同士が接続されて出力端が構成されてい
る。
振器ＯＳＣ11、クロックバッファＣＫＢ11および昇圧回
路ＢＳＴ11の具体的な構成例を示す回路図である。発振
器ＯＳＣ11は、いわゆるリングオシレータを構成するイ
ンバータＩＮＶ11 1 〜ＩＮＶ115 およびこのリングオシ
レータの出力側に接続されたインバータＩＮＶ116 によ
り構成されており、所定周波数のクロックをクロックバ
ッファＣＫＢ11に出力する。図４は、リングオシレータ
を構成するインバータＩＮＶ111 （〜ＩＮＶ115 ）の構
成例を示している。図４に示すように、インバータＩＮ
Ｖ111 は、電源電圧ＶCC側から直列に接続されたｐＭＯ
ＳトランジスタＰＴ111 〜ＰＴ113 と、接地側から直列
に接続されたｎＭＯＳトランジスタＮＴ111 〜ＮＴ113
とを有し、ｐＭＯＳトランジスタＰＴ111 〜ＰＴ113 お
よびｎＭＯＳトランジスタＮＴ111 〜ＮＴ113 のゲート
同士が接続されて入力端が構成され、ｐＭＯＳトランジ
スタＰＴ113 のドレインとｎＭＯＳトランジスタＮＴ
111 のドレイン同士が接続されて出力端が構成されてい
る。
【００５３】クロックバッファＣＫＢ11は、インバータ
ＩＮＶ117 と直列に接続されたインバータＩＮＶ118 お
よびＩＮＶ119 により構成されている。インバータＩＮ
Ｖ117 とインバータＩＮＶ118 およびＩＮＶ119 とは発
振器ＯＳＣ11の出力に対して並列に接続されており、イ
ンバータＩＮＶ117 からクロック信号φ0 を、インバー
タＩＮＶ119 からクロック信号φ0 と逆相のクロック信
号φ 0 を昇圧回路ＢＳＴ11に出力する。
ＩＮＶ117 と直列に接続されたインバータＩＮＶ118 お
よびＩＮＶ119 により構成されている。インバータＩＮ
Ｖ117 とインバータＩＮＶ118 およびＩＮＶ119 とは発
振器ＯＳＣ11の出力に対して並列に接続されており、イ
ンバータＩＮＶ117 からクロック信号φ0 を、インバー
タＩＮＶ119 からクロック信号φ0 と逆相のクロック信
号φ 0 を昇圧回路ＢＳＴ11に出力する。
【００５４】昇圧回路ＢＳＴ11は、ｎＭＯＳトランジス
タＮＴ114 〜ＮＴ123 およびノード昇圧用キャパシタＣ
111 〜Ｃ114 により構成され、クロックバッファＣＫＢ
11の出力クロック信号φ0 、φ 0 をノード昇圧用キャ
パシタＣ111 〜Ｃ114 に所定のタイミングで入力するこ
とにより容量結合を誘起させ、縦続接続されたｎＭＯＳ
トランジスタＮＴ114 〜ＮＴ118 を介して電荷を出力端
ＴOUT 側に転送し、たとえば３Ｖの外部電源電圧ＶCCを
１０Ｖ程度まで昇圧して出力する。
タＮＴ114 〜ＮＴ123 およびノード昇圧用キャパシタＣ
111 〜Ｃ114 により構成され、クロックバッファＣＫＢ
11の出力クロック信号φ0 、φ 0 をノード昇圧用キャ
パシタＣ111 〜Ｃ114 に所定のタイミングで入力するこ
とにより容量結合を誘起させ、縦続接続されたｎＭＯＳ
トランジスタＮＴ114 〜ＮＴ118 を介して電荷を出力端
ＴOUT 側に転送し、たとえば３Ｖの外部電源電圧ＶCCを
１０Ｖ程度まで昇圧して出力する。
【００５５】ｎＭＯＳトランジスタＮＴ114 のドレイン
が電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ
118 のソースが出力端子ＴOUT に接続されている。ま
た、各ｎＭＯＳトランジスタＮＴ114 〜ＮＴ118 は、ド
レインとゲートとが接続された、いわゆるダイオード接
続されている。キャパシタＣ111 はｎＭＯＳトランジス
タＮＴ115 のドレインに、キャパシタＣ112 はｎＭＯＳ
トランジスタＮＴ116 のドレインに、キャパシタＣ113
はｎＭＯＳトランジスタＮＴ117 のドレインに接続さ
れ、キャパシタＣ114 はｎＭＯＳトランジスタＮＴ118
のドレインにそれぞれ接続されている。ｎＭＯＳトラン
ジスタＮＴ119 〜ＮＴ123 のソースおよびゲートは電源
電圧Ｖ CCに接続されている。ｎＭＯＳトランジスタＮＴ
119 のドレインはｎＭＯＳトランジスタＮＴ115 のゲー
トとドレインとの接続中点に接続され、ｎＭＯＳトラン
ジスタＮＴ120 のドレインはｎＭＯＳトランジスタＮＴ
116 のゲートとドレインとの接続中点に接続され、ｎＭ
ＯＳトランジスタＮＴ121 のドレインはｎＭＯＳトラン
ジスタＮＴ117 のゲートとドレインとの接続中点に接続
され、ｎＭＯＳトランジスタＮＴ122 のドレインはｎＭ
ＯＳトランジスタＮＴ118 のゲートとドレインとの接続
中点に接続され、ｎＭＯＳトランジスタＮＴ123 のドレ
インはｎＭＯＳトランジスタＮＴ118 のソースに接続さ
れている。また、キャパシタＣ111 およびＣ113 はクロ
ック信号φ0 の入力ラインに接続され、キャパシタＣ
112 およびＣ114 はクロック信号φ 0 の入力ラインに
接続されている。
が電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ
118 のソースが出力端子ＴOUT に接続されている。ま
た、各ｎＭＯＳトランジスタＮＴ114 〜ＮＴ118 は、ド
レインとゲートとが接続された、いわゆるダイオード接
続されている。キャパシタＣ111 はｎＭＯＳトランジス
タＮＴ115 のドレインに、キャパシタＣ112 はｎＭＯＳ
トランジスタＮＴ116 のドレインに、キャパシタＣ113
はｎＭＯＳトランジスタＮＴ117 のドレインに接続さ
れ、キャパシタＣ114 はｎＭＯＳトランジスタＮＴ118
のドレインにそれぞれ接続されている。ｎＭＯＳトラン
ジスタＮＴ119 〜ＮＴ123 のソースおよびゲートは電源
電圧Ｖ CCに接続されている。ｎＭＯＳトランジスタＮＴ
119 のドレインはｎＭＯＳトランジスタＮＴ115 のゲー
トとドレインとの接続中点に接続され、ｎＭＯＳトラン
ジスタＮＴ120 のドレインはｎＭＯＳトランジスタＮＴ
116 のゲートとドレインとの接続中点に接続され、ｎＭ
ＯＳトランジスタＮＴ121 のドレインはｎＭＯＳトラン
ジスタＮＴ117 のゲートとドレインとの接続中点に接続
され、ｎＭＯＳトランジスタＮＴ122 のドレインはｎＭ
ＯＳトランジスタＮＴ118 のゲートとドレインとの接続
中点に接続され、ｎＭＯＳトランジスタＮＴ123 のドレ
インはｎＭＯＳトランジスタＮＴ118 のソースに接続さ
れている。また、キャパシタＣ111 およびＣ113 はクロ
ック信号φ0 の入力ラインに接続され、キャパシタＣ
112 およびＣ114 はクロック信号φ 0 の入力ラインに
接続されている。
【００５６】このような構成を有する昇圧回路ＢＳＴ11
の出力電圧は、ツェナーダイオードＺＤにより、一定電
圧、たとえば６Ｖに制御され、分圧抵抗素子Ｒ11，Ｒ12
およびコントロール電圧発生回路ＣＶＧ11に供給され
る。この定電圧６Ｖは、抵抗素子Ｒ11，Ｒ12により分圧
されて、リファレンス電圧ＶＲ1 が発生され、第２の昇
圧ブロックＭＶＣ２に出力される。ここで、抵抗素子Ｒ
11の抵抗値を２ＭΩ、抵抗素子Ｒ12の抵抗値を１ＭΩと
すると、この部分に流れる電流は１μＡで、リファレン
ス電圧ＶＲ1 は２Ｖとなる。
の出力電圧は、ツェナーダイオードＺＤにより、一定電
圧、たとえば６Ｖに制御され、分圧抵抗素子Ｒ11，Ｒ12
およびコントロール電圧発生回路ＣＶＧ11に供給され
る。この定電圧６Ｖは、抵抗素子Ｒ11，Ｒ12により分圧
されて、リファレンス電圧ＶＲ1 が発生され、第２の昇
圧ブロックＭＶＣ２に出力される。ここで、抵抗素子Ｒ
11の抵抗値を２ＭΩ、抵抗素子Ｒ12の抵抗値を１ＭΩと
すると、この部分に流れる電流は１μＡで、リファレン
ス電圧ＶＲ1 は２Ｖとなる。
【００５７】コントロール電圧発生回路ＣＶＧ11は、定
電圧６Ｖを受けて、第２の昇圧ブロックＭＶＣ２の出力
電圧Ｖ2 、たとえば３．６ＶにＭＯＳトランジスタのし
きい値電圧Ｖthを加えたレベル（Ｖ2 ＋Ｖth）のコント
ロール電圧ＣＮＶを発生して第２の昇圧ブロックＭＶＣ
２のトランスファゲートＴＦＧ21のゲート電極に供給す
る。
電圧６Ｖを受けて、第２の昇圧ブロックＭＶＣ２の出力
電圧Ｖ2 、たとえば３．６ＶにＭＯＳトランジスタのし
きい値電圧Ｖthを加えたレベル（Ｖ2 ＋Ｖth）のコント
ロール電圧ＣＮＶを発生して第２の昇圧ブロックＭＶＣ
２のトランスファゲートＴＦＧ21のゲート電極に供給す
る。
【００５８】図５は、コントロール電圧発生回路ＣＶＧ
11の構成例を示す回路図である。図５に示すように、コ
ントロール電圧発生回路ＣＶＧ11は、抵抗素子Ｒａ〜Ｒ
ｅ、ｎＭＯＳトランジスタＮＴａ〜ＮＴｃおよびキャパ
シタＣａにより構成されている。抵抗素子ＲａおよびＲ
ｂは、定電圧６Ｖの供給ラインＶ6 と接地との間に直列
に接続されている。同様に、抵抗素子Ｒｃ、ｎＭＯＳト
ランジスタＮＴａおよび抵抗素子Ｒｄは定電圧６Ｖの供
給ラインＶ6 と接地との間に直列に接続され、ｎＭＯＳ
トランジスタＮＴａのゲートは抵抗素子ＲａとＲｂとの
接続中点に接続されている。また、定電圧６Ｖの供給ラ
インＶ6 に対して抵抗素子Ｒｅ、ｎＭＯＳトランジスタ
ＮＴｂ，ＮＴｃが直列に接続され、ｎＭＯＳトランジス
タＮＴｃのソースはｎＭＯＳトランジスタＮＴａと抵抗
素子Ｒｄとの接続中点に接続されている。ｎＭＯＳトラ
ンジスタＮＴｂおよびＮＴｃはゲートとドレインとが接
続され、ダイオード接続されており、抵抗素子Ｒｅおよ
びｎＭＯＳトランジスタＮＴｂのドレインの接続中点と
接地との間にキャパシタＣａが接続されている。
11の構成例を示す回路図である。図５に示すように、コ
ントロール電圧発生回路ＣＶＧ11は、抵抗素子Ｒａ〜Ｒ
ｅ、ｎＭＯＳトランジスタＮＴａ〜ＮＴｃおよびキャパ
シタＣａにより構成されている。抵抗素子ＲａおよびＲ
ｂは、定電圧６Ｖの供給ラインＶ6 と接地との間に直列
に接続されている。同様に、抵抗素子Ｒｃ、ｎＭＯＳト
ランジスタＮＴａおよび抵抗素子Ｒｄは定電圧６Ｖの供
給ラインＶ6 と接地との間に直列に接続され、ｎＭＯＳ
トランジスタＮＴａのゲートは抵抗素子ＲａとＲｂとの
接続中点に接続されている。また、定電圧６Ｖの供給ラ
インＶ6 に対して抵抗素子Ｒｅ、ｎＭＯＳトランジスタ
ＮＴｂ，ＮＴｃが直列に接続され、ｎＭＯＳトランジス
タＮＴｃのソースはｎＭＯＳトランジスタＮＴａと抵抗
素子Ｒｄとの接続中点に接続されている。ｎＭＯＳトラ
ンジスタＮＴｂおよびＮＴｃはゲートとドレインとが接
続され、ダイオード接続されており、抵抗素子Ｒｅおよ
びｎＭＯＳトランジスタＮＴｂのドレインの接続中点と
接地との間にキャパシタＣａが接続されている。
【００５９】このコントロール電圧発生回路ＣＶＧ11で
は、抵抗素子ＲａおよびＲｂで供給電圧６Ｖを分圧し
て、第２の昇圧ブロックＭＶＣ２の出力電圧と同じ電圧
Ｖ2 が発生され、ｎＭＯＳトランジスタＮＴａのゲート
に供給される。ここで、抵抗素子Ｒｄの抵抗値が抵抗素
子ＲｄおよびＲｅの抵抗値より十分に小さな値に設定さ
れ、ｎＭＯＳトランジスタＮＴａのチャネル幅Ｗが十分
大きく設定されているとすると、ｎＭＯＳトランジスタ
ＮＴａのドレインに発生する電圧Ｖa は（Ｖ2 −Ｖth）
となる。したがって、出力コントロール電圧ＣＮＶは下
記式のように、（Ｖ2 ＋Ｖth）となる。 ＣＮＶ＝Ｖa ＋２Ｖth＝Ｖ2 ＋Ｖth
は、抵抗素子ＲａおよびＲｂで供給電圧６Ｖを分圧し
て、第２の昇圧ブロックＭＶＣ２の出力電圧と同じ電圧
Ｖ2 が発生され、ｎＭＯＳトランジスタＮＴａのゲート
に供給される。ここで、抵抗素子Ｒｄの抵抗値が抵抗素
子ＲｄおよびＲｅの抵抗値より十分に小さな値に設定さ
れ、ｎＭＯＳトランジスタＮＴａのチャネル幅Ｗが十分
大きく設定されているとすると、ｎＭＯＳトランジスタ
ＮＴａのドレインに発生する電圧Ｖa は（Ｖ2 −Ｖth）
となる。したがって、出力コントロール電圧ＣＮＶは下
記式のように、（Ｖ2 ＋Ｖth）となる。 ＣＮＶ＝Ｖa ＋２Ｖth＝Ｖ2 ＋Ｖth
【００６０】第２の昇圧ブロックＭＶＣ２は、図２に示
すように、発振器ＯＳＣ21、クロックバッファＣＫＢ21
〜ＣＫＢ24、昇圧回路ＢＳＴ21〜ＢＳＴ24、キャパシタ
Ｃ21，Ｃ22、比較器ＣＭＰ21，ＣＭＰ22、抵抗素子Ｒ21
〜Ｒ24、ｎＭＯＳトランジスタＮＴ21およびトランスフ
ァーゲートＴＦＧ21により構成されている。この第２の
昇圧ブロックＭＶＣ２は、出力電圧Ｖ2 よりリップル分
と昇圧回路の遅延分（０．２Ｖ〜０．５Ｖ）だけ大きな
値、たとえば４Ｖを発生する前段ＦＰと、出力電圧をＶ
2 、たとえば３．６Ｖに微調整する後段ＢＰとに、トラ
ンスファゲートＴＦＧ21によって分離されている。前段
ＦＰは発振器ＯＳＣ21、クロックバッファＣＫＢ21〜Ｃ
ＫＢ24、昇圧回路ＢＳＴ21〜ＢＳＴ24、キャパシタ
Ｃ21、比較器ＣＭＰ21および抵抗素子Ｒ21，Ｒ 22により
構成され、後段ＢＰはキャパシタＣ22、比較器22、抵抗
素子Ｒ23，Ｒ24およびｎＭＯＳトランジスタＮＴ21によ
り構成されている。
すように、発振器ＯＳＣ21、クロックバッファＣＫＢ21
〜ＣＫＢ24、昇圧回路ＢＳＴ21〜ＢＳＴ24、キャパシタ
Ｃ21，Ｃ22、比較器ＣＭＰ21，ＣＭＰ22、抵抗素子Ｒ21
〜Ｒ24、ｎＭＯＳトランジスタＮＴ21およびトランスフ
ァーゲートＴＦＧ21により構成されている。この第２の
昇圧ブロックＭＶＣ２は、出力電圧Ｖ2 よりリップル分
と昇圧回路の遅延分（０．２Ｖ〜０．５Ｖ）だけ大きな
値、たとえば４Ｖを発生する前段ＦＰと、出力電圧をＶ
2 、たとえば３．６Ｖに微調整する後段ＢＰとに、トラ
ンスファゲートＴＦＧ21によって分離されている。前段
ＦＰは発振器ＯＳＣ21、クロックバッファＣＫＢ21〜Ｃ
ＫＢ24、昇圧回路ＢＳＴ21〜ＢＳＴ24、キャパシタ
Ｃ21、比較器ＣＭＰ21および抵抗素子Ｒ21，Ｒ 22により
構成され、後段ＢＰはキャパシタＣ22、比較器22、抵抗
素子Ｒ23，Ｒ24およびｎＭＯＳトランジスタＮＴ21によ
り構成されている。
【００６１】図６は、第２の昇圧ブロックＭＶＣ２の発
振器ＯＳＣ21、クロックバッファＣＫＢ21および昇圧回
路ＢＳＴ21の具体的な構成例を示す回路図である。発振
器ＯＳＣ21は、いわゆるリングオシレータを構成する３
入力ナンドゲートＮＡＮＤ211 および直列接続されたイ
ンバータＩＮＶ211 〜ＩＮＶ214 により構成されおり、
インバータＩＮＶ214 、ＩＮＶ213 、ＩＮＶ212 および
ＩＮＶ211から９０°ずつ位相が異なるクロックをクロ
ックバッファＣＫＢ21、ＣＫＢ22、ＣＫＢ23およびＣＫ
Ｂ24のそれぞれ出力する。
振器ＯＳＣ21、クロックバッファＣＫＢ21および昇圧回
路ＢＳＴ21の具体的な構成例を示す回路図である。発振
器ＯＳＣ21は、いわゆるリングオシレータを構成する３
入力ナンドゲートＮＡＮＤ211 および直列接続されたイ
ンバータＩＮＶ211 〜ＩＮＶ214 により構成されおり、
インバータＩＮＶ214 、ＩＮＶ213 、ＩＮＶ212 および
ＩＮＶ211から９０°ずつ位相が異なるクロックをクロ
ックバッファＣＫＢ21、ＣＫＢ22、ＣＫＢ23およびＣＫ
Ｂ24のそれぞれ出力する。
【００６２】図７は、リングオシレータを構成するナン
ドゲートＮＡＮＤ211 の構成例を示している。図７に示
すように、ナンドゲートＩＮＶ211 は、電源電圧ＶCC側
から直列に接続されたｐＭＯＳトランジスタＰＴ211 〜
ＰＴ213 と、接地側から直列に接続されたｎＭＯＳトラ
ンジスタＮＴ211 〜ＮＴ215 と、ｐＭＯＳトランジスタ
ＰＴ21 4 ，ＰＴ215 とを有し、ｐＭＯＳトランジスタＰ
Ｔ211 〜ＰＴ213 およびｎＭＯＳトランジスタＮＴ211
〜ＮＴ213 のゲート同士の接続中点、ｎＭＯＳトランジ
スタＮＴ214 ，ＮＴ215 のゲートにより３入力端が構成
され、ｐＭＯＳトランジスタＰＴ213 のドレインとｎＭ
ＯＳトランジスタＮＴ211 のドレイン同士が接続されて
出力端が構成されている。ｐＭＯＳトランジスタＰＴ
214 ，ＰＴ215 のソースは電源電圧ＶCCに接続され、ド
レインは出力端に接続され、ｐＭＯＳトランジスタＰＴ
214 のゲートはｎＭＯＳトランジスタＮＴ214 のゲート
に接続され、ｐＭＯＳトランジスタＰＴ215のゲートは
ｎＭＯＳトランジスタＮＴ215 のゲートに接続されてい
る。このような構成の３入力ナンドゲートＮＡＮＤ211
の第１の入力端はインバータＩＮＶ214 の出力に接続さ
れ、第２の入力端はＣＥ信号の入力ラインに接続され、
第３の入力端は比較器ＣＭＰ1 の出力に接続されてい
る。
ドゲートＮＡＮＤ211 の構成例を示している。図７に示
すように、ナンドゲートＩＮＶ211 は、電源電圧ＶCC側
から直列に接続されたｐＭＯＳトランジスタＰＴ211 〜
ＰＴ213 と、接地側から直列に接続されたｎＭＯＳトラ
ンジスタＮＴ211 〜ＮＴ215 と、ｐＭＯＳトランジスタ
ＰＴ21 4 ，ＰＴ215 とを有し、ｐＭＯＳトランジスタＰ
Ｔ211 〜ＰＴ213 およびｎＭＯＳトランジスタＮＴ211
〜ＮＴ213 のゲート同士の接続中点、ｎＭＯＳトランジ
スタＮＴ214 ，ＮＴ215 のゲートにより３入力端が構成
され、ｐＭＯＳトランジスタＰＴ213 のドレインとｎＭ
ＯＳトランジスタＮＴ211 のドレイン同士が接続されて
出力端が構成されている。ｐＭＯＳトランジスタＰＴ
214 ，ＰＴ215 のソースは電源電圧ＶCCに接続され、ド
レインは出力端に接続され、ｐＭＯＳトランジスタＰＴ
214 のゲートはｎＭＯＳトランジスタＮＴ214 のゲート
に接続され、ｐＭＯＳトランジスタＰＴ215のゲートは
ｎＭＯＳトランジスタＮＴ215 のゲートに接続されてい
る。このような構成の３入力ナンドゲートＮＡＮＤ211
の第１の入力端はインバータＩＮＶ214 の出力に接続さ
れ、第２の入力端はＣＥ信号の入力ラインに接続され、
第３の入力端は比較器ＣＭＰ1 の出力に接続されてい
る。
【００６３】クロックバッファＣＫＢ21は、図６に示す
ように、インバータＩＮＶ215 〜ＩＮＶ222 と、２入力
ナンドゲートＮＡＮＤ212 、２入力ノアゲートＮＯＲ
211 、ｐＭＯＳトランジスタＰＴ216 ，ＰＴ217 および
ｎＭＯＳトランジスタＮＴ216，ＮＴ217 により構成さ
れ、発振器ＯＳＣ21のインバータＩＮＶ214 から出力さ
れるクロックに基づいて互いに逆相のクロック信号
φ1 ，φ 1 を発生し、昇圧回路ＢＳＴ21に出力する。
ように、インバータＩＮＶ215 〜ＩＮＶ222 と、２入力
ナンドゲートＮＡＮＤ212 、２入力ノアゲートＮＯＲ
211 、ｐＭＯＳトランジスタＰＴ216 ，ＰＴ217 および
ｎＭＯＳトランジスタＮＴ216，ＮＴ217 により構成さ
れ、発振器ＯＳＣ21のインバータＩＮＶ214 から出力さ
れるクロックに基づいて互いに逆相のクロック信号
φ1 ，φ 1 を発生し、昇圧回路ＢＳＴ21に出力する。
【００６４】インバータＩＮＶ215 〜ＩＮＶ220 は直列
に接続され、インバータＩＮＶ215の入力は発振器ＯＳ
Ｃ21のインバータＩＮＶ214 の出力に接続され、インバ
ータＩＮＶ220 の出力はナンドゲートＮＡＮＤ222 およ
びノアゲートＮＯＲ221 の一方の入力にそれぞれ接続さ
れている。また、インバータＩＮＶ216 の出力がナンド
ゲートＮＡＮＤ222 およびノアゲートＮＯＲ211 の他方
の入力にそれぞれ接続されている。ｐＭＯＳトランジス
タＰＴ216 とｎＭＯＳトランジスタＮＴ216 とのドレイ
ン同士、並びにｐＭＯＳトランジスタＰＴ217 とｎＭＯ
ＳトランジスタＮＴ217 とのドレイン同士が接続され、
ｐＭＯＳトランジスタＰＴ216 ，ＰＴ217 のソースはそ
れぞれ電源電圧ＶCCに接続され、ｎＭＯＳトランジスタ
ＮＴ216 ，ＮＴ217のソースはそれぞれ接地されてい
る。ナンドゲートＮＡＮＤ222 の出力はｐＭＯＳトラン
ジスタＰＴ216 のゲートおよびインバータＩＮＶ221 の
入力に接続され、インバータＩＮＶ221 の出力はｎＭＯ
ＳトランジスタＮＴ217 のゲートに接続されている。ノ
アゲートＮＯＲ211 の出力はｎＭＯＳトランジスタＮＴ
216 のゲートおよびインバータＩＮＶ222 の入力に接続
され、インバータＩＮＶ222 の出力はｐＭＯＳトランジ
スタＰＴ217 のゲートに接続されている。そして、ｐＭ
ＯＳトランジスタＰＴ216 とｎＭＯＳトランジスタＮＴ
216 とのドレイン同士の接続中点からクロック信号φ1
が出力され、ｐＭＯＳトランジスタＰＴ216 とｎＭＯＳ
トランジスタＮＴ216 とのドレイン同士の接続中点から
クロック信号φ 1 が出力される。
に接続され、インバータＩＮＶ215の入力は発振器ＯＳ
Ｃ21のインバータＩＮＶ214 の出力に接続され、インバ
ータＩＮＶ220 の出力はナンドゲートＮＡＮＤ222 およ
びノアゲートＮＯＲ221 の一方の入力にそれぞれ接続さ
れている。また、インバータＩＮＶ216 の出力がナンド
ゲートＮＡＮＤ222 およびノアゲートＮＯＲ211 の他方
の入力にそれぞれ接続されている。ｐＭＯＳトランジス
タＰＴ216 とｎＭＯＳトランジスタＮＴ216 とのドレイ
ン同士、並びにｐＭＯＳトランジスタＰＴ217 とｎＭＯ
ＳトランジスタＮＴ217 とのドレイン同士が接続され、
ｐＭＯＳトランジスタＰＴ216 ，ＰＴ217 のソースはそ
れぞれ電源電圧ＶCCに接続され、ｎＭＯＳトランジスタ
ＮＴ216 ，ＮＴ217のソースはそれぞれ接地されてい
る。ナンドゲートＮＡＮＤ222 の出力はｐＭＯＳトラン
ジスタＰＴ216 のゲートおよびインバータＩＮＶ221 の
入力に接続され、インバータＩＮＶ221 の出力はｎＭＯ
ＳトランジスタＮＴ217 のゲートに接続されている。ノ
アゲートＮＯＲ211 の出力はｎＭＯＳトランジスタＮＴ
216 のゲートおよびインバータＩＮＶ222 の入力に接続
され、インバータＩＮＶ222 の出力はｐＭＯＳトランジ
スタＰＴ217 のゲートに接続されている。そして、ｐＭ
ＯＳトランジスタＰＴ216 とｎＭＯＳトランジスタＮＴ
216 とのドレイン同士の接続中点からクロック信号φ1
が出力され、ｐＭＯＳトランジスタＰＴ216 とｎＭＯＳ
トランジスタＮＴ216 とのドレイン同士の接続中点から
クロック信号φ 1 が出力される。
【００６５】ここで、図８はクロックバッファＣＫＢ21
におけるクロック信号φ1 の出力段の説明図で、同図
（ａ）は回路図、同図（ｂ）はタイミングチャートを示
している。出力段のトランジスタＰＴ216 およびＮＴ
216 は、昇圧回路ＢＳＴ21の昇圧用キャパシタを駆動す
るため大きなサイズとする必要があるが、その貫通電流
は無視できなくなる。そこで、図８（ｂ）に示すよう
に、貫通電流を阻止するため、トランジスタＰＴ216 お
よびＮＴ216 共に一旦オフ状態を経て、一方のみがオン
状態となるように各ゲート電圧φN およびφP のレベル
が設定される。
におけるクロック信号φ1 の出力段の説明図で、同図
（ａ）は回路図、同図（ｂ）はタイミングチャートを示
している。出力段のトランジスタＰＴ216 およびＮＴ
216 は、昇圧回路ＢＳＴ21の昇圧用キャパシタを駆動す
るため大きなサイズとする必要があるが、その貫通電流
は無視できなくなる。そこで、図８（ｂ）に示すよう
に、貫通電流を阻止するため、トランジスタＰＴ216 お
よびＮＴ216 共に一旦オフ状態を経て、一方のみがオン
状態となるように各ゲート電圧φN およびφP のレベル
が設定される。
【００６６】クロックバッファＣＫＢ22，ＣＫＢ23，Ｃ
ＫＢ24は、上述したクロックバッファＣＫＢ21と同様の
構成を有しており、それぞれ対をなし相補的なレベルを
とるクロック信号φ2 ／φ 2 、φ3 ／φ 3 、φ4 ／
φ 4 を発生し、昇圧回路ＢＳＴ22、ＢＳＴ23、ＢＳＴ
24にそれぞれ出力する。
ＫＢ24は、上述したクロックバッファＣＫＢ21と同様の
構成を有しており、それぞれ対をなし相補的なレベルを
とるクロック信号φ2 ／φ 2 、φ3 ／φ 3 、φ4 ／
φ 4 を発生し、昇圧回路ＢＳＴ22、ＢＳＴ23、ＢＳＴ
24にそれぞれ出力する。
【００６７】昇圧回路ＢＳＴ21は、ｎＭＯＳトランジス
タＮＴ218 〜ＮＴ229 およびノード昇圧用キャパシタＣ
211 〜Ｃ214 により構成され、クロックバッファＣＫＢ
21の出力クロック信号φ1 、φ 1 をノード昇圧用キャ
パシタＣ211 〜Ｃ214 に所定のタイミングで入力するこ
とにより容量結合を誘起させ、縦続接続されたｎＭＯＳ
トランジスタＮＴ218 〜ＮＴ220 、ＮＴ224 〜ＮＴ226
を介して電荷を出力端ＴOUT2に運び、たとえば３Ｖの外
部電源電圧ＶCCを４Ｖまで昇圧して出力する。
タＮＴ218 〜ＮＴ229 およびノード昇圧用キャパシタＣ
211 〜Ｃ214 により構成され、クロックバッファＣＫＢ
21の出力クロック信号φ1 、φ 1 をノード昇圧用キャ
パシタＣ211 〜Ｃ214 に所定のタイミングで入力するこ
とにより容量結合を誘起させ、縦続接続されたｎＭＯＳ
トランジスタＮＴ218 〜ＮＴ220 、ＮＴ224 〜ＮＴ226
を介して電荷を出力端ＴOUT2に運び、たとえば３Ｖの外
部電源電圧ＶCCを４Ｖまで昇圧して出力する。
【００６８】ｎＭＯＳトランジスタＮＴ218 のドレイン
が電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ
220 のソースが出力端子ＴOUT2に接続されている。ま
た、各ｎＭＯＳトランジスタＮＴ218 〜ＮＴ220 は、ド
レインとゲートとが接続された、ダイオード接続されて
いる。キャパシタＣ211 はｎＭＯＳトランジスタＮＴ
219 のドレインに、キャパシタＣ212 はｎＭＯＳトラン
ジスタＮＴ220 のドレインにそれぞれ接続されている。
ｎＭＯＳトランジスタＮＴ221 〜ＮＴ223 のソースおよ
びゲートは電源電圧Ｖ CCに接続されている。ｎＭＯＳト
ランジスタＮＴ221 のドレインはｎＭＯＳトランジスタ
ＮＴ219 のゲートとドレインとの接続中点に接続され、
ｎＭＯＳトランジスタＮＴ222 のドレインはｎＭＯＳト
ランジスタＮＴ220 のゲートとドレインとの接続中点に
接続され、ｎＭＯＳトランジスタＮＴ223 のドレインは
ｎＭＯＳトランジスタＮＴ220 のソースに接続されてい
る。また、キャパシタＣ211 はクロック信号φ1 の入力
ラインに接続され、キャパシタＣ212 はクロック信号φ
1 の入力ラインに接続されている。
が電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ
220 のソースが出力端子ＴOUT2に接続されている。ま
た、各ｎＭＯＳトランジスタＮＴ218 〜ＮＴ220 は、ド
レインとゲートとが接続された、ダイオード接続されて
いる。キャパシタＣ211 はｎＭＯＳトランジスタＮＴ
219 のドレインに、キャパシタＣ212 はｎＭＯＳトラン
ジスタＮＴ220 のドレインにそれぞれ接続されている。
ｎＭＯＳトランジスタＮＴ221 〜ＮＴ223 のソースおよ
びゲートは電源電圧Ｖ CCに接続されている。ｎＭＯＳト
ランジスタＮＴ221 のドレインはｎＭＯＳトランジスタ
ＮＴ219 のゲートとドレインとの接続中点に接続され、
ｎＭＯＳトランジスタＮＴ222 のドレインはｎＭＯＳト
ランジスタＮＴ220 のゲートとドレインとの接続中点に
接続され、ｎＭＯＳトランジスタＮＴ223 のドレインは
ｎＭＯＳトランジスタＮＴ220 のソースに接続されてい
る。また、キャパシタＣ211 はクロック信号φ1 の入力
ラインに接続され、キャパシタＣ212 はクロック信号φ
1 の入力ラインに接続されている。
【００６９】また、ｎＭＯＳトランジスタＮＴ224 のド
レインが電源電圧ＶCCに接続され、ｎＭＯＳトランジス
タＮＴ226 のソースが出力端子ＴOUT2に接続されてい
る。また、各ｎＭＯＳトランジスタＮＴ224 〜ＮＴ226
は、ドレインとゲートとが接続された、ダイオード接続
されている。キャパシタＣ213 はｎＭＯＳトランジスタ
ＮＴ225 のドレインに、キャパシタＣ214 はｎＭＯＳト
ランジスタＮＴ226 のドレインにそれぞれ接続されてい
る。ｎＭＯＳトランジスタＮＴ227 〜ＮＴ229 のソース
およびゲートは電源電圧Ｖ CCに接続されている。ｎＭＯ
ＳトランジスタＮＴ227 のドレインはｎＭＯＳトランジ
スタＮＴ225 のゲートとドレインとの接続中点に接続さ
れ、ｎＭＯＳトランジスタＮＴ228 のドレインはｎＭＯ
ＳトランジスタＮＴ226 のゲートとドレインとの接続中
点に接続され、ｎＭＯＳトランジスタＮＴ229 のドレイ
ンはｎＭＯＳトランジスタＮＴ226 のソースに接続され
ている。また、キャパシタＣ213 はクロック信号φ 1
の入力ラインに接続され、キャパシタＣ214 はクロック
信号φ1 の入力ラインに接続されている。
レインが電源電圧ＶCCに接続され、ｎＭＯＳトランジス
タＮＴ226 のソースが出力端子ＴOUT2に接続されてい
る。また、各ｎＭＯＳトランジスタＮＴ224 〜ＮＴ226
は、ドレインとゲートとが接続された、ダイオード接続
されている。キャパシタＣ213 はｎＭＯＳトランジスタ
ＮＴ225 のドレインに、キャパシタＣ214 はｎＭＯＳト
ランジスタＮＴ226 のドレインにそれぞれ接続されてい
る。ｎＭＯＳトランジスタＮＴ227 〜ＮＴ229 のソース
およびゲートは電源電圧Ｖ CCに接続されている。ｎＭＯ
ＳトランジスタＮＴ227 のドレインはｎＭＯＳトランジ
スタＮＴ225 のゲートとドレインとの接続中点に接続さ
れ、ｎＭＯＳトランジスタＮＴ228 のドレインはｎＭＯ
ＳトランジスタＮＴ226 のゲートとドレインとの接続中
点に接続され、ｎＭＯＳトランジスタＮＴ229 のドレイ
ンはｎＭＯＳトランジスタＮＴ226 のソースに接続され
ている。また、キャパシタＣ213 はクロック信号φ 1
の入力ラインに接続され、キャパシタＣ214 はクロック
信号φ1 の入力ラインに接続されている。
【００７０】昇圧回路ＢＳＴ22、ＢＳＴ23、ＢＳＴ
24は、上述した昇圧回路ＢＳＴ21と同様の構成を有して
おり、各昇圧回路ＢＳＴ21〜ＢＳＴ24の出力は互いに接
続されている。この各昇圧回路ＢＳＴ21〜ＢＳＴ24の出
力同士の接続中点と接地との間にキャパシタＣ21が接続
され、キャパシタＣ21に並列的に直列接続された抵抗素
子Ｒ21，Ｒ22が接続されている。抵抗素子Ｒ21と昇圧回
路ＢＳＴ21〜ＢＳＴ24の出力同士の接続中点とは抵抗素
子Ｒ3 を介して第１の昇圧ブロックＭＶＣ１の定電圧６
Ｖの供給ラインおよびトランスファゲートＴＦＧ21の一
方の入出力端に接続されている。比較器ＣＭＰ21の非反
転入力（＋）はリファレンス電圧ＶＲ1 の供給ラインに
接続され、反転入力（−）は抵抗素子Ｒ21およびＲ22の
接続中点に接続され、比較器ＣＭＰ21の出力は発振器Ｏ
ＳＣ21の３入力ナンドゲートＮＡＮＤ211 の一の入力に
接続されている。
24は、上述した昇圧回路ＢＳＴ21と同様の構成を有して
おり、各昇圧回路ＢＳＴ21〜ＢＳＴ24の出力は互いに接
続されている。この各昇圧回路ＢＳＴ21〜ＢＳＴ24の出
力同士の接続中点と接地との間にキャパシタＣ21が接続
され、キャパシタＣ21に並列的に直列接続された抵抗素
子Ｒ21，Ｒ22が接続されている。抵抗素子Ｒ21と昇圧回
路ＢＳＴ21〜ＢＳＴ24の出力同士の接続中点とは抵抗素
子Ｒ3 を介して第１の昇圧ブロックＭＶＣ１の定電圧６
Ｖの供給ラインおよびトランスファゲートＴＦＧ21の一
方の入出力端に接続されている。比較器ＣＭＰ21の非反
転入力（＋）はリファレンス電圧ＶＲ1 の供給ラインに
接続され、反転入力（−）は抵抗素子Ｒ21およびＲ22の
接続中点に接続され、比較器ＣＭＰ21の出力は発振器Ｏ
ＳＣ21の３入力ナンドゲートＮＡＮＤ211 の一の入力に
接続されている。
【００７１】この前段ＦＰにおける昇圧回路ＢＳＴ21〜
ＢＳＴ24の出力電圧は、上述したように４Ｖに制御され
るが、各昇圧回路ＢＳＴ21〜ＢＳＴ24は対をなす回路に
より構成され、これらを略９０°ずつ位相が異なるクロ
ックにより駆動することから、出力電圧のリップル（波
打ち）が少なく、かつ、ＶCC電源のピーク電流が小さく
ならされた状態の消費電流となり、ノイズが低減されて
いる。
ＢＳＴ24の出力電圧は、上述したように４Ｖに制御され
るが、各昇圧回路ＢＳＴ21〜ＢＳＴ24は対をなす回路に
より構成され、これらを略９０°ずつ位相が異なるクロ
ックにより駆動することから、出力電圧のリップル（波
打ち）が少なく、かつ、ＶCC電源のピーク電流が小さく
ならされた状態の消費電流となり、ノイズが低減されて
いる。
【００７２】図９は、第２の昇圧ブロックＭＶＣ２によ
り電流ノイズの低減を図れる理由を説明するための図
で、同図（ａ）は第１の昇圧ブロックＭＶＣ１のように
一の昇圧回路を用いている場合のクロック、昇圧回路出
力およびＶCC電流波形を示し、同図（ｂ）が第２の昇圧
ブロックＭＶＣ２の各クロック、昇圧回路出力およびＶ
CC電流波形を示している。
り電流ノイズの低減を図れる理由を説明するための図
で、同図（ａ）は第１の昇圧ブロックＭＶＣ１のように
一の昇圧回路を用いている場合のクロック、昇圧回路出
力およびＶCC電流波形を示し、同図（ｂ）が第２の昇圧
ブロックＭＶＣ２の各クロック、昇圧回路出力およびＶ
CC電流波形を示している。
【００７３】図９（ａ）に示すように、第１の昇圧ブロ
ックＭＶＣ１の場合には、昇圧回路出力は、リーク電流
により低下する。この出力低下の要因としては、リーク
電流に加え、Ｒ11／Ｒ12による電流およびコントロール
電圧発生回路ＣＶＧ11の電流が挙げられる。この場合の
ＶCC電流は、クロックバッファＣＫＢ11の昇圧回路ＢＳ
Ｔ11におけるキャパシタ駆動電流が大部分を占める。こ
れに対して、図９（ｂ）からわかるように、第２の昇圧
ブロックＭＶＣ２の場合には、クロックφ1 〜φ4 の位
相がたとえば７２°ずれていることから、各昇圧回路Ｂ
ＳＴ21〜ＢＳＴ24の単独の出力はそれぞれある程度の振
幅を有するものの、４つの昇圧回路ＢＳＴ21〜ＢＳＴ24
の合成出力振幅は小さくなる。したがって、ＶCC電流
は、図３に示すよな回路により大きな負荷を駆動したと
きよりは、ピークが減少する。
ックＭＶＣ１の場合には、昇圧回路出力は、リーク電流
により低下する。この出力低下の要因としては、リーク
電流に加え、Ｒ11／Ｒ12による電流およびコントロール
電圧発生回路ＣＶＧ11の電流が挙げられる。この場合の
ＶCC電流は、クロックバッファＣＫＢ11の昇圧回路ＢＳ
Ｔ11におけるキャパシタ駆動電流が大部分を占める。こ
れに対して、図９（ｂ）からわかるように、第２の昇圧
ブロックＭＶＣ２の場合には、クロックφ1 〜φ4 の位
相がたとえば７２°ずれていることから、各昇圧回路Ｂ
ＳＴ21〜ＢＳＴ24の単独の出力はそれぞれある程度の振
幅を有するものの、４つの昇圧回路ＢＳＴ21〜ＢＳＴ24
の合成出力振幅は小さくなる。したがって、ＶCC電流
は、図３に示すよな回路により大きな負荷を駆動したと
きよりは、ピークが減少する。
【００７４】また、前段ＦＰの出力電圧は、比較器ＣＭ
Ｐ1 で第１の昇圧ブロックＭＶＣ１から供給されるリフ
ァレンス電圧ＶＲ1 と４Ｖを抵抗素子Ｒ21およびＲ22で
分圧した電圧とを比較し、その比較結果に応じたレベル
の信号を発振器ＯＳＣ21に入力させて発振動作を制御
し、昇圧回路ＢＳＴ21〜ＢＳＴ24の出力電圧を４Ｖに保
持する。本実施例の場合には、リファレンス電圧ＶＲ1
より分圧電圧が大きくなると発振動作を停止するように
制御される。この電圧制御は、上述した発振動作の停止
・非停止による他、たとえば周期を変える（周波数を変
える）ことにより行え、また、比較器ＣＭＰ1 の出力を
クロックバッファＣＫＢ21〜ＣＫＢ24に帰還させてクロ
ックの振幅を変えるようにしても良い。
Ｐ1 で第１の昇圧ブロックＭＶＣ１から供給されるリフ
ァレンス電圧ＶＲ1 と４Ｖを抵抗素子Ｒ21およびＲ22で
分圧した電圧とを比較し、その比較結果に応じたレベル
の信号を発振器ＯＳＣ21に入力させて発振動作を制御
し、昇圧回路ＢＳＴ21〜ＢＳＴ24の出力電圧を４Ｖに保
持する。本実施例の場合には、リファレンス電圧ＶＲ1
より分圧電圧が大きくなると発振動作を停止するように
制御される。この電圧制御は、上述した発振動作の停止
・非停止による他、たとえば周期を変える（周波数を変
える）ことにより行え、また、比較器ＣＭＰ1 の出力を
クロックバッファＣＫＢ21〜ＣＫＢ24に帰還させてクロ
ックの振幅を変えるようにしても良い。
【００７５】また、上述したように、直列に接続された
抵抗素子Ｒ21およびＲ22は抵抗素子Ｒ3 を介して第１の
昇圧ブロックＭＶＣ１の定電圧６Ｖの供給ラインに接続
されているが、これはスタンバイ時のために設けられた
構成である。前段ＦＰの出力電圧は４Ｖであるから、た
とえば抵抗素子Ｒ3 の抵抗値を１ＭΩ、抵抗素子Ｒ21お
よびＲ22の抵抗値の総和を２ＭΩとすると、６．０Ｖが
分圧されて、４Ｖの電圧がトランスファゲートＴＦＧ21
に供給される。また、抵抗素子Ｒ21およびＲ22の抵抗値
は、リファレンス電圧ＶＲ1 を２Ｖとした場合、両抵抗
値共に１ＭΩとすれば、上述した出力電圧４Ｖの制御を
良好に行える。そして、これらはすべて比で決まるた
め、絶対値が正確な必要はない。たとえば拡散層のシー
ト抵抗を利用して形成することができる。なお、このと
き抵抗素子Ｒ3 ，Ｒ21，Ｒ22の長さおよび幅は全て同じ
に設定される。
抵抗素子Ｒ21およびＲ22は抵抗素子Ｒ3 を介して第１の
昇圧ブロックＭＶＣ１の定電圧６Ｖの供給ラインに接続
されているが、これはスタンバイ時のために設けられた
構成である。前段ＦＰの出力電圧は４Ｖであるから、た
とえば抵抗素子Ｒ3 の抵抗値を１ＭΩ、抵抗素子Ｒ21お
よびＲ22の抵抗値の総和を２ＭΩとすると、６．０Ｖが
分圧されて、４Ｖの電圧がトランスファゲートＴＦＧ21
に供給される。また、抵抗素子Ｒ21およびＲ22の抵抗値
は、リファレンス電圧ＶＲ1 を２Ｖとした場合、両抵抗
値共に１ＭΩとすれば、上述した出力電圧４Ｖの制御を
良好に行える。そして、これらはすべて比で決まるた
め、絶対値が正確な必要はない。たとえば拡散層のシー
ト抵抗を利用して形成することができる。なお、このと
き抵抗素子Ｒ3 ，Ｒ21，Ｒ22の長さおよび幅は全て同じ
に設定される。
【００７６】第２の昇圧ブロックＭＶＣ２の後段ＢＰに
おいては、トランスファゲートＲＴＦＧ21の他方の入出
力端と出力電圧Ｖ2 の出力端との接続中点と接地との間
に抵抗素子Ｒ23，Ｒ24およびｎＭＯＳトランジスタＮＴ
21が直列に接続され、またこれらと並列にキャパシタＣ
22が接続されている。また、ｎＭＯＳトランジスタＮＴ
21のゲートはＣＥ信号の入力ラインに接続されている。
比較器ＣＭＰ22の非反転入力（＋）は抵抗素子Ｒ23およ
びＲ24の接続中点に接続され、反転入力（−）はリファ
レンス電圧ＶＲ1 の供給ラインに接続され、比較器ＣＭ
Ｐ22の出力はトランスファゲートＴＦＧ21のｐＭＯＳト
ランジスタＴPのゲートに接続されている。
おいては、トランスファゲートＲＴＦＧ21の他方の入出
力端と出力電圧Ｖ2 の出力端との接続中点と接地との間
に抵抗素子Ｒ23，Ｒ24およびｎＭＯＳトランジスタＮＴ
21が直列に接続され、またこれらと並列にキャパシタＣ
22が接続されている。また、ｎＭＯＳトランジスタＮＴ
21のゲートはＣＥ信号の入力ラインに接続されている。
比較器ＣＭＰ22の非反転入力（＋）は抵抗素子Ｒ23およ
びＲ24の接続中点に接続され、反転入力（−）はリファ
レンス電圧ＶＲ1 の供給ラインに接続され、比較器ＣＭ
Ｐ22の出力はトランスファゲートＴＦＧ21のｐＭＯＳト
ランジスタＴPのゲートに接続されている。
【００７７】後段ＢＰは、出力電圧Ｖ2 が３．６Ｖより
大きいか小さいかで、比較器ＣＭＰ 21の出力をロー／ハ
イレベルに設定してトランスファゲートＴＦＧ21のｐＭ
ＯＳトランジスタＴP のゲートに供給し、ｐＭＯＳトラ
ンジスタＴP をオン／オフさせて出力電圧Ｖ2 をたとえ
ば３．６Ｖに微調整するように構成されている。
大きいか小さいかで、比較器ＣＭＰ 21の出力をロー／ハ
イレベルに設定してトランスファゲートＴＦＧ21のｐＭ
ＯＳトランジスタＴP のゲートに供給し、ｐＭＯＳトラ
ンジスタＴP をオン／オフさせて出力電圧Ｖ2 をたとえ
ば３．６Ｖに微調整するように構成されている。
【００７８】トランスファゲートＴＦＧ21は、ｎＭＯＳ
トランジスタＴN とｐＭＯＳトランジスタＴP とのソー
ス、ドレイン同士を接続して構成され、リップルの大き
い前段ＦＰと小さい後段ＢＰとを分離している。ｎＭＯ
ＳトランジスタＴN のゲートは第１の昇圧ブロックＭＶ
Ｃ１のコントロール電圧発生回路ＣＶＧ11の出力に接続
され、ｐＭＯＳトランジスタＴP のゲートは、上述した
ように、後段ＢＰの比較器ＣＭＰ22の出力に接続されて
いる。通常、出力電圧Ｖ2 を微調整は、上述したよう
に、比較器ＣＭＰ22の出力によりｐＭＯＳトランジスタ
ＴP をオン／オフさせて行われるが、スタンバイ時は、
第２の昇圧回路ＭＶＣ２の比較器ＣＭＰ21，ＣＭＰ22、
抵抗素子Ｒ23，Ｒ24を非駆動状態にして電流が流れない
ように制御される。なお、比較器ＣＭＰ21，ＣＭＰ
22は、たとえば差動増幅回路により構成される。このス
タンバイ時には、ｎＭＯＳトランジスタＴN のゲートに
コントロール電圧発生回路ＣＶＧ11で発生されたレベル
（Ｖ2 ＋Ｖth）のコントロール電圧ＣＮＶが供給されて
いることから、出力電圧Ｖ2 にリークがありそのレベル
が下がると、前段ＦＰからリーク分が補償される。
トランジスタＴN とｐＭＯＳトランジスタＴP とのソー
ス、ドレイン同士を接続して構成され、リップルの大き
い前段ＦＰと小さい後段ＢＰとを分離している。ｎＭＯ
ＳトランジスタＴN のゲートは第１の昇圧ブロックＭＶ
Ｃ１のコントロール電圧発生回路ＣＶＧ11の出力に接続
され、ｐＭＯＳトランジスタＴP のゲートは、上述した
ように、後段ＢＰの比較器ＣＭＰ22の出力に接続されて
いる。通常、出力電圧Ｖ2 を微調整は、上述したよう
に、比較器ＣＭＰ22の出力によりｐＭＯＳトランジスタ
ＴP をオン／オフさせて行われるが、スタンバイ時は、
第２の昇圧回路ＭＶＣ２の比較器ＣＭＰ21，ＣＭＰ22、
抵抗素子Ｒ23，Ｒ24を非駆動状態にして電流が流れない
ように制御される。なお、比較器ＣＭＰ21，ＣＭＰ
22は、たとえば差動増幅回路により構成される。このス
タンバイ時には、ｎＭＯＳトランジスタＴN のゲートに
コントロール電圧発生回路ＣＶＧ11で発生されたレベル
（Ｖ2 ＋Ｖth）のコントロール電圧ＣＮＶが供給されて
いることから、出力電圧Ｖ2 にリークがありそのレベル
が下がると、前段ＦＰからリーク分が補償される。
【００７９】以上説明したように、本実施例によれば、
定電圧電源化においても安定した４〜６Ｖ電源を生成で
き、半導体メモリのワード線電圧などに応用することに
よりアクセスタイムの高速化を図れる。また、スタンバ
イ時でも低消費電流で正確な電圧を発生できる。さら
に、出力電圧よりも大きなツェナー電圧のツェナーダイ
オードを適用でき。また、第２の昇圧ブロックＭＶＣ２
の前段ＦＰにおける昇圧回路ＢＳＴ21〜ＢＳＴ24の出力
電圧は、上述したように４Ｖに制御されるが、各昇圧回
路ＢＳＴ21〜ＢＳＴ24は対をなす回路により構成され、
これらを略９０°ずつ位相が異なるクロックにより駆動
することから、出力電圧のリップルの低減と電源ノイズ
の低減を図れる。
定電圧電源化においても安定した４〜６Ｖ電源を生成で
き、半導体メモリのワード線電圧などに応用することに
よりアクセスタイムの高速化を図れる。また、スタンバ
イ時でも低消費電流で正確な電圧を発生できる。さら
に、出力電圧よりも大きなツェナー電圧のツェナーダイ
オードを適用でき。また、第２の昇圧ブロックＭＶＣ２
の前段ＦＰにおける昇圧回路ＢＳＴ21〜ＢＳＴ24の出力
電圧は、上述したように４Ｖに制御されるが、各昇圧回
路ＢＳＴ21〜ＢＳＴ24は対をなす回路により構成され、
これらを略９０°ずつ位相が異なるクロックにより駆動
することから、出力電圧のリップルの低減と電源ノイズ
の低減を図れる。
【００８０】
【実施例２】図１０は、本発明に係る昇圧回路の第１の
実施例を示す回路図であって、従来例を示す図１６と同
一構成部分は同一符号をもって表す。すなわち、ＶCCは
電源電圧、ＮＴ0 〜ＮＴ5 ，ＮＴＧ0 〜ＮＴＧ4 はｎＭ
ＯＳトランジスタ、ＮＤ0 〜ＮＤ5 は昇圧ノード、Ｃ1
〜Ｃ5 はノード昇圧用キャパシタ、ＣＧ1 〜ＣＧ5 はゲ
ート昇圧用キャパシタ、ＮＧ0 〜ＮＧ4 はゲート側ノー
ド、ＲS1は昇圧側と負荷側との分離用抵抗素子、ＣL は
負荷容量、ＴOUT は出力端をそれぞれ示している。
実施例を示す回路図であって、従来例を示す図１６と同
一構成部分は同一符号をもって表す。すなわち、ＶCCは
電源電圧、ＮＴ0 〜ＮＴ5 ，ＮＴＧ0 〜ＮＴＧ4 はｎＭ
ＯＳトランジスタ、ＮＤ0 〜ＮＤ5 は昇圧ノード、Ｃ1
〜Ｃ5 はノード昇圧用キャパシタ、ＣＧ1 〜ＣＧ5 はゲ
ート昇圧用キャパシタ、ＮＧ0 〜ＮＧ4 はゲート側ノー
ド、ＲS1は昇圧側と負荷側との分離用抵抗素子、ＣL は
負荷容量、ＴOUT は出力端をそれぞれ示している。
【００８１】本例の昇圧回路と図１６の昇圧回路との異
なる点は、昇圧回路の最終段のｎＭＯＳトランジスタＮ
Ｔ4 のソース側のノードＮＤ5 もノードＮＤ1 〜ＮＤ４
と同様に、ノード昇圧用キャパシタＣ5 を接続して昇圧
し、また、ｎＭＯＳトランジスタＮＴ4 のゲート電圧も
ゲート昇圧用キャパシタＣＧ5 を用いてバックバイアス
効果を相殺可能なレベルまで上昇させ、ノードＮＤ5 が
昇圧されたときに、ノードＮＤ4 とｎＭＯＳトランジス
タＮＴ4 のゲート側ノードＮＧ4 とを同電位とし、ノー
ドＮＤ5 からノードＮＤ4 への電流の逆流を防止するた
めのｎＭＯＳトランジスタＮＴＧ4 を設け、かつ、昇圧
側の最終段ノードＮＤ5 と負荷側に接続される出力端Ｔ
OUT との間に抵抗素子ＲS1を接続して、昇圧側と負荷側
とを分離させたことにある。なお、ノード昇圧用キャパ
シタＣ5 はクロック信号φ1 の入力ラインに接続され、
ゲート昇圧用キャパシタＣＧ5 はクロック信号φ2 の入
力ラインに接続されている。
なる点は、昇圧回路の最終段のｎＭＯＳトランジスタＮ
Ｔ4 のソース側のノードＮＤ5 もノードＮＤ1 〜ＮＤ４
と同様に、ノード昇圧用キャパシタＣ5 を接続して昇圧
し、また、ｎＭＯＳトランジスタＮＴ4 のゲート電圧も
ゲート昇圧用キャパシタＣＧ5 を用いてバックバイアス
効果を相殺可能なレベルまで上昇させ、ノードＮＤ5 が
昇圧されたときに、ノードＮＤ4 とｎＭＯＳトランジス
タＮＴ4 のゲート側ノードＮＧ4 とを同電位とし、ノー
ドＮＤ5 からノードＮＤ4 への電流の逆流を防止するた
めのｎＭＯＳトランジスタＮＴＧ4 を設け、かつ、昇圧
側の最終段ノードＮＤ5 と負荷側に接続される出力端Ｔ
OUT との間に抵抗素子ＲS1を接続して、昇圧側と負荷側
とを分離させたことにある。なお、ノード昇圧用キャパ
シタＣ5 はクロック信号φ1 の入力ラインに接続され、
ゲート昇圧用キャパシタＣＧ5 はクロック信号φ2 の入
力ラインに接続されている。
【００８２】ここで、昇圧側と負荷側とを分離するため
の抵抗素子ＲS1を昇圧側の最終段ノードＮＤ5 と負荷側
に接続される出力端ＴOUT との間に接続した理由につい
て、以下に説明する。
の抵抗素子ＲS1を昇圧側の最終段ノードＮＤ5 と負荷側
に接続される出力端ＴOUT との間に接続した理由につい
て、以下に説明する。
【００８３】昇圧回路の出力には、負荷容量としてノー
ド昇圧用キャパシタＣ1 〜Ｃ5 よりも十分に大きいＣL
が接続される。このＣL がなければ、抵抗素子ＲS1をノ
ードＮＤ5 と出力端ＴOUT との間に接続しなくとも、ノ
ードＮＤ5 を他のノードと同じように、いわゆるたたき
上げ／たたき下げを行い、かつ、ｎＭＯＳトランジスタ
ＮＴ4 のゲート電圧をゲート昇圧用キャパシタＣＧ5 を
用いてバックバイアス効果を相殺可能なレベルまで上昇
させることにより昇圧に寄与できる。すなわち、ｎＭＯ
ＳトランジスタＮＴ4 のしきい値電圧Ｖthが問題になる
ことがない。
ド昇圧用キャパシタＣ1 〜Ｃ5 よりも十分に大きいＣL
が接続される。このＣL がなければ、抵抗素子ＲS1をノ
ードＮＤ5 と出力端ＴOUT との間に接続しなくとも、ノ
ードＮＤ5 を他のノードと同じように、いわゆるたたき
上げ／たたき下げを行い、かつ、ｎＭＯＳトランジスタ
ＮＴ4 のゲート電圧をゲート昇圧用キャパシタＣＧ5 を
用いてバックバイアス効果を相殺可能なレベルまで上昇
させることにより昇圧に寄与できる。すなわち、ｎＭＯ
ＳトランジスタＮＴ4 のしきい値電圧Ｖthが問題になる
ことがない。
【００８４】しかし、負荷容量ＣL が存在して、抵抗素
子ＲS1は接続されていない（抵抗値が０であると仮定し
た）場合には、ＣL の容量がノード昇圧用キャパシタＣ
5 の容量より十分に大きいことから、キャパシタＣ5 に
よってノードＮＤ5 をたたき上げ／たたき下げを行うと
ができず、ほぼ同電圧に固定される。したがって、キャ
パシタＣ4 によりノードＮＤ4 をたたき上げ、キャパシ
タＣ 5 によりノードＮＤ5 をたたき下げたときのノード
ＮＤ4 からノードＮＤ5 への電荷転送効率は著しく落ち
ることとなる。具体的には、電荷転送直前のノードＮＤ
4 ，ＮＤ5 の電圧をＶND4 ，ＶND5 とすると、ノードＮ
Ｄ4 の電圧は（ＶND4 ＋ＶCP4 ）となるのに対して、ノ
ードＮＤ5 の電圧はＶND5 のままである。
子ＲS1は接続されていない（抵抗値が０であると仮定し
た）場合には、ＣL の容量がノード昇圧用キャパシタＣ
5 の容量より十分に大きいことから、キャパシタＣ5 に
よってノードＮＤ5 をたたき上げ／たたき下げを行うと
ができず、ほぼ同電圧に固定される。したがって、キャ
パシタＣ4 によりノードＮＤ4 をたたき上げ、キャパシ
タＣ 5 によりノードＮＤ5 をたたき下げたときのノード
ＮＤ4 からノードＮＤ5 への電荷転送効率は著しく落ち
ることとなる。具体的には、電荷転送直前のノードＮＤ
4 ，ＮＤ5 の電圧をＶND4 ，ＶND5 とすると、ノードＮ
Ｄ4 の電圧は（ＶND4 ＋ＶCP4 ）となるのに対して、ノ
ードＮＤ5 の電圧はＶND5 のままである。
【００８５】そこで、抵抗素子ＲS1の抵抗値ＲＶを、キ
ャパシタＣ5 の容量ＣＰ5 との積（ＣＰ5 ×ＲＶ）で決
まる時定数が、クロック信号φ1 〜φ4 のサイクル時間
の１／４〜１／１となるように設定するとにより、ノー
ドＮＤ4 からノードＮＤ5 への電荷転送効率の向上を図
れる。ここで、ノードＮＤ4 のたたき上げ、ノードＮＤ
5 のたたき下げを考える。ノードＮＤ4 からノードＮＤ
5 へとｎＭＯＳトランジスタＮＴ4 を通して流れる電流
と、出力端ＴOUT からノードＮＤ5 へと抵抗素子ＲS1を
通してＣL から流れてくる電流が、ノードＮＤ5 が下が
った分だけ補償する。ノードＮＤ4 はたたき上げ、ノー
ドＮＤ5 はたたき下げのため、（ＶND4 −Ｖ ND5 ）はほ
ぼ２ＶCC、（ＶO −ＶND5 ）はほぼＶCCとなることか
ら、抵抗素子Ｒ S1の抵抗値ＲＶおよびｎＭＯＳトランジ
スタＮＴ4 の能力（チャネル幅）によって大部分のノー
ドＮＤ4 の電荷をノードＮＤ5 に移動させることができ
る。次に、ノードＮＤ4 をたたき下げ、ノードＮＤ5 を
たたき上げると、ｎＭＯＳトランジスタＮＴ4 はカット
オフし、ノードＮＤ5 の電荷は出力端ＴOUT へ流れてい
く。このように、最終段のｎＭＯＳトランジスタＮＴ4
においても昇圧動作を行うため、出力電圧Ｖ2 を従来回
路に比べてより高くできる。
ャパシタＣ5 の容量ＣＰ5 との積（ＣＰ5 ×ＲＶ）で決
まる時定数が、クロック信号φ1 〜φ4 のサイクル時間
の１／４〜１／１となるように設定するとにより、ノー
ドＮＤ4 からノードＮＤ5 への電荷転送効率の向上を図
れる。ここで、ノードＮＤ4 のたたき上げ、ノードＮＤ
5 のたたき下げを考える。ノードＮＤ4 からノードＮＤ
5 へとｎＭＯＳトランジスタＮＴ4 を通して流れる電流
と、出力端ＴOUT からノードＮＤ5 へと抵抗素子ＲS1を
通してＣL から流れてくる電流が、ノードＮＤ5 が下が
った分だけ補償する。ノードＮＤ4 はたたき上げ、ノー
ドＮＤ5 はたたき下げのため、（ＶND4 −Ｖ ND5 ）はほ
ぼ２ＶCC、（ＶO −ＶND5 ）はほぼＶCCとなることか
ら、抵抗素子Ｒ S1の抵抗値ＲＶおよびｎＭＯＳトランジ
スタＮＴ4 の能力（チャネル幅）によって大部分のノー
ドＮＤ4 の電荷をノードＮＤ5 に移動させることができ
る。次に、ノードＮＤ4 をたたき下げ、ノードＮＤ5 を
たたき上げると、ｎＭＯＳトランジスタＮＴ4 はカット
オフし、ノードＮＤ5 の電荷は出力端ＴOUT へ流れてい
く。このように、最終段のｎＭＯＳトランジスタＮＴ4
においても昇圧動作を行うため、出力電圧Ｖ2 を従来回
路に比べてより高くできる。
【００８６】次に、スタンバイ時にも昇圧動作を行う場
合について考察する。消費電流は、可能な限り小さく抑
える必要があるが、従来のように４相のクロックを発生
させるクロック発生回路は、図１８に示すように、複雑
な回路となり余分な回路が必要で不利である。そこで、
クロックの僅かなオーバーラップにより多少昇圧の効率
は落ちる場合もあるが、φ1 ＝φ4 、φ2 ＝φ3 とし
て、たとえば図１４に示すような単なる相補型クロック
にして図１０の回路に適用することにより、昇圧回路の
前段に設けられる発振器およびクロックバッファの消費
電力を小さくでき、有利である。
合について考察する。消費電流は、可能な限り小さく抑
える必要があるが、従来のように４相のクロックを発生
させるクロック発生回路は、図１８に示すように、複雑
な回路となり余分な回路が必要で不利である。そこで、
クロックの僅かなオーバーラップにより多少昇圧の効率
は落ちる場合もあるが、φ1 ＝φ4 、φ2 ＝φ3 とし
て、たとえば図１４に示すような単なる相補型クロック
にして図１０の回路に適用することにより、昇圧回路の
前段に設けられる発振器およびクロックバッファの消費
電力を小さくでき、有利である。
【００８７】以上説明したように、本実施例によれば、
昇圧回路の最終段のｎＭＯＳトランジスタＮＴ4 のソー
ス側のノードＮＤ5 を、ノード昇圧用キャパシタＣ5 を
用いて昇圧し、また、ｎＭＯＳトランジスタＮＴ4 のゲ
ート電圧もゲート昇圧用キャパシタＣＧ5 を用いてバッ
クバイアス効果を相殺可能なレベルまで上昇させ、ノー
ドＮＤ5 が昇圧されたときに、ノードＮＤ4 とｎＭＯＳ
トランジスタＮＴ4 のゲート側ノードＮＧ4 とを同電位
とし、ノードＮＤ5 からノードＮＤ4 への電流の逆流を
防止するためのｎＭＯＳトランジスタＮＴＧ4 を設け、
かつ、昇圧側の最終段ノードＮＤ5 と負荷側に接続され
る出力端ＴOUT との間に抵抗素子ＲS1を接続して、昇圧
側と負荷側とを分離させたので、昇圧回路の段数を少な
くして所望の昇圧電圧を得ることができる。すなわち、
消費電力を抑えて所望の昇圧電圧を得ることができる。
また、本例のように、ゲート電圧を上昇させてしきい値
電圧Ｖthを補償する昇圧回路は、たとえば出力電圧４Ｖ
〜６Ｖ、出力電流数μＡというような昇圧回路で、電源
が３Ｖ以下の場合、ノード昇圧用キャパシタとそのノー
ドの寄生容量の比、および消費電流の大部分を占めるノ
ード昇圧用キャパシタの充電電流を考え合わせると、い
わゆるウェル・イン・ウェル構造を採用した昇圧回路よ
りも有利である。なお、本実施例による昇圧回路は、た
とえば図２の第１の昇圧ブロックの昇圧回路に適用でき
る。
昇圧回路の最終段のｎＭＯＳトランジスタＮＴ4 のソー
ス側のノードＮＤ5 を、ノード昇圧用キャパシタＣ5 を
用いて昇圧し、また、ｎＭＯＳトランジスタＮＴ4 のゲ
ート電圧もゲート昇圧用キャパシタＣＧ5 を用いてバッ
クバイアス効果を相殺可能なレベルまで上昇させ、ノー
ドＮＤ5 が昇圧されたときに、ノードＮＤ4 とｎＭＯＳ
トランジスタＮＴ4 のゲート側ノードＮＧ4 とを同電位
とし、ノードＮＤ5 からノードＮＤ4 への電流の逆流を
防止するためのｎＭＯＳトランジスタＮＴＧ4 を設け、
かつ、昇圧側の最終段ノードＮＤ5 と負荷側に接続され
る出力端ＴOUT との間に抵抗素子ＲS1を接続して、昇圧
側と負荷側とを分離させたので、昇圧回路の段数を少な
くして所望の昇圧電圧を得ることができる。すなわち、
消費電力を抑えて所望の昇圧電圧を得ることができる。
また、本例のように、ゲート電圧を上昇させてしきい値
電圧Ｖthを補償する昇圧回路は、たとえば出力電圧４Ｖ
〜６Ｖ、出力電流数μＡというような昇圧回路で、電源
が３Ｖ以下の場合、ノード昇圧用キャパシタとそのノー
ドの寄生容量の比、および消費電流の大部分を占めるノ
ード昇圧用キャパシタの充電電流を考え合わせると、い
わゆるウェル・イン・ウェル構造を採用した昇圧回路よ
りも有利である。なお、本実施例による昇圧回路は、た
とえば図２の第１の昇圧ブロックの昇圧回路に適用でき
る。
【００８８】
【実施例３】図１１は、本発明に係る昇圧回路の第２の
実施例を示す回路図であって、従来例を示す図１３と同
一構成部分は同一符号をもって表している。本実施例で
は、実施例２と同様に、最終段のｎＭＯＳトランジスタ
ＮＴ4 のソース側のノードＮＤ5 を、ノード昇圧用キャ
パシタＣ5 を用いて昇圧し、かつ、昇圧側の最終段ノー
ドＮＤ5 と負荷側に接続される出力端ＴOUT との間に抵
抗素子ＲS1を接続して、昇圧側と負荷側とを分離させた
構成としている。
実施例を示す回路図であって、従来例を示す図１３と同
一構成部分は同一符号をもって表している。本実施例で
は、実施例２と同様に、最終段のｎＭＯＳトランジスタ
ＮＴ4 のソース側のノードＮＤ5 を、ノード昇圧用キャ
パシタＣ5 を用いて昇圧し、かつ、昇圧側の最終段ノー
ドＮＤ5 と負荷側に接続される出力端ＴOUT との間に抵
抗素子ＲS1を接続して、昇圧側と負荷側とを分離させた
構成としている。
【００８９】本実施例においても、図１０の回路と同様
に、昇圧回路の段数を少なくして所望の昇圧電圧を得る
ことができ、消費電力を抑えることができる。
に、昇圧回路の段数を少なくして所望の昇圧電圧を得る
ことができ、消費電力を抑えることができる。
【００９０】
【実施例４】図１２は、本発明に係る昇圧回路の第３の
実施例を示す回路図である。本実施例が実施例３を示す
図１１の回路と異なる点は、昇圧回路の初段のノードＮ
Ｄ0 と電源電圧ＶCCの供給ラインとの間に抵抗素子ＲS2
を接続したことにある。これにより、初段のノードＮＤ
0 の電位を外部電源電圧ＶCCレベル以上の保持できる。
本実施例においても、図１０おいび図１１の回路と同様
に、昇圧回路の段数を少なくして所望の昇圧電圧を得る
ことができ、消費電力を抑えることができる。
実施例を示す回路図である。本実施例が実施例３を示す
図１１の回路と異なる点は、昇圧回路の初段のノードＮ
Ｄ0 と電源電圧ＶCCの供給ラインとの間に抵抗素子ＲS2
を接続したことにある。これにより、初段のノードＮＤ
0 の電位を外部電源電圧ＶCCレベル以上の保持できる。
本実施例においても、図１０おいび図１１の回路と同様
に、昇圧回路の段数を少なくして所望の昇圧電圧を得る
ことができ、消費電力を抑えることができる。
【００９１】
【発明の効果】以上説明したように、本発明の昇圧電源
回路によれば、定電圧電源化においても安定した４〜６
Ｖ電源を生成でき、半導体メモリのワード線電圧などに
応用することによりアクセスタイムの高速化を図れ、ま
た、スタンバイ時でも低消費電流で正確な電圧を発生で
きる。また、出力電圧よりも大きなツェナー電圧のツェ
ナーダイオードを適用できる。さらに、いわゆるチャー
ジポンプによる出力電圧のリップルの低減と電源ノイズ
の低減を図れる。
回路によれば、定電圧電源化においても安定した４〜６
Ｖ電源を生成でき、半導体メモリのワード線電圧などに
応用することによりアクセスタイムの高速化を図れ、ま
た、スタンバイ時でも低消費電流で正確な電圧を発生で
きる。また、出力電圧よりも大きなツェナー電圧のツェ
ナーダイオードを適用できる。さらに、いわゆるチャー
ジポンプによる出力電圧のリップルの低減と電源ノイズ
の低減を図れる。
【００９２】また、本発明の昇圧回路によれば、昇圧回
路の段数を少なくして所望の昇圧電圧を得ることができ
る。すなわち、回路面積や消費電力の増大を抑えて所望
の昇圧電圧を得ることができる。また、ノード昇圧用素
子およびゲート昇圧用素子に対して単なる相補型クロッ
クを印加するすることにより、昇圧回路の前段に設けら
れる発振器およびクロックバッファの複雑化を防止で
き、消費電力を小さくできる利点がある。
路の段数を少なくして所望の昇圧電圧を得ることができ
る。すなわち、回路面積や消費電力の増大を抑えて所望
の昇圧電圧を得ることができる。また、ノード昇圧用素
子およびゲート昇圧用素子に対して単なる相補型クロッ
クを印加するすることにより、昇圧回路の前段に設けら
れる発振器およびクロックバッファの複雑化を防止で
き、消費電力を小さくできる利点がある。
【図１】本発明に係るフラッシュメモリチップ回路の構
成例を示すブロック図である。
成例を示すブロック図である。
【図２】本発明に係る読出用昇圧回路の構成例を示す回
路図である。
路図である。
【図３】第１の昇圧ブロックの発振器、クロックバッフ
ァおよび昇圧回路の具体的な構成例を示す回路図であ
る。
ァおよび昇圧回路の具体的な構成例を示す回路図であ
る。
【図４】発振器を構成するインバータの具体的な構成例
を示す回路図である。
を示す回路図である。
【図５】図２のコントロール電圧発生回路の構成例を示
す回路図である。
す回路図である。
【図６】第２の昇圧ブロックの発振器、クロックバッフ
ァおよび昇圧回路の具体的な構成例を示す回路図であ
る。
ァおよび昇圧回路の具体的な構成例を示す回路図であ
る。
【図７】図６の発振器を構成する３入力ナンドゲートの
具体的な構成例を示す回路図である。
具体的な構成例を示す回路図である。
【図８】図６のクロックバッファＣＫＢ21におけるクロ
ック信号φ1 の出力段の説明図で、同図（ａ）は回路
図、同図（ｂ）はタイミングチャートである。
ック信号φ1 の出力段の説明図で、同図（ａ）は回路
図、同図（ｂ）はタイミングチャートである。
【図９】第２の昇圧ブロックＭＶＣ２により電流ノイズ
の低減を図れる理由を説明するための図で、同図（ａ）
は第１の昇圧ブロックＭＶＣ１のように一の昇圧回路を
用いている場合のクロック、昇圧回路出力およびＶCC電
流波形を示し、同図（ｂ）が第２の昇圧ブロックＭＶＣ
２の各クロック、昇圧回路出力およびＶCC電流波形を示
している。
の低減を図れる理由を説明するための図で、同図（ａ）
は第１の昇圧ブロックＭＶＣ１のように一の昇圧回路を
用いている場合のクロック、昇圧回路出力およびＶCC電
流波形を示し、同図（ｂ）が第２の昇圧ブロックＭＶＣ
２の各クロック、昇圧回路出力およびＶCC電流波形を示
している。
【図１０】本発明に係る昇圧回路の第１の実施例を示す
回路図である。
回路図である。
【図１１】本発明に係る昇圧回路の第２の実施例を示す
回路図である。
回路図である。
【図１２】本発明に係る昇圧回路の第３の実施例を示す
回路図である。
回路図である。
【図１３】従来の昇圧回路の一例を示す回路図である。
【図１４】図１３の回路に適用されるクロック信号の波
形例を示す回路図である。
形例を示す回路図である。
【図１５】図１３の昇圧回路の動作を説明するための波
形図である。
形図である。
【図１６】ゲート電圧を昇圧してしきい値電圧分を補償
する従来の昇圧回路を示す回路図である。
する従来の昇圧回路を示す回路図である。
【図１７】図１６の回路の用いられる４相クロック信号
の波形例を示す図である。
の波形例を示す図である。
【図１８】４相クロックの発生回路の構成例を示す回路
図である。
図である。
１…読出用昇圧回路 ＭＶＣ１…第１の昇圧ブロック ＯＳＣ11…発振器 ＣＫＢ11…クロックバッファ ＢＳＴ11…昇圧回路 Ｃ11…キャパシタ ＺＤ…ツェナーダイオード Ｒ11，Ｒ12…抵抗素子 ＣＶＧ11…コントロール電圧発生回路 ＭＶＣ２…第２の昇圧ブロック ＯＳＣ21…発振器 ＣＫＢ21〜ＣＫＢ24…クロックバッファ ＢＳＴ21〜ＢＳＴ24…昇圧回路 Ｃ21，Ｃ22…キャパシタ ＣＭＰ21，ＣＭＰ22…比較器 Ｒ21〜Ｒ24…抵抗素子 ＮＴ21…ｎＭＯＳトランジスタ ＴＦＧ21…トランスファゲート Ｒ3 …抵抗素子 ＶＲ1 …リファレンス電圧 ＣＮＶ…コントロール電圧 ２…消去／書込用昇圧回路 ３…コントロール回路 ４…アドレスバッファ ５…ローデコーダ ６…カラムデコーダ ７…センスアンプ／書込回路 ８…Ｙゲート ９…ソース電圧コントロール回路 １０…ソース・スイッチ １１…Ｉ／Ｏバッファ ＶCC…電源電圧 Ｃ1 〜Ｃ5 …ノード昇圧用キャパシタ ＣＧ1 〜ＣＧ5 …ゲート昇圧用キャパシタ ＲS1，ＲS2…抵抗素子 ＮＤ0 〜ＮＤ5 …ノード ＮＴ0 〜ＮＴ4 ，ＮＴＧ0 〜ＮＴＧ4 …ｎＭＯＳトラン
ジスタ
ジスタ
Claims (12)
- 【請求項１】 外部電源電圧より高い電圧を発生する昇
圧回路と、上記昇圧回路の出力に接続され、当該昇圧回
路で発生された電圧を所定レベルに保持する外部電源電
圧よりも大きなツェナー電圧を有するダイオードと、上
記ダイオードにより所定レベルに保持された電圧に基づ
いて所定レベルのリファレンス電圧を発生するリファレ
ンス電圧発生手段とを有する第１の昇圧ブロックと、 上記第１の昇圧ブロックによるリファレンス電圧に基づ
いて出力レベルを所定レベルに制御した電圧を生成し出
力する、出力電流能力が上記第１の昇圧ブロックより高
く、スタンバイ時は動作が停止される第２の昇圧ブロッ
クとを有することを特徴とする昇圧電源回路。 - 【請求項２】 上記第２の昇圧ブロックは、出力電圧よ
り高い電圧を蓄える前段と、出力電圧が設定レベル以下
になったか否かの判別を行う出力電圧判別回路を有する
後段と、ゲート電極が上記後段の出力電圧判別回路の出
力に接続され、出力電圧が設定レベル以下になったとき
に上記前段の出力と上記後段の電圧出力ラインとを接続
するトランスファゲートとからなる請求項１記載の昇圧
電源回路。 - 【請求項３】 上記第２の昇圧ブロックは、各々位相の
異なるクロック対により駆動される少なくとも２つの昇
圧回路を有し、各昇圧回路の出力を合成して出力電圧を
得る請求項１記載の昇圧電源回路。 - 【請求項４】 上記昇圧回路を駆動するクロック対は、
電位が異なる２つの基準電源間に直列に接続されたｐチ
ャネルトランジスタおよびｎチャネルトランジスタから
なるインバータを有するクロック発生回路により発生さ
れ、 上記ｐチャネルトランジスタおよびｎチャネルトランジ
スタの両者は一旦オフ状態を経てからいずれか一方がオ
ン状態となるように制御される請求項３記載の昇圧電源
回路。 - 【請求項５】 上記第１の昇圧ブロックはスタンバイ時
も駆動され、かつ、スタンバイ時に、上記ダイオードに
より所定レベルに保持された電圧に基づいて外部電源電
圧により高い一定の電圧を生成し出力するスタンバイ時
用出力回路を有する請求項１、２、３または４記載の昇
圧電源回路。 - 【請求項６】 上記スタンバイ時用出力回路は、抵抗分
割により出力電圧を生成する請求項５記載の昇圧電源回
路。 - 【請求項７】 相補的に昇圧される隣接するノード間を
トランジスタにより作動的に接続し、ノード昇圧用素子
により昇圧されたノードから次段のノードに対して電荷
を転送し、外部電源電圧より高い電圧を生成して負荷側
に供給する昇圧回路であって、 最終段のノードと負荷側との間に抵抗素子が接続されて
いることを特徴とする昇圧回路。 - 【請求項８】 最終段のノードに昇圧用素子が接続され
ている請求項７記載の昇圧回路。 - 【請求項９】 上記トランジスタのゲートがゲート昇圧
用素子に接続され、 昇圧するノードに接続されたノード昇圧用素子およびそ
の電荷を転送するトランジスタのゲートに接続されたゲ
ート用昇圧素子には互いに同相となる期間を含む第１お
よび第２のクロック信号が印加され、 電荷が転送される次段のノードに接続されたノード昇圧
用素子および昇圧するノードの前段に接続されたトラン
ジスタのゲートに接続されたゲート昇圧用素子には上記
第１および第２のクロック信号と逆相で、かつ互いに同
相となる期間を含む第３および第４のクロック信号が印
加される請求項７または請求項８記載の昇圧回路。 - 【請求項１０】 上記第１のクロック信号および第２の
クロック信号が全期間で同相で、上記第３のクロック信
号および第４のクロック信号が全期間で同相である請求
項９記載の昇圧回路。 - 【請求項１１】 最終段のノードに昇圧用素子が接続さ
れた請求項９または請求項１０の昇圧回路において、 最終段のノードに接続された昇圧用素子の容量と上記抵
抗素子の抵抗値は、両者で決まる時定数が、上記第１、
第２、第３および第４のクロック信号の周波数のサイク
ル時間の４分の１以上となるように設定されていること
を特徴とする昇圧回路。 - 【請求項１２】 外部電源電圧と初段のノードとの間に
抵抗素子が接続されている請求項７、８、９、１０また
は１１記載の昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225382A JPH0779561A (ja) | 1993-09-10 | 1993-09-10 | 昇圧電源回路および昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225382A JPH0779561A (ja) | 1993-09-10 | 1993-09-10 | 昇圧電源回路および昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779561A true JPH0779561A (ja) | 1995-03-20 |
Family
ID=16828484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225382A Pending JPH0779561A (ja) | 1993-09-10 | 1993-09-10 | 昇圧電源回路および昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779561A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003223794A (ja) * | 2002-01-24 | 2003-08-08 | Seiko Epson Corp | 不揮発性半導体装置の昇圧回路 |
| EP1378913A1 (en) * | 2002-07-05 | 2004-01-07 | STMicroelectronics S.p.A. | Voltage booster device and memory system |
| JP2005304285A (ja) * | 2004-03-19 | 2005-10-27 | Semiconductor Energy Lab Co Ltd | 昇圧回路、及び半導体装置 |
| US7256642B2 (en) | 2004-03-19 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| JP2011511392A (ja) * | 2008-01-31 | 2011-04-07 | モーセッド・テクノロジーズ・インコーポレイテッド | フラッシュメモリデバイスでの電力供給及びシステム |
| JP2011244651A (ja) * | 2010-05-20 | 2011-12-01 | Renesas Electronics Corp | 昇圧回路 |
| JP2017200351A (ja) * | 2016-04-28 | 2017-11-02 | ラピスセミコンダクタ株式会社 | 昇圧回路 |
| CN111712911A (zh) * | 2018-02-15 | 2020-09-25 | 株式会社吉川希斯泰克 | 半导体装置 |
-
1993
- 1993-09-10 JP JP5225382A patent/JPH0779561A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003223794A (ja) * | 2002-01-24 | 2003-08-08 | Seiko Epson Corp | 不揮発性半導体装置の昇圧回路 |
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| US7893753B2 (en) | 2004-03-19 | 2011-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| US7256642B2 (en) | 2004-03-19 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| US7432757B2 (en) | 2004-03-19 | 2008-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| US7724074B2 (en) | 2004-03-19 | 2010-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
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| US8179191B2 (en) | 2004-03-19 | 2012-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| US8482341B2 (en) | 2004-03-19 | 2013-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| US8847673B2 (en) | 2004-03-19 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device and electronic apparatus |
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| CN111712911A (zh) * | 2018-02-15 | 2020-09-25 | 株式会社吉川希斯泰克 | 半导体装置 |
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