JPH0549238A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0549238A JPH0549238A JP20417891A JP20417891A JPH0549238A JP H0549238 A JPH0549238 A JP H0549238A JP 20417891 A JP20417891 A JP 20417891A JP 20417891 A JP20417891 A JP 20417891A JP H0549238 A JPH0549238 A JP H0549238A
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- channel mos
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- transistor
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Abstract
(57)【要約】
【目的】 充放電の単位時間当りの電位の変化の割合を
小さくし、かつ放電完了までの時間を短くできる充放電
回路を備えた半導体装置を提供する。 【構成】 一方が第１のキャパシタＣSを介して接地さ
れた第１のＮチャネルＭＯＳ型トランジスタＴ1の他端
に、一方が接地された第２のＮチャネルＭＯＳ型トラン
ジスタＴ2および一方が接地された第２のキャパシタＣL
が接続されており、第２のキャパシタＣLの容量が第１
のキャパシタＣSの容量より小さく、第１のキャパシタ
ＣSは第１のＮチャネルＭＯＳ型トランジスタＴ1のゲー
ト入力信号の振幅のハイレベル以上の電位にプリチャー
ジされており、かつ第１のＮチャネルＭＯＳ型トランジ
スタＴ1と第２のＮチャネルＭＯＳ型トランジスタＴ2が
同時にオンしない構成。
小さくし、かつ放電完了までの時間を短くできる充放電
回路を備えた半導体装置を提供する。 【構成】 一方が第１のキャパシタＣSを介して接地さ
れた第１のＮチャネルＭＯＳ型トランジスタＴ1の他端
に、一方が接地された第２のＮチャネルＭＯＳ型トラン
ジスタＴ2および一方が接地された第２のキャパシタＣL
が接続されており、第２のキャパシタＣLの容量が第１
のキャパシタＣSの容量より小さく、第１のキャパシタ
ＣSは第１のＮチャネルＭＯＳ型トランジスタＴ1のゲー
ト入力信号の振幅のハイレベル以上の電位にプリチャー
ジされており、かつ第１のＮチャネルＭＯＳ型トランジ
スタＴ1と第２のＮチャネルＭＯＳ型トランジスタＴ2が
同時にオンしない構成。
Description
【０００１】
【産業上の利用分野】本発明は昇圧回路等により充放電
を行なう半導体装置に関する。
を行なう半導体装置に関する。
【０００２】
【従来の技術】不揮発性素子を用いた半導体記憶装置に
おいて、メモリーセルへのデータ書き込み時には昇圧回
路等により電源電圧よりも高い電圧でメモリーセルの電
極を充電し、書き込み終了後には放電する回路が必要で
ある。記憶容量がキロビット程度の不揮発性半導体記憶
装置においては、図４に示すように論理制御信号ＶINを
ゲート入力とするトランジスタＴ5を組み込んだトラン
スファーゲート型の放電回路が用いられてきた。なお図
４において、Ｔ4は不揮発性メモリー素子、１はドレイ
ン電極、２はソース電極、３は基板電極、４はゲート電
極である。
おいて、メモリーセルへのデータ書き込み時には昇圧回
路等により電源電圧よりも高い電圧でメモリーセルの電
極を充電し、書き込み終了後には放電する回路が必要で
ある。記憶容量がキロビット程度の不揮発性半導体記憶
装置においては、図４に示すように論理制御信号ＶINを
ゲート入力とするトランジスタＴ5を組み込んだトラン
スファーゲート型の放電回路が用いられてきた。なお図
４において、Ｔ4は不揮発性メモリー素子、１はドレイ
ン電極、２はソース電極、３は基板電極、４はゲート電
極である。
【０００３】
【発明が解決しようとする課題】しかしながら、集積度
が増加して不揮発性半導体記憶装置の記憶容量がメガビ
ット程度になると、不揮発性メモリー素子Ｔ4のゲー
ト、ソース、ドレインまたは基板に蓄積された電荷を放
電する際、電位の時間変化量dV/dtを小さくする必要が
ある。その理由をＮチャネル型の不揮発性メモリー素子
を例として説明する。 すなわち、不揮発性メモリー素
子を書き込み状態にするためには、ゲートの電位を正の
高電圧電位、ソース、ドレインおよび基板の電位を接地
電位レベルにする必要がある。次に書き込み動作が終了
すると、正の高電圧電位に充電されたゲート電極を接地
電位にまで放電する必要がある。しかしゲート電極と他
の電極との間には層間膜を介してカップリング容量が存
在するため、ソース、ドレインおよび基板の電位はカッ
プリング容量で決まる電圧でゲート電位によって負の電
位に押し下げられる。通常、ソース電極、ドレイン電極
および基板電極はスイッチ回路であるトランジスタを介
して接地電位に保たれているため、このスイッチ回路の
トランジスタの能力以上の電圧低下が発生した場合、ソ
ース電極、ドレイン電極および基板電極に接続されてい
るＮ型拡散層の電位が一時的に負の電位になる。例え
ば、ドレイン電極の電位の低下が基板電極の電位の低下
に比べて大きく、ドレイン電極の電位が基板電極の電位
に比べてビルトイン電圧以下に低くなれば、基板（Ｐ
型）からドレインへの電子の注入が起こり、回路の誤動
作や破壊の原因となる。このような電子の注入による誤
動作や破壊を防止するためには、メモリーセルのゲート
電極の放電をゆっくりさせる必要がある。
が増加して不揮発性半導体記憶装置の記憶容量がメガビ
ット程度になると、不揮発性メモリー素子Ｔ4のゲー
ト、ソース、ドレインまたは基板に蓄積された電荷を放
電する際、電位の時間変化量dV/dtを小さくする必要が
ある。その理由をＮチャネル型の不揮発性メモリー素子
を例として説明する。 すなわち、不揮発性メモリー素
子を書き込み状態にするためには、ゲートの電位を正の
高電圧電位、ソース、ドレインおよび基板の電位を接地
電位レベルにする必要がある。次に書き込み動作が終了
すると、正の高電圧電位に充電されたゲート電極を接地
電位にまで放電する必要がある。しかしゲート電極と他
の電極との間には層間膜を介してカップリング容量が存
在するため、ソース、ドレインおよび基板の電位はカッ
プリング容量で決まる電圧でゲート電位によって負の電
位に押し下げられる。通常、ソース電極、ドレイン電極
および基板電極はスイッチ回路であるトランジスタを介
して接地電位に保たれているため、このスイッチ回路の
トランジスタの能力以上の電圧低下が発生した場合、ソ
ース電極、ドレイン電極および基板電極に接続されてい
るＮ型拡散層の電位が一時的に負の電位になる。例え
ば、ドレイン電極の電位の低下が基板電極の電位の低下
に比べて大きく、ドレイン電極の電位が基板電極の電位
に比べてビルトイン電圧以下に低くなれば、基板（Ｐ
型）からドレインへの電子の注入が起こり、回路の誤動
作や破壊の原因となる。このような電子の注入による誤
動作や破壊を防止するためには、メモリーセルのゲート
電極の放電をゆっくりさせる必要がある。
【０００４】しかしながら上記の従来の構成では、トラ
ンスファーゲート入力に論理信号を入力する方式であ
り、電位の時間変化は（数１）に示すキャパシタの放電
特性に従うため、放電開始直後のdV/dtを小さくするこ
とは放電の完了時間を長くすることになり、高速の書換
えが必要とされる不揮発性メモリーの制御には適さない
という課題を有していた。
ンスファーゲート入力に論理信号を入力する方式であ
り、電位の時間変化は（数１）に示すキャパシタの放電
特性に従うため、放電開始直後のdV/dtを小さくするこ
とは放電の完了時間を長くすることになり、高速の書換
えが必要とされる不揮発性メモリーの制御には適さない
という課題を有していた。
【０００５】
【数１】 また負荷容量が１nFで、放電時間を100μs程度にするた
めには、２μmルールではmm程度のゲート幅を必要と
し、負荷が小さくなると面積が大きくなるという課題を
有していた。
めには、２μmルールではmm程度のゲート幅を必要と
し、負荷が小さくなると面積が大きくなるという課題を
有していた。
【０００６】さらにバイト単位の書き込み、ページ単位
の書き込みまたは全ビットの書き込み、消去等で条件が
異なることにより昇圧ノードの負荷容量が変化する場合
には、放電時間が（数１）に従って変化するために書き
込み時間を最適に制御することが困難であるという課題
を有していた。
の書き込みまたは全ビットの書き込み、消去等で条件が
異なることにより昇圧ノードの負荷容量が変化する場合
には、放電時間が（数１）に従って変化するために書き
込み時間を最適に制御することが困難であるという課題
を有していた。
【０００７】本発明は上記の従来の課題を解決するもの
で、充放電の単位時間当りの電位の変化の割合を小さく
し、かつ放電完了までの時間を短くできる充放電回路を
備えた半導体装置を提供することを目的とする。
で、充放電の単位時間当りの電位の変化の割合を小さく
し、かつ放電完了までの時間を短くできる充放電回路を
備えた半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、多段接続されたキャパシタと
ＭＯＳ型トランジスタにより、放電時の電荷転送を数回
に分割して行なう構成を有している。
に本発明の半導体装置は、多段接続されたキャパシタと
ＭＯＳ型トランジスタにより、放電時の電荷転送を数回
に分割して行なう構成を有している。
【０００９】
【作用】この構成によって、充放電回路を従来回路に比
べて小さな面積で構成でき、放電完了までの時間も従来
回路に比べて短くできる。
べて小さな面積で構成でき、放電完了までの時間も従来
回路に比べて短くできる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例における半
導体装置の回路図である。以下トランジスタＴ1、Ｔ2が
ＮチャネルＭＯＳ型トランジスタの例について説明す
る。図１に示すように昇圧回路により電位ＶPPに昇圧さ
れた出力端子１１（この点の電位をＶHLとする）と回路
内基準電位ＶSSとの間にＮチャネルＭＯＳ型トランジス
タＴ1とＴ2とが直列に挿入されており、ＮチャネルＭＯ
Ｓ型トランジスタＴ1とＴ2の共通端子１２（この点の電
位をＶ1とする）には、一方がＶSSに接続されたキャパ
シタＣLが接続されている。キャパシタＣSは昇圧回路の
出力側に接続された平滑用のキャパシタで、キャパシタ
ＣLはキャパシタＣSに比べてその容量が十分に小さいも
のとする。ＮチャネルＭＯＳトランジスタＴ1とＴ2のゲ
ートにはそれぞれ位相が逆で振幅が電源電圧（ＶDD）レ
ベルのクロック信号φとクロック信号反転φが入力され
ている。
しながら説明する。図１は本発明の一実施例における半
導体装置の回路図である。以下トランジスタＴ1、Ｔ2が
ＮチャネルＭＯＳ型トランジスタの例について説明す
る。図１に示すように昇圧回路により電位ＶPPに昇圧さ
れた出力端子１１（この点の電位をＶHLとする）と回路
内基準電位ＶSSとの間にＮチャネルＭＯＳ型トランジス
タＴ1とＴ2とが直列に挿入されており、ＮチャネルＭＯ
Ｓ型トランジスタＴ1とＴ2の共通端子１２（この点の電
位をＶ1とする）には、一方がＶSSに接続されたキャパ
シタＣLが接続されている。キャパシタＣSは昇圧回路の
出力側に接続された平滑用のキャパシタで、キャパシタ
ＣLはキャパシタＣSに比べてその容量が十分に小さいも
のとする。ＮチャネルＭＯＳトランジスタＴ1とＴ2のゲ
ートにはそれぞれ位相が逆で振幅が電源電圧（ＶDD）レ
ベルのクロック信号φとクロック信号反転φが入力され
ている。
【００１１】図２（ａ）〜（ｃ）は図１に示す実施例に
おけるクロック信号φ、出力端子１１のＶHLおよび共通
端子１２のＶ1の時間変化を示す図である。まず出力端
子１１のＶHLが正の昇圧電位ＶPPまで充電され、このと
きクロック信号φがＶSSレベル、クロック信号反転φが
ＶDDレベルになっている場合を考えるとキャパシタＣ S
の電荷ＱSはＱS＝ＣSｘＶPPであり、キャパシタＣLの電
荷ＱLはゼロである。
おけるクロック信号φ、出力端子１１のＶHLおよび共通
端子１２のＶ1の時間変化を示す図である。まず出力端
子１１のＶHLが正の昇圧電位ＶPPまで充電され、このと
きクロック信号φがＶSSレベル、クロック信号反転φが
ＶDDレベルになっている場合を考えるとキャパシタＣ S
の電荷ＱSはＱS＝ＣSｘＶPPであり、キャパシタＣLの電
荷ＱLはゼロである。
【００１２】次にクロック信号φがＶPPレベル、クロッ
ク信号反転φがＶSSレベルになると、トランジスタＴ1
を介してキャパシタＣSからＣLへの電荷の転送が行なわ
れ、キャパシタＣLはＶDD−ＶT（ＶTはトランジスタ
Ｔ1、Ｔ2のしきい値電圧とする）まで充電される。した
がってキャパシタＣLに充電された電荷ＱL＝ＣLｘ（ＶD
D−ＶT）の移動後のキャパシタＣSの電位ＶSは（数２）
で与えられる。
ク信号反転φがＶSSレベルになると、トランジスタＴ1
を介してキャパシタＣSからＣLへの電荷の転送が行なわ
れ、キャパシタＣLはＶDD−ＶT（ＶTはトランジスタ
Ｔ1、Ｔ2のしきい値電圧とする）まで充電される。した
がってキャパシタＣLに充電された電荷ＱL＝ＣLｘ（ＶD
D−ＶT）の移動後のキャパシタＣSの電位ＶSは（数２）
で与えられる。
【００１３】
【数２】 このことは、クロック信号φ、クロック信号反転φの一
周期ごとに出力端子１１のＶHLが（ＣL／ＣS）ｘ（ＶDD
−ＶT）づつ低下することを示しており、キャパシタＣL
とＣSの容量比およびクロック信号φ、クロック信号反
転φの周波数を決定すれば、ＶHLの時間変化量と放電時
間を制御することが可能となる。この関係は、ＶHLがＶ
DD−ＶTになるまで維持される。本実施例によれば、放
電完了までの時間ｔrは（数３）で示され、ＣS＝１ｎ
Ｆ、ｔr＝１００μsとしたい場合はｆ＝１MHzでＣLを１
００ｆＦ程度にすればよい。
周期ごとに出力端子１１のＶHLが（ＣL／ＣS）ｘ（ＶDD
−ＶT）づつ低下することを示しており、キャパシタＣL
とＣSの容量比およびクロック信号φ、クロック信号反
転φの周波数を決定すれば、ＶHLの時間変化量と放電時
間を制御することが可能となる。この関係は、ＶHLがＶ
DD−ＶTになるまで維持される。本実施例によれば、放
電完了までの時間ｔrは（数３）で示され、ＣS＝１ｎ
Ｆ、ｔr＝１００μsとしたい場合はｆ＝１MHzでＣLを１
００ｆＦ程度にすればよい。
【００１４】
【数３】 なおトランジスタＴ1、Ｔ2をＰチャネルＭＯＳ型トラン
ジスタとし、第１のキャパシタＣSが第１のＰチャネル
ＭＯＳ型トランジスタのゲート入力信号の振幅のローレ
ベル以下の電位にプリチャージされた場合でも上記の実
施例と同じである。
ジスタとし、第１のキャパシタＣSが第１のＰチャネル
ＭＯＳ型トランジスタのゲート入力信号の振幅のローレ
ベル以下の電位にプリチャージされた場合でも上記の実
施例と同じである。
【００１５】図３は本発明の他の実施例における半導体
装置の回路図で、図１に示す本実施例の出力端子１１を
昇圧電圧ＶPPに昇圧された不揮発性メモリー素子のゲー
トと回路内基準電位ＶSSとの間に設けられたＰチャネル
ＭＯＳ型トランジスタＴ3のゲートに接続し、ＶHLをゲ
ートに入力したものである。ＰチャネルＭＯＳ型トラン
ジスタＴ3の基準電位はそのソース電位と同一電位と
し、ソースから基板への電流は流れないように構成され
ている。なおトランジスタＴ1、Ｔ2がＰチャネルＭＯＳ
型トランジスタの場合には、トランジスタＴ3はＮチャ
ネルＭＯＳ型トランジスタが使用される。
装置の回路図で、図１に示す本実施例の出力端子１１を
昇圧電圧ＶPPに昇圧された不揮発性メモリー素子のゲー
トと回路内基準電位ＶSSとの間に設けられたＰチャネル
ＭＯＳ型トランジスタＴ3のゲートに接続し、ＶHLをゲ
ートに入力したものである。ＰチャネルＭＯＳ型トラン
ジスタＴ3の基準電位はそのソース電位と同一電位と
し、ソースから基板への電流は流れないように構成され
ている。なおトランジスタＴ1、Ｔ2がＰチャネルＭＯＳ
型トランジスタの場合には、トランジスタＴ3はＮチャ
ネルＭＯＳ型トランジスタが使用される。
【００１６】不揮発性メモリー素子のゲート電位Ｖ
GMは、ＰチャネルＭＯＳ型トランジスタＴ3のゲート電
位ＶHLとＰチャネルＭＯＳ型トランジスタＴ3のしきい
値電圧ＶTPとにより、ＶGM＝ＶHL＋ＶTPの関係を保ちな
がら低下する。このため不揮発性メモリーのゲート数が
増減し放電するゲート容量ＣGが変化しても、ＶHLの変
化量は図１に示す実施例の方式で制御されていれば、ゲ
ート容量ＣGの放電による雑音は低減できる。
GMは、ＰチャネルＭＯＳ型トランジスタＴ3のゲート電
位ＶHLとＰチャネルＭＯＳ型トランジスタＴ3のしきい
値電圧ＶTPとにより、ＶGM＝ＶHL＋ＶTPの関係を保ちな
がら低下する。このため不揮発性メモリーのゲート数が
増減し放電するゲート容量ＣGが変化しても、ＶHLの変
化量は図１に示す実施例の方式で制御されていれば、ゲ
ート容量ＣGの放電による雑音は低減できる。
【００１７】
【発明の効果】以上のように本発明は、昇圧回路等によ
り充電された電荷を断続的に放電することにより、従来
よりも小さな面積に素子を配置しても放電による雑音を
低減でき、また放電される負荷容量が変化しても放電の
完了時間を一定に制御できる優れた半導体装置を実現で
きるものである。
り充電された電荷を断続的に放電することにより、従来
よりも小さな面積に素子を配置しても放電による雑音を
低減でき、また放電される負荷容量が変化しても放電の
完了時間を一定に制御できる優れた半導体装置を実現で
きるものである。
【図１】本発明の一実施例における半導体装置の回路図
【図２】（ａ）は同半導体装置におけるクロック信号φ
の時間変化を示す図 （ｂ）は同半導体装置における出力端子の電位ＶHLの時
間変化を示す図 （ｃ）は同半導体装置における共通端子の電位Ｖ1の時
間変化を示す図
の時間変化を示す図 （ｂ）は同半導体装置における出力端子の電位ＶHLの時
間変化を示す図 （ｃ）は同半導体装置における共通端子の電位Ｖ1の時
間変化を示す図
【図３】本発明の他の実施例における半導体装置の回路
図
図
【図４】トランスファーゲート型の放電回路で構成され
た従来の半導体装置の回路図
た従来の半導体装置の回路図
Ｔ1 第１のＮチャネルＭＯＳ型トランジスタ Ｔ2 第２のＮチャネルＭＯＳ型トランジスタ ＣL 第２のキャパシタ ＣS 第１のキャパシタ
Claims (4)
- 【請求項１】 一方が第１のキャパシタを介して定電圧
源に接続された第１のＮチャネルＭＯＳ型トランジスタ
の他端に、一方が定電圧源に接続された第２のＮチャネ
ルＭＯＳ型トランジスタおよび一方が定電圧源に接続さ
れた第２のキャパシタが接続されており、前記第２のキ
ャパシタの容量が前記第１のキャパシタの容量より小さ
く、前記第１のキャパシタは前記第１のＮチャネルＭＯ
Ｓ型トランジスタのゲート入力信号の振幅のハイレベル
以上の電位にプリチャージされており、かつ前記第１の
ＮチャネルＭＯＳ型トランジスタと前記第２のＮチャネ
ルＭＯＳ型トランジスタが同時にオンしないことを特徴
とする半導体装置。 - 【請求項２】 一方が第１のキャパシタを介して定電圧
源に接続された第１のＰチャネルＭＯＳ型トランジスタ
の他端に、一方が定電圧源に接続された第２のＰチャネ
ルＭＯＳ型トランジスタおよび一方が定電圧源に接続さ
れた第２のキャパシタが接続されており、前記第２のキ
ャパシタの容量が前記第１のキャパシタの容量より小さ
く、第１のキャパシタが第１のＰチャネルＭＯＳ型トラ
ンジスタのゲート入力信号の振幅のローレベル以下の電
位にプリチャージされることを特徴とする半導体装置。 - 【請求項３】 基板電極とソース電極を共通の電位とし
た第３のＰチャネルＭＯＳ型トランジスタのゲート電極
を、第１のキャパシタと第１のＭＯＳ型トランジスタの
共有端子に接続した請求項１記載の半導体装置。 - 【請求項４】 基板電極とソース電極を共通の電位とし
た第３のＮチャネルＭＯＳ型トランジスタのゲート電極
を、第１のキャパシタと第１のＭＯＳ型トランジスタの
共通端子に接続した請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20417891A JPH0549238A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20417891A JPH0549238A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0549238A true JPH0549238A (ja) | 1993-02-26 |
Family
ID=16486134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20417891A Pending JPH0549238A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0549238A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7738157B2 (en) | 1994-05-05 | 2010-06-15 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
| US7826120B2 (en) | 1994-05-05 | 2010-11-02 | Qualcomm Mems Technologies, Inc. | Method and device for multi-color interferometric modulation |
| US7830587B2 (en) | 1993-03-17 | 2010-11-09 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light with semiconductor substrate |
| US8081369B2 (en) | 1994-05-05 | 2011-12-20 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
-
1991
- 1991-08-14 JP JP20417891A patent/JPH0549238A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830587B2 (en) | 1993-03-17 | 2010-11-09 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light with semiconductor substrate |
| US7738157B2 (en) | 1994-05-05 | 2010-06-15 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
| US7826120B2 (en) | 1994-05-05 | 2010-11-02 | Qualcomm Mems Technologies, Inc. | Method and device for multi-color interferometric modulation |
| US8035884B2 (en) | 1994-05-05 | 2011-10-11 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light with semiconductor substrate |
| US8081369B2 (en) | 1994-05-05 | 2011-12-20 | Qualcomm Mems Technologies, Inc. | System and method for a MEMS device |
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