JPH09231752A - 内部電位発生回路および昇圧電位発生ユニット - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力化を実現することである。 【解決手段】 キャパシタＣ１ａおよびスイッチＳ３
ａ，Ｓ２ａからなる第１のチャージポンピング回路と、
キャパシタＣ１ｂおよびスイッチＳ３ｂ，Ｓ２ｂからな
る第２のチャージポンピング回路とを相補的に動作させ
ている。そして、スイッチＳ２ａによるノードＮ２ａへ
の電荷の供給およびスイッチＳ３ｂによるノードＮｐｐ
への電荷の注入が開始される前に、ＮＭＯＳトランジス
タＭ１ｃをオンにし、ノードＮ１ａの電位とノードＮ１
ｂの電位とをイコライズする。これにより、第１のチャ
ージポンピング回路で消費される電荷を、第２のチャー
ジポンピング回路で再利用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に内
蔵され、内部電位を発生する内部電位発生回路および昇
圧電位発生ユニットに関し、特に、低消費電力化を実現
できる内部電位発生回路および昇圧電位発生ユニットに
関する。

【０００２】

【従来の技術】図２９は、従来の内部電位発生回路とし
ての昇圧電位発生回路の詳細を示す回路図である。

【０００３】図３０は、図２９の従来の昇圧電位発生回
路の動作を説明するためのタイミング図である。

【０００４】図２９および図３０を参照して、図２９の
従来の昇圧電位発生回路の動作を説明する。時刻ｔａ以
前において、入力ノードＮ１の電位が接地電位ＧＮＤで
あり、中間ノードＮ２の電位が、電源電位Ｖｃｃである
とする。また、スイッチＳ２、Ｓ３もオフになってい
る。時刻ｔａにおいて、ＰＭＯＳトランジスタＭ１ｂの
ゲートに、ＧＮＤレベルのクロックφ１ｂが入力されて
いるとき、ＮＭＯＳトランジスタＭ１ａのゲートには、
ＧＮＤレベルのクロックφ１ａが入力される。このた
め、入力ノードＮ１の電位は、電源電位Ｖｃｃになる。
そして中間ノードＮ２の電位は、キャパシタＣ１による
容量カップリングを受けて、２Ｖｃｃになる。

【０００５】次に、スイッチＳ３がオンになると、昇圧
電位ノードＮｐｐに、２Ｖｃｃ−Ｖｐｐの電荷が注入さ
れる。すなわち、第１回目の電荷の注入である。ここ
で、昇圧電位ノードＮｐｐの対向電極４８が、接地電位
ＧＮＤである場合には、電源電位Ｖｃｃを有するノード
から、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１、
キャパシタＣ１、中間ノードＮ２、スイッチＳ３を介し
て、昇圧電位ノードＮｐｐの対向電極（接地電位ＧＮ
Ｄ）へ、（２Ｖｃｃ−Ｖｐｐ）・Ｃの電荷が移動する。
すなわち、２Ｖｃｃ−Ｖｐｐの電荷が消費される。これ
は、第１回目の電荷の消費である。なお、キャパシタＣ
１の容量をＣとしている。

【０００６】時刻ｔｂにおいて、ＮＭＯＳトランジスタ
Ｍ１ａのゲートに、Ｖｃｃレベルのクロックφ１ａが入
力されているとき、ＰＭＯＳトランジスタＭ１ｂのゲー
トにＶｃｃレベルのクロックφ１ｂが入力されたときに
は、入力ノードＮ１の電位は、接地電位ＧＮＤになる。
そして、中間ノードＮ２の電位は、キャパシタＣ１によ
る容量カップリングを受けて、昇圧電位Ｖｐｐから、電
源電位Ｖｃｃ分下がってしまう。すなわち、中間ノード
Ｎ２の電位は、Ｖｐｐ−Ｖｃｃとなる。なお、時刻ｔｂ
前にスイッチＳ３は、オフになる。

【０００７】次に、時刻ｔｂを経過した後、スイッチＳ
２がオンにされる。このため、電源電位Ｖｃｃを有する
ノードから、スイッチＳ２、中間ノードＮ２、キャパシ
タＣ１、入力ノードＮ１、ＮＭＯＳトランジスタＭ１ｂ
を介して、接地電位ＧＮＤを有するノードに（２Ｖｃｃ
−Ｖｐｐ）・Ｃの電荷が移動する。すなわち、２Ｖｃｃ
−Ｖｐｐの電荷が消費されたことになる。これは、第２
回目の電荷の消費である。

【０００８】時刻ｔｃにおいて、次のサイクルが開始す
る。すなわち、時刻ｔａから時刻ｔｃで、１サイクルが
終了する。なお、時刻ｔｃの前にスイッチＳ２はオフに
なる。

【０００９】以上のことをまとめると、１サイクルの間
で、２Ｃ・（２Ｖｃｃ−Ｖｐｐ）の電荷が消費され、２
Ｖｃｃ−Ｖｐｐの電荷が昇圧電位ノードＮｐｐに供給さ
れたことになる。したがって、電荷効率は、１／２、す
なわち、５０％である。

【００１０】ここで、電荷効率が５０％であることか
ら、たとえば、１サイクルで、昇圧電位ノードＮｐｐ
に、電荷Ｉを供給するためには、２Ｉの電荷が必要とな
る。したがって、昇圧電位ノードＮｐｐに、電荷Ｉを供
給するためには、２Ｉ・Ｖｃｃの消費電力が必要とな
る。これらのことから、電荷効率をよくすれば、消費電
力を低減できることがわかる。

【００１１】図３１は、従来の内部電位発生回路として
の基板電位発生回路の詳細を示す回路図である。

【００１２】図３１を参照して、従来の基板電位発生回
路は、電源電位Ｖｃｃを有するノードと入力ノードＮ１
との間に接続されるＰＭＯＳトランジスタＭ１ａ、入力
ノードＮ１と接地電位ＧＮＤを有するノードとの間に接
続されるＮＭＯＳトランジスタＭ１ｂ、入力ノードＮ１
と中間ノードＮ２との間に接続されるキャパシタＣ１、
基板電位ノードＮｂｂと中間ノードＮ２との間に接続さ
れるＰＭＯＳトランジスタＭ３および中間ノードＮ２と
接地電位ＧＮＤを有するノードとの間に接続されるＰＭ
ＯＳトランジスタＭ２を含む。ＰＭＯＳトランジスタＭ
１ａ、Ｍ２、Ｍ３およびＮＭＯＳトランジスタＭ１ｂ
は、それぞれ、クロックφ１ａ、φ２、φ３およびφ１
ｂによって制御される。

【００１３】図３２は、図３１の従来の基板電位発生回
路の動作を説明するためのタイミング図である。

【００１４】クロックφ１ａとφ１ｂの振幅はＶｃｃで
ある。時刻ｔａｆ以前に、入力ノードＮ１が、接地電位
ＧＮＤであり、中間ノードＮ２が基板電位Ｖｂｂである
状態を考える。

【００１５】時刻ｔａｆで、クロックφ１ｂを、接地電
位ＧＮＤにして、ＮＭＯＳトランジスタＭ１ｂをオフに
する。そして、時刻ｔａで、クロックφ１ａを接地電位
ＧＮＤにしてＰＭＯＳトランジスタＭ１ａをオンにす
る。その結果、入力ノードＮ１の電位が電源電位Ｖｃｃ
になる。そして、中間ノードＮ２の電位が、キャパシタ
Ｃ１による容量カップリングを受けて、Ｖｂｂ＋Ｖｃｃ
に昇圧される。

【００１６】時刻ｔａｄで、クロックφ２を−Ｖｃｃに
して、ＰＭＯＳトランジスタＭ２をオンにする。そし
て、中間ノードＮ２の電荷を接地電位ＧＮＤを有するノ
ードに放電する。この際、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電
荷、すなわち、（Ｖｃｃ−｜Ｖｂｂ｜）・Ｃの電荷が、
電源電位Ｖｃｃを有するノードから、ＰＭＯＳトランジ
スタＭ１ａ、入力ノードＮ１、キャパシタＣ１、中間ノ
ードＮ２、ＰＭＯＳトランジスタＭ２を介して、接地電
位ＧＮＤを有するノードに移動する。すなわち、（Ｖｃ
ｃ＋Ｖｂｂ）・Ｃの電荷が、消費されることになる。な
お、キャパシタＣ１の容量をＣとしている。

【００１７】時刻ｔｂｆにおいて、クロックφ１ａを、
電源電位Ｖｃｃにして、ＰＭＯＳトランジスタＭ１ａを
オフにする。時刻ｔｂで、クロックφ１ｂを電源電位Ｖ
ｃｃにしてＮＭＯＳトランジスタＭ１ｂをオンにする。
その結果、入力ノードＮ１の電位が、接地電位ＧＮＤに
なる。そして、中間ノードＮ２の電位が、キャパシタＣ
１による容量カップリングを受けて、接地電位ＧＮＤか
ら、−Ｖｃｃに降圧される。

【００１８】時刻ｔｂｄで、クロックφ３を−Ｖｃｃに
して、ＰＭＯＳトランジスタＭ３をオンにする。そし
て、中間ノードＮ２を、基板電位Ｖｂｂに充電する。こ
の際、（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、基板電位ノー
ドＮｂｂの対向電極（接地電位ＧＮＤ）から、基板電位
ノードＮｂｂ、ＰＭＯＳトランジスタＭ３、中間ノード
Ｎ２、キャパシタＣ１、入力ノードＮ１、ＮＭＯＳトラ
ンジスタＭ１ｂを介して、接地電位を有するノードに移
動する。ここで、−（Ｖｃｃ＋Ｖｂｂ）・Ｃの電荷が、
基板電位ノードＮｂｂに放出される。これは、基板電位
ノードへの電荷の供給である。しかし、接地電位ＧＮＤ
を有するノードから接地電位ＧＮＤを有するノードへの
電荷移動であるため、電力消費はない。

【００１９】時刻ｔｃｆで、次のサイクルが開始する。
すなわち、時刻ｔａｆから時刻ｔｃｆまでで、１サイク
ルの動作が終了する。

【００２０】以上のことをまとめると、１サイクルで、
電源電位Ｖｃｃを有するノードから、接地電位ＧＮＤを
有するノードへ消費された全電荷は、（Ｖｃｃ＋Ｖｂ
ｂ）・Ｃとなる。なお、基板電位Ｖｂｂは、負の値を有
する。一方、基板電位ノードＮｂｂに供給される電荷
は、−（Ｖｃｃ＋Ｖｂｂ）・Ｃである。したがって、電
荷効率は、１００％である。

【００２１】電荷効率が、１００％であることから、た
とえば、１サイクルで、基板電位ノードＮｂｂに電荷Ｉ
を注入する場合には、電荷Ｉを消費することになる。し
たがって、１サイクルで、基板電位ノードＮｂｂに、電
荷Ｉを注入する場合には、Ｉ・Ｖｃｃの電力が消費され
ることになる。これらのことから、電荷効率をよくすれ
ば、低消費電力化を実現できることがわかる。

【００２２】

【発明が解決しようとする課題】上述のように、従来の
昇圧電位発生回路においては、電荷効率が５０％であ
る。また、従来の基板電位発生回路の電荷効率は、１０
０％である。

【００２３】したがって、低消費電力化を実現するため
には、昇圧電位発生回路の電荷効率を５０％より向上さ
せ、基板電位発生回路の電荷効率を１００％より向上さ
せることが要求される。

【００２４】この発明は、以上のような観点からなされ
たもので、電荷効率を向上させ、消費電力の低減化を図
ることのできる内部電位発生回路（昇圧電位発生回路、
基板電位発生回路）を提供することを目的とする。

【００２５】この発明の他の目的は、消費電力の低減化
を図ることのできる昇圧電位発生ユニットを提供するこ
とである。

【００２６】

【課題を解決するための手段】この発明の第１の発明に
係る内部電位発生回路は、内部電位ノードに内部電位を
発生するものである。この内部電位発生回路は、第１の
チャージポンピング手段および第２のチャージポンピン
グ手段を備えている。第１および第２のチャージポンピ
ング手段は、内部電位ノードに電荷を注入することによ
り内部電位を発生する。

【００２７】第１のチャージポンピング手段は、第１の
入力ノード、第１の中間ノード、第１の容量手段、第１
の注入手段および第１の供給手段を含む。第１の入力ノ
ードには、第１の電源電位が与えられる。第１の中間ノ
ードの電位は、第１の入力ノードの電位変化に応答し
て、変化する。第１の容量手段は、第１の入力ノード
と、第１の中間ノードとの間に接続される。第１の注入
手段は、第１の中間ノードから内部電位ノードに電荷を
注入する。第１の供給手段は、第１の中間ノードに第１
の電源電位を供給する。

【００２８】第２のチャージポンピング手段は、第２の
入力ノードと、第２の中間ノードと、第２の容量手段、
第２の注入手段および第２の供給手段を含む。第２の入
力ノードには、第２の電源電位が与えられる。第２の中
間ノードの電位は、第２の入力ノードの電位変化に応答
して、変化する。第２の容量手段は、第２の入力ノード
と、第２の中間ノードとの間に接続される。第２の注入
手段は、第２の中間ノードから内部電位ノードに電荷を
注入する。第２の供給手段は、第２の中間ノードに第１
の電源電位を供給する。

【００２９】内部電位発生回路は、第１の入力ノードの
電位と、第２の入力ノードの電位とをイコライズする第
１のイコライズ手段をさらに備える。

【００３０】第１の注入手段と、第２の注入手段とは、
交互に、内部電位ノードへ電荷を注入する。第１の注入
手段からの電荷の注入および第２の供給手段からの第１
の電源電位の供給の後に、第１のイコライズ手段により
イコライズが開始される。

【００３１】次いで、第１の供給手段による第１の電源
電位の供給および第２の注入手段による電荷の注入が行
なわれる。その後、第１の注入手段による電荷の注入お
よび第２の供給手段による第１の電源電位の供給が開始
される。

【００３２】以上のように、この発明の第１の発明に係
る内部電位発生回路では、第１の供給手段による第１の
電源電位の供給および第２の注入手段による電荷の注入
の開始前に、第１のチャージポンピング手段の第１の入
力ノード電位と、第２のチャージポンピング手段の第２
の入力ノードの電位とをイコライズする。したがって、
第１の供給手段によって第１の中間ノードへ供給された
第１の電源電位を、すなわち、電荷を、第２の注入手段
による内部電位ノードへの電荷の注入に利用できる。つ
まり、第１のチャージポンピング手段で消費される電荷
を、第２のチャージポンピング手段で再利用できる。

【００３３】このため、この発明の第１の発明に係る内
部電位発生回路では、消費電荷を小さくすることがで
き、内部電位の発生効率、すなわち、電荷効率を向上さ
せることが可能となる。言い換えると、低消費電力化を
実現できる。

【００３４】また、この発明の第１の発明に係る内部電
位発生回路では、第１の入力ノードの電位と、第２の入
力ノードの電位とをイコライズした後に、第１および第
２の入力ノードに電位変化を与えることができるため、
発生し得る内部電位の最大値を絶対値において小さくで
きる。つまり、内部電位発生回路の内部で発生される電
位の最大値を絶対値において小さくできる。

【００３５】このため、この発明の第１の発明に係る内
部電位発生回路では、その内部で、不要な大きさの電位
の発生を防止でき、低消費電力化を実現することが可能
となる。

【００３６】この発明の第２の発明に係る内部電位発生
ユニットは、昇圧電位ノードに昇圧電位を発生するもの
である。この昇圧電位発生ユニットは、検知手段、昇圧
電位発生手段および接続供給手段を備える。検知手段
は、外部電源電位のレベルを検知する。昇圧電位発生手
段は、外部電源電位を昇圧して、昇圧電位を発生する。
接続供給手段は、昇圧電位ノードと外部電源電位を有す
るノードとの間に設けられる。

【００３７】外部電源電位のレベルが、発生しようとす
る昇圧電位のレベルより高い場合には、外部電源電位
を、接続供給手段を介して、昇圧電位として、昇圧電位
ノードに供給すする。この場合には、昇圧電位発生手段
は動作を停止している。

【００３８】外部電源電位のレベルが、発生しようとす
る昇圧電位のレベル以下である場合には、昇圧電位発生
手段によって、昇圧電位ノードに、昇圧電位が発生され
る。この場合には、接続供給手段は、昇圧電位ノード
と、外部電源電位を有するノードとの間の接続を断って
いる。

【００３９】以上のように、この発明の第２の発明に係
る内部電位発生ユニットでは、外部電源電位のレベル
が、発生しようとする昇圧電位のレベルより高い場合に
は、外部電源電位を、接続供給手段を介して直接、昇圧
電位として、昇圧電位ノードに供給する。

【００４０】このため、この発明の第２の発明に係る内
部電位発生ユニットでは、外部電源電位のレベルが、発
生しようとする昇圧電位のレベルより高い場合には、昇
圧電位発生手段の動作を停止することができ、消費電力
を低減することができる。

【００４１】

【発明の実施の形態】以下、本発明による内部電位発生
回路（昇圧電位発生回路、基板電位発生回路）および昇
圧電位発生ユニットについて図面を参照しながら説明す
る。

【００４２】（実施の形態１）図１は、本発明の実施の
形態１による昇圧電位発生回路（Ｖｐｐ発生回路）を内
蔵するダイナミック・ランダム・アクセス・メモリ（以
下、「ＤＲＡＭ」という）を示す概略ブロック図であ
る。

【００４３】図１を参照して、ＤＲＡＭは、アドレス信
号入力端子群１、ロウアドレスバッファ３、ロウプリデ
コーダ５、ロウデコーダ７、コラムアドレスバッファ
９、コラムプリデコーダ１１、コラムデコーダ１３、メ
モリセルアレイ１５、センスアンプ１７、ＢＬＩドライ
バ１９、基板電位発生回路（Ｖｂｂ発生回路）２１およ
び昇圧電位発生回路２３を含む。

【００４４】アドレス信号入力端子群１は、アドレス信
号を受ける。ロウアドレスバッファ３は、アドレス信号
入力端子群１からのアドレス信号のうち行アドレス信号
をロウプリデコーダ５に与える。ロウプリデコーダ５お
よびロウデコーダ７は、行アドレス信号に基づき、複数
のワード線ＷＬのうち１つを選択して駆動する。コラム
アドレスバッファ９は、アドレス信号入力端子群１から
のアドレス信号のうち列アドレス信号をコラムプリデコ
ーダ１１に与える。コラムプリデコーダ１１およびコラ
ムデコーダ１３は、複数のビット線対ＢＬ，／ＢＬのう
ちの１つを選択する。

【００４５】選択されたワード線ＷＬに接続される図示
しないメモリセルからビット線対ＢＬ，／ＢＬにデータ
が読出される。このため、ビット線対間には、電位差が
生じ、この電位差は、センスアンプ１７によって増幅さ
れる。そして、センスアンプ１７による増幅の後、コラ
ムデコーダ１３によって選択されたビット線対ＢＬ，／
ＢＬのデータが、読出データＤＡＴＡとして出力され
る。ＢＬＩドライバ１９は、ビット線対ＢＬ，／ＢＬと
センスアンプ１７を分離するための回路である。

【００４６】昇圧電位発生回路２３は、チップ内部で発
生され使用される内部電源電位ｉｎｔＶｃｃあるいは、
外部から供給される外部電源電位ｅｘｔＶｃｃより高い
内部電位としての昇圧電位Ｖｐｐを発生する。昇圧電位
発生回路２３からの昇圧電位Ｖｐｐは、ロウデコーダ７
を介して、ワード線ＷＬに供給されるとともにＢＬＩド
ライバ１９を介して、ビット線アイソレーション信号伝
達線ＢＬＩに供給される。この昇圧電位発生回路２３
が、実施の形態１による内部電位発生回路としての昇圧
電位発生回路である。

【００４７】基板電位発生回路２１は、チップの接地電
位ＧＮＤより電位の低い内部電位としての基板電位Ｖｂ
ｂを発生する。基板電位発生回路２１からの基板電位Ｖ
ｂｂは、Ｐ型半導体基板２５に供給される。後で詳しく
説明するが、昇圧電位発生回路２３および基板電位発生
回路２１は、外部クロックあるいはリングオシレータか
らの基準クロックを受けて、昇圧電位Ｖｐｐや基板電位
Ｖｂｂを発生する。

【００４８】図２は、図１のロウデコーダ７またはＢＬ
Ｉドライバ１９の詳細を示す回路図である。

【００４９】図２を参照して、ロウデコーダまたはＢＬ
Ｉドライバは、負荷２７、ＰＭＯＳトランジスタ２９お
よびＮＭＯＳトランジスタ３１を含む。負荷２７と接地
電位ＧＮＤを有するノードとの間にＰＭＯＳトランジス
タ２９およびＮＭＯＳトランジスタ３１が直列に接続さ
れる。ＰＭＯＳトランジスタ２９およびＮＭＯＳトラン
ジスタ３１のゲートには、ワード線活性化信号／ＷＡが
入力される。

【００５０】負荷２７は、抵抗、スイッチまたは配線で
ある。昇圧電位発生回路２３からの昇圧電位Ｖｐｐは、
負荷２７を介して、ＰＭＯＳトランジスタ２９のソース
に与えられる。すなわち、ＰＭＯＳトランジスタ２９の
ソースには、昇圧電位Ｖｐｐまたは昇圧電位Ｖｐｐに準
ずる電位が与えられることになる。

【００５１】「Ｌ」レベルのワード線活性化信号／ＷＡ
が入力されたときには、ＰＭＯＳトランジスタ２９はオ
ンになり、ＮＭＯＳトランジスタ３１はオフになる。こ
れにより、昇圧電位Ｖｐｐまたは昇圧電位Ｖｐｐに準ず
る電位は、ＰＭＯＳトランジスタ２９を介して、ノード
Ｎに供給される。図２の回路がロウデコーダ７の場合に
は、ノードＮは、ワード線ＷＬである。図２の回路が、
ＢＬＩドライバ１９である場合には、ノードＮは、ビッ
ト線アイソレーション信号伝達線ＢＬＩである。

【００５２】図３は、一般的なＤＲＡＭにおいて、昇圧
電位Ｖｐｐが供給される部分の詳細を示す回路図であ
る。

【００５３】図３を参照して、ビット線ＢＬ２とビット
線ＢＬ３とは、ＮＭＯＳトランジスタ３５を介して接続
される。ビット線／ＢＬ２とビット線／ＢＬ３とは、Ｎ
ＭＯＳトランジスタ３７を介して接続される。ＮＭＯＳ
トランジスタ３５，３７のゲートは、ビット線アイソレ
ーション信号伝達線ＢＬＩ２に接続される。ビット線ア
イソレーション信号伝達線ＢＬＩ２は、寄生容量Ｃを有
する。

【００５４】ビット線ＢＬ３とビット線ＢＬ１とは、Ｎ
ＭＯＳトランジスタ３９を介して接続される。ビット線
／ＢＬ３とビット線／ＢＬ１とは、ＮＭＯＳトランジス
タ４１を介して接続される。ＮＭＯＳトランジスタ３
９，４１のゲートは、ビット線アイソレーション信号伝
達線ＢＬＩ１に接続される。ビット線アイソレーション
信号伝達線ＢＬＩ１は、寄生容量Ｃを有する。

【００５５】ワード線ＷＬとビット線ＢＬ１との交点に
は、ＮＭＯＳトランジスタ４３およびキャパシタ４７か
らなるメモリセルが接続される。なお、キャパシタ４７
の片側は、固定電位となっている。また、ワード線ＷＬ
は、寄生容量Ｃを有する。ビット線ＢＬ３とビット線／
ＢＬ３との間に、ＮＭＯＳトランジスタ４５が設けられ
る。ＮＭＯＳトランジスタ４５のゲートは、ビット線イ
コライズ信号伝達線ＥＱＬに接続される。

【００５６】ビット線アイソレーション信号伝達線ＢＬ
Ｉ１は、ビット線対ＢＬ１，／ＢＬ１とセンスアンプ３
３とを分離するために用いる、すなわち、ビット線対Ｂ
Ｌ１，／ＢＬ１とビット線対ＢＬ３，／ＢＬ３とを分離
するために用いるビット線アイソレーション信号を伝達
するためのものである。なお、ビット線アイソレーショ
ン信号伝達線ＢＬＩ２についても同様である。

【００５７】ビット線イコライズ信号伝達線ＥＱＬは、
ビット線ＢＬ３の電位とビット線／ＢＬ３の電位とのイ
コライズを制御するためのビット線イコライズ信号を伝
達するためのものである。昇圧電位発生回路２３が発生
する昇圧電位Ｖｐｐは、このようなビット線アイソレー
ション信号伝達線ＢＬＩ１，ＢＬＩ２、ワード線ＷＬお
よびビット線イコライズ信号伝達線ＥＱＬに供給される
ものである。したがって、昇圧電位Ｖｐｐは、ビット線
（ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ３，／Ｂ
Ｌ３）の電位（振幅）の上限より、トランジスタ３５〜
４３のしきい値電圧Ｖｔｈ以上である必要がある。ビッ
ト線の電位の上限は、通常、メモリセルアレイの電源電
圧Ｖｃｃに等しい。このため、昇圧電位Ｖｐｐは以下の
関係を満たす必要がある。

【００５８】Ｖｐｐ≧Ｖｃｃ＋Ｖｔｈ （１） ここで、実施の形態１による昇圧電位発生回路は、消費
電力の低減化を図ることを目的としている。以下、実施
の形態１による昇圧電位発生回路が、どのような観点か
ら消費電力の低減化を図っているかを、一般的な昇圧電
位発生回路に基づいて説明する。

【００５９】ＤＲＡＭで使用されている、一般的な昇圧
電位発生回路では、回路の制約上、昇圧電位Ｖｐｐは、
以下の要件を満たす必要がある。

【００６０】Ｖｐｐ＜２・Ｖｃｃ （２） したがって、一般的な昇圧電位発生回路から発生される
昇圧電位Ｖｐｐは、式（２）を満たす範囲に設定されて
いる。このため、当然、しきい値電圧Ｖｔｈも、以下の
条件を満たしている。

【００６１】Ｖｃｃ＞Ｖｔｈ （３） ここで、近年、内部動作電源の電位は、外部から供給さ
れる外部電源電位ｅｘｔＶｃｃを降圧して用いる場合が
多い。このため、特に、メモリセルアレイ部分の動作電
源の電位、すなわち、内部電源電位ｉｎｔＶｃｃは、外
部電源電位ｅｘｔＶｃｃよりかなり低い場合が一般的と
なっている。ここで、外部電源電位ｅｘｔＶｃｃと内部
電源電位ｉｎｔＶｃｃとの電位差をＶｅｉｄとする。こ
うした場合に、以下の関係を満たせば、特に、昇圧電位
発生回路を用いる必要はない。

【００６２】Ｖｅｉｄ≧Ｖｔｈ （４） 式（１）において、電源電位Ｖｃｃを、内部電源電位ｉ
ｎｔＶｃｃとし、式（２）の電源電位Ｖｃｃを外部電源
電位ｉｎｔＶｃｃとした場合に、式（１）および式
（２）から、以下の関係が導かれる。

【００６３】 Ｖｔｈ＜ｉｎｔＶｃｃ＋２Ｖｅｉｄ （５） 近年、ＤＲＡＭの大容量化および低電圧化に伴い、そこ
に内蔵される昇圧電位発生回路の消費電力のチップ全体
の消費電力に占める割合は増大している。したがって、
ＤＲＡＭにおいて、昇圧電位発生回路の消費電力の低減
が急務となっている。ＤＲＡＭの実際の使用状態では、
式（４）は満足しない。しかし、式（５）は、満足す
る。しかも、式（５）については、ぎりぎりで満足する
のでなく、余裕をもって満足する。ここで、Ｖｅｉｄと
ｉｎｔＶｃｃ＋２Ｖｅｉｄとの中間の電位Ｖｍを仮定
し、式（４）を満足しないという事実と、式（５）か
ら、以下の関係が導かれる。

【００６４】 Ｖｉｅｄ＜Ｖｔｈ＜Ｖｍ＜ｉｎｔＶｃｃ＋２Ｖｅｉｄ （６） したがって、しきい値電圧Ｖｔｈは、以下の範囲にあれ
ばよい。

【００６５】Ｖｉｅｄ＜Ｖｔｈ＜Ｖｍ （７） すなわち、式（１）を考慮すると、昇圧電位Ｖｐｐは、
ｉｎｔＶｃｃ＋Ｖｍ以上であればよく、ｉｎｔＶｃｃ＋
（ｉｎｔＶｃｃ＋２Ｖｅｉｄ）以上である必要はない。
言い換えると、昇圧電位発生回路は、ｉｎｔＶｃｃ＋
（ｉｎｔＶｃｃ＋２Ｖｅｉｄ）という電位より大きな電
位を発生する必要はなく、それより小さなｉｎｔＶｃｃ
＋Ｖｍという電位を発生すれば十分であることを意味す
る。

【００６６】たとえば、図２８の従来の昇圧電位発生回
路では、昇圧電位Ｖｐｐを発生するために２Ｖｃｃの電
位をその内部で発生させており、また、最大で２Ｖｃｃ
の昇圧電位Ｖｐｐを発生できるものである。したがっ
て、発生し得る昇圧電位Ｖｐｐの電位を、２Ｖｃｃより
小さくすれば、図２８に示した従来の昇圧電位発生回路
よりも、消費電力の小さな昇圧電位発生回路を実現でき
ることになる。以上の観点および、電荷効率向上という
観点から考え出された実施の形態１による昇圧電位発生
回路について詳しく説明する。

【００６７】図４は、本発明の実施の形態１による内部
電位発生回路としての昇圧電位発生回路の詳細を示す回
路図である。

【００６８】図４を参照して、実施の形態１による昇圧
電位発生回路は、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯ
ＳトランジスタＭ１ｃ，Ｍ１ｂ、キャパシタＣ１ａ，Ｃ
１ｂおよびスイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂを
含む。

【００６９】ＰＭＯＳトランジスタＭ１ａおよびＮＭＯ
ＳトランジスタＭ１ｃ，Ｍ１ｂは、電源電位Ｖｃｃを有
するノードと接地電位ＧＮＤを有するノードとの間に直
列に接続される。ＰＭＯＳトランジスタＭ１ａのゲート
は、クロックφ１ａを受ける。ＮＭＯＳトランジスタＭ
１ｃのゲートは、クロックφ１ｃを受ける。ＮＭＯＳト
ランジスタＭ１ｂのゲートは、クロックφ１ｂを受け
る。キャパシタＣ１ａは、入力ノードＮ１ａと中間ノー
ドＮ２ａとの間に接続される。キャパシタＣ１ｂは、入
力ノードＮ１ｂと中間ノードＮ２ｂとの間に接続され
る。スイッチＳ３ａは、昇圧電位ノードＮｐｐと中間ノ
ードＮ２ａとの間に設けられる。スイッチＳ２ａは、中
間ノードＮ２ａと電源電位Ｖｃｃを有するノードとの間
に設けられる。スイッチＳ３ｂは、昇圧電位ノードＮｐ
ｐと中間ノードＮ２ｂとの間に設けられる。スイッチＳ
２ｂは、中間ノードＮ２ｂと電源電位Ｖｃｃを有するノ
ードとの間に設けられる。この基板電位発生回路は、昇
圧電位ノードＮｐｐに昇圧電位Ｖｐｐを発生するもので
ある。

【００７０】図５は、図４の基板電位発生回路の動作を
説明するためのタイミング図である。以下の説明では、
Ｖｐｐ−Ｖｃｃ＝Ｖｄｉｆとし、キャパシタＣ１ａ，Ｃ
１ｂの効率を１００％と仮定する。また、キャパシタＣ
１ａ，Ｃ１ｂの容量をＣとする。

【００７１】クロックφ１ａとφ１ｂは、相補クロック
であり、振幅はＶｃｃである。また、クロックφ１ｃ
は、φ１ａおよびφ１ｂの同一の周波数を用い、振幅は
Ｖｃｃである。

【００７２】時刻ｔａｆ以前において、入力ノードＮ１
ａが、電源電位Ｖｃｃであり、入力ノードＮ１ｂが、接
地電位ＧＮＤであり、中間ノードＮ２ａが昇圧電位Ｖｐ
ｐであり、中間ノードＮ２ｂが電源電位Ｖｃｃである状
態を考える。

【００７３】時刻ｔａｆにおいて、クロックφ１ａを電
源電位Ｖｃｃまで上昇させ、クロックφ１ｂを接地電位
ＧＮＤまで下降させる。こうすることで、入力ノードＮ
１ａを電源電位Ｖｃｃを有するノードから切り離すとと
もに、入力ノードＮ１ｂを、接地電位ＧＮＤを有するノ
ードから切り離す。時刻ｔａにおいて、クロックφ１ｃ
が、電源電位Ｖｃｃまで上昇することで、ＮＭＯＳトラ
ンジスタＭ１ｃがオンする。この結果、ノードＮ１ａの
電位と、ノードＮ１ｂの電位とがイコライズされ、各ノ
ードの電位は（１／２）Ｖｃｃとなる。さらに、時刻ｔ
ａでは、入力ノードＮ１ａの電位が（１／２）Ｖｃｃま
で下降するため、中間ノードＮ２ａの電位は、キャパシ
タＣ１ａによる容量カップリングを受けて（１／２）Ｖ
ｃｃ＋Ｖｄｉｆとなる。また、時刻ｔａでは、入力ノー
ドＮ１ｂの電位が、（１／２）Ｖｃｃまで上昇するた
め、中間ノードＮ２ｂの電位は、キャパシタＣ１ｂによ
る容量カップリングを受け、（３／２）Ｖｃｃとなる。

【００７４】時刻ｔａの直後から、中間ノードＮ２ａ
は、スイッチＳ２ａにより、電源電位Ｖｃｃにまで充電
される。これと同時に、中間ノードＮ２ｂは、スイッチ
Ｓ３ｂによって昇圧電位Ｖｐｐにまで放電される。すな
わち、スイッチＳ３ｂを介して、昇圧電位ノードＮｐｐ
に電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給され
る。これは、第１回目の電荷供給である。

【００７５】この場合において、昇圧電位ノードＮｐｐ
の対向電極４８が、接地電位ＧＮＤである場合、電源電
位Ｖｃｃを有するノードから、スイッチＳ２ａ、中間ノ
ードＮ２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、Ｎ
ＭＯＳトランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパ
シタＣ１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを
介して、昇圧電位ノードＮｐｐの対向電極（接地電位Ｇ
ＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷
が移動する。すなわち、第１回目の電荷の消費である。

【００７６】時刻ｔｂｆにおいて、ＮＭＯＳトランジス
タＭ１ｃがオフした後、時刻ｔｂにおいて、クロックφ
１ａが、接地電位ＧＮＤまで下降することで、入力ノー
ドＮ１ａは充電され、その電位は電源電位Ｖｃｃとな
る。一方、時刻ｔｂでは、クロックφ１ｂが電源電位Ｖ
ｃｃまで上昇することで、入力ノードＮ１ｂが放電さ
れ、その電位は、接地電位ＧＮＤとなる。以上のことか
ら、時刻ｔｂでは、中間ノードＮ２ａが容量カップリン
グを受け、その電位が（３／２）Ｖｃｃとなり、中間ノ
ードＮ２ｂが容量カップリングを受け、その電位が（１
／２）Ｖｃｃ＋Ｖｄｉｆとなる。時刻ｔｂの直後から、
中間ノードＮ２ａは、スイッチＳ３ａによって、昇圧電
位Ｖｐｐにまで放電される。すなわち、スイッチＳ３ａ
を介して、昇圧電位ノードＮｐｐに、電荷｛（１／２）
Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。これは、第２回
目の電荷の供給である。これと同時に、ノードＮ２ｂ
は、スイッチＳ２ｂによって、電源電位Ｖｃｃにまで充
電される。

【００７７】この場合において、昇圧電位ノードＮｐｐ
の対向電極が接地電位ＧＮＤである場合、電源電位Ｖｃ
ｃを有するノードから、ＰＭＯＳトランジスタＭ１ａ、
入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２
ａ、スイッチＳ３ａを介して、昇圧電位ノードＮｐｐの
対向電極（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−
Ｖｄｉｆ｝・Ｃの電荷が移動する。これは、第２回目の
電荷の消費である。これと同時に、電源電位Ｖｃｃを有
するノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、
キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳト
ランジスタＭ１ｂを介して、接地電位ＧＮＤを有するノ
ードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が
移動する。これは、第３回目の電荷の消費である。な
お、第２、第３回目の電荷消費は同時である。

【００７８】時刻ｔｃｆにおいては、クロックφ１ａ
が、電源電位Ｖｃｃまで上昇し、クロックφ１ｂが接地
電位ＧＮＤまで下降し、次のサイクルの動作が開始す
る。したがって、時刻ｔａｆから、時刻ｔｃｆまでで、
１サイクルの動作が終了する。

【００７９】以上のことから、１サイクルの間に、電源
電位Ｖｃｃを有するノードから、接地電位ＧＮＤを有す
るノードへ消費されたすべての消費電荷は、｛（３／
２）Ｖｃｃ−３Ｖｄｉｆ｝・Ｃとなる。一方、１サイク
ルの間に、昇圧電位ノードＮｐｐに供給される電荷は、
｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、１サ
イクルの間での、電荷効率は、２／３である。すなわ
ち、実施の形態１による昇圧電位発生回路の電荷効率
は、図２９に示した従来の昇圧電位発生回路の電荷効率
である５０％を超える。

【００８０】ここで、たとえば、実施の形態１による昇
圧電位発生回路において、１サイクルの間に昇圧電位ノ
ードＮｐｐへ供給される電荷をＩとすると、その電荷の
供給のためには、（３／２）Ｉの電荷が消費されること
になる。このため、１サイクルの間での消費電力は、
（３／２）Ｉ・Ｖｃｃとなる。これは、図２９に示した
従来の昇圧電位発生回路が１サイクルの間に、昇圧電位
ノードＮｐｐに電荷Ｉを供給するとき消費する電力であ
る２Ｉ・Ｖｃｃよりも小さくなっている。

【００８１】また、図２９に示した従来の昇圧電位発生
回路は、昇圧電位Ｖｐｐを発生するのに、最大２Ｖｃｃ
までの電位をその内部で発生する必要があり、また、発
生し得る最大の昇圧電位は、２Ｖｃｃであるのに対し、
実施の形態１による昇圧電位発生回路では、昇圧電位Ｖ
ｐｐを発生するのに最大で（３／２）Ｖｃｃを発生し、
また、発生し得る最大の昇圧電位は、（３／２）Ｖｃｃ
である。すなわち、実施の形態１による昇圧電位発生回
路が発生し得る昇圧電位は、従来の昇圧電位発生回路が
発生し得る昇圧電位よりも小さくなっている。このた
め、実施の形態１による昇圧電位発生回路の消費電力
は、図２９に示した従来の昇圧電位発生回路よりも小さ
くなる。

【００８２】次に、対向電極４８が、電源電位Ｖｃｃで
ある場合を考える。昇圧電位ノードＮｐｐへの電荷供給
時には、電流は、昇圧電位ノードＮｐｐの対向電極（電
源電位Ｖｃｃ）に流れるため、上記のような第１回目お
よび第２回目の電荷の消費がないことになる。このこと
を考慮して、電荷効率を算出する。１サイクルの動作の
間に、電源電位Ｖｃｃを有するノードから接地電位ＧＮ
Ｄを有するノードへ消費される全消費電荷は、｛（１／
２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、１サイクル
の間に、昇圧電位ノードＮｐｐに供給される電荷は、
｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したがって、電荷
効率は２である。すなわち、電荷効率は２００％に達
し、低消費電力化を図ることができる。

【００８３】実施の形態１による昇圧電位発生回路が、
消費電力を低減できることについて、概念的に説明す
る。図２９の従来の昇圧電位発生回路では、１サイクル
の間で、２度電荷を消費し、１度電荷を昇圧電位ノード
Ｎｐｐに供給する。これに対し、実施の形態１による昇
圧電位発生回路は、１サイクルの間で、３度電荷を消費
し、昇圧電位ノードＮｐｐに２度電荷を供給する。した
がって、実施の形態１による昇圧電位発生回路が、２度
昇圧電位ノードＮｐｐに電荷を供給するという意味で
は、図２９に示した従来の昇圧電位発生回路を２つ並列
に設けた場合と対比して説明することができる。図２９
に示した従来の基板電位発生回路を２つ設けた場合に
は、１サイクルの間に、４度電荷を消費し、２度昇圧電
位ノードＮｐｐに電荷を供給することになる。このこと
から、実施の形態１による昇圧電位発生回路において
は、従来の昇圧電位発生回路を２つ設ける場合に比し、
電荷の消費が１回少ない。これが、実施の形態１による
昇圧電位発生回路が低消費電力化を実現できる原因とな
っている。詳しくは以下の理由による。

【００８４】図４および図５を参照して、時刻ｔａで、
ＮＭＯＳトランジスタＭ１ｃがオンになった後、すなわ
ち、イコライズ手段としてのＮＭＯＳトランジスタＭ１
ｃにより、入力ノードＮ１ａの電位と入力ノードＮ１ｂ
の電位とのイコライズが開始された後に、スイッチＳ２
ａにより、電源電位Ｖｃｃ、すなわち、電荷が中間ノー
ドＮ２ａに供給される。一方、スイッチＳ２ａがオンに
なると同時に、スイッチＳ３ｂがオンになり、中間ノー
ドＮ２ｂの電荷が、昇圧電位ノードＮｐｐに供給され
る。このとき、昇圧電位ノードＮｐｐの対向電極４８
が、接地電位ＧＮＤの場合には、電荷が消費されること
になる。このような、スイッチＳ３ｂを介して対向電極
４８へ移動する電荷として、電源電位Ｖｃｃを有するノ
ードから中間ノードＮ２ａへ、スイッチＳ２ａを介して
供給される電荷を用いることができる。これは、ＮＭＯ
ＳトランジスタＭ１ｃによりイコライズが行なわれてい
るからである。

【００８５】すなわち、キャパシタＣ１ａおよびスイッ
チＳ３ａ，Ｓ２ａからなる第１のチャージポンピング回
路に供給される電荷（第１のチャージポンピング回路で
消費される電荷）を、キャパシタＣ１ｂおよびスイッチ
Ｓ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回路
で再利用することにより、従来の昇圧電位発生回路を２
つ設けた場合に比し、電荷の消費を１回少なくしてい
る。これにより、実施の形態１による昇圧電位発生回路
は、消費電力の低減化を図っている。

【００８６】図６は、図４のクロックφ１ａ、φ１ｃ、
φ１ｂを発生するためのクロック発生回路の詳細を示す
回路図である。

【００８７】図６を参照して、クロック発生回路は、イ
ンバータ４９，５１，５３，５５，５７，５９、遅延回
路６１、ＡＮＤ回路６３およびＯＲ回路６５を含む。

【００８８】インバータ４９〜５７は、ノードＮＣ１と
ノードＮＣ２との間に直列に接続される。ノードＮＣ１
とノードＮＣ２との間には遅延回路６１が設けられる。
ＡＮＤ回路６３およびＯＲ回路６５の一方入力ノード
は、ノードＮＣ１と接続される。ＡＮＤ回路６３および
ＯＲ回路６５の他方入力ノードは、ノードＮＣ２に接続
される。ＯＲ回路６５の出力ノードは、インバータ５９
の入力ノードに接続される。

【００８９】図６を参照して、インバータ４９〜５７か
らなるリングオシレータによって、ノードＮＣ１にクロ
ックφＡが生じる。遅延回路６１は、クロックφＡを遅
延したクロックφＢをノードＮＣ２に出力する。ＡＮＤ
回路６３によって、クロックφＡとクロックφＢとのＡ
ＮＤ演算を求めることで、クロックφ１ｃが生成され
る。ＯＲ回路６５によって、クロックφＡとクロックφ
ＢとのＯＲ演算を求めることで、クロックφ１ａが形成
される。ＯＲ回路６５からのクロックφ１ａを、インバ
ータ５９によって、位相を反転することで、クロックφ
１ｂが生成される。

【００９０】図７は、図６のクロック発生回路が発生す
るクロックφＡ，φＢ，φ１ａ，φ１ｂ，φ１ｃのタイ
ミング図である。

【００９１】図７を参照して、時刻ｔａｆにおいて、ク
ロックφＡが「Ｈ」レベルになる。そして、遅延回路６
１による遅延の後、すなわち、時刻ｔａにおいて、クロ
ックφＢが「Ｈ」レベルになる。

【００９２】時刻ｔｂｆにおいて、クロックφＡが
「Ｌ」レベルになる。そして、遅延回路６１による遅延
の後、すなわち、時刻ｔｂで、クロックφＢが「Ｌ」レ
ベルになる。

【００９３】このような、クロックφＡおよびクロック
φＢのレベルに応じて、クロックφ１ａ，φ１ｂ，φ１
ｃのレベルが決定される。

【００９４】以上のように、実施の形態１による内部電
圧発生回路としての昇圧電位発生回路では、キャパシタ
Ｃ１ａおよびスイッチＳ３ａ，Ｓ２ａからなる第１のチ
ャージポンピング回路と、キャパシタＣ１ｂおよびスイ
ッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング
回路とを、相補的に動作させている。そして、さらに、
イコライズ手段としてのＮＭＯＳトランジスタＭ１ｃに
よるイコライズの開始後に、すなわち、時刻ｔａの後
に、第１のチャージポンピング回路のスイッチＳ２ａを
介して、中間ノードＮ２ａに、電源電位Ｖｃｃ、すなわ
ち、電荷が供給される。これと同時に、第２のチャージ
ポンピング回路のスイッチＳ３ｂを介して、中間ノード
Ｎ２ｂの電荷が、昇圧電位ノードＮｐｐに注入される。

【００９５】このため、実施の形態１による昇圧電位発
生回路では、第１のチャージポンピング回路に供給され
た電荷（第１のチャージポンピング回路で消費される電
荷）を、ＮＭＯＳトランジスタＭ１ｃを介して、中間ノ
ードＮ２ｂに供給できる。したがって、第１のチャージ
ポンピング回路に供給された電荷（第１のチャージポン
ピング回路で消費される電荷）を、第２のチャージポン
ピング回路のスイッチＳ３ｂから昇圧電位ノードＮｐｐ
へ注入する電荷として、再利用することができる。

【００９６】その結果、実施の形態１による昇圧電位発
生回路では、電荷効率（昇圧電位ノードＮｐｐへ注入さ
れた電荷／消費電荷）を向上させることができ、消費電
力の低減化を実現できる。

【００９７】また、実施の形態１による昇圧電位発生回
路では、入力ノードＮ１ａの電位と、入力ノードＮ１ｂ
の電位とをイコライズした後、時刻ｔｂにおいて、入力
ノードＮ１ａ，Ｎ１ｂの電位を変化させる。このため、
時刻ｔｂにおける入力ノードＮ１ａ，Ｎ１ｂの電位の変
化は（１／２）・Ｖｃｃである。したがって、中間ノー
ドＮ２ａ，Ｎ２ｂの時刻ｔｂにおける電位変化も（１／
２）・Ｖｃｃであり、昇圧電位Ｖｐｐの発生のために内
部で発生する電位の最大値、すなわち、発生し得る昇圧
電位Ｖｐｐの最大値を小さくできる。なお、図２９に示
した従来の昇圧電位発生回路の中間ノードＮ２の電位変
化はＶｃｃであり、発生し得る昇圧電位の最大値は、２
Ｖｃｃであるのに対し、本実施の形態による昇圧電位発
生回路が発生し得る昇圧電位の最大値は、３／２Ｖｃｃ
である。

【００９８】このように、実施の形態１による昇圧電位
発生回路では、その内部で不要な大きさの電位の発生を
防止でき、低消費電力化を実現することが可能となる。
なお、図４の昇圧電位発生回路の電源電位Ｖｃｃは、外
部電源電位ｅｘｔＶｃｃでもいいし、内部電源電位ｉｎ
ｔＶｃｃでもよい。

【００９９】（実施の形態２）実施の形態２による内部
電位発生回路としての昇圧電位発生回路は、図４の昇圧
電位発生回路（実施の形態１）のスイッチＳ２ａ，Ｓ２
ｂ，Ｓ３ａ，Ｓ３ｂを、具体的な電気回路で置換えたも
のである。したがって、実施の形態２による昇圧電位発
生回路の動作は、実施の形態１による昇圧電位発生回路
の動作と同様である。このため、実施の形態２による昇
圧電位発生回路は、実施の形態１による昇圧電位発生回
路と同様の効果を奏する。

【０１００】図８は、実施の形態２による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。なお、図４と同様の部分については同一の参照符号
を付しその説明を適宜省略する。

【０１０１】図８を参照して、図４のスイッチＳ２ａに
相当するのが、ＮＭＯＳトランジスタＭ２ａ，Ｍ４ａお
よびキャパシタＣ２ａからなる電気回路である。ＮＭＯ
ＳトランジスタＭ２ａは、電源電位Ｖｃｃを有するノー
ドと、中間ノードＮ２ａとの間に接続される。ＮＭＯＳ
トランジスタＭ２ａのゲートは、ノードＮ４ａに接続さ
れる。ＮＭＯＳトランジスタＭ４ａは、電源電位Ｖｃｃ
を有するノードとノードＮ４ａとの間に接続される。Ｎ
ＭＯＳトランジスタＭ４ａのゲートは、電源電位Ｖｃｃ
を有するノードに接続される。キャパシタＣ２ａは、ノ
ードＮ４ａに接続されるとともに、クロックφ２ａを受
ける。

【０１０２】図４のスイッチＳ３ａに相当するのは、Ｎ
ＭＯＳトランジスタＭ３ａ，Ｍ５ａおよびキャパシタＣ
３ａからなる電気回路である。ＮＭＯＳトランジスタＭ
３ａは、中間ノードＮ２ａと昇圧電位ノードＮｐｐとの
間に接続される。ＮＭＯＳトランジスタＭ３ａのゲート
は、ノードＮ５ａに接続される。ＮＭＯＳトランジスタ
Ｍ５ａは、電源電位Ｖｃｃを有するノードと、ノードＮ
５ａとの間に接続される。ＮＭＯＳトランジスタＭ５ａ
のゲートは、電源電位Ｖｃｃを有するノードに接続され
る。キャパシタＣ３ａは、ノードＮ５ａに接続されると
ともに、クロックφ３ａを受ける。

【０１０３】図４のスイッチＳ２ｂに相当するのは、Ｎ
ＭＯＳトランジスタＭ２ｂ，Ｍ４ｂおよびキャパシタＣ
２ｂからなる電気回路である。ＮＭＯＳトランジスタＭ
２ｂは、電源電位Ｖｃｃを有するノードと中間ノードＮ
２ｂとの間に接続される。ＮＭＯＳトランジスタＭ２ｂ
のゲートは、ノードＮ４ｂに接続される。ＮＭＯＳトラ
ンジスタＭ４ｂは、電源電位Ｖｃｃを有するノードと、
ノードＮ４ｂとの間に接続される。ＮＭＯＳトランジス
タＭ４ｂのゲートは、電源電位Ｖｃｃを有するノードに
接続される。キャパシタＣ２ｂは、ノードＮ４ｂに接続
されるとともに、クロックφ２ｂを受ける。

【０１０４】図４のスイッチＳ３ｂに相当するのは、Ｎ
ＭＯＳトランジスタＭ３ｂ，Ｍ５ｂおよびキャパシタＣ
３ｂからなる電気回路である。ＮＭＯＳトランジスタＭ
３ｂは、中間ノードＮ２ｂと昇圧電位ノードＮｐｐとの
間に接続される。ＮＭＯＳトランジスタＭ３ｂのゲート
は、ノードＮ５ｂに接続される。ＮＭＯＳトランジスタ
Ｍ５ｂは、電源電位Ｖｃｃを有するノードと、ノードＮ
５ｂとの間に接続される。ＮＭＯＳトランジスタＭ５ｂ
のゲートは、電源電位Ｖｃｃを有するノードに接続され
る。キャパシタＣ３ｂは、ノードＮ５ｂに接続されると
ともに、クロックφ３ｂを受ける。

【０１０５】図９は、図８の昇圧電位発生回路の動作を
説明するためのタイミング図である。なお、Ｖｐｐ−Ｖ
ｃｃ＝Ｖｄｉｆとする。

【０１０６】図９を参照して、時刻ｔａｆおよびｔａの
動作は実施の形態１による昇圧電位発生回路と同一であ
る。すなわち、時刻ｔａでは、クロックφ１ｃを電源電
位Ｖｃｃに上昇させ、ＮＭＯＳトランジスタＭ１ａをオ
ンにして、入力ノードＮ１ａの電位と入力ノードＮ１ｂ
の電位とをイコライズする。この結果、入力ノードＮ１
ａ，Ｎ１ｂの電位は、（１／２）Ｖｃｃとなる。

【０１０７】時刻ｔａｄにおいて、クロックφ２ａおよ
びφ３ｂを電源電位Ｖｃｃまで上昇させることで、ノー
ドＮ４ａおよびノードＮ５ｂを、容量結合で、２Ｖｃｃ
−Ｖｔｈまで昇圧する。これによって、ＮＭＯＳトラン
ジスタＭ２ａ，Ｍ３ｂをオン状態とする。このとき、中
間ノードＮ２ａは、ＮＭＯＳトランジスタＭ２ａによっ
て電源電位Ｖｃｃにまで充電され、中間ノードＮ２ｂ
は、ＮＭＯＳトランジスタＭ３ｂによって昇圧電位Ｖｐ
ｐにまで放電される。

【０１０８】この場合において、ＮＭＯＳトランジスタ
Ｍ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／
２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、
第１回目の昇圧電位ノードＮｐｐへの電荷の供給であ
る。ここで、昇圧電位ノードＮｐｐの対向電極４８が接
地電位ＧＮＤである場合、電源電位Ｖｃｃを有するノー
ドから、ＮＭＯＳトランジスタＭ２ａ、中間ノードＮ２
ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳト
ランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１
ｂ、中間ノードＮ２ｂおよびＮＭＯＳトランジスタＭ３
ｂを介して、昇圧電位ノードＮｐｐの対向電極４８（接
地電位ＧＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・
Ｃの電荷が移動する。すなわち、第１回目の電荷の消費
である。

【０１０９】時刻ｔｂｆにおいて、ＮＭＯＳトランジス
タＭ１ｃがオフした後、時刻ｔｂで、クロックφ１ａ
が、接地電位ＧＮＤまで下降することで、入力ノードＮ
１ａが電源電位Ｖｃｃに充電される。したがって、中間
ノードＮ２ａがキャパシタＣ１ａによる容量カップリン
グを受け、中間ノードＮ２ａの電位が（３／２）Ｖｃｃ
になる。

【０１１０】一方、時刻ｔｂでは、クロックφ１ｂが電
源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが
接地電位ＧＮＤまで放電される。したがって、中間ノー
ドＮ２ｂがキャパシタＣ１ｂによる容量カップリングを
受け、中間ノードＮ２ｂの電位が（１／２）Ｖｃｃ＋Ｖ
ｄｉｆとなる。

【０１１１】時刻ｔｂｄにおいて、クロックφ３ａおよ
びクロックφ２ｂを電源電位Ｖｃｃまで上昇させること
で、ノードＮ５ａおよびノードＮ４ｂを容量結合で２Ｖ
ｃｃ−Ｖｔｈまで昇圧する。これによって、ＮＭＯＳト
ランジスタＭ３ａおよびＭ２ｂをオン状態とする。この
とき、中間ノードＮ２ａはＮＭＯＳトランジスタＭ３ａ
によって、昇圧電位Ｖｐｐにまで放電され、中間ノード
Ｎ２ｂは、ＮＭＯＳトランジスタＭ２ｂによって、電源
電位Ｖｃｃにまで充電される。この場合には、ＮＭＯＳ
トランジスタＭ３ａを介して、昇圧電位ノードＮｐｐに
電荷｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給され
る。すなわち、第２回目の昇圧電位ノードＮｐｐへの電
荷の供給である。この場合において、昇圧電位ノードＮ
ｐｐの対向電極４８が接地電位ＧＮＤである場合、電源
電位Ｖｃｃを有するノードから、ＰＭＯＳトランジスタ
Ｍ１ａ、入力ノードＮ１ａ、キャパシタＣ１ａ、中間ノ
ードＮ２ａおよびＮＭＯＳトランジスタＭ３ａを介し
て、昇圧電位ノードＮｐｐの対向電極４８（接地電位Ｇ
ＮＤ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷
が移動する。すなわち、第２回目の電荷の消費である。
これと同時に、電源電位Ｖｃｃを有するノードから、Ｎ
ＭＯＳトランジスタＭ２ｂ、中間ノードＮ２ｂ、キャパ
シタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジ
スタＭ１ｂを介して、接地電位ＧＮＤを有するノード
へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が移動
する。すなわち、第３回目の電荷の消費である。なお、
第２、第３回目の電荷消費は同時である。

【０１１２】時刻ｔｃｆにおいて、クロックφ１ａ，φ
１ｂが遷移することで、次のサイクルが開始する。すな
わち、時刻ｔａｆから時刻ｔｃｆで１サイクルが終了す
る。

【０１１３】１サイクルの間に、電源電位Ｖｃｃを有す
るノードから接地電位ＧＮＤを有するノードへ消費され
たすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖｄｉ
ｆ｝・Ｃとなる。一方、昇圧電位ノードＮｐｐに供給さ
れる電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したが
って、電荷効率は２／３である。すなわち、電荷効率
は、図２９に示した従来の昇圧電位発生回路の電荷効率
である５０％を超えている。したがって、従来に比し、
低消費電力化を実現できる。なお、以上のことは、昇圧
電位ノードＮｐｐの対向電極４８が接地電位ＧＮＤであ
る場合である。

【０１１４】昇圧電位ノードＮｐｐの対向電極４８が、
電源電位Ｖｃｃである場合、第１回目と第２回目の電荷
の消費がないことになるので、１サイクルの動作の間
に、電源電位Ｖｃｃを有するノードから接地電位ＧＮＤ
を有するノードへ消費されるすべての消費電荷は｛（１
／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一方、昇圧電位
ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−２Ｖｄｉ
ｆ｝・Ｃである。したがって、電荷効率は２である。す
なわち、電荷効率は２００％に達する。

【０１１５】以上は、実施の形態２による昇圧電位発生
回路の特徴的な動作を中心に説明したが、他の動作につ
いては、実施の形態１による昇圧電位発生回路の動作と
同様である。

【０１１６】（実施の形態３）実施の形態３による内部
電位発生回路としての昇圧電位発生回路は、図８の昇圧
電位発生回路におけるクロックφ２ａ，φ２ｂ，φ３
ａ，φ３ｂをレベル変換して、キャパシタＣ２ａ，Ｃ２
ｂ，Ｃ３ａ，Ｃ３ｂに入力するようにしたものである。
したがって、実施の形態３による昇圧電位発生回路の動
作は、実施の形態２による昇圧電位発生回路の動作と同
様である。このため、実施の形態３による昇圧電位発生
回路は、実施の形態２による昇圧電位発生回路と同様の
効果を奏する。

【０１１７】図１０は、実施の形態３による内部電位発
生回路としての昇圧電位発生回路の詳細を示す回路図で
ある。なお、図８と同様の部分については同一の参照符
号を付しその説明を適宜省略する。

【０１１８】図１０を参照して、実施の形態３による昇
圧電位発生回路は、図８の昇圧電位発生回路に、レベル
変換回路６７，６９を設けたものである。キャパシタＣ
３ａには、クロックφ３ａが、レベル変換回路６７によ
ってレベル変換されたクロックφ５ａが入力される。キ
ャパシタＣ３ｂには、クロックφ３ｂが、レベル変換回
路６９によってレベル変換されたクロックφ５ｂが入力
される。

【０１１９】レベル変換回路６７は、電圧振幅が電源電
位Ｖｃｃであるクロックφ３ａをレベル変換して、電圧
振幅が昇圧電位Ｖｐｐであるクロックφ５ａにする。レ
ベル変換回路６９は、電圧振幅が電源電位Ｖｃｃである
クロックφ３ｂをレベル変換して、電圧振幅が昇圧電位
Ｖｐｐであるクロックφ５ｂにする。このため、ＮＭＯ
ＳトランジスタＭ３ａ，Ｍ３ｂのゲート電圧を制御する
ノードＮ５ａ，Ｎ５ｂの電位は、Ｖｃｃ＋Ｖｐｐ−Ｖｔ
ｈ（＝２Ｖｃｃ＋Ｖｄｉｆ−Ｖｔｈ）にまで上昇し、実
施の形態２による昇圧電位発生回路に比較して、ノード
Ｎ５ａ，Ｎ５ｂの電位が高く、ＮＭＯＳトランジスタＭ
３ａ，Ｍ３ｂのしきい値電圧Ｖｔｈによる電圧降下を防
ぐことができる。

【０１２０】図１１は、図１０の昇圧電位発生回路の動
作を説明するためのタイミング図である。なお、図１０
の昇圧電位発生回路の動作は、図８の昇圧電位発生回路
の動作と同様であるので、特徴的な動作についてのみ説
明する。

【０１２１】図１１を参照して、時刻ｔａｄにおいて、
クロックφ３ｂが、電源電位Ｖｃｃにまで昇圧される。
そして、レベル変換回路６９は、電源電位Ｖｃｃである
クロックφ３ｂを、レベル変換して、昇圧電位Ｖｐｐで
あるクロックφ５ｂをキャパシタＣ３ｂに出力する。こ
れに応じて、ノードＮ５ｂの電位はＶｃｃ＋Ｖｐｐ−Ｖ
ｔｈになる。

【０１２２】時刻ｔｂｄにおいて、クロックφ３ａが電
源電位Ｖｃｃまで昇圧される。このとき、レベル変換回
路６７は、電源電位Ｖｃｃであるクロックφ３ａをレベ
ル変換して、昇圧電位Ｖｐｐであるクロックφ５ａをキ
ャパシタＣ３ａに出力する。これに応じて、ノードＮ５
ａの電位が、Ｖｃｃ＋Ｖｐｐ−Ｖｔｈになる。

【０１２３】以上のように、実施の形態３による昇圧電
位発生回路では、レベル変換され電圧が大きくなったク
ロックφ５ａ，φ５ｂを、キャパシタＣ３ａ，Ｃ３ｂに
入力することで、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂ
をオンすることにしている。

【０１２４】このため、実施の形態３による昇圧電位発
生回路では、ＮＭＯＳトランジスタＭ３ａ，Ｍ３ｂのし
きい値電圧Ｖｔｈによる電圧降下を防ぐことができ、効
率よく昇圧電位ノードＮｐｐに電荷を注入することがで
きる。

【０１２５】（実施の形態４）図１２は、実施の形態４
による内部電位発生回路としての昇圧電位発生回路の詳
細を示す回路図である。なお、図４と同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。

【０１２６】図１２を参照して、実施の形態４による昇
圧電位発生回路は、図４のＰＭＯＳトランジスタＭ１ａ
をスイッチＳ１ａにし、図４のＮＭＯＳトランジスタＭ
１ｂをスイッチＳ１ｂにし、図４のＮＭＯＳトランジス
タＭ１ｃをスイッチＳ１ｃにしたものである。スイッチ
Ｓ１ａは、図４のクロックφ１ａと同様のクロックφ１
ａに応じて、図４のＰＭＯＳトランジスタＭ１ａと同様
の動作をするものである。スイッチＳ１ｂは、図４のク
ロックφ１ｂと同様のクロックφ１ｂに応じて、図４の
ＮＭＯＳトランジスタＭ１ｂと同様の動作をするもので
ある。スイッチＳ１ｃは、図４のクロックφ１ｃと同様
のクロックφ１ｃに応じて、図４のＮＭＯＳトランジス
タＭ１ｃと同様の動作をするものである。

【０１２７】以上のように、実施の形態４による昇圧電
位発生回路は、実施の形態１による昇圧電位発生回路と
同様の動作をする。したがって、実施の形態４による昇
圧電位発生回路は、実施の形態１による昇圧電位発生回
路と同様の効果を奏する。

【０１２８】（実施の形態５）図１３は、実施の形態５
による内部電位発生回路としての昇圧電位発生回路の詳
細を示す回路図である。なお、図４と同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。

【０１２９】図１３を参照して、実施の形態５による昇
圧電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ１
ｃ、ＮＭＯＳトランジスタＭ１ｂ、キャパシタＣ１ａ，
Ｃ１ｂおよびダイオードＤ２ａ，Ｄ２ｂ，Ｄ３ａ，Ｄ３
ｂを含む。ＰＭＯＳトランジスタＭ１ｃは、入力ノード
Ｎ１ａと入力ノードＮ１ｂとの間に接続される。ＰＭＯ
ＳトランジスタＭ１ｃのゲートには、クロック／φ１ｃ
が入力される。ここでキャパシタＣ１ａ，Ｃ１ｂはＭＯ
Ｓキャパシタである。ＭＯＳキャパシタＣ１ａのゲート
は、入力ノードＮ１ａに接続され、ソースおよびドレイ
ンは、中間ノードＮ２ａに接続される。ＭＯＳキャパシ
タＣ１ｂのゲートは、入力ノードＮ１ｂに接続され、ソ
ースおよびドレインは中間ノードＮ２ｂに接続される。
ダイオードＤ３ａのカソードは、昇圧電位ノードＮｐｐ
に接続され、アノードは、中間ノードＮ２ａに接続され
る。ダイオードＤ２ａのカソードは中間ノードＮ２ａに
接続され、アノードは、電源電位Ｖｃｃを有するノード
に接続される。ダイオードＤ３ｂのカソードは、昇圧電
位ノードＮｐｐに接続され、アノードは中間ノードＮ２
ｂに接続される。ダイオードＤ２ｂのカソードは、中間
ノードＮ２ｂに接続され、アノードは電源電位Ｖｃｃを
有するノードに接続される。

【０１３０】実施の形態５による昇圧電位発生回路は、
図４のＮＭＯＳトランジスタＭ１ｃ、キャパシタＣ１
ａ、キャパシタＣ１ｂ、スイッチＳ３ａ、スイッチＳ２
ａ、スイッチＳ３ｂおよびスイッチＳ２ｂを、それぞ
れ、同様の働きをする、ＰＭＯＳトランジスタＭ１ｃ、
ＭＯＳキャパシタＣ１ａ、ＭＯＳキャパシタＣ１ｂ、ダ
イオードＤ３ａ、ダイオードＤ２ａ、ダイオードＤ３ｂ
およびダイオードＤ２ｂにしたものである。したがっ
て、実施の形態５による昇圧電位発生回路の動作は、実
施の形態４による昇圧電位発生回路の動作と同様であ
る。但し、実施の形態５による昇圧電位発生回路では、
図４のＮＭＯＳトランジスタＭ１ｃを、ＰＭＯＳトラン
ジスタＭ１ｃに変えたことから、ＰＭＯＳトランジスタ
Ｍ１ｃに入力されるクロック／φ１ｃは、図４のクロッ
クφ１ｃを反転した信号である。

【０１３１】図１４は、図１３の昇圧電位発生回路の動
作を説明するためのタイミング図である。上述のよう
に、ＰＭＯＳトランジスタＭ１ｃに入力されるクロック
／φ１ｃは、図４のクロックφ１ｃを反転した信号であ
るため、時刻ｔａにおいて、電源電位Ｖｃｃから接地電
位ＧＮＤへ降圧され、時刻ｔｂｆで、接地電位ＧＮＤか
ら電源電位Ｖｃｃに昇圧されるものである。他のクロッ
クφ１ａ，φ１ｂの遷移のタイミングやノードＮ１ａ，
Ｎ１ｂ，Ｎ２ａ，Ｎ２ｂの電位変化は、図５に示したも
のと同様である。

【０１３２】以上のように、実施の形態５による昇圧電
位発生回路では、イコライズ手段として、図４のＮＭＯ
ＳトランジスタＭ１ｃの代わりに、ＰＭＯＳトランジス
タＭ１ｃを設けているため、本実施の形態による昇圧電
位発生回路は、イコライズ手段に入力されるクロックの
極性が図４の昇圧電位発生回路と異なるだけで、全体動
作は同様である。したがって、実施の形態５による昇圧
電位発生回路は、実施の形態１による昇圧電位発生回路
と同様の効果を奏する。

【０１３３】さらに、実施の形態５による昇圧電位発生
回路では、図８のＮＭＯＳトランジスタＭ２ａ，Ｍ４ａ
およびキャパシタＣ２ａからなる電気回路の代わりにダ
イオードＤ２ａを設け、図８のＮＭＯＳトランジスタＭ
３ａ，Ｍ５ａおよびキャパシタＣ３ａからなる電気回路
の代わりにダイオードＤ３ａを設け、図８のＮＭＯＳト
ランジスタＭ２ｂ，Ｍ４ｂおよびキャパシタＣ２ｂから
なる電気回路の代わりにダイオードＤ２ｂを設け、図８
のＮＭＯＳトランジスタＭ３ｂ，Ｍ５ｂおよびキャパシ
タＣ３ｂからなる電気回路の代わりにダイオードＤ３ｂ
を設けている。

【０１３４】このため、実施の形態５による昇圧電位発
生回路では、実施の形態２による昇圧電位発生回路で必
要なクロックφ２ａ，φ２ｂ，φ３ａ，φ３ｂのような
制御クロックが不要になる。

【０１３５】なお、実施の形態５による昇圧電位発生回
路は、図１のＤＲＡＭの昇圧電位発生回路２３として用
いることができる。

【０１３６】（実施の形態６）実施の形態６による内部
電位発生回路としての昇圧電位発生回路は、図４の昇圧
電位発生回路の中間ノードＮ２ａと中間ノードＮ２ｂと
の間にＮＭＯＳトランジスタを設け、そのＮＭＯＳトラ
ンジスタをクロックで制御するようにしたものである。

【０１３７】図１５は、本発明の実施の形態６による内
部電位発生回路としての昇圧電位発生回路の詳細を示す
回路図である。なお、図４と同様の部分については同一
の参照符号を付しその説明を適宜省略する。

【０１３８】図１５を参照して、実施の形態６による昇
圧電位発生回路は、中間ノードＮ２ａと中間ノードＮ２
ｂとの間にＮＭＯＳトランジスタＭ２ｃを設ける。ＮＭ
ＯＳトランジスタＭ２ｃのゲートには、クロックφ２ｃ
が入力される。

【０１３９】図１６は、図１５の昇圧電位発生回路の動
作を説明するためのタイミング図である。なお、Ｖｐｐ
−Ｖｃｃ＝Ｖｄｉｆとする。

【０１４０】図１５および図１６を参照して、時刻ｔｅ
において、クロックφ２ｃが、Ｖｃｃ＋αまで上昇す
る。このため、中間ノードＮ２ａの電位と中間ノードＮ
２ｂの電位とが、イコライズ手段としてのＮＭＯＳトラ
ンジスタＭ２ｃによってイコライズされ、中間ノードＮ
２ａ，Ｎ２ｂの電位が｛Ｖｃｃ＋（１／２）Ｖｄｉｆ｝
にされる。この結果、電源電位Ｖｃｃを有するノードか
ら、ＰＭＯＳトランジスタＭ１ａ、入力ノードＮ１ａ、
キャパシタＣ１ａ、中間ノードＮ２ａ、ＮＭＯＳトラン
ジスタＭ２ｃ、中間ノードＮ２ｂ、キャパシタＣ１ｂ、
入力ノードＮ１ｂおよびＮＭＯＳトランジスタＭ１ｂを
介して、接地電位ＧＮＤを有するノードへ、１／２Ｖｄ
ｉｆの電荷が移動する。すなわち、第１回目の電荷の消
費である。

【０１４１】時刻ｔａにおいて、クロックφ１ｃが、電
源電位Ｖｃｃまで上昇することで、イコライズ手段とし
てのＮＭＯＳトランジスタＭ１ｃがオンする。この結
果、入力ノードＮ１ａの電位と、入力ノードＮ１ｂの電
位とがイコライズされ、入力ノードＮ１ａ，Ｎ１ｂの電
位は、（１／２）Ｖｃｃとなる。このように、時刻ｔａ
において、入力ノードＮ１ａが（１／２）Ｖｃｃまで下
降することで、中間ノードＮ２ａは、キャパシタＣ１ａ
による容量カップリングを受ける。このため、中間ノー
ドＮ２ａの電位は、（１／２）Ｖｐｐとなる。一方、時
刻ｔａにおいて、入力ノードＮ１ｂが（１／２）Ｖｃｃ
まで上昇することで、中間ノードＮ２ｂが、キャパシタ
Ｃ１ｂによる容量カップリングを受ける。このため、中
間ノードＮ２ｂの電位は、（１／２）Ｖｐｐ＋Ｖｃｃと
なる。

【０１４２】時刻ｔａの直後から、中間ノードＮ２ａ
は、スイッチＳ２ａによって電源電位Ｖｃｃにまで充電
され、中間ノードＮ２ｂは、スイッチＳ３ｂによって昇
圧電位Ｖｐｐにまで放電される。このとき、スイッチＳ
３ｂを介して、昇圧電位ノードＮｐｐに｛（１／２）
（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が供給される。すな
わち、第１回目の昇圧電位ノードＮｐｐへの電荷の供給
である。この場合において、昇圧電位ノードＮｐｐの対
向電極４８が接地電位ＧＮＤである場合、電源電位Ｖｃ
ｃを有するノードから、スイッチＳ２ａ、中間ノードＮ
２ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳ
トランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ
１ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介し
て、昇圧電位ノードＮｐｐの対向電極４８（接地電位Ｇ
ＮＤ）へ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの
電荷が移動する。これは、第２回目の電荷の消費であ
る。なお、昇圧電位ノードＮｐｐの対向電極４８が電源
電位Ｖｃｃである場合は、電源電位Ｖｃｃを有するノー
ドから接地電位ＧＮＤを有するノードへの電荷の移動は
ない。

【０１４３】時刻ｔｄにおいて、クロックφ２ｃが電源
電位Ｖｃｃ＋αまで上昇し、中間ノードＮ２ａの電位と
中間ノードＮ２ｂの電位とがイコライズされ、中間ノー
ドＮ２ａ，Ｎ２ｂの電位が｛Ｖｃｃ＋（１／２）Ｖｄｉ
ｆ｝にされる。ここでの、電源電位Ｖｃｃから接地電位
ＧＮＤへの電荷の移動はない。また、ＮＭＯＳトランジ
スタＭ２ｃでのイコライズ中は、クロックφ１ｃがＶｃ
ｃレベルであるため、ＮＭＯＳトランジスタＭ１ｃによ
るイコライズも行なわれている。

【０１４４】時刻ｔｂで、クロックφ１ａが、接地電位
ＧＮＤまで下降することで、ノードＮ１ａは充電され、
その電位が電源電位Ｖｃｃになる。このため、中間ノー
ドＮ２ａは、キャパシタＣ１ａによる容量カップリング
を受け、その電位が（１／２）（３Ｖｃｃ＋Ｖｄｉｆ）
となる。一方、時刻ｔｂにおいて、クロックφ１ｂが電
源電位Ｖｃｃまで上昇することで、入力ノードＮ１ｂが
放電され、その電位が接地電位ＧＮＤとなる。このた
め、中間ノードＮ２ｂが、キャパシタＣ１ｂによる容量
カップリングを受け、この電位が、（１／２）（Ｖｃｃ
＋Ｖｄｉｆ）となる。

【０１４５】時刻ｔｂの直後から、中間ノードＮ２ａ
は、スイッチＳ３ａによって昇圧電位Ｖｐｐにまで放電
され、中間ノードＮ２ｂは、スイッチＳ２ｂによって電
源電位Ｖｃｃまで充電される。このとき、スイッチＳ３
ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／２）
（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃが供給される。すなわち、
第２回目の昇圧電位ノードＮｐｐへの電荷の供給であ
る。この場合において、昇圧電位ノードＮｐｐの対向電
極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを
有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力
ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａお
よびスイッチＳ３ｂを介して、昇圧電位ノードＮｐｐの
対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）（Ｖ
ｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が移動する。すなわち、
第３回目の電荷の消費である。なお、昇圧電位ノードＮ
ｐｐの対向電極４８が電源電位Ｖｃｃである場合、電源
電位Ｖｃｃを有するノードから接地電位ＧＮＤを有する
ノードへの電荷の移動はない。

【０１４６】さらに、これらのことに加えて、昇圧電位
ノードＮｐｐの対向電極４８が接地電位ＧＮＤであって
も電源電位Ｖｃｃであっても、電源電位Ｖｃｃを有する
ノードから、スイッチＳ２ｂ、中間ノードＮ２ｂ、キャ
パシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトラン
ジスタＭ１ｂを介して、接地電位ＧＮＤを有するノード
へ、｛（１／２）（Ｖｃｃ−Ｖｄｉｆ）｝・Ｃの電荷が
移動する。すなわち、第４回目の電荷の消費である。な
お、第３、第４回目の電荷の消費は同時である。

【０１４７】上記動作で１サイクルの動作が終了する。
１サイクルの間に、電源電位Ｖｃｃを有するノードから
接地電位ＧＮＤを有するノードへ消費されたすべての消
費電荷は、｛（３／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとな
る。一方、１サイクルの間に、昇圧電位ノードＮｐｐに
供給される電荷は、｛Ｖｃｃ−Ｖｄｉｆ｝・Ｃである。
したがって、たとえば、Ｖｄｉｆ＝（１／４）Ｖｃｃの
とき、電荷効率は３／５である。すなわち、実施の形態
６による昇圧電位発生回路の電荷効率は、図２９に示し
た従来の昇圧電位発生回路の電荷効率である５０％を超
える。このため、従来より消費電力を低減できる。

【０１４８】さらに、昇圧電位ノードＮｐｐの対向電極
４８が電源電位Ｖｃｃである場合、第２回目と第３回目
の電荷の消費がないことになるため、１サイクルの間に
電源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有
するノードへ消費されるすべての消費電荷は、｛（１／
２）Ｖｃｃ｝・Ｃとなる。一方、１サイクルの間に、昇
圧電位ノードＮｐｐに供給される電荷は、｛Ｖｃｃ−Ｖ
ｄｉｆ｝・Ｃである。したがって、Ｖｄｉｆ＝（１／
４）Ｖｃｃのとき、電荷効率は３／２である。すなわ
ち、電荷効率は１５０％に達する。

【０１４９】ここで、実施の形態６による昇圧電位発生
回路が発生し得る最大の昇圧電位Ｖｐｐの大きさは、図
１６からもわかるように、２Ｖｃｃである。すなわち、
図１６を参照して、１／２（Ｖｃｃ−Ｖｄｉｆ）＝０に
なるまで昇圧電位Ｖｐｐを発生できる。

【０１５０】このように、実施の形態６による昇圧電位
発生回路が発生し得る最大の昇圧電位Ｖｐｐは、図２９
に示した従来の昇圧電位発生回路が発生し得る最大の昇
圧電位Ｖｐｐと同じである。しかし上述のように、実施
の形態６による昇圧電位発生回路は従来のものよりも電
荷効率は良い。

【０１５１】以上のように、実施の形態６による昇圧電
位発生回路では、スイッチＳ２ａによる中間ノードＮ２
ａへの電源電位Ｖｃｃ（電荷）の供給およびスイッチＳ
３ｂによる昇圧電位ノードＮｐｐへの電荷の注入の開始
前に、すなわち、時刻ｔａにおいて、入力ノードＮ１ａ
の電位と入力ノードＮ１ｂの電位とを、イコライズ手段
としてのＮＭＯＳトランジスタＭ１ｃによりイコライズ
する。したがって、中間ノードＮ２ａへ、スイッチＳ２
ａによって供給された電源電位Ｖｃｃ（電荷）を、スイ
ッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注入
に利用できる。すなわち、キャパシタＣ１ａおよびスイ
ッチＳ３ａ，Ｓ２ａからなる第１のチャージポンピング
回路に供給される電荷（第１のチャージポンピング回路
で消費される電荷）を、キャパシタＣ１ｂおよびスイッ
チＳ３ｂ，Ｓ２ｂからなる第２のチャージポンピング回
路で再利用できる。

【０１５２】このため、実施の形態６による昇圧電位発
生回路では、消費電荷を小さくすることができ、昇圧電
位Ｖｐｐの発生効率（電荷効率）を向上させることが可
能となる。言い換えると、低消費電力化を実現できる。

【０１５３】また、実施の形態６による昇圧電位発生回
路では、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへ
の電荷の注入およびスイッチＳ２ａによる中間ノードＮ
２ａへの電源電位Ｖｃｃ（電荷）の供給が開始された後
に、すなわち、時刻ｔｄにおいて、イコライズ手段とし
てのＮＭＯＳトランジスタＭ２ｃにより、中間ノードＮ
２ａの電位と中間ノードＮ２ｂの電位とのイコライズが
開始される。このため、中間ノードＮ２ａの電位は、
（１／２）Ｖｄｉｆだけ上昇し、中間ノードＮ２ｂの電
位は（１／２）・Ｖｄｉｆだけ下降する。一方、ＮＭＯ
ＳトランジスタＭ２ｃによるイコライズ中は、すなわ
ち、時刻ｔｄ以後は、クロックφ１ｃが電源電位Ｖｃｃ
になっているため、ＮＭＯＳトランジスタＭ１ｃによる
イコライズも同時に行なわれていることになる。したが
って、時刻ｔｂにおいて、入力ノードＮ１ａが電源電位
Ｖｃｃになると、容量カップリングにより、中間ノード
Ｎ２ａの電位は、Ｖｃｃ＋（１／２）Ｖｄｉｆから（１
／２）Ｖｃｃだけ上昇することになる。なお、図４の昇
圧電位発生回路では、図５を参照して、時刻ｔｂにおい
て、中間ノードＮ２ａは電源電位Ｖｃｃから（１／２）
Ｖｃｃだけ上昇する。

【０１５４】したがって、実施の形態６による昇圧電位
発生回路では、発生し得る昇圧電位Ｖｐｐの最大値を、
実施の形態１〜５による昇圧電位発生回路が発生し得る
昇圧電位Ｖｐｐの最大値より大きくすることができる。
すなわち、図２９に示した従来の昇圧電位発生回路が発
生し得る昇圧電位の最大値と同じにすることができる。
しかし、図２９に示した従来の昇圧電位発生回路より
も、昇圧電位の発生効率（電荷効率）は良い。

【０１５５】このように、実施の形態６による昇圧電位
発生回路では、低消費電力化という面では、実施の形態
１〜５による昇圧電位発生回路より悪いが（従来の昇圧
電位発生回路よりは良い）、大きな昇圧電位Ｖｐｐが要
求される場合に特に有用となる。

【０１５６】次に、実施の形態６による昇圧電位発生回
路の変形例について説明する。実施の形態６による昇圧
電位発生回路の変形例の回路構成は、図１５に示した実
施の形態６による昇圧電位発生回路と同じである。

【０１５７】図１７は、実施の形態６による昇圧電位発
生回路の変形例の動作を説明するためのタイミング図で
ある。

【０１５８】図１７を参照して、実施の形態６による昇
圧電位発生回路の変形例におけるクロックの特徴は、ク
ロックφ１ｃ，φ２ｃにある。言い換えると、実施の形
態６による昇圧電位発生回路のクロックφ１ｃ，φ２ｃ
が、図１５の実施の形態６による昇圧電位発生回路のク
ロックφ１ｃ，φ２ｃと異なるため、この２つの昇圧電
位発生回路はその動作が異なることになる。なお、図１
６のクロックφ２ｃの周波数は、図１７のクロックφ２
ｃの周波数の２倍になっている。

【０１５９】図１７を参照して、時刻ｔａｆ以前におい
て、入力ノードＮ１ａが電源電位Ｖｃｃであり、入力ノ
ードＮ１ｂが接地電位ＧＮＤであり、中間ノードＮ２ａ
が昇圧電位Ｖｐｐであり、中間ノードＮ２ｂが電源電位
Ｖｃｃである状態を考える。

【０１６０】時刻ｔａにおいて、クロックφ１ｃが、電
源電位Ｖｃｃまで上昇することで、ＮＭＯＳトランジス
タＭ１ｃがオンする。その結果、入力ノードＮ１ａの電
位と入力ノードＮ１ｂの電位とが、イコライズ手段とし
てのＮＭＯＳトランジスタＭ１ｃによりイコライズさ
れ、入力ノードＮ１ａ，Ｎ１ｂの電位は、（１／２）Ｖ
ｃｃとなる。さらに、時刻ｔａで、入力ノードＮ１ａの
電位が（１／２）Ｖｃｃまで下降することで、中間ノー
ドＮ２ａが、キャパシタＣ１ａによる容量カップリング
を受ける。このため、中間ノードＮ２ａの電位が、（１
／２）Ｖｃｃ＋Ｖｄｉｆになる。一方、時刻ｔａでは、
入力ノードＮ１ｂの電位が（１／２）Ｖｃｃまで上昇す
ることで、中間ノードＮ２ｂの電位が、キャパシタＣ１
ｂによる容量カップリングを受ける。このため、中間ノ
ードＮ２ｂの電位は、（３／２）Ｖｃｃとなる。

【０１６１】時刻ｔａの直後から、中間ノードＮ２ａ
は、スイッチＳ２ａによって、電源電位Ｖｃｃにまで充
電され、中間ノードＮ２ｂは、スイッチＳ３ｂによって
昇圧電位Ｖｐｐにまで放電される。このとき、スイッチ
Ｓ３ｂを介して、昇圧電位ノードＮｐｐに電荷｛（１／
２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、
第１回目の、昇圧電位ノードＮｐｐへの電荷の供給であ
る。この場合において、昇圧電位ノードＮｐｐの対向電
極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを
有するノードから、スイッチＳ２ａ、中間ノードＮ２
ａ、キャパシタＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳト
ランジスタＭ１ｃ、入力ノードＮ１ｂ、キャパシタＣ１
ｂ、中間ノードＮ２ｂおよびスイッチＳ３ｂを介して、
昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮ
Ｄ）へ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が
移動する。すなわち、第１回目の電荷の消費である。

【０１６２】時刻ｔｄにおいて、クロックφ２ｃが、電
源電位Ｖｃｃ＋αまで上昇することで、ＮＭＯＳトラン
ジスタＭ２ｃがオンする。この結果、中間ノードＮ２ａ
の電位と中間ノードＮ２ｂの電位とが、イコライズ手段
としてのＮＭＯＳトランジスタＭ２ｃによりイコライズ
される。このため、中間ノードＮ２ａ，Ｎ２ｂの電位は
Ｖｃｃ＋（１／２）Ｖｄｉｆとなる。さらに、時刻ｔｄ
において、中間ノードＮ２ａが変動することで、入力ノ
ードＮ１ａが容量カップリングを受ける。このため、入
力ノードＮ１ａの電位は（１／２）｛Ｖｃｃ＋Ｖｄｉ
ｆ｝となる。一方、時刻ｔｄにおいて、中間ノードＮ２
ｂが変動することで、入力ノードＮ１ｂが容量カップリ
ングを受ける。このため、入力ノードＮ１ｂの電位が
（１／２）｛Ｖｃｃ−Ｖｄｉｆ｝となる。このとき、電
源電位Ｖｃｃを有するノードから接地電位ＧＮＤを有す
るノードへの電荷の移動はない。

【０１６３】なお、時刻ｔｄからＮＭＯＳトランジスタ
Ｍ２ｃによりイコライズが行なわれている間は、クロッ
クφ１ｃが接地電位ＧＮＤであるため、イコライズ手段
としてのＮＭＯＳトランジスタＭ１ｃはオフになってい
る。このため、中間ノードＮ２ａ，Ｎ２ｂの変動により
入力ノードＮ１ａ，Ｎ１ｂが容量カップリングを受ける
のである。

【０１６４】時刻ｔｂにおいて、クロックφ１ａが、接
地電位ＧＮＤまで下降することで、入力ノードＮ１ａが
充電され、その電位が電源電位Ｖｃｃとなる。このた
め、中間ノードＮ２ａが容量カップリングを受け、その
電位が、（３／２）Ｖｃｃとなる。一方、時刻ｔｂにお
いて、クロックφ１ｂが、電源電位Ｖｃｃまで上昇する
ことで、入力ノードＮ１ｂが放電され、その電位が接地
電位ＧＮＤとなる。このため、中間ノードＮ２ｂが容量
カップリングを受け、その電位が、（１／２）Ｖｃｃ＋
Ｖｄｉｆとなる。

【０１６５】時刻ｔｂの直後から、中間ノードＮ２ａ
は、スイッチＳ３ａによって昇圧電位Ｖｐｐにまで放電
され、中間ノードＮ２ｂは、スイッチＳ２ｂによって、
電源電位Ｖｃｃにまで充電される。このとき、スイッチ
Ｓ３ａを介して、昇圧電位ノードＮｐｐに電荷｛（１／
２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃが供給される。すなわち、
第２回目の昇圧電位ノードＮｐｐへの電荷の供給であ
る。この場合において、昇圧電位ノードＮｐｐの対向電
極４８が接地電位ＧＮＤである場合、電源電位Ｖｃｃを
有するノードから、ＰＭＯＳトランジスタＭ１ａ、入力
ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａお
よびスイッチＳ３ａを介して、昇圧電位ノードＮｐｐの
対向電極４８（接地電位ＧＮＤ）へ、｛（１／２）Ｖｃ
ｃ−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第２
回目の電荷の消費である。これと同時に、電源電位Ｖｃ
ｃを有するノードから、スイッチＳ２ｂ、中間ノードＮ
２ｂ、キャパシタＣ１ｂ、入力ノードＮ１ｂおよびＮＭ
ＯＳトランジスタＭ１ｂを介して、接地電位ＧＮＤを有
するノードへ、｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの
電荷が移動する。すなわち、第３回目の電荷の消費であ
る。なお、第２、第３回目の電荷消費は同時である。

【０１６６】時刻ｔｃｆにおいて次のサイクルの動作が
開始する。すなわち、時刻ｔａｆ〜時刻ｔｃｆで１サイ
クルの動作が終了する。対向電極４８が接地電位ＧＮＤ
である場合に、１サイクルの間に、電源電位Ｖｃｃを有
するノードから接地電位ＧＮＤを有するノードへ、消費
されたすべての消費電荷は、｛（３／２）Ｖｃｃ−３Ｖ
ｄｉｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電
位ノードＮｐｐに供給される電荷は｛Ｖｃｃ−２Ｖｄｉ
ｆ｝・Ｃである。したがって、電荷効率は２／３であ
る。すなわち、図２９に示した従来の昇圧電位発生回路
の電荷効率である５０％を超える。このため、従来よ
り、低消費電力化が図れる。

【０１６７】昇圧電位ノードＮｐｐの対向電極４８が電
源電位Ｖｃｃである場合は、昇圧電位ノードＮｐｐへの
電荷供給時は、電流は、対向電極４８（電源電位Ｖｃ
ｃ）に流れるため、電荷の移動はない。すなわち、第１
回目および第２回目の電荷の消費はないことになる。し
たがって、対向電極４８が電源電位Ｖｃｃである場合、
１サイクルの間に電源電位Ｖｃｃを有するノードから接
地電位ＧＮＤを有するノードへ消費されるすべての消費
電荷は｛（１／２）Ｖｃｃ−Ｖｄｉｆ｝・Ｃとなる。一
方、１サイクルの間に、昇圧電位ノードＮｐｐに供給さ
れる電荷は｛Ｖｃｃ−２Ｖｄｉｆ｝・Ｃである。したが
って、電荷効率は２である。すなわち、電荷効率は２０
０％に達する。

【０１６８】以上のように、実施の形態６による昇圧電
位発生回路の変形例では、スイッチＳ２ａにより中間ノ
ードＮ２ａへの電源電位Ｖｃｃ（電荷）の供給およびス
イッチＳ３ｂによる昇圧電位ノードＮｐｐへの電荷の注
入の開始前に、すなわち、時刻ｔａにおいて、イコライ
ズ手段としてのＮＭＯＳトランジスタＭ１ｃにより、入
力ノードＮ１ａの電位と入力ノードＮ１ｂの電位とをイ
コライズする。したがって、スイッチＳ２ａによって中
間ノードＮ２ａへ供給された電源電位Ｖｃｃ（電荷）
を、スイッチＳ３ｂによる昇圧電位ノードＮｐｐへの電
荷の注入に利用できる。すなわち、キャパシタＣ１ａお
よびスイッチＳ３ａ，Ｓ２ａからなる第１のチャージポ
ンピング回路で消費される電荷を、キャパシタＣ１ｂお
よびスイッチＳ３ｂ，Ｓ２ｂからなる第２のチャージポ
ンピング回路で再利用できる。このため、実施の形態６
による昇圧電位発生回路の変形例では、消費電荷を小さ
くすることができ、昇圧電位Ｖｐｐの発生効率（電荷効
率）を向上させることが可能となる。言い換えると、低
消費電力化を実現できる。

【０１６９】また、実施の形態６による昇圧電位発生回
路の変形例では、イコライズ手段としてのＮＭＯＳトラ
ンジスタＭ２ｃによるイコライズが開始される前に、イ
コライズ手段としてのＮＭＯＳトランジスタＭ１ｃはオ
フにされる。このため、時刻ｔｄで、ＮＭＯＳトランジ
スタＭ２ｃによるイコライズが開始され、ノードＮ２
ａ，ノードＮ２ｂの電位が変動すると、容量カップリン
グにより、入力ノードＮ１ａ，Ｎ１ｂの電位が変動す
る。よって、時刻ｔｂにおいて、入力ノードＮ１ａを電
源電位Ｖｃｃに、入力ノードＮ１ｂの電位を接地電位Ｇ
ＮＤにする場合においても、入力ノードＮ１ａ，Ｎ１ｂ
の電位変化は小さくなる。このため、昇圧電位を発生す
るため、昇圧電位発生回路の内部で発生される電位の最
大値、つまり、発生し得る昇圧電位Ｖｐｐの最大値を、
図２９に示した従来の昇圧電位発生回路に比し小さくで
きる。

【０１７０】したがって、実施の形態６による昇圧電位
発生回路の変形例では、その内部で不要な大きさの電位
の発生を防止でき、低消費電力化を実現することが可能
となる。なお、本実施の形態の変形例が発生できる昇圧
電位の最大値は（３／２）Ｖｃｃであり、図２９の従来
例では２Ｖｃｃである。

【０１７１】（実施の形態７）図１８は、実施の形態７
による内部電位発生回路としての昇圧電位発生回路の詳
細を示す回路図である。

【０１７２】図１８を参照して、本発明の実施の形態７
による昇圧電位発生回路は、ＰＭＯＳトランジスタＭ１
ａ，Ｍ１ｂ、ＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｄ，Ｍ
１ｅ，Ｍ３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２
ｄ，Ｍ３ｅ，Ｍ２ｅおよびキャパシタＣ１ａ，Ｃ１ｂ，
Ｃ１ｄ，Ｃ１ｅを含む。

【０１７３】ＰＭＯＳトランジスタＭ１ａ、ＰＭＯＳト
ランジスタＭ１ｂ、ＮＭＯＳトランジスタＭ１ｃ、ＮＭ
ＯＳトランジスタＭ１ｄおよびＮＭＯＳトランジスタＭ
１ｅは、電源電位Ｖｃｃを有するノードと接地電位ＧＮ
Ｄを有するノードとの間に直列に接続される。ＰＭＯＳ
トランジスタＭ１ａ，Ｍ１ｂおよびＮＭＯＳトランジス
タＭ１ｃ，Ｍ１ｄ，Ｍ１ｅのゲートには、それぞれ、ク
ロック／φ１ａ，／φ１ｂ，φ１ａ，φ１ｂ，φ１ｅが
入力される。入力ノードＮ１ａと中間ノードＮ２ａとの
間にキャパシタＣ１ａが設けられる。入力ノードＮ１ｂ
と中間ノードＮ２ｂとの間にキャパシタＣ１ｂが設けら
れる。入力ノードＮ１ｄと中間ノードＮ２ｄとの間にキ
ャパシタＣ１ｄが設けられる。入力ノードＮ１ｅと中間
ノードＮ２ｅとの間にキャパシタＣ１ｅが設けられる。

【０１７４】ＮＭＯＳトランジスタＭ３ａおよびＮＭＯ
ＳトランジスタＭ２ａは、昇圧電位ノードＮｐｐと電源
電位Ｖｃｃを有するノードとの間に直列に設けられる。
ＮＭＯＳトランジスタＭ３ｂおよびＮＭＯＳトランジス
タＭ２ｂは、昇圧電位ノードＮｐｐと電源電位Ｖｃｃを
有するノードとの間に直列に設けられる。ＮＭＯＳトラ
ンジスタＭ３ｄおよびＮＭＯＳトランジスタＭ２ｄは昇
圧電位ノードＮｐｐと電源電位Ｖｃｃを有するノードと
の間に直列に設けられる。ＮＭＯＳトランジスタＭ３ｅ
およびＮＭＯＳトランジスタＭ２ｅは昇圧電位ノードＮ
ｐｐと電源電位Ｖｃｃを有するノードとの間に直列に設
けられる。ＮＭＯＳトランジスタＭ３ａ，Ｍ２ａ，Ｍ３
ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅのゲート
には、それぞれ、クロックφ３，φ２，φ２，φ３，φ
３，φ２，φ２，φ３が入力される。

【０１７５】図１９は、図１８の昇圧電位発生回路の動
作を説明するためのタイミング図である。なお、Ｖｐｐ
−Ｖｃｃ＝Ｖｄｉｆとする。

【０１７６】図１９を参照して、クロックφ１ａと／φ
１ａは、相補クロックであり、φ１ｂと／φ１ｂは相補
クロックである。そして、クロックφ１ａ，／φ１ａ，
φ１ｂ，／φ１ｂの振幅は電源電位Ｖｃｃである。

【０１７７】時刻ｔａｆ以前において、入力ノードＮ１
ａ，Ｎ１ｂが（３／４）Ｖｃｃ、入力ノードＮ１ｄ，Ｎ
１ｅが（１／４）Ｖｃｃ、中間ノードＮ２ａ，Ｎ２ｄが
Ｖｃｃおよび中間ノードＮ２ｂ，Ｎ２ｅがＶｐｐである
状態を考える。

【０１７８】まず、入力ノードＮ１ａ，Ｎ１ｂ，Ｎ１
ｄ，Ｎ１ｅについて考える。時刻ｔａｆにおいて、φ１
ｂを接地電位ＧＮＤまで下降することで、ＰＭＯＳトラ
ンジスタＭ１ｂおよびＮＭＯＳトランジスタＭ１ｄをオ
フにする。時刻ｔａにおいて、クロックφ１ａを電源電
位Ｖｃｃまで上昇することで、ＰＭＯＳトランジスタＭ
１ａおよびＮＭＯＳトランジスタＭ１ｃ，Ｍ１ｅをオン
にする。この結果、時刻ｔａにおいては、入力ノードＮ
１ａが電源電位Ｖｃｃに充電され、入力ノードＮ１ｂの
電位と入力ノードＮ１ｄの電位とが、（１／２）Ｖｃｃ
にイコライズされ、入力ノードＮ１ｅが接地電位ＧＮＤ
に放電される。

【０１７９】時刻ｔｂｆにおいては、クロックφ１ａを
接地電位ＧＮＤまで下降することで、ＰＭＯＳトランジ
スタＭ１ａ、ＮＭＯＳトランジスタＭ１ｃ、ＮＭＯＳト
ランジスタＭ１ｅをオフにする。さらに、時刻ｔｂにお
いて、クロックφ１ｂを電源電位Ｖｃｃまで上昇するこ
とで、ＰＭＯＳトランジスタＭ１ｂおよびＮＭＯＳトラ
ンジスタＭ１ｄをオンにする。その結果、時刻ｔｂにお
いては、入力ノードＮ１ａの電位と入力ノードＮ１ｂの
電位とが（３／４）Ｖｃｃにイコライズされ、入力ノー
ドＮ１ｄの電位と入力ノードＮ１ｅの電位とが（１／
４）Ｖｃｃにイコライズされる。時刻ｔｃｆにおいて、
次のサイクルの動作が開始する。すなわち時刻ｔｃｆで
は、時刻ｔａｆと同様の動作が行なわれる。以上で１サ
イクルの動作が終了する。つまり、時刻ｔａｆ〜時刻ｔ
ｃｆで１サイクルの動作が終了することになる。

【０１８０】以上のことをまとめると、入力ノードＮ１
ａ，Ｎ１ｂ，Ｎ１ｄ，Ｎ１ｅは、各々、振幅（１／４）
Ｖｃｃで、周期ｔｃ〜ｔａで振動する。

【０１８１】次に、中間ノードＮ２ａ，Ｎ２ｂ，Ｎ２
ｄ，Ｎ２ｅについて考える。時刻ｔａ以前では、中間ノ
ードＮ２ｂ，Ｎ２ｅの電位は、昇圧電位ノードＮｐｐで
あり、中間ノードＮ２ａ，Ｎ２ｄの電位は電源電位Ｖｃ
ｃである。時刻ｔａにおいて、中間ノードＮ２ａ，Ｎ２
ｄは、入力ノードＮ１ａ，Ｎ１ｄの容量カップリングを
受け、電位が電源電位Ｖｃｃから（５／４）Ｖｃｃに変
動する。また、時刻ｔａにおいては、中間ノードＮ２
ｂ，Ｎ２ｅは、入力ノードＮ１ｂ，Ｎ１ｅの容量カップ
リングを受け、電位が昇圧電位ＶｐｐからＶｐｐ−（１
／４）Ｖｃｃに変動する。

【０１８２】時刻ｔａｄにおいて、クロックφ３の活性
化により、すなわち、「Ｈ」レベルへの変化により、Ｎ
ＭＯＳトランジスタＭ３ａ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｅが
オンする。このため、時刻ｔａｄでは、中間ノードＮ２
ａ，Ｎ２ｄが、（５／４）ＶｃｃからＶｐｐまで放電さ
れ、中間ノードＮ２ｂ，Ｎ２ｅがＶｐｐ−（１／４）Ｖ
ｃｃからＶｃｃにまで充電される。これは第１回目およ
び第２回目の電荷の供給である。なお、第１および第２
回目の電荷の供給は同時に行なわれる。この場合におい
て、電源電位Ｖｃｃを有するノードから、ＰＭＯＳトラ
ンジスタＭ１ａ、入力ノードＮ１ａ、キャパシタＣ１
ａ、中間ノードＮ２ａおよびＮＭＯＳトランジスタＭ３
ａを介して、昇圧電位ノードＮｐｐの対向電極４８（接
地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・
Ｃの電荷が移動する。第１回目の電荷の消費である。さ
らに同時に、電源電位Ｖｃｃを有するノードから、ＮＭ
ＯＳトランジスタＭ２ｂ，中間ノードＮ２ｂ，キャパシ
タＣ１ｂ，入力ノードＮ１ｂ，ＮＭＯＳトランジスタＭ
１ｃ，入力ノードＮ１ｄ，キャパシタＣ１ｄ，中間ノー
ドＮ２ｄおよびＮＭＯＳトランジスタＭ３ｄを介して、
昇圧電位ノードＮｐｐの対向電極４８（接地電位ＧＮ
Ｄ）に、｛（１／４）Ｖｃｃ−Ｖｄｉｆ｝・Ｃの電荷が
移動する。すなわち、第２回目の電荷の消費である。さ
らに同時に、電源電位Ｖｃｃを有するノードから、ＮＭ
ＯＳトランジスタＭ２ｅ，キャパシタＣ１ｅ，入力ノー
ドＮ１ｅおよびＮＭＯＳトランジスタＭ１ｅを介して、
接地電位ＧＮＤを有するノードに｛（１／４）Ｖｃｃ−
Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第３回目
の電荷の消費である。なお、第１〜３回目の電荷の消費
は同時に行なわれる。

【０１８３】時刻ｔｂにおいて、中間ノードＮ２ａ，Ｎ
２ｄは、入力ノードＮ１ａ，Ｎ１ｄの容量カップリング
を受け、電位が昇圧電位ＶｐｐからＶｐｐ−（１／４）
Ｖｃｃに変動する。さらに、時刻ｔｂにおいては、中間
ノードＮ２ｂ，Ｎ２ｅは、入力ノードＮ１ｂ，Ｎ１ｅの
容量カップリングを受け、電位が電源電位Ｖｃｃから
（５／４）Ｖｃｃに変動する。

【０１８４】時刻ｔｂｄにおいて、クロックφ２の活性
化により、すなわち、「Ｈ」レベルへの変化により、Ｎ
ＭＯＳトランジスタＭ２ａ，Ｍ３ｂ，Ｍ２ｄ，Ｍ３ｅが
オンする。このため、中間ノードＮ２ｂ，Ｎ２ｅが（５
／４）ＶｃｃからＶｐｐにまで放電され、中間ノードＮ
２ａ，Ｎ２ｄがＶｐｐ−（１／４）ＶｃｃからＶｃｃま
で充電される。これは、第３回目および第４回目の電荷
の供給である。なお、第３および第４回目の電荷の供給
は同時に行なわれる。この場合において、電源電位Ｖｃ
ｃを有するノードから、ＮＭＯＳトランジスタＭ２ａ，
中間ノードＮ２ａ，キャパシタＣ１ａ，入力ノードＮ１
ａ，ＰＭＯＳトランジスタＭ１ｂ，入力ノードＮ１ｂ，
キャパシタＣ１ｂ，中間ノードＮ２ｂおよびＮＭＯＳト
ランジスタＭ３ｂを介して、昇圧電位ノードＮｐｐの対
向電極４８（接地電位ＧＮＤ）に、｛（１／４）Ｖｃｃ
−Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第４回
目の電荷の消費である。さらに同時に、電源電位Ｖｃｃ
を有するノードから、ＮＭＯＳトランジスタＭ２ｄ，中
間ノードＮ２ｄ，キャパシタＣ１ｄ，入力ノードＮ１
ｄ，ＮＭＯＳトランジスタＭ１ｄ，入力ノードＮ１ｅ，
キャパシタＣ１ｅ，中間ノードＮ２ｅおよびＮＭＯＳト
ランジスタＭ３ｅを介して、昇圧電位ノードＮｐｐの対
向電極４８（接地電位ＧＮＤ）に｛（１／４）Ｖｃｃ−
Ｖｄｉｆ｝・Ｃの電荷が移動する。すなわち、第５回目
の電荷の消費である。時刻ｔｃｆで次のサイクルの動作
が開始する。すなわち、時刻ｔａｆ〜時刻ｔｃｆで１サ
イクルの動作が終了する。なお、第４回目および第５回
目の電荷の消費は同時である。

【０１８５】１サイクルの間に、電源電位Ｖｃｃを有す
るノードから接地電位ＧＮＤを有するノードへ消費され
たすべての電荷は、５・｛（１／４）Ｖｃｃ−Ｖｄｉ
ｆ｝・Ｃとなる。一方、１サイクルの間で、昇圧電位ノ
ードＮｐｐに供給される電荷は、４・｛（１／４）Ｖｃ
ｃ−Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は４
／５である。すなわち、電荷効率は８０％となり、図２
９に示した従来の昇圧電位発生回路の電荷効率である５
０％を超える。これにより、従来より低消費電力化を図
ることができる。

【０１８６】また、昇圧電位ノードＮｐｐの対向電極４
８が電源電位Ｖｃｃである場合は、第１回目、第２回
目、第４回目および第５回目の電荷の消費がないことに
なるので、１サイクルの動作の間に、電源電位Ｖｃｃを
有するノードから接地電位ＧＮＤを有するノードへ消費
されるすべての消費電荷は｛（１／４）Ｖｃｃ−Ｖｄｉ
ｆ｝・Ｃとなる。一方、１サイクルの間に、昇圧電位ノ
ードＮｐｐに供給される電荷は、４・｛（１／４）Ｖｃ
ｃ−Ｖｄｉｆ｝・Ｃである。したがって、電荷効率は
４、すなわち、４００％に達する。

【０１８７】以上のように実施の形態７による昇圧電位
発生回路では、電荷効率が８０％または４００％であ
り、従来の昇圧電位発生回路よりも電荷効率は良い。さ
らに、昇圧電位Ｖｐｐは、Ｖｃｃ≦Ｖｐｐ≦（５／４）
Ｖｃｃを満たす範囲で発生することができる。なお、従
来の昇圧電位発生回路（図２９）では、発生できる昇圧
電位は２Ｖｃｃである。これらのことから、実施の形態
７による昇圧電位発生回路は低消費電力化を図ることが
できる。

【０１８８】（実施の形態８）図２０は、実施の形態８
による内部電位発生回路としての昇圧電位発生回路の詳
細を示す回路図である。なお、図１８と同様の部分につ
いては同一の参照符号を付しその説明を適宜省略する。

【０１８９】図２０の昇圧電位発生回路は、図１８のＰ
ＭＯＳトランジスタＭ１ａ，Ｍ１ｂおよびＮＭＯＳトラ
ンジスタＭ１ｃ，Ｍ１ｄ，Ｍ１ｅ，Ｍ３ａ，Ｍ２ａ，Ｍ
３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅを、そ
れぞれ、スイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ
１ｅ，Ｓ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂ，Ｓ３ｄ，Ｓ２
ｄ，Ｓ３ｅ，Ｓ２ｅで置換えたものである。スイッチＳ
１ａは、図１８のクロック／φ１ａと同様のクロックφ
１ａを受けて、図１８のＰＭＯＳトランジスタＭ１ａと
同様の動作をするものである。スイッチＳ１ｂは、図１
８のクロック／φ１ｂと同様のクロックφ１ｂを受け
て、図１８のＰＭＯＳトランジスタＭ１ｂと同様の動作
をするものである。スイッチＳ１ｃは、図１８のクロッ
クφ１ａと同様のクロックφ１ｃを受けて、図１８のＮ
ＭＯＳトランジスタＭ１ｃと同様の動作をするものであ
る。スイッチＳ１ｄは、図１８のクロックφ１ｂと同様
のクロックφ１ｄを受けて、図１８のＮＭＯＳトランジ
スタＭ１ｄと同様の動作をするものである。スイッチＳ
１ｅは、図１８のクロックφ１ａと同様のクロックφ１
ｅを受けて、図１８のＮＭＯＳトランジスタＭ１ｅと同
様の動作をするものである。スイッチＳ３ａ，Ｓ２ａ，
Ｓ３ｂ，Ｓ２ｂ，Ｓ３ｄ，Ｓ２ｄ，Ｓ３ｅ，Ｓ２ｅは、
それぞれ、図１８のＮＭＯＳトランジスタＭ３ａ，Ｍ２
ａ，Ｍ３ｂ，Ｍ２ｂ，Ｍ３ｄ，Ｍ２ｄ，Ｍ３ｅ，Ｍ２ｅ
と同様の動作をするものである。

【０１９０】したがって、実施の形態８による昇圧電位
発生回路は、実施の形態７による昇圧電位発生回路と同
様の動作をする。したがって、実施の形態８による昇圧
電位発生回路は、実施の形態７による昇圧電位発生回路
と同様の効果を奏する。

【０１９１】（実施の形態９）図２１は、実施の形態９
による昇圧電位発生ユニット（Ｖｐｐ発生ユニット）を
内蔵するＤＲＡＭの一部を示す概略ブロック図である。

【０１９２】図２１を参照して、ＤＲＡＭの一部は、Ｒ
ＡＳバッファ７１、遅延回路７３、クロック制御回路７
５，７７および昇圧電位発生ユニット７９を含む。昇圧
電位発生ユニットは、ＢＬＩポンプ８１およびＷＬポン
プ８３を含む。

【０１９３】ＲＡＳバッファ７１は、外部からのロウア
ドレスストローブ信号／ＲＡＳを取込む。そして、ＲＡ
Ｓバッファ７１は、信号Ｓ１を出力する。遅延回路７３
は、信号Ｓ１を遅延した信号Ｓ２を出力する。クロック
制御回路７５，７７は、信号Ｓ１および信号Ｓ２を受け
て動作する。このクロック制御回路７５は、図６のＡＮ
Ｄ回路６３、ＯＲ回路６５およびインバータ５９からな
るクロック制御回路と同様の構成である。また、クロッ
ク制御回路７７についても、同様である。

【０１９４】ＢＬＩポンプ８１は、クロック制御回路７
５からのポンプクロックＰＣＬＫ１を受けて動作する。
ＷＬポンプ８３は、クロック制御回路７７からのポンプ
クロックＰＣＬＫ２を受けて動作する。ＢＬＩポンプ８
１が発生する昇圧電位Ｖｐｐは、メモリセルアレイ内の
ビット線アイソレーション信号伝達線の充電に使用され
る。このビット線アイソレーション信号伝達線は、図３
のビット線アイソレーション信号伝達線ＢＬＩ１，ＢＬ
Ｉ２に相当するものである。また、ＷＬポンプ８３から
発生される昇圧電位Ｖｐｐは、メモリセルアレイ内のワ
ード線の充電に使用される。このワード線は、図３のワ
ード線ＷＬに相当するものである。

【０１９５】ＢＬＩポンプ８１およびＷＬポンプ８３の
各々には、実施の形態１〜８による昇圧電位発生回路の
いずれかを用いる。したがって、たとえば、ＢＬＩポン
プ８１に実施の形態１による昇圧電位発生回路（図４）
を用いた場合には、ポンプクロックＰＣＬＫ１は、クロ
ックφ１ａ，φ１ｂ，φ１ｃに相当することになる。

【０１９６】なお、実施の形態９におけるＤＲＡＭの全
体構成は図１のＤＲＡＭと同様である。この場合におい
て、図１の昇圧電位発生回路２３として、図２１の昇圧
電位発生ユニット７９が用いられることになる。

【０１９７】以上のように、実施の形態９による昇圧電
位発生ユニットでは、昇圧電位発生ユニットを構成する
ＢＬＩポンプ８１およびＷＬポンプ７９の各々として、
実施の形態１〜８による昇圧電位発生回路を用いてい
る。したがって、実施の形態９による昇圧電位発生ユニ
ットは、実施の形態１〜８による昇圧電位発生ユニット
のいずれかと同様の効果を奏する。

【０１９８】（実施の形態１０）図２２は、実施の形態
１０による昇圧電位発生ユニットを示す概略ブロック図
である。

【０１９９】図２２を参照して、実施の形態１０による
昇圧電位発生ユニットは、外部電源電位ディテクタ８
５、レベルシフタ８７、ＰＭＯＳトランジスタ８９、ダ
ウンコンバータ９１、および昇圧電位発生回路９３を含
む。

【０２００】ここで図２２の昇圧電位発生ユニットが、
発生したい昇圧電位、すなわち、目標とする昇圧電位を
Ｖｐｐｄとし、その動作について説明する。外部電源電
位ディテクタ８５は、外部電源電位ｅｘｔＶｃｃの電位
レベルを検知する。そして、目標とする昇圧電位Ｖｐｐ
ｄが、外部電源電位ｅｘｔＶｃｃより小さい場合には、
外部電源電位ディテクタ８５は、接地電位ＧＮＤレベル
の信号をレベルシフタ８７に出力する。これを受け、レ
ベルシフタ８７は、ＧＮＤレベルの信号をＰＭＯＳトラ
ンジスタ８９のゲートに入力する。この結果、目標とす
る昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小
さいときには、ＰＭＯＳトランジスタ８９がオンにな
る。そして、ＰＭＯＳトランジスタ８９を介して、外部
電源電位ｅｘｔＶｃｃが、昇圧電位ノードＮｐｐに、昇
圧電位Ｖｐｐとして供給される。一方、目標とする昇圧
電位Ｖｐｐｄが、外部電源電位ｅｘｔＶｃｃより小さい
ときには、外部電源電位ディテクタ８５から発生される
昇圧電位発生回路制御信号ＶＳによって、昇圧電位発生
回路９３はその動作を停止している。

【０２０１】目標とする昇圧電位Ｖｐｐｄが、外部電源
電位ｅｘｔＶｃｃ以上である場合には、外部電源電位デ
ィテクタ８５は、外部電源電位ｅｘｔＶｃｃレベルの信
号をレベルシフタ８７に出力する。レベルシフタ８７
は、外部電源電位ｅｘｔＶｃｃレベルの信号を、さらに
高い電位にレベルシフトし、ＰＭＯＳトランジスタ８９
のゲートに入力する。これにより、ＰＭＯＳトランジス
タ８９はオフになる。一方、目標とする昇圧電位Ｖｐｐ
ｄが、外部電源電位ｅｘｔＶｃｃ以上である場合には、
外部電源電位ディテクタ８５は、昇圧電位発生回路制御
信号ＶＳによって、昇圧電位発生回路９３を動作させ
る。そして、昇圧電位発生回路９３は、外部電源電位ｅ
ｘｔＶｃｃを昇圧し、昇圧電位ノードＮｐｐに昇圧電位
Ｖｐｐを発生する。昇圧電位ノードに発生された昇圧電
位Ｖｐｐは、図３に示すような、ビット線アイソレーシ
ョン信号伝達線ＢＬＩ１，ＢＬＩ２やワード線ＷＬやビ
ット線イコライズ信号伝達線ＥＱＬの充電に用いられ
る。

【０２０２】入力される外部電源電位ｅｘｔＶｃｃの電
位の大きさが、上述のように、異なる場合があるのは次
の理由による。すなわち、一般に、ＤＲＡＭにおいて
は、スペック内（たとえば、２Ｖ〜４Ｖ）での外部電源
電位ｅｘｔＶｃｃの使用が認められている。したがっ
て、たとえば、目標とする昇圧電位Ｖｐｐｄが、３Ｖの
とき、外部電源電位ｅｘｔＶｃｃが４Ｖである場合に
は、ＰＭＯＳトランジスタ８９がオンになり、外部電源
電位ｅｘｔＶｃｃが昇圧電位ノードＮｐｐに供給される
ことになる。一方、目標とする昇圧電位が３Ｖのとき、
外部電源電位ｅｘｔＶｃｃが２Ｖである場合には、昇圧
電位発生回路９３によって昇圧電位ノードＮｐｐに昇圧
電位Ｖｐｐが発生される。なお、ダウンコンバータ９１
は、外部電源電位ｅｘｔＶｃｃを降圧して、内部電源電
位ｉｎｔＶｃｃを発生するものである。

【０２０３】図２３は、図２２の昇圧電位発生回路９３
の詳細を示す回路図である。なお、図４と同様の部分に
ついては同一の参照符号を付しその説明を適宜省略す
る。

【０２０４】図２３を参照して、図２２の昇圧電位発生
回路９３は、ＰＭＯＳトランジスタＭ１ａ，Ｍ７ｂ、Ｎ
ＭＯＳトランジスタＭ１ｃ，Ｍ１ｂ，Ｍ７ａ、キャパシ
タＣ１ａ，Ｃ１ｂ、スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，
Ｓ２ｂおよびＶｐｐ制御クロック発生回路９５を含む。

【０２０５】接地電位ＧＮＤを有するノードと入力ノー
ドＮ１ａとの間にＮＭＯＳトランジスタＭ７ａが設けら
れる。ＮＭＯＳトランジスタＭ７ａのゲートには、クロ
ックφ７ａが入力される。ＰＭＯＳトランジスタＭ７ｂ
は、電源電位Ｖｃｃを有するノードと入力ノードＮ１ｂ
との間に設けられる。ＰＭＯＳトランジスタＭ７ｂのゲ
ートには、クロックφ７ｂが入力される。Ｖｐｐ制御ク
ロック発生回路９５は、外部電源電位ディテクタ８５か
ら発生された昇圧電位発生回路制御信号ＶＳに基づき、
クロックφ１ａ，φ１ｃ，φ１ｂ，φ７ａ，φ７ｂを発
生する。

【０２０６】昇圧電位発生回路制御信号ＶＳに応じて、
Ｖｐｐ制御クロック発生回路９５が、「Ｌ」レベルのク
ロックφ７ａを発生し、「Ｈ」レベルのクロックφ７ｂ
を発生した場合には、ＮＭＯＳトランジスタＭ７ａおよ
びＰＭＯＳトランジスタＭ７ｂがともにオフする。した
がって、この場合には、図２３の昇圧電位発生回路は、
図４の昇圧電位発生回路と等価な回路になる。このた
め、図４で用いたクロックφ１ａ，φ１ｃ，φ１ｂと同
様のクロックφ１ａ，φ１ｃ，φ１ｂを用いることによ
って、図４の昇圧電位発生回路と同一の動作を行なうこ
とになる。

【０２０７】また、Ｖｐｐ制御クロック発生回路９５か
ら、「Ｌ」レベルに固定したクロックφ１ｃが発生され
た場合には、ＮＭＯＳトランジスタＭ１ｃはオフ状態と
なる。このため、図２３の昇圧電位発生回路は、２つの
チャージポンピング回路を並列に設けたものとなる。す
なわち、ＰＭＯＳトランジスタＭ１ａ、ＮＭＯＳトラン
ジスタＭ７ａ、キャパシタＣ１ａおよびスイッチＳ３
ａ，Ｓ２ａにより１つのチャージポンピング回路が構成
され、ＮＭＯＳトランジスタＭ１ｂ、ＰＭＯＳトランジ
スタＭ７ｂ、キャパシタＣ１ｂおよびスイッチＳ３ｂ，
Ｓ２ｂにより１つのチャージポンピング回路が構成され
る。これらのチャージポンピング回路は、図２９に示し
たチャージポンピング回路と同様の動作をする。すなわ
ち、クロックφ１ａ，φ７ｂを、図２９のクロックφ１
ａと同様のものとし、クロックφ７ａ，φ１ｂを、図２
９のクロックφ１ｂと同様のものとすることによって、
２つのチャージポンピング回路が並列で動作することに
なる。

【０２０８】このように、実施の形態１０による昇圧電
位発生ユニットにおいては、目標とする昇圧電位Ｖｐｐ
ｄが外部電源電位ｅｘｔＶｃｃより小さい場合には、Ｐ
ＭＯＳトランジスタ８９を介して、外部電源電位ｅｘｔ
Ｖｃｃを、昇圧電位ノードＮｐｐに直接供給すること
で、昇圧電位Ｖｐｐを発生する。この場合には、昇圧電
位発生回路９３は停止している。したがって、目標とす
る昇圧電位Ｖｐｐｄが外部電源電位ｅｘｔＶｃｃより小
さい場合には、昇圧電位発生回路９３を動作させる必要
がなく、低消費電力化を図ることができる。

【０２０９】また、実施の形態１０による昇圧電位発生
ユニットでは、そこに含まれる昇圧電位発生回路９３に
入力されるクロックφ１ａ，φ１ｃ，φ１ｂ，φ７ａ，
φ７ｂを制御することで、図４の昇圧電位発生回路と同
じ回路として用いることもできるし、図２９に示したよ
うな従来の昇圧電位発生回路が並列に設けられたものと
しても用いることができる。このため、昇圧電位発生回
路９３を図４に示したような昇圧電位発生回路として用
いる場合には、低消費電力化を実現できる。一方、図４
の昇圧電位発生回路では、発生し得る昇圧電位Ｖｐｐの
最大値が小さいため、これより大きい値の昇圧電位Ｖｐ
ｐを必要とするときには、図２９に示したような従来の
昇圧電位発生回路が並列に２つ設けられたものとして用
いることもできる。

【０２１０】（実施の形態１１）実施の形態１１による
内部電位発生回路としての基板電位発生回路は以下の観
念から導かれたものである。すなわち、図３１の従来の
基板電位発生回路は、｜Ｖｂｂ｜＜Ｖｃｃまで動作す
る。すなわち、従来の基板電位発生回路が発生し得る基
板電位Ｖｂｂは、その絶対値において、電源電位Ｖｃｃ
付近まで発生する。しかし、基板電位Ｖｂｂを、その絶
対値において、電源電位Ｖｃｃまで発生する必要がない
場合は無駄に電力が消費されることになる。ここで、電
位Ｖｍｂを考える。この電位Ｖｍｂが以下のような関係
にあるとする。

【０２１１】Ｖｍｂ＜Ｖｃｃ （８） したがって、｜Ｖｂｂ｜＜Ｖｍｂまで動作するような基
板電位発生回路を作ることができれば、低消費電力化を
実現できることになる。

【０２１２】図２４は、本発明の実施の形態１１による
内部電位発生回路としての基板電位発生回路の詳細を示
す回路図である。

【０２１３】図２４を参照して、実施の形態１１による
基板電位発生回路は、ＰＭＯＳトランジスタＭ１ａ，Ｍ
３ａ，Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂ、ＮＭＯＳトランジスタ
Ｍ１ｃ，Ｍ１ｂおよびキャパシタＣ１ａ，Ｃ１ｂを含
む。ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳトラン
ジスタＭ１ｃ，Ｍ１ｂは、電源電位Ｖｃｃを有するノー
ドと接地電位ＧＮＤを有するノードとの間に直列に接続
される。ＰＭＯＳトランジスタＭ１ａおよびＮＭＯＳト
ランジスタＭ１ｃ，Ｍ１ｂのゲートには、それぞれ、ク
ロックφ１ａ，φ１ｃ，φ１ｂが入力される。キャパシ
タＣ１ａは、入力ノードＮ１ａと中間ノードＮ２ａとの
間に接続される。キャパシタＣ１ｂは、入力ノードＮ１
ｂと中間ノードＮ２ｂとの間に接続される。ＰＭＯＳト
ランジスタＭ３ａ，Ｍ２ａは、基板電位ノードＮｂｂと
接地電位ＧＮＤを有するノードとの間に直列に接続され
る。ＰＭＯＳトランジスタＭ３ｂ，Ｍ２ｂは、基板電位
ノードＮｂｂと接地電位ＧＮＤを有するノードとの間に
直列に接続される。ＰＭＯＳトランジスタＭ３ａ，Ｍ２
ｂのゲートには、クロックφ１が入力され、ＰＭＯＳト
ランジスタＭ２ａ，Ｍ３ｂのゲートには、クロックφ２
が入力される。このように構成される基板電位発生回路
は、基板電位ノードＮｂｂに基板電位Ｖｂｂを発生す
る。なお、この基板電位発生回路は、図１に示したＤＲ
ＡＭの基板電位発生回路２１として用いることができ
る。

【０２１４】図２５は、図２４の基板電位発生回路の動
作を説明するためのタイミング図である。なお、キャパ
シタＣ１ａ，Ｃ１ｂの容量をＣとし、その効率を１００
％とする。

【０２１５】クロックφ１ａ，φ１ｂ，φ１ｃの振幅は
電源電位Ｖｃｃである。時刻ｔａｆ以前においては、入
力ノードＮ１ａ，Ｎ１ｂの電位が１／２Ｖｃｃであり、
中間ノードＮ２ａが基板電位Ｖｂｂであり、中間ノード
Ｎ２ｂが接地電位ＧＮＤである状態を考える。

【０２１６】時刻ｔａｆにおいて、クロックφ１ｃを接
地電位ＧＮＤにして、ＮＭＯＳトランジスタＭ１ｃをオ
フにする。そして、時刻ｔａで、クロックφ１ａを接地
電位ＧＮＤにして、ＰＭＯＳトランジスタＭ１ａをオン
にし、クロックφ１ｂを電源電位ＶｃｃにしてＮＭＯＳ
トランジスタＭ１ｂをオンにする。その結果、入力ノー
ドＮ１ａが電源電位Ｖｃｃになり、中間ノードＮ２ａ
が、キャパシタＣ１ａによる容量カップリングを受けて
Ｖｂｂ＋１／２Ｖｃｃ、すなわち、１／２Ｖｃｃ−｜Ｖ
ｂｂ｜に昇圧される。これと同時に、入力ノードＮ１ｂ
が接地電位ＧＮＤになり、中間ノードＮ２ｂが、入力ノ
ードＮ１ｂの容量カップリングを受けて、−１／２Ｖｃ
ｃに降圧される。

【０２１７】時刻ｔａｄで、クロックφ２を、−Ｖｃｃ
にして、ＰＭＯＳトランジスタＭ２ａ，Ｍ３ｂをオンに
する。これによって、中間ノードＮ２ａは、Ｖｂｂ＋１
／２Ｖｃｃから接地電位ＧＮＤに放電され、中間ノード
Ｎ２ｂは、−１／２Ｖｃｃから基板電位Ｖｂｂに充電さ
れる。この充電は第１回目のノードＮｂｂへの負電荷の
供給である。また、この場合において、電源電位Ｖｃｃ
を有するノードからＰＭＯＳトランジスタＭ１ａ、入力
ノードＮ１ａ、キャパシタＣ１ａ、中間ノードＮ２ａお
よびＰＭＯＳトランジスタＭ２ａを介して、接地電位Ｇ
ＮＤを有するノードへ、｛Ｖｂｂ＋（１／２）Ｖｃｃ｝
・Ｃの電荷が移動する。すなわち、第１回目の電荷の消
費（電力の消費）である。これと同時に、基板電位ノー
ドＮｂｂの対向電極４８（接地電位ＧＮＤ）から、ＰＭ
ＯＳトランジスタＭ３ｂ、中間ノードＮ２ｂ、キャパシ
タＣ１ｂ、入力ノードＮ１ｂおよびＮＭＯＳトランジス
タＭ１ｂを介して、接地電位ＧＮＤを有するノードへ、
｛Ｖｂｂ＋（１／２）Ｖｃｃ｝・Ｃの電荷が移動する。
しかし、このときには、接地電位ＧＮＤを有するノード
から接地電位ＧＮＤを有するノードへの電荷の移動のた
め電力消費はない。

【０２１８】時刻ｔｂｆにおいて、クロックφ１ａを電
源電位Ｖｃｃにして、ＰＭＯＳトランジスタＭ１ａをオ
フにし、クロックφ１ｂを接地電位ＧＮＤにしてＮＭＯ
ＳトランジスタＭ１ｂをオフにする。時刻ｔｂにおい
て、クロックφ１ｃを電源電位ＶｃｃにしてＮＭＯＳト
ランジスタＭ１ｃをオンにする。この結果、入力ノード
Ｎ１ａの電位と入力ノードＮ１ｂの電位とが１／２Ｖｃ
ｃにイコライズされる。これと同時に、中間ノードＮ２
ｂが、入力ノードＮ１ｂの容量カップリングを受けて、
Ｖｂｂ＋１／２Ｖｃｃ、すなわち、１／２Ｖｃｃ−｜Ｖ
ｂｂ｜に昇圧され、中間ノードＮ２ａが入力ノードＮ１
ａの容量カップリングを受けて、−１／２Ｖｃｃに降圧
される。時刻ｔｂｄにおいて、クロックφ３を−Ｖｃｃ
にして、ＰＭＯＳトランジスタＭ３ａ，Ｍ２ｂをオンに
する。これによって、中間ノードＮ２ｂは、Ｖｂｂ＋
（１／２）Ｖｃｃから接地電位ＧＮＤに放電され、中間
ノードＮ２ａは、−Ｖｃｃから基板電位Ｖｂｂに充電さ
れる。この充電は、第２回目のノードＮｂｂへの負電荷
の供給である。また、この場合において、基板電位ノー
ドＮｂｂの対向電極４８（接地電位ＧＮＤ）から、ＰＭ
ＯＳトランジスタＭ３ａ、中間ノードＮ２ａ、キャパシ
タＣ１ａ、入力ノードＮ１ａ、ＮＭＯＳトランジスタＭ
１ｃ、入力ノードＮ１ｂ、キャパシタＣ１ｂ、中間ノー
ドＮ２ｂおよびＰＭＯＳトランジスタＭ２ｂを介して、
接地電位ＧＮＤを有するノードへ、｛Ｖｂｂ＋（１／
２）Ｖｃｃ｝・Ｃの電荷が移動する。この電荷の移動
は、接地電位ＧＮＤを有するノードから接地電位ＧＮＤ
を有するノードへの電荷の移動のため電力消費はない。
時刻ｔｃｆで、次のサイクルの動作が開始する。すなわ
ち、時刻ｔａｆ〜ｔｃｆで１サイクルの動作が終了す
る。

【０２１９】１サイクルの間に、電源電位Ｖｃｃから接
地電位ＧＮＤへ消費されたすべての消費電荷は｛（１／
２）Ｖｃｃ＋Ｖｂｂ｝・Ｃとなる。ここで、基板電位Ｖ
ｂｂは負の値である。一方、１サイクルの間に、基板電
位ノードＮｂｂに供給される電荷は−（Ｖｃｃ＋２Ｖｂ
ｂ）・Ｃである。したがって、電荷効率は２００％とな
り、図３１に示した従来の基板電位発生回路の電荷効率
である１００％を超える。

【０２２０】このため、本実施の形態による基板電位発
生回路は従来に比べ低消費電力化を実現できる。また、
本実施の形態では、発生し得る基板電位Ｖｂｂの最大値
が、その絶対値において（１／２）Ｖｃｃであるのに対
し、従来（図３１）では、Ｖｃｃである。このことから
も低消費電力化を実現できる。なお、上記の基板電位発
生回路は、図４の昇圧電位発生回路に対応するものであ
るが、実施の形態２〜８による昇圧電位発生回路に対応
して、基板電位発生回路を構成できる。

【０２２１】（実施の形態１２）図２６は、実施の形態
１２による内部電位発生回路としての基板電位発生回路
の詳細を示す回路図である。なお、図２４と同様の部分
について同一の参照符号を付しその説明を適宜省略す
る。

【０２２２】図２６の基板電位発生回路は、図２４のＰ
ＭＯＳトランジスタＭ１ａの代わりに、スイッチＳ１ａ
を設け、図２４のＮＭＯＳトランジスタＭ１ｃの代わり
にスイッチＳ１ｃを設け、図２４のＮＭＯＳトランジス
タＭ１ｂの代わりにスイッチＳ１ｂを設け、図２４のＰ
ＭＯＳトランジスタＭ３ａの代わりにスイッチＳ３ａを
設け、図２４のＰＭＯＳトランジスタＭ２ａの代わりに
スイッチＳ２ａを設け、図２４のＰＭＯＳトランジスタ
Ｍ３ｂの代わりにスイッチＳ３ｂを設け、図２４のＰＭ
ＯＳトランジスタＭ２ｂの代わりにスイッチＳ２ｂを設
けたものである。

【０２２３】スイッチＳ１ａは、図２４のクロックφ１
ａと同様のクロックφ１ａを受けて、ＰＭＯＳトランジ
スタＭ１ａと同様の動作をするものである。スイッチＳ
１ｃは、図２４のクロックφ１ｃと同様のクロックφ１
ｃを受けて、図２４のＮＭＯＳトランジスタＭ１ｃと同
様の動作をするものである。スイッチＳ１ｂは、図２４
のクロックφ１ｂと同様のクロックφ１ｂを受けて、図
２４のＮＭＯＳトランジスタＭ１ｂと同様の動作をする
ものである。スイッチＳ３ａ，Ｓ２ａ，Ｓ３ｂ，Ｓ２ｂ
は、それぞれ、図２４のＰＭＯＳトランジスタＭ３ａ，
Ｍ２ａ，Ｍ３ｂ，Ｍ２ｂと同様の動作をするものであ
る。

【０２２４】したがって、実施の形態１２による昇圧電
位発生回路は、実施の形態１１による昇圧電位発生回路
と同様の効果を奏する。

【０２２５】（実施の形態１３）実施の形態１３による
内部電位発生回路の構成は、実施の形態１〜８，１０の
昇圧電位発生回路および実施の形態１１，１２の基板電
位発生回路のうちのいずれかの回路構成と同じである。
実施の形態１３による内部電位発生回路の特徴は、その
内部のキャパシタにある。

【０２２６】図２７は、実施の形態１３による内部電位
発生回路に用いるキャパシタの構成を示す図である。な
お、図２７は、図４のキャパシタＣ１ａとして用いた場
合の例である。

【０２２７】図２７を参照して、実施の形態１３による
内部電位発生回路に用いるキャパシタは、以下のように
して形成される。Ｐ型基板１０５にＰウェル１０３が形
成される。Ｐウェル１０３に、Ｎ⁺ 拡散領域９７，９９
が形成される。チャネル１０７の上には、図示しない絶
縁膜を介してゲート１０１が形成される。

【０２２８】Ｎ⁺ 拡散領域９７，９９は、図４のノード
Ｎ１ａに接続される。ゲート１０１は、図４のノードＮ
２ａに接続される。このようにして形成されたキャパシ
タは、ＭＯＳキャパシタとして機能する。図２７のキャ
パシタは、この他にも、図４、図８、図１０、図１２、
図１３、図１５、図１８、図２０、図２３、図２４およ
び図２６のキャパシタＣ１ａ，Ｃ１ｂ，Ｃ１ｄ，Ｃ１
ｅ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂとして用いること
ができる。

【０２２９】図２８は、実施の形態１３による内部電位
発生回路に用いる他のキャパシタの構成を示す図であ
る。なお、図２８は、図４のキャパシタＣ１ａの例であ
る。

【０２３０】図２８を参照して、実施の形態１３による
内部電位発生回路に用いる他のキャパシタは以下のよう
にして形成される。Ｐ型基板１０５にＮウェル１０９が
形成される。Ｎウェル１０９に、Ｎ⁺ 拡散領域９７，９
９が形成される。そして、図示しない絶縁膜を介してゲ
ート１０１が形成される。Ｎ⁺ 拡散領域９７，９９は、
図４の中間ノードＮ２ａに接続される。ゲート１０１
は、図４の入力ノードＮ１ａに接続される。このような
キャパシタは、アキュミュレーションモードで、キャパ
シタとして機能する。図２８のキャパシタは、図４、図
８、図１０、図１２、図１３、図１５、図１８、図２
０、図２３、図２４、図２６のキャパシタＣ１ａ，Ｃ１
ｂ，Ｃ１ｄ，Ｃ１ｅ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂ
として用いることができる。

【０２３１】なお、図示しないが、ポリ−ポリキャパシ
タ（Poly-Poly キャパシタ）などを適用することもでき
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による昇圧電位発生回
路を内蔵するＤＲＡＭを示す概略ブロック図である。

【図２】 図１のロウデコーダまたはＢＬＩドライバの
詳細を示す回路図である。

【図３】 一般的なＤＲＡＭにおいて、昇圧電位Ｖｐｐ
が供給される部分の詳細を示す回路図である。

【図４】 本発明の実施の形態１による内部電位発生回
路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図５】 図４の昇圧電位発生回路の動作を説明するた
めのタイミング図である。

【図６】 図４のクロックφ１ａ、φ１ｃ、φ１ｂを発
生するためのクロック発生回路の詳細を示す回路図であ
る。

【図７】 図６のクロック発生回路の動作を説明するた
めのタイミング図である。

【図８】 本発明の実施の形態２による内部電位発生回
路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図９】 図８の昇圧電位発生回路の動作を説明するた
めのタイミング図である。

【図１０】 本発明の実施の形態３による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図１１】 図１０の昇圧電位発生回路の動作を説明す
るためのタイミング図である。

【図１２】 本発明の実施の形態４による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図１３】 本発明の実施の形態５による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図１４】 図１３の昇圧電位発生回路の動作を説明す
るためのタイミング図である。

【図１５】 本発明の実施の形態６による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図１６】 図１５の昇圧電位発生回路の動作を説明す
るためのタイミング図である。

【図１７】 本発明の実施の形態６による内部電位発生
回路としての昇圧電位発生回路の変形例の動作を説明す
るためのタイミング図である。

【図１８】 本発明の実施の形態７による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図１９】 図１８の昇圧電位発生回路の動作を説明す
るためのタイミング図である。

【図２０】 本発明の実施の形態８による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。

【図２１】 本発明の実施の形態９による昇圧電位発生
ユニットを内蔵するＤＲＡＭの一部を示す概略ブロック
図である。

【図２２】 本発明の実施の形態１０による昇圧電位発
生ユニットを示す概略ブロック図である。

【図２３】 図２２の昇圧電位発生回路の詳細を示す回
路図である。

【図２４】 本発明の実施の形態１１による内部電位発
生回路としての基板電位発生回路の詳細を示す回路図で
ある。

【図２５】 図２４の基板電位発生回路の動作を説明す
るためのタイミング図である。

【図２６】 本発明の実施の形態１２による内部電位発
生回路としての基板電位発生回路の詳細を示す回路図で
ある。

【図２７】 本発明の実施の形態１３による内部電位発
生回路に用いるキャパシタを示す断面構造図である。

【図２８】 本発明の実施の形態１３による内部電位発
生回路に用いる他のキャパシタを示す断面構造図であ
る。

【図２９】 従来の内部電位発生回路としての昇圧電位
発生回路の詳細を示す回路図である。

【図３０】 図２９の昇圧電位発生回路の動作を説明す
るためのタイミング図である。

【図３１】 従来の内部電位発生回路としての基板電位
発生回路の詳細を示す回路図である。

【図３２】 図３１の基板電位発生回路の動作を説明す
るためのタイミング図である。

【符号の説明】

１ アドレス信号入力端子群、３ ロウアドレスバッフ
ァ、５ ロウプリデコーダ、７ ロウデコーダ、９ コ
ラムアドレスバッファ、１１ コラムプリデコーダ、１
３ コラムデコーダ、１５ メモリセルアレイ、１７，
３３ センスアンプ、１９ ＢＬＩドライバ、２１ 基
板電位発生回路、２３，９３ 昇圧電位発生回路、２５
Ｐ型半導体基板、２７ 負荷、２９，８９ ＰＭＯＳ
トランジスタ、３１，３５〜４５ ＮＭＯＳトランジス
タ、４７ キャパシタ、４８ 対向電極、４９〜５９
インバータ、６１，７３ 遅延回路、６３ ＡＮＤ回
路、６５ ＯＲ回路、６７，６９ レベル変換回路、７
１ ＲＡＳバッファ、７５，７７ クロック制御回路、
７９ 昇圧電位発生ユニット、８１ ＢＬＩポンプ、８
３ ＷＬポンプ、８５ 外部電源電位ディテクタ、８７
レベルシフタ、９１ダウンコンバータ、９５ Ｖｂｂ
制御クロック発生回路、９７，９９ Ｎ⁺ 拡散領域、１
０１ ゲート、１０３ Ｐウェル、１０５ Ｐ型基板、
１０７ チャネル、１０９ Ｎウェル。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 内部電位ノードに内部電位を発生する内
   部電位発生回路であって、 前記内部電位ノードに電荷を注入することにより、前記
   内部電位を発生する第１のチャージポンピング手段と、 前記内部電位ノードに電荷を注入することにより、前記
   内部電位を発生する第２のチャージポンピング手段とを
   備え、 前記第１のチャージポンピング手段は、 第１の電源電位が与えられる第１の入力ノードと、 前記第１の入力ノードの電位変化に応答して、その電位
   が変化する第１の中間ノードと、 前記第１の入力ノードと、前記第１の中間ノードとの間
   に接続される第１の容量手段と、 前記第１の中間ノードから前記内部電位ノードに電荷を
   注入する第１の注入手段と、 前記第１の中間ノードに前記第１の電源電位を供給する
   第１の供給手段とを含み、 前記第２のチャージポンピング手段は、 第２の電源電位が与えられる第２の入力ノードと、 前記第２の入力ノードの電位変化に応答して、その電位
   が変化する第２の中間ノードと、 前記第２の入力ノードと、前記第２の中間ノードとの間
   に接続される第２の容量手段と、 前記第２の中間ノードから前記内部電位ノードに電荷を
   注入する第２の注入手段と、 前記第２の中間ノードに前記第１の電源電位を供給する
   第２の供給手段とを含み、 前記内部電位発生回路は、前記第１の入力ノードの電位
   と、前記第２の入力ノードの電位とをイコライズする第
   １のイコライズ手段をさらに備え、 前記第１の注入手段と、前記第２の注入手段とは、交互
   に、前記内部電位ノードへ電荷を注入し、 前記第１の注入手段からの電荷の注入および前記第２の
   供給手段からの前記第１の電源電位の供給の後に、前記
   第１のイコライズ手段によりイコライズが開始され、 次いで、前記第１の供給手段による前記第１の電源電位
   の供給および前記第２の注入手段による電荷の注入が行
   なわれ、 その後、前記第１の注入手段による電荷の注入および前
   記第２の供給手段による前記第１の電源電位の供給が開
   始される、内部電位発生回路。
2. 【請求項２】 前記内部電位発生回路は、 前記第１の中間ノードの電位と、前記第２の中間ノード
   の電位とをイコライズする第２のイコライズ手段をさら
   に備え、 前記第２の注入手段による電荷の注入および前記第１の
   供給手段による前記第１の電源電位の供給が開始された
   後に、前記第２のイコライズ手段により、イコライズが
   開始され、 前記第２のイコライズ手段によるイコライズの開始後も
   前記第１のイコライズ手段によるイコライズは継続して
   行なわれ、 前記第１および第２のイコライズ手段によるイコライズ
   の終了後に、前記第１の注入手段による電荷の注入およ
   び前記第２の供給手段による前記第１の電源電位の供給
   が開始される、請求項１に記載の内部電位発生回路。
3. 【請求項３】 前記内部電位発生回路は、 前記第１の中間ノードの電位と、前記第２の中間ノード
   の電位とをイコライズする第２のイコライズ手段をさら
   に備え、 前記第２の注入手段による電荷の注入および前記第１の
   供給手段による前記第１の電源電位の供給が開始された
   後であって、前記第１のイコライズ手段によるイコライ
   ズの終了後に、前記第２のイコライズ手段によるイコラ
   イズが行なわれ、 その後に、前記第１の注入手段による電荷の注入および
   前記第２の供給手段による前記第１の電源電位の供給が
   開始される、請求項１に記載の内部電位発生回路。
4. 【請求項４】 前記第１の注入手段は、第１のトランジ
   スタを含み、 その第１のトランジスタのオン／オフは、前記第１の電
   源電位と前記第２の電源電位との電位差の絶対値より大
   きい振幅を有する第１のパルス信号によって制御され、 前記第２の注入手段は、第２のトランジスタを含み、 その第２のトランジスタのオン／オフは、前記第１の電
   源電位と前記第２の電源電位との電位差の絶対値より大
   きい振幅を有する第２のパルス信号によって制御され
   る、請求項１に記載の内部電位発生回路。
5. 【請求項５】 前記第１の注入手段は、ダイオードであ
   り、そのカソードは、前記内部電位ノードに接続され、
   そのアノードは前記第１の中間ノードに接続され、 前記第１の供給手段は、ダイオードであり、そのカソー
   ドは、前記第１の中間ノードに接続され、そのアノード
   は、前記第１の電源電位を有するノードに接続され、 前記第２の注入手段は、ダイオードであり、そのカソー
   ドは、前記内部電位ノードに接続され、そのアノードは
   前記第２の中間ノードに接続され、 前記第２の供給手段は、ダイオードであり、そのカソー
   ドは、前記第２の中間ノードに接続され、そのアノード
   は、前記第１の電源電位を有するノードに接続される、
   請求項１に記載の内部電位発生回路。
6. 【請求項６】 前記第１のチャージポンピング手段は、 前記第１の電源電位を有するノードと、前記第１の入力
   ノードとの間の接続を制御する第１の接続手段と、 前記第１の入力ノードと、前記第２の電源電位を有する
   ノードとの間の接続を制御する第２の接続手段とをさら
   に含み、 前記第２のチャージポンピング手段は、 前記第２の電源電位を有するノードと、前記第２の入力
   ノードとの間の接続を制御する第３の接続手段と、 前記第２の入力ノードと前記第１の電源電位を有するノ
   ードとの間の接続を制御する第４の接続手段とをさらに
   含み、 前記第１および第２のチャージポンピング手段を一体と
   して動作させる場合は、前記第２の接続手段により、前
   記第１の入力ノードと前記第２の電源電位を有するノー
   ドとの間の接続を断ち、前記第４の接続手段により、前
   記第２の入力ノードと前記第１の電源電位を有するノー
   ドとの間の接続を断ち、 前記第１および第２のチャージポンピング手段を別々に
   動作させる場合は、前記第１のイコライズ手段により、
   前記第１の入力ノードと、前記第２の入力ノードとを切
   り離す、請求項１に記載の内部電位発生回路。
7. 【請求項７】 昇圧電位ノードに昇圧電位を発生する昇
   圧電位発生ユニットであって、 外部電源電位のレベルを検知する検知手段と、 前記外部電源電位を昇圧して、前記昇圧電位を発生する
   昇圧電位発生手段と、 前記昇圧電位ノードと前記外部電源電位を有するノード
   との間に設けられる接続供給手段とを備え、 前記外部電源電位のレベルが、発生しようとする前記昇
   圧電位のレベルより高い場合には、前記外部電源電位
   が、前記接続供給手段を介して、前記昇圧電位として、
   前記昇圧電位ノードに供給され、この場合には、前記昇
   圧電位発生手段の動作は停止しており、 前記外部電源電位のレベルが、発生しようとする前記昇
   圧電位のレベル以下である場合には、前記昇圧電位発生
   手段によって、前記昇圧電位ノードに、前記昇圧電位が
   発生され、この場合には、前記接続供給手段により、前
   記昇圧電位ノードと前記外部電源電位を有するノードと
   の間の接続が断たれている、昇圧電位発生ユニット。
8. 【請求項８】 前記昇圧電位発生手段は、 前記昇圧電位ノードに電荷を注入することにより前記昇
   圧電位を発生する第１のチャージポンピング手段と、 前記昇圧電位ノードに電荷を注入することにより前記昇
   圧電位を発生する第２のチャージポンピング手段とを備
   え、 前記第１のチャージポンピング手段は、 前記外部電源電位が与えられる第１の入力ノードと、前
   記第１の入力ノードの電位変化に応答して、その電位が
   変化する第１の中間ノードと、 前記第１の入力ノードと、前記第１の中間ノードとの間
   に接続される第１の容量手段と、 前記第１の中間ノードから前記昇圧電位ノードに電荷を
   注入する第１の注入手段と、 前記第１の中間ノードに前記外部電源電位を供給する第
   １の供給手段とを含み、 前記第２のチャージポンピング手段は、 接地電位が与えられる第２の入力ノードと、 前記第２の入力ノードの電位変化に応答して、その電位
   が変化する第２の中間ノードと、 前記第２の入力ノードと、前記第２の中間ノードとの間
   に接続される第２の容量手段と、 前記第２の中間ノードから前記昇圧電位ノードに電荷を
   注入する第２の注入手段と、 前記第２の中間ノードに前記外部電源電位を供給する第
   ２の供給手段とを含み、 前記昇圧電位発生手段は、 前記第１の入力ノードの電位と、前記第２の入力ノード
   の電位とをイコライズするイコライズ手段をさらに備
   え、 前記第１の注入手段からの電荷の注入および前記第２の
   供給手段からの前記外部電源電位の供給の後に、前記イ
   コライズ手段によるイコライズが開始され、 次いで、前記第１の供給手段による前記外部電源電位の
   供給および前記第２の注入手段による電荷の注入が行な
   われ、 その後、前記第１の注入手段による電荷の注入および前
   記第２の供給手段による前記外部電源電位の供給が開始
   される、請求項７に記載の昇圧電位発生ユニット。
9. 【請求項９】 前記第１のチャージポンピング手段は、 前記外部電源電位を有するノードと、前記第１の入力ノ
   ードとの間の接続を制御する第１の接続手段と、 前記第１の入力ノードと、前記接地電位を有するノード
   との間の接続を制御する第２の接続手段とをさらに含
   み、 前記第２のチャージポンピング手段は、 前記接地電位を有するノードと、前記第２の入力ノード
   との間の接続を制御する第３の接続手段と、 前記第２の入力ノードと前記外部電源電位を有するノー
   ドとの間の接続を制御する第４の接続手段とをさらに含
   み、 前記第１および第２のチャージポンピング手段を一体と
   して動作させる場合は、前記第２の接続手段により、前
   記第１の入力ノードと前記接地電位を有するノードとの
   間の接続を断ち、前記第４の接続手段により前記第２の
   入力ノードと前記外部電源電位を有するノードとの間の
   接続を断ち、 前記第１および第２のチャージポンピング手段を別々に
   動作させる場合は、前記イコライズ手段により、前記第
   １の入力ノードと、前記第２の入力ノードとを切り離
   す、請求項８に記載の昇圧電位発生ユニット。