JPH11312393A - 半導体メモリ装置の書き込み回路 - Google Patents
半導体メモリ装置の書き込み回路Info
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- JPH11312393A JPH11312393A JP23906298A JP23906298A JPH11312393A JP H11312393 A JPH11312393 A JP H11312393A JP 23906298 A JP23906298 A JP 23906298A JP 23906298 A JP23906298 A JP 23906298A JP H11312393 A JPH11312393 A JP H11312393A
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Abstract
(57)【要約】
【課題】 メモリセルに対して安定した書き込みを行
う。 【解決手段】 基準電位発生回路２１から供給される基
準電位Ｖrfに応答してＶＣＯ２２の発振を制御し、その
発振クロックφcを昇圧回路２３に供給する。発振クロ
ックφcの波高値を積み重ねて高電位Ｖhvを生成し、書
き込み制御回路７から書き込みクロックφsに応答して
ソース線４に書き込み電位Ｖd2として供給する。
う。 【解決手段】 基準電位発生回路２１から供給される基
準電位Ｖrfに応答してＶＣＯ２２の発振を制御し、その
発振クロックφcを昇圧回路２３に供給する。発振クロ
ックφcの波高値を積み重ねて高電位Ｖhvを生成し、書
き込み制御回路７から書き込みクロックφsに応答して
ソース線４に書き込み電位Ｖd2として供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
の書き込み回路に関し、特に、フローティングゲートを
有するメモリセルトランジスタに対して高い書き込み電
位を供給するための回路に関する。
の書き込み回路に関し、特に、フローティングゲートを
有するメモリセルトランジスタに対して高い書き込み電
位を供給するための回路に関する。
【０００２】
【従来の技術】電気的に消去可能なプログラマブルＲＯ
Ｍ(EEPROM:Electrically Erasable Programmable ROM)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによってメ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側に発生するホットエレクトロンをソース
側へ加速し、その加速電子の一部をフローティングゲー
トへ注入することによってデータの書き込みが行われ
る。そして、フローティングゲートに電荷が注入された
か否かによるメモリセルトランジスタの動作特性の差を
検出すること、即ち、しきい値の変化を検出すること
で、データの読み出しが行われる。
Ｍ(EEPROM:Electrically Erasable Programmable ROM)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによってメ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側に発生するホットエレクトロンをソース
側へ加速し、その加速電子の一部をフローティングゲー
トへ注入することによってデータの書き込みが行われ
る。そして、フローティングゲートに電荷が注入された
か否かによるメモリセルトランジスタの動作特性の差を
検出すること、即ち、しきい値の変化を検出すること
で、データの読み出しが行われる。
【０００３】図７は、２重ゲート構造のメモリセルトラ
ンジスタを有する半導体メモリ装置の構成を示す回路図
である。この図においては、メモリセルを４行×１列に
配置した場合を示し、列選択の回路は省略してある。
ンジスタを有する半導体メモリ装置の構成を示す回路図
である。この図においては、メモリセルを４行×１列に
配置した場合を示し、列選択の回路は省略してある。
【０００４】メモリセルトランジスタ１は、電気的に独
立したフローティングゲート及びフローティングゲート
に一部が重なるコントロールゲートを有する。このメモ
リセルトランジスタ１は、コントロールゲートに印加さ
れる電位に応答してオン／オフするものであり、フロー
ティングゲートに蓄積される電荷の量に応じてそのしき
い値を変動させる。ワード線２は、メモリセルトランジ
スタ１の各行に対応して配置され、各メモリセルトラン
ジスタ１のコントロールゲートにそれぞれ接続される。
ビット線３は、メモリセルトランジスタ１の列に対応し
て配置され、各メモリセルトランジスタ１のドレインが
共通に接続されると共に、センスアンプ（図示せず）に
接続される。ソース線４は、各メモリセルトランジスタ
１の間に配置され、各メモリセルトランジスタ１のソー
スが共通に接続される。
立したフローティングゲート及びフローティングゲート
に一部が重なるコントロールゲートを有する。このメモ
リセルトランジスタ１は、コントロールゲートに印加さ
れる電位に応答してオン／オフするものであり、フロー
ティングゲートに蓄積される電荷の量に応じてそのしき
い値を変動させる。ワード線２は、メモリセルトランジ
スタ１の各行に対応して配置され、各メモリセルトラン
ジスタ１のコントロールゲートにそれぞれ接続される。
ビット線３は、メモリセルトランジスタ１の列に対応し
て配置され、各メモリセルトランジスタ１のドレインが
共通に接続されると共に、センスアンプ（図示せず）に
接続される。ソース線４は、各メモリセルトランジスタ
１の間に配置され、各メモリセルトランジスタ１のソー
スが共通に接続される。
【０００５】行選択回路５は、各ワード線２に接続さ
れ、ロウアドレス情報に基づいて生成した行選択信号Ｌ
Ｓ１〜ＬＳ４を各ワード線２に供給する。この行選択信
号ＬＳ１〜ＬＳ４は、選択クロックφLに応答し、４行
のワード線２の何れか１本を選択的に活性化するもので
あり、活性化されたワード線２に接続されたメモリセル
トランジスタ１のコントロールゲートがオンされる。
尚、メモリセルトランジスタ１を複数列配置する場合に
は、カラムアドレス情報に基づいて所望の列を選択する
ように構成する。これにより、複数のメモリセルトラン
ジスタ１の内の１つが、ロウアドレス情報（及びカラム
アドレス情報）に従って指定され、センスアンプに接続
される。
れ、ロウアドレス情報に基づいて生成した行選択信号Ｌ
Ｓ１〜ＬＳ４を各ワード線２に供給する。この行選択信
号ＬＳ１〜ＬＳ４は、選択クロックφLに応答し、４行
のワード線２の何れか１本を選択的に活性化するもので
あり、活性化されたワード線２に接続されたメモリセル
トランジスタ１のコントロールゲートがオンされる。
尚、メモリセルトランジスタ１を複数列配置する場合に
は、カラムアドレス情報に基づいて所望の列を選択する
ように構成する。これにより、複数のメモリセルトラン
ジスタ１の内の１つが、ロウアドレス情報（及びカラム
アドレス情報）に従って指定され、センスアンプに接続
される。
【０００６】読み出し制御回路６は、ビット線３に接続
され、読み出しクロックφRに応答してビット線３に読
み出し動作のための電位Ｖd1を供給する。書き込み制御
回路７は、ソース線４に接続され、書き込みクロックφ
Wに応答して書き込み動作のための電位Ｖd2を供給す
る。ここで、読み出し制御回路６及び書き込み制御回路
７は、ビット線３及びソース線４に対して読み出し電位
Ｖd1及び書き込み電位Ｖd2を供給している期間以外で
は、それぞれ接地電位Ｖsを供給する。
され、読み出しクロックφRに応答してビット線３に読
み出し動作のための電位Ｖd1を供給する。書き込み制御
回路７は、ソース線４に接続され、書き込みクロックφ
Wに応答して書き込み動作のための電位Ｖd2を供給す
る。ここで、読み出し制御回路６及び書き込み制御回路
７は、ビット線３及びソース線４に対して読み出し電位
Ｖd1及び書き込み電位Ｖd2を供給している期間以外で
は、それぞれ接地電位Ｖsを供給する。
【０００７】データの書き込みにおいては、メモリセル
トランジスタ１に対して、ビット線３から接地電位Ｖs
（例えば０Ｖ）が印加され、ソース線４から書き込み電
位Ｖd2（例えば１４Ｖ）が印加される。これにより、選
択的にコントロールゲートをオンさせた特定のメモリセ
ルトランジスタ１で、ソース領域からドレイン領域へ向
かって書き込み電流が流れて、フローティングゲートへ
の電荷の注入が行われる。一方、書き込んだデータの読
み出しにおいては、メモリセルトランジスタ１に対し
て、ビット線３から読み出し電位Ｖd1（例えば５Ｖ）が
印加され、ソース線４から接地電位Ｖs（例えば０Ｖ）
が印加される。これにより、選択的にコントロールゲー
トをオンさせた特定のメモリセルトランジスタ１に、ド
レイン領域からソース領域へ向かって読み出し電流が流
れる。このとき、メモリセルトランジスタ１では、フロ
ーティングゲートに蓄積された電荷量に応じて、即ち、
書き込まれた情報に応じてしきい値が変化しているた
め、そのしきい値の変化がビット線３の電位の変化とし
てセンスアンプから読み出される。
トランジスタ１に対して、ビット線３から接地電位Ｖs
（例えば０Ｖ）が印加され、ソース線４から書き込み電
位Ｖd2（例えば１４Ｖ）が印加される。これにより、選
択的にコントロールゲートをオンさせた特定のメモリセ
ルトランジスタ１で、ソース領域からドレイン領域へ向
かって書き込み電流が流れて、フローティングゲートへ
の電荷の注入が行われる。一方、書き込んだデータの読
み出しにおいては、メモリセルトランジスタ１に対し
て、ビット線３から読み出し電位Ｖd1（例えば５Ｖ）が
印加され、ソース線４から接地電位Ｖs（例えば０Ｖ）
が印加される。これにより、選択的にコントロールゲー
トをオンさせた特定のメモリセルトランジスタ１に、ド
レイン領域からソース領域へ向かって読み出し電流が流
れる。このとき、メモリセルトランジスタ１では、フロ
ーティングゲートに蓄積された電荷量に応じて、即ち、
書き込まれた情報に応じてしきい値が変化しているた
め、そのしきい値の変化がビット線３の電位の変化とし
てセンスアンプから読み出される。
【０００８】
【発明が解決しようとする課題】書き込み動作において
メモリセルトランジスタ１のフローティングゲートへ注
入する電荷は、その量が多いほどメモリセルトランジス
タ１のしきい値の変動を大きくでき、読み出し動作の際
に情報の判定が容易になる。しかしながら、電荷の注入
量が多くなるほど書き込みに要する時間は長くなるた
め、必要以上の電荷をフローティングゲートへ注入する
ことは好ましくない。一般的には、十分なしきい値の変
動を得られる最小量の電荷をフローティングゲートへ注
入するようにしている。
メモリセルトランジスタ１のフローティングゲートへ注
入する電荷は、その量が多いほどメモリセルトランジス
タ１のしきい値の変動を大きくでき、読み出し動作の際
に情報の判定が容易になる。しかしながら、電荷の注入
量が多くなるほど書き込みに要する時間は長くなるた
め、必要以上の電荷をフローティングゲートへ注入する
ことは好ましくない。一般的には、十分なしきい値の変
動を得られる最小量の電荷をフローティングゲートへ注
入するようにしている。
【０００９】フローティングゲートに注入される電荷の
量は、書き込み動作の際にメモリセルトランジスタ１に
流れる電流、その電流を流す時間等によって制御され
る。ここで、書き込み電位Ｖd2が通常の電源電位よりも
高くなっているため、昇圧回路を用いて得られる高電位
Ｖhvを書き込み制御回路７に供給し、この高電位Ｖhvを
書き込み電位Ｖd2としてソース線４へ供給するようにし
ている。このため、メモリセルトランジスタ１に流れる
電流は、高電位Ｖhvを供給する昇圧回路の電流供給能力
によって決定されることになる。従って、電源電位の変
動等によって昇圧回路の動作が不安定になると、書き込
み動作でメモリセルトランジスタ１に流れる電流を所望
の値に維持することができなくなり、結果的に、予め設
定した電荷量を正しく注入できなくなるという問題が生
じる。
量は、書き込み動作の際にメモリセルトランジスタ１に
流れる電流、その電流を流す時間等によって制御され
る。ここで、書き込み電位Ｖd2が通常の電源電位よりも
高くなっているため、昇圧回路を用いて得られる高電位
Ｖhvを書き込み制御回路７に供給し、この高電位Ｖhvを
書き込み電位Ｖd2としてソース線４へ供給するようにし
ている。このため、メモリセルトランジスタ１に流れる
電流は、高電位Ｖhvを供給する昇圧回路の電流供給能力
によって決定されることになる。従って、電源電位の変
動等によって昇圧回路の動作が不安定になると、書き込
み動作でメモリセルトランジスタ１に流れる電流を所望
の値に維持することができなくなり、結果的に、予め設
定した電荷量を正しく注入できなくなるという問題が生
じる。
【００１０】そこで本発明は、メモリセルトランジスタ
に対して安定した書き込みを行えるようにすることを目
的とする。
に対して安定した書き込みを行えるようにすることを目
的とする。
【００１１】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、メモリセルに対して電源電位よりも高い電位を供
給し、メモリセルに所望の情報を書き込む半導体メモリ
装置の書き込み回路であって、特定の電位に対して一定
の電位差を維持する基準電位を発生する基準電位発生回
路と、上記基準電位に応答して発振周波数を変動させる
電圧制御発振回路と、上記電圧制御発振回路の発振クロ
ックを多段階で重ね合わせて高電位を生成する昇圧回路
と、上記高電位を書き込みクロックに応答してメモリセ
ルに供給する制御回路と、を備えたことにある。
解決するために成されたもので、第１の特徴とするとこ
ろは、メモリセルに対して電源電位よりも高い電位を供
給し、メモリセルに所望の情報を書き込む半導体メモリ
装置の書き込み回路であって、特定の電位に対して一定
の電位差を維持する基準電位を発生する基準電位発生回
路と、上記基準電位に応答して発振周波数を変動させる
電圧制御発振回路と、上記電圧制御発振回路の発振クロ
ックを多段階で重ね合わせて高電位を生成する昇圧回路
と、上記高電位を書き込みクロックに応答してメモリセ
ルに供給する制御回路と、を備えたことにある。
【００１２】そして、第２の特徴とするところは、メモ
リセルに対して電源電位よりも高い電位を供給し、メモ
リセルに所望の情報を書き込む半導体メモリ装置の書き
込み回路であって、基準電位を発生する基準電位発生回
路と、上記基準電位に応答して発振周波数を変動させる
電圧制御発振回路と、上記電圧制御発振回路の発振クロ
ックを多段階で重ね合わせて高電位を生成する昇圧回路
と、上記高電位を電源電位よりも低いレベルにシフトし
て中間電位を生成するレベルシフト回路と、上記高電位
を書き込みクロックに応答してメモリセルに供給する制
御回路と、を備え、上記中間電位に応答して上記基準電
位を補正することにある。
リセルに対して電源電位よりも高い電位を供給し、メモ
リセルに所望の情報を書き込む半導体メモリ装置の書き
込み回路であって、基準電位を発生する基準電位発生回
路と、上記基準電位に応答して発振周波数を変動させる
電圧制御発振回路と、上記電圧制御発振回路の発振クロ
ックを多段階で重ね合わせて高電位を生成する昇圧回路
と、上記高電位を電源電位よりも低いレベルにシフトし
て中間電位を生成するレベルシフト回路と、上記高電位
を書き込みクロックに応答してメモリセルに供給する制
御回路と、を備え、上記中間電位に応答して上記基準電
位を補正することにある。
【００１３】さらに、第３の特徴とするところは、メモ
リセルに対して電源電位よりも高い電位を供給し、メモ
リセルに所望の情報を書き込む半導体メモリ装置の書き
込み回路であって、基準電位を発生する基準電位発生回
路と、上記基準電位に応答して発振周波数を変動させる
電圧制御発振回路と、上記電圧制御発振回路の発振クロ
ックを多段階で重ね合わせて高電位を生成する昇圧回路
と、上記高電位を電源電位よりも低いレベルにシフトし
て中間電位を生成するレベルシフト回路と、上記高電位
を書き込みクロックに応答してメモリセルに供給する制
御回路と、を備え、上記中間電位に応答して上記基準電
位を補正することにある。
リセルに対して電源電位よりも高い電位を供給し、メモ
リセルに所望の情報を書き込む半導体メモリ装置の書き
込み回路であって、基準電位を発生する基準電位発生回
路と、上記基準電位に応答して発振周波数を変動させる
電圧制御発振回路と、上記電圧制御発振回路の発振クロ
ックを多段階で重ね合わせて高電位を生成する昇圧回路
と、上記高電位を電源電位よりも低いレベルにシフトし
て中間電位を生成するレベルシフト回路と、上記高電位
を書き込みクロックに応答してメモリセルに供給する制
御回路と、を備え、上記中間電位に応答して上記基準電
位を補正することにある。
【００１４】本発明によれば、電源電位の変動の影響を
受けることなく、電圧制御発振回路から常に一定の周波
数を維持する発振クロックを得て昇圧回路を駆動し、書
き込み動作においてメモリセルトランジスタに安定した
書き込み電位を供給することができる。さらに、電圧制
御発振回路の発振を制御する基準電位が、出力される高
電位を帰還させた中間電位によって補正される。このた
め、電圧制御発振回路の発振周波数を常に一定に維持
し、その発振クロックによって昇圧回路を駆動すること
により、メモリセルトランジスタに安定した書き込み電
位を供給することができる。
受けることなく、電圧制御発振回路から常に一定の周波
数を維持する発振クロックを得て昇圧回路を駆動し、書
き込み動作においてメモリセルトランジスタに安定した
書き込み電位を供給することができる。さらに、電圧制
御発振回路の発振を制御する基準電位が、出力される高
電位を帰還させた中間電位によって補正される。このた
め、電圧制御発振回路の発振周波数を常に一定に維持
し、その発振クロックによって昇圧回路を駆動すること
により、メモリセルトランジスタに安定した書き込み電
位を供給することができる。
【００１５】
【発明の実施の形態】図１は、本発明の第１の実施形態
を示すブロック図であり、図７に示す不揮発性半導体メ
モリ装置に適用した場合を示している。この図におい
て、メモリセルトランジスタ１、ワード線２、ビット線
３、ソース線４、行選択回路５及び各制御回路６、７に
ついては、図７と同一であり、説明は省略する。
を示すブロック図であり、図７に示す不揮発性半導体メ
モリ装置に適用した場合を示している。この図におい
て、メモリセルトランジスタ１、ワード線２、ビット線
３、ソース線４、行選択回路５及び各制御回路６、７に
ついては、図７と同一であり、説明は省略する。
【００１６】基準電位発生回路２１は、接地電位または
電源電位に対して常に一定の電位差を維持する基準電位
Ｖrfを発生し、電圧制御発振回路２２に供給する。電圧
制御発振回路（ＶＣＯ）２２は、リングオシレータであ
り、その負帰還ループの遅延量を基準電位Ｖrfに応答し
て変動させることで、周波数が可変となる発振クロック
φcを発生する。昇圧回路２３は、ＶＣＯ２２からの発
振クロックφcの波形を多段階で電源電位に積み重ねる
ことにより、電源電位よりも高い高電位Ｖhvを発生す
る。この昇圧回路２３から出力される高電位Ｖhvは、書
き込み制御回路７に供給される。そして、高電位Ｖhv
は、書き込み制御回路７において書き込みクロックφW
に応答して取り出され、書き込み電位Ｖd2としてソース
線４に供給される。
電源電位に対して常に一定の電位差を維持する基準電位
Ｖrfを発生し、電圧制御発振回路２２に供給する。電圧
制御発振回路（ＶＣＯ）２２は、リングオシレータであ
り、その負帰還ループの遅延量を基準電位Ｖrfに応答し
て変動させることで、周波数が可変となる発振クロック
φcを発生する。昇圧回路２３は、ＶＣＯ２２からの発
振クロックφcの波形を多段階で電源電位に積み重ねる
ことにより、電源電位よりも高い高電位Ｖhvを発生す
る。この昇圧回路２３から出力される高電位Ｖhvは、書
き込み制御回路７に供給される。そして、高電位Ｖhv
は、書き込み制御回路７において書き込みクロックφW
に応答して取り出され、書き込み電位Ｖd2としてソース
線４に供給される。
【００１７】ＶＣＯ２２においては、電源電位または接
地電位に対して一定の電位差を維持する基準電位Ｖrfに
より発振クロックφcの周波数が一定に維持されてい
る。また、昇圧回路２３においては、発振クロックφc
の周波数によって電流の供給能力が決定される。これに
より、基準電位Ｖrfが所定のレベルを維持している間
は、メモリセルトランジスタ１に流れる書き込み電流を
一定の値に維持することができる。従って、書き込み制
御回路７によるメモリセルトランジスタ１への情報の書
き込み動作を安定させることができる。
地電位に対して一定の電位差を維持する基準電位Ｖrfに
より発振クロックφcの周波数が一定に維持されてい
る。また、昇圧回路２３においては、発振クロックφc
の周波数によって電流の供給能力が決定される。これに
より、基準電位Ｖrfが所定のレベルを維持している間
は、メモリセルトランジスタ１に流れる書き込み電流を
一定の値に維持することができる。従って、書き込み制
御回路７によるメモリセルトランジスタ１への情報の書
き込み動作を安定させることができる。
【００１８】図２は、図１に示す基準電位発生回路２
１、ＶＣＯ２２及び昇圧回路２３の構成の一例を示す回
路図である。
１、ＶＣＯ２２及び昇圧回路２３の構成の一例を示す回
路図である。
【００１９】基準電位発生回路２１は、抵抗３１、Ｎチ
ャンネル型ＭＯＳトランジスタ３２、Ｐチャンネル型Ｍ
ＯＳトランジスタ３３及びＮチャンネル型ＭＯＳトラン
ジスタ３４より構成される。抵抗３１及びトランジスタ
３２が電源接地間に直列に接続され、トランジスタ３２
のゲートがその接続点に接続される。一対のトランジス
タ３３、３４が電源接地間に直列に接続され、トランジ
スタ３３のゲートがその接続点に接続され、トランジス
タ３４のゲートが抵抗３１とトランジスタ３２との接続
点に接続される。このトランジスタ３３、３４は、抵抗
３１及びトランジスタ３２に対して電流ミラーを構成す
る。そして、抵抗３１とトランジスタ３２との間の電位
が第１の基準電位Ｖrnとして出力され、一対のトランジ
スタ３３、３４の間の電位が第２の基準電位Ｖrpとして
出力される。
ャンネル型ＭＯＳトランジスタ３２、Ｐチャンネル型Ｍ
ＯＳトランジスタ３３及びＮチャンネル型ＭＯＳトラン
ジスタ３４より構成される。抵抗３１及びトランジスタ
３２が電源接地間に直列に接続され、トランジスタ３２
のゲートがその接続点に接続される。一対のトランジス
タ３３、３４が電源接地間に直列に接続され、トランジ
スタ３３のゲートがその接続点に接続され、トランジス
タ３４のゲートが抵抗３１とトランジスタ３２との接続
点に接続される。このトランジスタ３３、３４は、抵抗
３１及びトランジスタ３２に対して電流ミラーを構成す
る。そして、抵抗３１とトランジスタ３２との間の電位
が第１の基準電位Ｖrnとして出力され、一対のトランジ
スタ３３、３４の間の電位が第２の基準電位Ｖrpとして
出力される。
【００２０】この基準電位発生回路２１によれば、抵抗
３１とトランジスタ３２との抵抗分割によって第１の基
準電位Ｖrnが決定される。この第１の基準電位Ｖrnは、
接地電位に対して常に一定の電位差を維持する。同様
に、トランジスタ３３とトランジスタ３４との抵抗分割
によって第２の基準電位Ｖrpが決定される。この第２の
基準電位Ｖrpは、電源電位に対して常に一定の電位差を
維持する。
３１とトランジスタ３２との抵抗分割によって第１の基
準電位Ｖrnが決定される。この第１の基準電位Ｖrnは、
接地電位に対して常に一定の電位差を維持する。同様
に、トランジスタ３３とトランジスタ３４との抵抗分割
によって第２の基準電位Ｖrpが決定される。この第２の
基準電位Ｖrpは、電源電位に対して常に一定の電位差を
維持する。
【００２１】ＶＣＯ２２は、２つのＮチャンネル型ＭＯ
Ｓトランジスタ４１、４２及び２つのＰチャンネル型Ｍ
ＯＳトランジスタ４３、４４を含むＣＭＯＳインバータ
４０より構成される。トランジスタ４１、４２及びトラ
ンジスタ４３、４４が電源接地間に直列に接続され、ト
ランジスタ４２、４３のゲートに与えられる入力に対し
て、トランジスタ４２、４３の間の接続点から出力を得
るインバータ４０が構成される。ここで、トランジスタ
４１のゲートには、第１の基準電位Ｖrnが印加され、ト
ランジスタ４４のゲートには、第２の基準電位Ｖrpが印
加される。第１の基準電位Ｖrnと接地電位との電位差ま
たは第２の基準電位Ｖrpと電源電位との電位差によって
インバータ４０の遅延量が制御される。そして、インバ
ータ４０は、奇数段直列に接続され、その出力が入力に
帰還されてリングオシレータを構成する。ここで、第１
の第１の基準電位Ｖrn及び第２の基準電位Ｖrpについて
は、基準電位発生回路２１において、それぞれ接地電位
及び電源電位との電位差がそれぞれ一定のレベルに維持
されているため、各インバータ４０の遅延量も一定に維
持されることになる。これにより、各インバータ４０の
出力または入力から、各基準電位Ｖrn、Ｖrpの制御に基
づいて発振周波数が制御される発振クロックφc及びそ
の反転クロック＊φcが出力される。
Ｓトランジスタ４１、４２及び２つのＰチャンネル型Ｍ
ＯＳトランジスタ４３、４４を含むＣＭＯＳインバータ
４０より構成される。トランジスタ４１、４２及びトラ
ンジスタ４３、４４が電源接地間に直列に接続され、ト
ランジスタ４２、４３のゲートに与えられる入力に対し
て、トランジスタ４２、４３の間の接続点から出力を得
るインバータ４０が構成される。ここで、トランジスタ
４１のゲートには、第１の基準電位Ｖrnが印加され、ト
ランジスタ４４のゲートには、第２の基準電位Ｖrpが印
加される。第１の基準電位Ｖrnと接地電位との電位差ま
たは第２の基準電位Ｖrpと電源電位との電位差によって
インバータ４０の遅延量が制御される。そして、インバ
ータ４０は、奇数段直列に接続され、その出力が入力に
帰還されてリングオシレータを構成する。ここで、第１
の第１の基準電位Ｖrn及び第２の基準電位Ｖrpについて
は、基準電位発生回路２１において、それぞれ接地電位
及び電源電位との電位差がそれぞれ一定のレベルに維持
されているため、各インバータ４０の遅延量も一定に維
持されることになる。これにより、各インバータ４０の
出力または入力から、各基準電位Ｖrn、Ｖrpの制御に基
づいて発振周波数が制御される発振クロックφc及びそ
の反転クロック＊φcが出力される。
【００２２】昇圧回路２３は、Ｎチャンネル型ＭＯＳト
ランジスタ５１、４つのＮチャンネル型ＭＯＳトランジ
スタ５２ａ〜５２ｄ、４つのコンデンサ５３ａ〜５３
ｄ、ダイオード５４及びＮチャンネル型ＭＯＳトランジ
スタ５５より構成される。トランジスタ５１は、ドレイ
ンが電源に接続され、さらにゲートが電源に接続され
る。直列に接続された４つのトランジスタ５２ａ〜５２
ｄは、１段目のドレインがトランジスタ５１のソースに
接続され、４段目のソースが出力に接続される。４つの
コンデンサ５３ａ〜５３ｄは、一方の端子が各トランジ
スタ５２ａ〜５２ｄのドレイン及びゲートにそれぞれ接
続され、他方の端子がＶＣＯ２２に接続される。ここ
で、１段目及び３段目のコンデンサ５３ａ、５３ｃに対
しては、ＶＣＯ２２の発振クロックφcが印加され、２
段目及び４段目のコンデンサ５３ｂ、５３ｄに対して
は、反転クロック＊φcが印加される。また、ダイオー
ド５４は、アノード側が４段目のトランジスタ５２ｄの
ソースに接続され、カソードがトランジスタ５５のドレ
インに接続される。そして、トランジスタ５５は、ダイ
オード５５のカソードと接地電位との間に接続され、そ
のゲートがドレインに接続される。ダイオード５４及び
トランジスタ５５によって高電位Ｖhvが所定の電位を越
えないようにするリミッターが構成される。
ランジスタ５１、４つのＮチャンネル型ＭＯＳトランジ
スタ５２ａ〜５２ｄ、４つのコンデンサ５３ａ〜５３
ｄ、ダイオード５４及びＮチャンネル型ＭＯＳトランジ
スタ５５より構成される。トランジスタ５１は、ドレイ
ンが電源に接続され、さらにゲートが電源に接続され
る。直列に接続された４つのトランジスタ５２ａ〜５２
ｄは、１段目のドレインがトランジスタ５１のソースに
接続され、４段目のソースが出力に接続される。４つの
コンデンサ５３ａ〜５３ｄは、一方の端子が各トランジ
スタ５２ａ〜５２ｄのドレイン及びゲートにそれぞれ接
続され、他方の端子がＶＣＯ２２に接続される。ここ
で、１段目及び３段目のコンデンサ５３ａ、５３ｃに対
しては、ＶＣＯ２２の発振クロックφcが印加され、２
段目及び４段目のコンデンサ５３ｂ、５３ｄに対して
は、反転クロック＊φcが印加される。また、ダイオー
ド５４は、アノード側が４段目のトランジスタ５２ｄの
ソースに接続され、カソードがトランジスタ５５のドレ
インに接続される。そして、トランジスタ５５は、ダイ
オード５５のカソードと接地電位との間に接続され、そ
のゲートがドレインに接続される。ダイオード５４及び
トランジスタ５５によって高電位Ｖhvが所定の電位を越
えないようにするリミッターが構成される。
【００２３】以上の昇圧回路２３においては、最初に１
段目のトランジスタ５２ａのドレイン側に、電源電位か
らトランジスタ５１のしきい値分だけ低い電位が与えら
れ、その電位が１段目のコンデンサ５３ａに蓄積され
る。このとき、発振クロックφcはローレベルにあり、
１段目及び３段目のトランジスタ５２ａ、５２ｃはオフ
している。そこで、発振クロックφc及び反転クロック
＊φcが反転すると、１段目及び３段目のトランジスタ
５２ａ、５２ｃがオンすると共に２段目及び４段目のト
ランジスタ５２ｂ、５２ｄがオフし、１段目のコンデン
サ５３ａに蓄積された電位が２段目のコンデンサ５３ｂ
に移される。このとき、１段目のコンデンサ５３ａに印
加される発振クロックφcが立ち上がるため、２段目の
コンデンサ５３ｂに蓄積される電位は、発振クロックφ
cの波高値分だけ高くなる。尚、トランジスタ５１は、
１段目のコンデンサ５３ａに蓄積される電位が、電源電
位からトランジスタ５１のしきい値分を差し引いた電位
よりも高くなった時点でオフし、電源電位の供給は停止
される。
段目のトランジスタ５２ａのドレイン側に、電源電位か
らトランジスタ５１のしきい値分だけ低い電位が与えら
れ、その電位が１段目のコンデンサ５３ａに蓄積され
る。このとき、発振クロックφcはローレベルにあり、
１段目及び３段目のトランジスタ５２ａ、５２ｃはオフ
している。そこで、発振クロックφc及び反転クロック
＊φcが反転すると、１段目及び３段目のトランジスタ
５２ａ、５２ｃがオンすると共に２段目及び４段目のト
ランジスタ５２ｂ、５２ｄがオフし、１段目のコンデン
サ５３ａに蓄積された電位が２段目のコンデンサ５３ｂ
に移される。このとき、１段目のコンデンサ５３ａに印
加される発振クロックφcが立ち上がるため、２段目の
コンデンサ５３ｂに蓄積される電位は、発振クロックφ
cの波高値分だけ高くなる。尚、トランジスタ５１は、
１段目のコンデンサ５３ａに蓄積される電位が、電源電
位からトランジスタ５１のしきい値分を差し引いた電位
よりも高くなった時点でオフし、電源電位の供給は停止
される。
【００２４】同様にして、発振クロックφc及び反転ク
ロック＊φcの反転を繰り返すことにより、２段目のコ
ンデンサ５３ｂから４段目のコンデンサ５３ｄまで順次
電位を移していく間に、発振クロックφcまたは反転ク
ロック＊φcの波高値の分が順次加算され、最終的に４
段分の波高値が積み重ねられて高電位Ｖhvとして出力さ
れる。このようにして得られる高電位Ｖhvは、発振クロ
ックφc及び反転クロック＊φcの波高値及び積み重ねの
段数によって決定される。また、昇圧回路２３としての
電流供給能力は、発振クロックφc及び反転クロック＊
φcの周波数によって決定される。
ロック＊φcの反転を繰り返すことにより、２段目のコ
ンデンサ５３ｂから４段目のコンデンサ５３ｄまで順次
電位を移していく間に、発振クロックφcまたは反転ク
ロック＊φcの波高値の分が順次加算され、最終的に４
段分の波高値が積み重ねられて高電位Ｖhvとして出力さ
れる。このようにして得られる高電位Ｖhvは、発振クロ
ックφc及び反転クロック＊φcの波高値及び積み重ねの
段数によって決定される。また、昇圧回路２３としての
電流供給能力は、発振クロックφc及び反転クロック＊
φcの周波数によって決定される。
【００２５】また、出力側に接続されたダイオード５４
及びトランジスタ５５は、高電位Ｖhvが、ダイオード５
４のブレイクダウン電圧とトランジスタ５５のしきい値
との合計を越えたときに接地側へ電流を流し、リミッタ
ーとして働く。従って、高電位Ｖhvについては、リミッ
ターによる制限がかけられており、所定の電位を越える
ことはない。
及びトランジスタ５５は、高電位Ｖhvが、ダイオード５
４のブレイクダウン電圧とトランジスタ５５のしきい値
との合計を越えたときに接地側へ電流を流し、リミッタ
ーとして働く。従って、高電位Ｖhvについては、リミッ
ターによる制限がかけられており、所定の電位を越える
ことはない。
【００２６】以上のようにして得られる高電位Ｖhvを書
き込み制御回路７から書き込み電位Ｖd2として各メモリ
セルトランジスタ１に印加するようにしたことで、メモ
リセルトランジスタ１に対しては、常に一定の電位で一
定の電流が供給されるようになる。
き込み制御回路７から書き込み電位Ｖd2として各メモリ
セルトランジスタ１に印加するようにしたことで、メモ
リセルトランジスタ１に対しては、常に一定の電位で一
定の電流が供給されるようになる。
【００２７】図３は、本発明の第２の実施形態を示すブ
ロック図であり、第１の実施形態と同様、図７に示す不
揮発性半導体メモリ装置に適用した場合を示している。
こ図において、メモリセルトランジスタ１、ワード線
２、ビット線３、ソース線４、行選択回路５及び各制御
回路６、７については、図７と同一であり、また、ＶＣ
Ｏ２２及び昇圧回路２３については、図１と同一であ
る。
ロック図であり、第１の実施形態と同様、図７に示す不
揮発性半導体メモリ装置に適用した場合を示している。
こ図において、メモリセルトランジスタ１、ワード線
２、ビット線３、ソース線４、行選択回路５及び各制御
回路６、７については、図７と同一であり、また、ＶＣ
Ｏ２２及び昇圧回路２３については、図１と同一であ
る。
【００２８】基準電位発生回路２５は、接地電位または
電源電位に対して常に一定の電位差を維持する基準電位
Ｖrfを発生し、電圧制御発振回路２２に供給する。この
とき、後述するレベルシフト回路２４から供給される中
間電位Ｖmvに応答し、基準電位Ｖrfを補正する。ＶＣＯ
２２は、リングオシレータであり、その負帰還ループの
遅延量を基準電位Ｖrfに応答して変動させることで、周
波数が可変となる発振クロックφcを発生する。昇圧回
路２３は、ＶＣＯ２２からの発振クロックφcの波形を
多段階で電源電位に積み重ねることにより、電源電位よ
りも高い高電位Ｖhvを発生する。この昇圧回路２３から
出力される高電位Ｖhvは、書き込み制御回路７に供給さ
れる。そして、高電位Ｖhvは、書き込み制御回路７にお
いて書き込みクロックφWに応答して取り出され、書き
込み電位Ｖd2としてソース線４に供給される。レベルシ
フト回路２４は、高電位Ｖhvを取り込み、そのレベルを
電源電位よりも低いレベルまでシフトすることにより、
高電位Ｖhvの変動に追従する中間電位Ｖmvを発生する。
この中間電位Ｖmvは、基準電位発生回路２１に供給さ
れ、基準電位Ｖrfを補正する。
電源電位に対して常に一定の電位差を維持する基準電位
Ｖrfを発生し、電圧制御発振回路２２に供給する。この
とき、後述するレベルシフト回路２４から供給される中
間電位Ｖmvに応答し、基準電位Ｖrfを補正する。ＶＣＯ
２２は、リングオシレータであり、その負帰還ループの
遅延量を基準電位Ｖrfに応答して変動させることで、周
波数が可変となる発振クロックφcを発生する。昇圧回
路２３は、ＶＣＯ２２からの発振クロックφcの波形を
多段階で電源電位に積み重ねることにより、電源電位よ
りも高い高電位Ｖhvを発生する。この昇圧回路２３から
出力される高電位Ｖhvは、書き込み制御回路７に供給さ
れる。そして、高電位Ｖhvは、書き込み制御回路７にお
いて書き込みクロックφWに応答して取り出され、書き
込み電位Ｖd2としてソース線４に供給される。レベルシ
フト回路２４は、高電位Ｖhvを取り込み、そのレベルを
電源電位よりも低いレベルまでシフトすることにより、
高電位Ｖhvの変動に追従する中間電位Ｖmvを発生する。
この中間電位Ｖmvは、基準電位発生回路２１に供給さ
れ、基準電位Ｖrfを補正する。
【００２９】ＶＣＯ２２においては、電源電位または接
地電位に対して一定の電位差を維持する基準電位Ｖrfに
より発振クロックφcの周波数が一定に維持されてい
る。また、昇圧回路２３においては、発振クロックφc
の周波数によって電流の供給能力が決定される。これに
より、基準電位Ｖrfが所定のレベルを維持している間
は、メモリセルトランジスタ１に流れる書き込み電流を
一定の値に維持することができる。基準電位発生回路２
１においては、高電位Ｖhvに追従して変動する中間電位
Ｖmvにより基準電位Ｖrfを補正するようにしており、高
電位Ｖhvが低下したときには、ＶＣＯ２２の発振クロッ
クφcの周波数を高くするように帰還制御が働く。高電
位Ｖhvのレベルが低下するのは、昇圧回路２３の電流供
給能力が不足している場合であり、昇圧回路２３を駆動
する発振クロックφcの周波数を高くするような帰還制
御をかければ、高電位Ｖhvを一定に維持することができ
る。
地電位に対して一定の電位差を維持する基準電位Ｖrfに
より発振クロックφcの周波数が一定に維持されてい
る。また、昇圧回路２３においては、発振クロックφc
の周波数によって電流の供給能力が決定される。これに
より、基準電位Ｖrfが所定のレベルを維持している間
は、メモリセルトランジスタ１に流れる書き込み電流を
一定の値に維持することができる。基準電位発生回路２
１においては、高電位Ｖhvに追従して変動する中間電位
Ｖmvにより基準電位Ｖrfを補正するようにしており、高
電位Ｖhvが低下したときには、ＶＣＯ２２の発振クロッ
クφcの周波数を高くするように帰還制御が働く。高電
位Ｖhvのレベルが低下するのは、昇圧回路２３の電流供
給能力が不足している場合であり、昇圧回路２３を駆動
する発振クロックφcの周波数を高くするような帰還制
御をかければ、高電位Ｖhvを一定に維持することができ
る。
【００３０】図４は、図３に示すＶＣＯ２２、昇圧回路
２３、レベルシフト回路２４及び基準電位発生回路２５
の構成の一例を示す回路図である。ここで、ＶＣＯ２２
及び昇圧回路２３については、図２と同一であり、説明
は省略する。
２３、レベルシフト回路２４及び基準電位発生回路２５
の構成の一例を示す回路図である。ここで、ＶＣＯ２２
及び昇圧回路２３については、図２と同一であり、説明
は省略する。
【００３１】基準電位発生回路２５は、Ｐチャンネル型
ＭＯＳトランジスタ７１、７２、Ｎチャンネル型ＭＯＳ
トランジスタ７３、７４より構成される。トランジスタ
７１、７３が電源接地間に直列に接続され、トランジス
タ７３のゲートにレベルシフト回路２４からの中間電位
Ｖmvが印加される。トランジスタ７１のゲートが、トラ
ンジスタ７１、７３の接続点に接続され、その接続点の
電位が第１の基準電位Ｖrpとして出力される。さらに、
トランジスタ７２、７４が電源接地間に直列に接続さ
れ、トランジスタ７２のゲートに第１の基準電位Ｖrpが
印加される。トランジスタ７４のゲートが、トランジス
タ７２、７４の接続点に接続され、その接続点の電位が
第２の基準電位Ｖrnとして出力される。
ＭＯＳトランジスタ７１、７２、Ｎチャンネル型ＭＯＳ
トランジスタ７３、７４より構成される。トランジスタ
７１、７３が電源接地間に直列に接続され、トランジス
タ７３のゲートにレベルシフト回路２４からの中間電位
Ｖmvが印加される。トランジスタ７１のゲートが、トラ
ンジスタ７１、７３の接続点に接続され、その接続点の
電位が第１の基準電位Ｖrpとして出力される。さらに、
トランジスタ７２、７４が電源接地間に直列に接続さ
れ、トランジスタ７２のゲートに第１の基準電位Ｖrpが
印加される。トランジスタ７４のゲートが、トランジス
タ７２、７４の接続点に接続され、その接続点の電位が
第２の基準電位Ｖrnとして出力される。
【００３２】レベルシフト回路２４は、２つの抵抗６
１、６２及びＮチャンネル型ＭＯＳトランジスタ６３よ
り構成される。抵抗６１、６２及びトランジスタ６３が
電源接地間に直列に接続されると共に、トランジスタ６
３のゲートに昇圧回路２３からの高電位Ｖhvが印加さ
れ、抵抗６１、６２の接続点から中間電位Ｖmvが取り出
される。尚、トランジスタ６３は、高耐圧構造を有し、
高電位Ｖhvをゲートに受けたときでも電流リークが生じ
ないようにしている。また、抵抗６１、６２の抵抗値に
ついては、トランジスタ６３のゲートに印加される高電
位Ｖhvに対して、接地電位から電源電位の間で中間電位
Ｖmvを取り出すことができるように設定する。
１、６２及びＮチャンネル型ＭＯＳトランジスタ６３よ
り構成される。抵抗６１、６２及びトランジスタ６３が
電源接地間に直列に接続されると共に、トランジスタ６
３のゲートに昇圧回路２３からの高電位Ｖhvが印加さ
れ、抵抗６１、６２の接続点から中間電位Ｖmvが取り出
される。尚、トランジスタ６３は、高耐圧構造を有し、
高電位Ｖhvをゲートに受けたときでも電流リークが生じ
ないようにしている。また、抵抗６１、６２の抵抗値に
ついては、トランジスタ６３のゲートに印加される高電
位Ｖhvに対して、接地電位から電源電位の間で中間電位
Ｖmvを取り出すことができるように設定する。
【００３３】以上のレベルシフト回路２４では、高電位
Ｖhvが低下すると、その低下に応じて中間電位Ｖmvが上
昇することになる。そして、その中間電位Ｖmvを基準電
位発生回路２５に供給するようにしている。このとき、
基準電位発生回路２５では、中間電位Ｖmvの上昇に応じ
て第１の基準電位Ｖrpが低下すると共に、第２の基準電
位Ｖrnが上昇する。これにより、ＶＣＯ２２の各インバ
ータ４０の遅延量が短くなると、発振クロックφc及び
反転クロック＊φcの周波数が高くなり、結果的に昇圧
回路２３の電流供給能力が高くなり、低下した高電位Ｖ
hvのレベルが補償される。
Ｖhvが低下すると、その低下に応じて中間電位Ｖmvが上
昇することになる。そして、その中間電位Ｖmvを基準電
位発生回路２５に供給するようにしている。このとき、
基準電位発生回路２５では、中間電位Ｖmvの上昇に応じ
て第１の基準電位Ｖrpが低下すると共に、第２の基準電
位Ｖrnが上昇する。これにより、ＶＣＯ２２の各インバ
ータ４０の遅延量が短くなると、発振クロックφc及び
反転クロック＊φcの周波数が高くなり、結果的に昇圧
回路２３の電流供給能力が高くなり、低下した高電位Ｖ
hvのレベルが補償される。
【００３４】図５は、本発明の第３の実施形態を示すブ
ロック図であり、第１の実施形態と同様、図７に示す不
揮発性半導体メモリ装置に適用した場合を示している。
この図において、メモリセルトランジスタ１、ワード線
２、ビット線３、ソース線４、行選択回路５及び各制御
回路６、７については、図７と同一であり、また、基準
電位発生回路２１及びＶＣＯ２２は、図１と同一であ
る。
ロック図であり、第１の実施形態と同様、図７に示す不
揮発性半導体メモリ装置に適用した場合を示している。
この図において、メモリセルトランジスタ１、ワード線
２、ビット線３、ソース線４、行選択回路５及び各制御
回路６、７については、図７と同一であり、また、基準
電位発生回路２１及びＶＣＯ２２は、図１と同一であ
る。
【００３５】基準電位発生回路２１は、接地電位または
電源電位に対して常に一定の電位差を維持する基準電位
Ｖrfを発生し、電圧制御発振回路２２に供給する。この
とき、後述するレベルシフト回路２６から供給される中
間電位Ｖmvに応答し、基準電位Ｖrfを補正する。ＶＣＯ
２２は、リングオシレータであり、その負帰還ループの
遅延量を基準電位Ｖrfに応答して変動させることで、周
波数が可変となる発振クロックφcを発生する。昇圧回
路２７は、ＶＣＯ２２からの発振クロックφcの波形を
多段階で電源電位に積み重ねることにより、電源電位よ
りも高い高電位Ｖhvを発生する。この昇圧回路２３から
出力される高電位Ｖhvは、書き込み制御回路７に供給さ
れる。そして、高電位Ｖhvは、書き込み制御回路７にお
いて書き込みクロックφWに応答して取り出され、書き
込み電位Ｖd2としてソース線４に供給される。レベルシ
フト回路２６は、高電位Ｖhvを取り込み、そのレベルを
電源電位よりも低いレベルまでシフトすることにより、
高電位Ｖhvの変動に追従する中間電位Ｖmvを発生する。
この中間電位Ｖmvは、昇圧回路２７に供給され、昇圧回
路２７内の昇圧前の初期電位を設定する。
電源電位に対して常に一定の電位差を維持する基準電位
Ｖrfを発生し、電圧制御発振回路２２に供給する。この
とき、後述するレベルシフト回路２６から供給される中
間電位Ｖmvに応答し、基準電位Ｖrfを補正する。ＶＣＯ
２２は、リングオシレータであり、その負帰還ループの
遅延量を基準電位Ｖrfに応答して変動させることで、周
波数が可変となる発振クロックφcを発生する。昇圧回
路２７は、ＶＣＯ２２からの発振クロックφcの波形を
多段階で電源電位に積み重ねることにより、電源電位よ
りも高い高電位Ｖhvを発生する。この昇圧回路２３から
出力される高電位Ｖhvは、書き込み制御回路７に供給さ
れる。そして、高電位Ｖhvは、書き込み制御回路７にお
いて書き込みクロックφWに応答して取り出され、書き
込み電位Ｖd2としてソース線４に供給される。レベルシ
フト回路２６は、高電位Ｖhvを取り込み、そのレベルを
電源電位よりも低いレベルまでシフトすることにより、
高電位Ｖhvの変動に追従する中間電位Ｖmvを発生する。
この中間電位Ｖmvは、昇圧回路２７に供給され、昇圧回
路２７内の昇圧前の初期電位を設定する。
【００３６】ＶＣＯ２２においては、電源電位または接
地電位に対して一定の電位差を維持する基準電位Ｖrfに
より発振クロックφcの周波数が一定に維持されてい
る。また、昇圧回路２７においては、発振クロックφc
の周波数によって電流の供給能力が決定される。これに
より、基準電位Ｖrfが所定のレベルを維持している間
は、メモリセルトランジスタ１に流れる書き込み電流を
一定の値に維持することができる。このとき、昇圧回路
２７においては、中間電位Ｖmvによって決定される初期
電位に、発振クロックφcの波高値を積み重ねるように
しているため、中間電位Ｖmvが低下したときに初期電位
が上昇するように設定することで、高電位Ｖhvの低下を
補償することができる。
地電位に対して一定の電位差を維持する基準電位Ｖrfに
より発振クロックφcの周波数が一定に維持されてい
る。また、昇圧回路２７においては、発振クロックφc
の周波数によって電流の供給能力が決定される。これに
より、基準電位Ｖrfが所定のレベルを維持している間
は、メモリセルトランジスタ１に流れる書き込み電流を
一定の値に維持することができる。このとき、昇圧回路
２７においては、中間電位Ｖmvによって決定される初期
電位に、発振クロックφcの波高値を積み重ねるように
しているため、中間電位Ｖmvが低下したときに初期電位
が上昇するように設定することで、高電位Ｖhvの低下を
補償することができる。
【００３７】図６は、図５に示す基準電位発生回路２
１、ＶＣＯ２２、レベルシフト回路２６及び昇圧回路２
７の構成の一例を示す回路図である。ここで、基準電位
発生回路２１及びＶＣＯ２２は、図２と同一であり、説
明は省略する。
１、ＶＣＯ２２、レベルシフト回路２６及び昇圧回路２
７の構成の一例を示す回路図である。ここで、基準電位
発生回路２１及びＶＣＯ２２は、図２と同一であり、説
明は省略する。
【００３８】昇圧回路２７は、Ｎチャンネル型ＭＯＳト
ランジスタ８１、４つのＮチャンネル型ＭＯＳトランジ
スタ８２ａ〜８２ｄ、４つのコンデンサ８３ａ〜８３
ｄ、ダイオード８４及びＮチャンネル型ＭＯＳトランジ
スタ８５より構成される。トランジスタ８１は、ゲート
に後述するレベルシフト回路２６からの中間電位Ｖmvが
印加され、ドレインが電源に接続される。直列に接続さ
れた４つのトランジスタ８２ａ〜８２ｄは、１段目のド
レインがトランジスタ８１のソースに接続され、４段目
のソースが出力に接続される。４つのコンデンサ８３ａ
〜８３ｄは、一方の端子が各トランジスタ８２ａ〜８２
ｄのドレイン及びゲートにそれぞれ接続され、他方の端
子がＶＣＯ２２に接続される。ここで、１段目及び３段
目のコンデンサ８３ａ、８３ｃに対しては、ＶＣＯ２２
の発振クロックφcが印加され、２段目及び４段目のコ
ンデンサ８３ｂ、８３ｄに対しては、反転クロック＊φ
cが印加される。また、ダイオード８４は、アノード側
が４段目のトランジスタ８２ｄのソースに接続され、カ
ソードがトランジスタ８５のドレインに接続される。そ
して、トランジスタ８５は、ダイオード８５のカソード
と接地電位との間に接続され、そのゲートがドレインに
接続される。ダイオード８４及びトランジスタ８５によ
って高電位Ｖhvが所定の電位を越えないようにするリミ
ッターが構成される。
ランジスタ８１、４つのＮチャンネル型ＭＯＳトランジ
スタ８２ａ〜８２ｄ、４つのコンデンサ８３ａ〜８３
ｄ、ダイオード８４及びＮチャンネル型ＭＯＳトランジ
スタ８５より構成される。トランジスタ８１は、ゲート
に後述するレベルシフト回路２６からの中間電位Ｖmvが
印加され、ドレインが電源に接続される。直列に接続さ
れた４つのトランジスタ８２ａ〜８２ｄは、１段目のド
レインがトランジスタ８１のソースに接続され、４段目
のソースが出力に接続される。４つのコンデンサ８３ａ
〜８３ｄは、一方の端子が各トランジスタ８２ａ〜８２
ｄのドレイン及びゲートにそれぞれ接続され、他方の端
子がＶＣＯ２２に接続される。ここで、１段目及び３段
目のコンデンサ８３ａ、８３ｃに対しては、ＶＣＯ２２
の発振クロックφcが印加され、２段目及び４段目のコ
ンデンサ８３ｂ、８３ｄに対しては、反転クロック＊φ
cが印加される。また、ダイオード８４は、アノード側
が４段目のトランジスタ８２ｄのソースに接続され、カ
ソードがトランジスタ８５のドレインに接続される。そ
して、トランジスタ８５は、ダイオード８５のカソード
と接地電位との間に接続され、そのゲートがドレインに
接続される。ダイオード８４及びトランジスタ８５によ
って高電位Ｖhvが所定の電位を越えないようにするリミ
ッターが構成される。
【００３９】以上の昇圧回路２６においては、最初に１
段目のトランジスタ８２ａのドレイン側に、中間電位Ｖ
mvからトランジスタ８１のしきい値分だけ低い電位が与
えられ、その電位が１段目のコンデンサ８３ａに蓄積さ
れる。このとき、発振クロックφcはローレベルにあ
り、１段目及び３段目のトランジスタ８２ａ、８２ｃは
オフしている。そこで、発振クロックφc及び反転クロ
ック＊φcが反転すると、１段目及び３段目のトランジ
スタ８２ａ、８２ｃがオンすると共に２段目及び４段目
のトランジスタ８２ｂ、８２ｄがオフし、１段目のコン
デンサ８３ａに蓄積された電位が２段目のコンデンサ８
３ｂに移される。このとき、１段目のコンデンサ８３ａ
に印加される発振クロックφcが立ち上がるため、２段
目のコンデンサ８３ｂに蓄積される電位は、発振クロッ
クφcの波高値分だけ高くなる。尚、トランジスタ８１
は、１段目のコンデンサ８３ａに蓄積される電位が、電
源電位からトランジスタ８１のしきい値分を差し引いた
電位よりも高くなった時点でオフし、電源電位の供給は
停止される。
段目のトランジスタ８２ａのドレイン側に、中間電位Ｖ
mvからトランジスタ８１のしきい値分だけ低い電位が与
えられ、その電位が１段目のコンデンサ８３ａに蓄積さ
れる。このとき、発振クロックφcはローレベルにあ
り、１段目及び３段目のトランジスタ８２ａ、８２ｃは
オフしている。そこで、発振クロックφc及び反転クロ
ック＊φcが反転すると、１段目及び３段目のトランジ
スタ８２ａ、８２ｃがオンすると共に２段目及び４段目
のトランジスタ８２ｂ、８２ｄがオフし、１段目のコン
デンサ８３ａに蓄積された電位が２段目のコンデンサ８
３ｂに移される。このとき、１段目のコンデンサ８３ａ
に印加される発振クロックφcが立ち上がるため、２段
目のコンデンサ８３ｂに蓄積される電位は、発振クロッ
クφcの波高値分だけ高くなる。尚、トランジスタ８１
は、１段目のコンデンサ８３ａに蓄積される電位が、電
源電位からトランジスタ８１のしきい値分を差し引いた
電位よりも高くなった時点でオフし、電源電位の供給は
停止される。
【００４０】同様にして、発振クロックφc及び反転ク
ロック＊φcの反転を繰り返すことにより、２段目のコ
ンデンサ８３ｂから４段目のコンデンサ８３ｄまで順次
電位を移していく間に、発振クロックφcまたは反転ク
ロック＊φcの波高値の分が順次加算され、最終的に４
段分の波高値が積み重ねられて高電位Ｖhvとして出力さ
れる。このようにして得られる高電位hvは、発振クロッ
クφc及び反転クロック＊φcの波高値及び積み重ねの段
数によって決定される。また、昇圧回路２７としての電
流供給能力は、発振クロックφc及び反転クロック＊φc
の周波数によって決定される。
ロック＊φcの反転を繰り返すことにより、２段目のコ
ンデンサ８３ｂから４段目のコンデンサ８３ｄまで順次
電位を移していく間に、発振クロックφcまたは反転ク
ロック＊φcの波高値の分が順次加算され、最終的に４
段分の波高値が積み重ねられて高電位Ｖhvとして出力さ
れる。このようにして得られる高電位hvは、発振クロッ
クφc及び反転クロック＊φcの波高値及び積み重ねの段
数によって決定される。また、昇圧回路２７としての電
流供給能力は、発振クロックφc及び反転クロック＊φc
の周波数によって決定される。
【００４１】また、出力側に接続されたダイオード８４
及びトランジスタ８５は、高電位Ｖhvが、ダイオード８
４のブレイクダウン電圧とトランジスタ８５のしきい値
との合計を越えたときに接地側へ電流を流し、リミッタ
ーとして働く。従って、高電位hvについては、リミッタ
ーによる制限がかけられており、所定の電位を越えるこ
とはない。
及びトランジスタ８５は、高電位Ｖhvが、ダイオード８
４のブレイクダウン電圧とトランジスタ８５のしきい値
との合計を越えたときに接地側へ電流を流し、リミッタ
ーとして働く。従って、高電位hvについては、リミッタ
ーによる制限がかけられており、所定の電位を越えるこ
とはない。
【００４２】レベルシフト回路２６は、２つの抵抗９
１、９２及びＮチャンネル型ＭＯＳトランジスタ９３よ
り構成される。抵抗９１、９２及びトランジスタ９３が
電源接地間に直列に接続されると共に、トランジスタ９
３のゲートに昇圧回路２７からの高電位Ｖhvが印加さ
れ、抵抗９１、９２の接続点から中間電位Ｖmvが取り出
される。尚、トランジスタ９３は、高耐圧構造を有し、
高電位Ｖhvをゲートに受けたときでも電流リークが生じ
ないようにしている。また、抵抗９１、９２の抵抗値に
ついては、トランジスタ９３のゲートに印加される高電
位Ｖhvに対して、接地電位から電源電位の間で中間電位
Ｖmvを取り出すことができるように設定する。
１、９２及びＮチャンネル型ＭＯＳトランジスタ９３よ
り構成される。抵抗９１、９２及びトランジスタ９３が
電源接地間に直列に接続されると共に、トランジスタ９
３のゲートに昇圧回路２７からの高電位Ｖhvが印加さ
れ、抵抗９１、９２の接続点から中間電位Ｖmvが取り出
される。尚、トランジスタ９３は、高耐圧構造を有し、
高電位Ｖhvをゲートに受けたときでも電流リークが生じ
ないようにしている。また、抵抗９１、９２の抵抗値に
ついては、トランジスタ９３のゲートに印加される高電
位Ｖhvに対して、接地電位から電源電位の間で中間電位
Ｖmvを取り出すことができるように設定する。
【００４３】以上のレベルシフト回路２６では、高電位
Ｖhvが低下すると、その低下に応じて中間電位Ｖmvが上
昇することになる。そして、その中間電位Ｖmvを昇圧回
路２７のトランジスタ８１に供給するようにしている。
このとき、昇圧回路２７においては、トランジスタ８１
のゲートに印加される中間電位Ｖmvの上昇によって、初
期電位が高くなり、その分だけ高電位Ｖhvも高くなる。
従って、低下した高電位Ｖhvのレベルが補償される。
Ｖhvが低下すると、その低下に応じて中間電位Ｖmvが上
昇することになる。そして、その中間電位Ｖmvを昇圧回
路２７のトランジスタ８１に供給するようにしている。
このとき、昇圧回路２７においては、トランジスタ８１
のゲートに印加される中間電位Ｖmvの上昇によって、初
期電位が高くなり、その分だけ高電位Ｖhvも高くなる。
従って、低下した高電位Ｖhvのレベルが補償される。
【００４４】以上の実施形態においては、メモリセルト
ランジスタ１を１列だけ配置した場合を例示している
が、メモリセルトランジスタ１については、ビット線３
と共に複数列配置するようにしてもよい。その場合、ワ
ード線２及びソース線４については、各列で同一行が共
通に接続され、全ての列で同一行のメモリセルトランジ
スタ１が同時に選択されるようになる。
ランジスタ１を１列だけ配置した場合を例示している
が、メモリセルトランジスタ１については、ビット線３
と共に複数列配置するようにしてもよい。その場合、ワ
ード線２及びソース線４については、各列で同一行が共
通に接続され、全ての列で同一行のメモリセルトランジ
スタ１が同時に選択されるようになる。
【００４５】
【発明の効果】本発明によれば、電圧制御発振回路の発
振クロックの周波数が一定に維持され、この発振クロッ
クによって駆動される昇圧回路の電流供給能力が一定に
維持される。従って、メモリセルトランジスタに対し
て、常に一定の電位で一定の電流を供給して情報の書き
込みを行うことができる。
振クロックの周波数が一定に維持され、この発振クロッ
クによって駆動される昇圧回路の電流供給能力が一定に
維持される。従って、メモリセルトランジスタに対し
て、常に一定の電位で一定の電流を供給して情報の書き
込みを行うことができる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】第１の実施形態の書き込み回路の具体的な構成
を示す回路図である。
を示す回路図である。
【図３】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図４】第２の実施形態の書き込み回路の具体的な構成
を示す回路図である。
を示す回路図である。
【図５】本発明の第３の実施形態を示すブロック図であ
る。
る。
【図６】第３の実施形態の書き込み回路の具体的な構成
を示す回路図である。
を示す回路図である。
【図７】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。
回路図である。
【符号の説明】 １ メモリセルトランジスタ ２ ワード線 ３ ビット線 ４ ソース線 ５ 行選択回路 ６ 読み出し制御回路 ７ 書き込み制御回路 ２１、２５ 基準電位発生回路 ２２ 電圧制御発振回路（ＶＣＯ） ２３、２７ 昇圧回路 ２４、２６ レベルシフト回路
Claims (7)
- 【請求項１】 メモリセルに対して電源電位よりも高い
電位を供給し、メモリセルに所望の情報を書き込む半導
体メモリ装置の書き込み回路であって、特定の電位に対
して一定の電位差を維持する基準電位を発生する基準電
位発生回路と、上記基準電位に応答して発振周波数を変
動させる電圧制御発振回路と、上記電圧制御発振回路の
発振クロックを多段階で重ね合わせて高電位を生成する
昇圧回路と、上記高電位を書き込みクロックに応答して
メモリセルに供給する制御回路と、を備えたことを特徴
とする半導体メモリ装置の書き込み回路。 - 【請求項２】 上記昇圧回路は、直列接続された複数の
トランジスタと、一方の端子が上記複数のトランジスタ
のゲート及びドレインにぞれぞれ接続された複数のコン
デンサと、を備え、上記複数のトランジスタの奇数段目
に接続された上記コンデンサの他方の端子に上記電圧制
御発信器の発信クロックを印加し、偶数段目に接続され
た上記コンデンサの他方の端子に上記電圧制御発信器の
発信クロックの反転クロックを印加することを特徴とす
る請求項１に記載の半導体メモリ装置の書き込み回路。 - 【請求項３】 上記昇圧回路は、上記複数のトランジス
タの最終段のソース側に、接地電位に対して逆方向に接
続されたダイオードをさらに含むことを特徴とする請求
項２に記載の半導体メモリ装置の書き込み回路。 - 【請求項４】 メモリセルに対して電源電位よりも高い
電位を供給し、メモリセルに所望の情報を書き込む半導
体メモリ装置の書き込み回路であって、基準電位を発生
する基準電位発生回路と、上記基準電位に応答して発振
周波数を変動させる電圧制御発振回路と、上記電圧制御
発振回路の発振クロックを多段階で重ね合わせて高電位
を生成する昇圧回路と、上記高電位を電源電位よりも低
いレベルにシフトして中間電位を生成するレベルシフト
回路と、上記高電位を書き込みクロックに応答してメモ
リセルに供給する制御回路と、を備え、上記中間電位に
応答して上記基準電位を補正することを特徴とする半導
体メモリ装置の書き込み回路。 - 【請求項５】 上記基準電位発生回路は、電源接地間に
直列に接続された一対のトランジスタを含み、上記一対
のトランジスタの一方のゲートに上記中間電位を印加す
ると共に、上記一対のトランジスタの接続点の電位を上
記基準電位として出力することを特徴とする請求項４に
記載の半導体メモリ装置の書き込み回路。 - 【請求項６】 メモリセルに対して電源電位よりも高い
電位を供給し、メモリセルに所望の情報を書き込む半導
体メモリ装置の書き込み回路であって、基準電位を発生
する基準電位発生回路と、上記基準電位に応答して発振
周波数を変動させる電圧制御発振回路と、上記電圧制御
発振回路の発振クロックを多段階で重ね合わせて高電位
を生成する昇圧回路と、上記高電位を電源電位よりも低
いレベルにシフトして中間電位を生成するレベルシフト
回路と、上記高電位を書き込みクロックに応答してメモ
リセルに供給する制御回路と、を備え、上記中間電位に
応答して上記昇圧回路の初期電位を設定することを特徴
とする半導体メモリ装置の書き込み回路。 - 【請求項７】 上記昇圧回路は、直列接続された複数の
第１のトランジスタと、一方の端子が上記複数のトラン
ジスタのゲート及びドレインにぞれぞれ接続された複数
のコンデンサと、上記複数の第１のトランジスタの初段
に一定の電位を供給する第２のトランジスタと、を備
え、上記複数の第１のトランジスタの奇数段目に接続さ
れた上記コンデンサの他方の端子に上記電圧制御発信器
の発信クロックを印加し、偶数段目に接続された上記コ
ンデンサの他方の端子に上記電圧制御発信器の発信クロ
ックの反転クロックを印加すると共に、上記中間電位を
上記第２のトランジスタのゲートに印加することを特徴
とする請求項６に記載の半導体メモリ装置の書き込み回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23906298A JPH11312393A (ja) | 1998-02-19 | 1998-08-25 | 半導体メモリ装置の書き込み回路 |
| TW088100800A TW548897B (en) | 1998-02-19 | 1999-01-20 | Write-in circuit for a semiconductor memory |
| EP99101209A EP0938094B1 (en) | 1998-02-19 | 1999-01-22 | Write circuit for a semiconductor memory device |
| DE69916915T DE69916915T2 (de) | 1998-02-19 | 1999-01-22 | Schreib-Schaltkreis für eine Halbleiter-Speichereinrichtung |
| US09/241,589 US6353559B2 (en) | 1998-02-19 | 1999-02-02 | Write circuit for a semiconductor memory device |
| KR10-1999-0005448A KR100373465B1 (ko) | 1998-02-19 | 1999-02-18 | 반도체 메모리 장치의 기록 회로 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3734898 | 1998-02-19 | ||
| JP10-47588 | 1998-02-27 | ||
| JP10-37348 | 1998-02-27 | ||
| JP4758798 | 1998-02-27 | ||
| JP4758898 | 1998-02-27 | ||
| JP10-47587 | 1998-02-27 | ||
| JP23906298A JPH11312393A (ja) | 1998-02-19 | 1998-08-25 | 半導体メモリ装置の書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312393A true JPH11312393A (ja) | 1999-11-09 |
Family
ID=27460402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23906298A Pending JPH11312393A (ja) | 1998-02-19 | 1998-08-25 | 半導体メモリ装置の書き込み回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6353559B2 (ja) |
| EP (1) | EP0938094B1 (ja) |
| JP (1) | JPH11312393A (ja) |
| KR (1) | KR100373465B1 (ja) |
| DE (1) | DE69916915T2 (ja) |
| TW (1) | TW548897B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003242790A (ja) * | 2002-02-13 | 2003-08-29 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002091385A1 (en) * | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Molecular memory cell |
| US6627944B2 (en) | 2001-05-07 | 2003-09-30 | Advanced Micro Devices, Inc. | Floating gate memory device using composite molecular material |
| AU2002340795A1 (en) | 2001-05-07 | 2002-11-18 | Advanced Micro Devices, Inc. | Reversible field-programmable electric interconnects |
| WO2002091495A2 (en) * | 2001-05-07 | 2002-11-14 | Coatue Corporation | Molecular memory device |
| KR100895901B1 (ko) | 2001-05-07 | 2009-05-04 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 메모리 효과를 갖는 스위치 요소 |
| CN100403450C (zh) * | 2001-05-07 | 2008-07-16 | 先进微装置公司 | 具有自组装聚合物薄膜的内存装置及其制造方法 |
| US6858481B2 (en) * | 2001-08-13 | 2005-02-22 | Advanced Micro Devices, Inc. | Memory device with active and passive layers |
| US6806526B2 (en) | 2001-08-13 | 2004-10-19 | Advanced Micro Devices, Inc. | Memory device |
| US6838720B2 (en) * | 2001-08-13 | 2005-01-04 | Advanced Micro Devices, Inc. | Memory device with active passive layers |
| US6768157B2 (en) | 2001-08-13 | 2004-07-27 | Advanced Micro Devices, Inc. | Memory device |
| US6992323B2 (en) | 2001-08-13 | 2006-01-31 | Advanced Micro Devices, Inc. | Memory cell |
| KR100433407B1 (ko) * | 2002-02-06 | 2004-05-31 | 삼성광주전자 주식회사 | 업라이트형 진공청소기 |
| US7012276B2 (en) * | 2002-09-17 | 2006-03-14 | Advanced Micro Devices, Inc. | Organic thin film Zener diodes |
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| US7848158B2 (en) * | 2008-05-05 | 2010-12-07 | Micron Technologies, Inc. | Methods and apparatuses for programming flash memory using modulated pulses |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US8816659B2 (en) | 2010-08-06 | 2014-08-26 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9384152B2 (en) | 2010-02-23 | 2016-07-05 | Rambus Inc. | Coordinating memory operations using memory-device generated reference signals |
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| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| US9324383B2 (en) * | 2014-03-20 | 2016-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source line voltage regulation scheme for leakage reduction |
| KR20220148518A (ko) * | 2021-04-29 | 2022-11-07 | 에스케이하이닉스 주식회사 | 트랜지스터들의 성능을 모니터하는 모니터링 회로 |
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|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| KR960000837B1 (ko) * | 1992-12-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리장치 |
| JP2658916B2 (ja) * | 1994-11-04 | 1997-09-30 | 日本電気株式会社 | 半導体装置の電源切り換え回路 |
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| US5991221A (en) * | 1998-01-30 | 1999-11-23 | Hitachi, Ltd. | Microcomputer and microprocessor having flash memory operable from single external power supply |
-
1998
- 1998-08-25 JP JP23906298A patent/JPH11312393A/ja active Pending
-
1999
- 1999-01-20 TW TW088100800A patent/TW548897B/zh not_active IP Right Cessation
- 1999-01-22 EP EP99101209A patent/EP0938094B1/en not_active Expired - Lifetime
- 1999-01-22 DE DE69916915T patent/DE69916915T2/de not_active Expired - Fee Related
- 1999-02-02 US US09/241,589 patent/US6353559B2/en not_active Expired - Lifetime
- 1999-02-18 KR KR10-1999-0005448A patent/KR100373465B1/ko not_active IP Right Cessation
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| US6353559B2 (en) | 2002-03-05 |
| DE69916915T2 (de) | 2005-04-28 |
| EP0938094B1 (en) | 2004-05-06 |
| EP0938094A1 (en) | 1999-08-25 |
| KR100373465B1 (ko) | 2003-02-25 |
| TW548897B (en) | 2003-08-21 |
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